TW201443905A - 非揮發性半導體記憶裝置及半導體裝置 - Google Patents

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Abstract

[課題]提供於對非揮發性記憶元件進行資料寫入之前，建立寫入後之狀態，能提升修整精度之半導體非揮發性記憶裝置。[解決手段]具備對非揮發性記憶元件傳送寫入資料之寫入資料傳送電路，和被連接於非揮發性記憶元件和資料輸出端子之間的第一開關，和被連接於寫入資料傳送電路之輸出端子的第三開關，和控制各開關的控制邏輯電路，控制邏輯電路係以當被輸入測試模式訊號時，僅使第一開關和第三開關導通，於對非揮發性記憶元件進行寫入之前，對資料輸出端子輸出寫入資料之方式，來進行控制。

Description

非揮發性半導體記憶裝置及半導體裝置
本發明係關於非揮發性半導體記憶裝置，更詳細而言係關於讀出非揮發性半導體記憶元件之資料的測試電路。
圖5表示以往之非揮發性記憶元件資料寫入及讀出電路。以往之非揮發性記憶元件資料寫入及讀出電路，具備作為非揮發性記憶元件之一例的PMOS型OTP元件500，源極端子被連接於PMOS電晶體530之汲極端子。PMOS電晶體530之源極端子被連接於高電壓側電源供給端子VDD。讀出電路510係以PMOS電晶體511、NMOS電晶體512、閂鎖器513所構成。在資料輸出端子DOUT連接閂鎖器513之輸入輸出端子，連接有PMOS電晶體511之汲極端子、NMOS電晶體512之汲極端子。NMOS電晶體512之源極端子被連接於低電壓側電源供給端子VSS。PMOS電晶體511之源極端子被連接於PMOS型OTP元件500之汲極端子。寫入電路520係以PMOS 電晶體521、寫入資料傳送電路522所構成。
寫入資料傳送電路522之輸出端子WDATAX被連接於PMOS電晶體521之汲極端子，PMOS電晶體521之源極端子被連接於PMOS型OTP元件500之汲極端子。控制邏輯電路540係因應所設定之讀出模式訊號 1、寫入模式訊號 2，分別對PMOS電晶體511之閘極端子輸出訊號RENX，對PMOS電晶體521之閘極端子輸出訊號WENX，對PMOS電晶體530之閘極端子輸出訊號MEMX，對NMOS電晶體512之閘極端子輸出訊號CLR。
接著，針對電路動作進行說明。
[對OTP元件寫入資料1]
圖6(a)表示於在PMOS型OTP元件500寫入資料1之時之各訊號的時序圖。當設定寫入模式之時，寫入模式訊號 2成為High位準。t<t1之期間，PMOS電晶體511之閘極端子RENX在High位準為OFF狀態，NMOS電晶體512之閘極端子CLR在Low位準為OFF狀態，PMOS電晶體521之閘極端子WENX在High位準為OFF狀態，PMOS電晶體530之閘極端子MEMX在Low位準為ON狀態。寫入資料傳送電路522之輸出為不定。在t1<t<t2之期間，從寫入資料傳送電路522輸出Low位準，WDATAX成為Low位準。在t2<t<t3之期間，藉由使WENX成為Low位準，使PMOS電晶體521導通。依 此，Low位準被傳達至PMOS型OTP元件500之汲極端子。在t3<t<t4之期間，藉由對VDD端子施加寫入電壓VPP位準，在PMOS型OTP元件500之汲極、源極間被施加VPP，進行資料1之寫入。當進行資料1之寫入時，PMOS型OTP元件500成為導通狀態。
[對OTP元件寫入資料0]
圖6(b)表示於在PMOS型OTP元件500寫入資料0之時之各訊號的時序圖。當設定寫入模式之時，寫入模式訊號 2成為High位準。t<t1之期間與寫入資料1之情形相同。在t1<t<t2之期間，從寫入資料傳送電路522輸出High位準，WDATAX成為High位準。在t2<t<t3之期間，藉由使WENX成為Low位準，使PMOS電晶體521導通。依此，High位準被傳達至PMOS型OTP元件500之汲極端子。在t3<t<t4之期間，藉由對VDD端子施加寫入電壓VPP位準，因PMOS型OTP元件500之汲極、源極間之電位差為0V，故不進行資料1之寫入。即是，PMOS型OTP元件500之狀態仍為非導通狀態，仍為資料0。
[自OTP元件讀出資料1]
圖7(a)表示於在PMOS型OTP元件500寫入資料1之時之各訊號的時序圖。當設定讀出模式之時，讀出模式訊號 1成為High位準。t<t1之期間係PMOS電晶體 511之閘極端子RENX為High位準，NMOS電晶體512之閘極端子CLR為Low位準，PMOS電晶體521之閘極端子WENX為High位準，PMOS電晶體530之閘極端子MEMX為High位準，各開關全部呈OFF。資料輸出端子DOUT之電位為閂鎖器513所保持之前的讀出資料的位準。在t1<t<t2之期間，藉由使CLR成為High位準，使NMOS電晶體512呈ON，並使資料輸出端子DOUT成為Low位準。在t2<t<t3之期間，藉由使CLR成為Low位準，以使NMOS電晶體512呈OFF，藉由閂鎖器513之動作，資料輸出端子DOUT仍維持Low位準。在t3<t<t4之期間，藉由使RENX成為Low位準，並使MEMX成為Low位準，以使PMOS電晶體511和PMOS電晶體530呈ON。在此，因PMOS型OTP元件500為導通狀態(記憶資料1)，故將資料輸出端子DOUT提高至High位準。在t>t4之期間，藉由使RENX成為High位準，使MEMX成為High位準，以使PMOS電晶體511和PMOS電晶體530呈OFF，藉由閂鎖器513之動作，資料輸出端子DOUT仍維持High位準。藉由上述，讀出資料1。
[自OTP元件讀出資料0]
圖7(b)表示於在PMOS型OTP元件500寫入資料0之時之各訊號的時序圖。當設定讀出模式之時，讀出模式訊號 1成為High位準。t<t3之期間與寫入資料1之 情形相同。在t3<t<t4之期間，藉由使RENX成為Low位準，並使MEMX成為Low位準，以使PMOS電晶體511和PMOS電晶體530呈ON。在此，因PMOS型OTP元件500為非導通狀態(記憶資料0)，故無法將資料輸出端子DOUT提高至High位準，仍為Low位準。在t>t4之期間，藉由使RENX成為High位準，使MEMX成為High位準，以使PMOS電晶體511和PMOS電晶體530呈OFF，藉由閂鎖器513之動作，資料輸出端子DOUT仍維持Low位準。藉由上述動作，讀出資料0(例如，參照專利文獻1)。
就以圖5之電路之使用例，具有如圖8所示之定電壓電路之電壓值的修整用途。定電壓電路具備有基準電壓電路801、放大器802、輸出電晶體803，具有修整電路之電阻電路804。複數之圖5所示之非揮發性記憶元件資料寫入及讀出電路之資料輸出端子DOUT1~資料輸出端子DOUTn被連接於圖8之電阻電路804之輸入端子。於修整前進行初期測量，根據其結果，藉由計算式決定修整量，對非揮發性記憶元件寫入資料。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-192039號公報
但是，在以往之非揮發性記憶元件資料寫入及讀出電路中，於使用非揮發性記憶元件之資料而進行定電壓電路等之修整時，有由於電阻電路比之偏移或周邊電路之偏差，使得修整精度變差之課題。
本發明係鑒於上述課題而創作出，以追加所需最低限度的元件，於對非揮發性記憶元件進行資料寫入之前，建立寫入後之狀態，實現可以提升修整精度的非揮發性記憶元件資料寫入及讀出電路。
為了解決以往之課題，本發明之非揮發性記憶元件資料寫入及讀出電路構成下述般。
具備：被連接於資料輸出端子之閂鎖電路、對非揮發性記憶元件輸出寫入資料的寫入資料發送電路、被連接於非揮發性記憶元件和資料輸出端子之間的第一開關、被連接於資料輸出端子和低電壓側電源供給端子之間的第二開關、被連接於寫入資料傳送電路之輸出端子的第三開關、被連接於非揮發性記憶元件和高電壓側電源供給端子之間的第四開關、控制各開關的控制邏輯電路，控制邏輯電路係於測試模式訊號被輸入至測試端子之時，使第一開關和第三開關導通，使第二開關和第四開關斷開，將寫入資料傳送電路之寫入資料輸出至資料輸出端子。
在本發明中，以追加所需最低限度的元件，於對非揮發性記憶元件進行寫入之前，可以建立寫入後之狀態。再者，藉由適用於修整電路之修整資料記憶電路，可以實現高精度之修整。
100、500‧‧‧PMOS型OTP元件
110、510‧‧‧讀出電路
120、320、520‧‧‧寫入電路
140、540‧‧‧控制邏輯電路
113、513‧‧‧閂鎖器
122、522‧‧‧寫入資料傳送電路
圖1為表示第一實施型態之非揮發性記憶元件資料寫入及讀出電路之圖示。
圖2為表示第一實施型態之資料傳達動作之時序圖。
圖3為表示第二實施型態之非揮發性記憶元件資料寫入及讀出電路之圖示。
圖4為表示第二實施型態之資料傳達動作之時序圖。
圖5為表示以往之非揮發性記憶元件資料寫入及讀出電路之圖示。
圖6為表示對以往之非揮發性記憶元件寫入資料的時序圖。
圖7為表示自以往之非揮發性記憶元件讀出資料的時序圖。
圖8為表示具有修整電路之定電壓電路的電路圖。
以下，針對本發明之實施型態，參考圖面而 予以說明。
[實施例] <第一實施型態>
圖1表示第一實施型態之非揮發性記憶元件資料寫入及讀出電路之電路圖。首先，針對電路之構成元件和連接進行說明。就以非揮發性記憶元件之一例而言，具有PMOS型OTP元件100，源極端子連接於PMOS電晶體130之汲極端子。PMOS電晶體130之源極端子被連接於高電壓側電源供給端子VDD。讀出電路110係以PMOS電晶體111、NMOS電晶體112、閂鎖器113所構成。在資料輸出端子DOUT連接閂鎖器113之輸入輸出端子，連接有PMOS電晶體111之汲極端子、NMOS電晶體112之汲極端子。NMOS電晶體112之源極端子被連接於低電壓側電源供給端子VSS。PMOS電晶體111之源極端子被連接於PMOS型OTP元件100之汲極端子。寫入電路120係以PMOS電晶體121、寫入資料傳送電路122所構成。寫入資料傳送電路122之輸出端子WDATAX被連接於PMOS電晶體121之汲極端子，PMOS電晶體121之源極端子被連接於PMOS型OTP元件100之汲極端子。控制邏輯電路140係因應所設定之讀出模式訊號 1、寫入模式訊號 2，測試模式訊號 3，分別對PMOS電晶體111之閘極端子輸出訊號RENX，對PMOS電晶體121之閘極 端子輸出訊號WENX，對PMOS電晶體130之閘極端子輸出訊號MEMX，對NMOS電晶體112之閘極端子輸出訊號CLR。
接著，針對第1實施型態之非揮發性記憶元件資料寫入及讀出電路之動作進行說明。
[對資料輸出端子傳達資料1]
圖2(a)表示對資料輸出端子DOUT傳達資料1之動作的時序圖。當設定測試模式時，測試模式訊號 3成為High位準。t<t1之期間係PMOS電晶體111之閘極端子RENX為High位準，NMOS電晶體112之閘極端子CLR為Low位準，PMOS電晶體121之閘極端子WENX為High位準，PMOS電晶體130之閘極端子MEMX為High位準，各開關全部呈OFF。寫入資料傳送電路122之輸出為不定。雖然資料輸出端子DOUT為不定，但被固定於閂鎖器所保持之High位準及Low位準中之任一位準。
在t1<t<t2之期間，藉由使CLR成為High位準，使NMOS電晶體112呈ON，並使資料輸出端子DOUT成為Low位準。在t2<t<t3之期間，藉由使CLR成為Low位準，以使NMOS電晶體112呈OFF，藉由閂鎖器113之動作，資料輸出端子DOUT仍維持Low位準。在t3<t<t4之期間，從寫入資料傳送電路122輸出High位準，WDATAX成為High位準。
在t4<t<t5之期間，藉由使RENX和WENX成為Low位準，使PMOS電晶體111和PMOS電晶體121呈ON，WDATAX之High位準被傳達至資料輸出端子DOUT。在t>t5之期間，藉由使RENX和WENX成為High位準，以使PMOS電晶體111和PMOS電晶體121呈OFF，藉由閂鎖器113之動作，資料輸出端子DOUT仍維持High位準。藉由上述動作，不對非揮發性記憶元件進行寫入，可以將資料1傳達至資料輸出端子DOUT。
[對資料輸出端子傳達資料0]
圖2(b)表示對資料輸出端子DOUT傳達資料0之動作的時序圖。當設定測試模式時，測試模式訊號 3成為High位準。t<t3之期間與事前傳達資料1之情形相同。在t3<t<t4之期間，從寫入資料傳送電路122輸出Low位準，WDATAX成為Low位準。
在t4<t<t5之期間，使RENX和WENX成為Low位準。但是，因WDATAX為Low位準，故PMOS電晶體111和121不會成為ON狀態。依此，資料輸出端子DOUT仍為Low位準。在t>t5之期間，藉由使RENX和WENX成為High位準，以使PMOS電晶體111和PMOS電晶體121呈OFF，藉由閂鎖器113之動作，資料輸出端子DOUT仍維持Low位準。
如此一來，不對非揮發性記憶元件進行寫入，可以將資料0傳達至資料輸出端子DOUT。然後，使 用該資料以修整電路於對非揮發性記憶元件進行寫入之前建立寫入後之狀態，可以測量修整後之電特性而判斷修整量是否適當。於不適當之時，藉由實際寫入進行補正的資料，可以實現高精度之修整。
本發明並不限定於該些實施型態之例，只要在不脫離其主旨之範圍內，可做各種態樣的實施。
藉由上述，第一實施型態之非揮發性記憶元件資料寫入及讀出電路不對非揮發性記憶元件進行寫入，可以將資料0傳達至資料輸出端子DOUT。然後，以修整電路建立寫入至非揮發性記憶元件之後的狀態，測量電特性而判斷修整量是否適當，於不適當之時，藉由實際寫入進行修正之資料，可以實現高精度之修整。
<第二實施型態>
圖3表示第二實施型態之非揮發性記憶元件資料寫入及讀出電路之電路圖。首先，針對從圖1的變更點，說明電路之構成元件和連接。寫入電路320係對反相器341輸入寫入資料傳送電路122之輸出訊號WDATAX，並當作WDATA而輸出。PMOS電晶體311之閘極端子係連接於欲輸入RENX和WDATA的OR閘極343之輸出訊號RENX2。PMOS電晶體321之閘極端子係連接於欲輸入WENX和WDATA的OR閘極342之輸出訊號WENX2。NMOS電晶體312之閘極端子係連接於欲輸入CLR和WDATA的AND閘極344之輸出訊號CLR2。
接著，針對第2實施型態之非揮發性記憶元件資料寫入及讀出電路之動作進行說明。
[對資料輸出端子傳達資料1]
圖4(a)表示對資料輸出端子DOUT傳達資料1之動作的時序圖。當設定測試模式時，測試模式訊號 3成為High位準。t<t1之期間係PMOS電晶體311之閘極端子RENX2為High位準，NMOS電晶體312之閘極端子CLR2為Low位準，PMOS電晶體321之閘極端子WENX2為High位準，PMOS電晶體330之閘極端子MEMX為High位準，各開關全部呈OFF。寫入資料傳送電路122之輸出為不定。雖然資料輸出端子DOUT為不定，但被固定於閂鎖器所保持之High位準及Low位準中之任一位準。
在t1<t<t2之期間，將WDATAX設定成High位準。藉由反相器341之動作，WDATA被設定成Low位準。在t2<t<t3之期間，將CLR設定成High位準，將RENX和WENX設定成Low位準。在此，藉由OR閘極342、343之動作，對RENX2、WENX2分別輸出與RENX、WENX相同邏輯之訊號，藉由AND閘極344之動作CLR2仍為Low位準。
因此，因僅PMOS電晶體311、321分別ON，故WDATAX之High位準被傳達至資料輸出端子DOUT。在t>t3之期間，將CLR設定成Low位準，將 RENX和WENX設定成High位準，將RENX2和WENX2設定成High位準，資料輸出端子DOUT之High位準藉由閂鎖器113之動作被保持。WDATAX之資料即使不定亦可。藉由上述動作，不對非揮發性記憶元件進行寫入，可以將資料1傳達至資料輸出端子DOUT。
[對資料輸出端子傳達資料0]
圖4(b)表示對資料輸出端子傳達資料0之動作的時序圖。t<t1之期間與傳達資料1之情形相同。在t1<t<t2之期間，將WDATAX設定成Low位準。藉由反相器341之動作，WDATA被設定成High位準。
在t2<t<t3之期間，將CLR設定成High位準，將RENX和WENX設定成Low位準。在此，藉由AND閘極344之動作，CLR分別對CLR2輸出相同邏輯之訊號，藉由OR閘極342、343之動作RENX2、WENX2仍為High位準。因此，因僅NMOS電晶體312呈ON，故WDATAX之Low位準經NMOS電晶體312而被傳達至資料輸出端子DOUT。
在t>t3之期間，雖然將CLR設定成Low位準，將RENX和WENX設定成High位準，CLR2被設定成Low位準，但資料輸出端子DOUT之Low位準藉由閂鎖器113之動作被保持。WDATAX之資料即使不定亦可。藉由上述動作，不對非揮發性記憶元件進行寫入，可以將資料0傳達至資料輸出端子DOUT。
如此一來，不對非揮發性記憶元件進行寫入，可以將資料0傳達至資料輸出端子DOUT。然後，使用該資料以修整電路於對非揮發性記憶元件進行寫入之前建立寫入後之狀態，可以測量修整後之電特性而判斷修整量是否適當。於不適當之時，藉由實際寫入進行補正的資料，可以實現高精度之修整。再者，因不需要清除閂鎖器113，故可以縮短資料之傳達時間。
本發明並不限定於該些實施型態之例，只要在不脫離其主旨之範圍內，可做各種態樣的實施。
藉由上述，第二實施型態之非揮發性記憶元件資料寫入及讀出電路不對非揮發性記憶元件進行寫入，可以將資料0傳達至資料輸出端子DOUT。然後，以修整電路建立寫入至非揮發性記憶元件之後的狀態，測量電特性而判斷修整量是否適當，於不適當之時，藉由實際寫入進行修正之資料，可以實現高精度之修整。再者，亦可以縮短資料之傳達時間。
並且，當將本發明之半導體非揮發性記憶裝置適用於圖8之修整電路之修整資料記憶電路時，可以於對非揮發性記憶元件進行寫入之前建立修整後之狀態。因此，因於修整前可以測量修整後之電特性而判斷修整量是否適當，故可以實現高精度之修整。
100‧‧‧PMOS型OTP元件
110‧‧‧讀出電路
111‧‧‧PMOS電晶體
112‧‧‧NMOS電晶體
113‧‧‧閂鎖器
120‧‧‧寫入電路
121、130‧‧‧PMOS電晶體
122‧‧‧寫入資料傳送電路
140‧‧‧控制邏輯電路

Claims (3)

  1. 一種非揮發性半導體記憶裝置，具備：非揮發性記憶元件；輸出上述非揮發性記憶元件之資料的資料輸出端子；保持被連接於上述資料輸出端子之上述資料的閂鎖電路；對上述非揮發性記憶元件輸出寫入資料的寫入資料傳送電路：被連接於上述非揮發性記憶元件和上述資料輸出端子之間的第一開關；被連接於上述資料輸出端子和低電壓側電源供給端子之間的第二開關；被連接於上述寫入資料傳送電路之輸出端子的第三開關；被連接於上述非揮發性記憶元件和高電壓側電源供給端子之間的第四開關；控制上述各開關的控制邏輯電路，該非揮發性半導體記憶裝置之特徵為：上述控制邏輯電路具備測試端子，上述控制邏輯電路係於在上述測試端子被輸入測試模式訊號之時，以第一控制訊號使上述第一開關導通，以第二控制訊號使上述第二開關斷開，以第三控制訊號使上述第三開關導通，以第四控制訊號使上述第四開關斷開，以將上述寫入資料傳送電路的寫入資料輸出於上述資料輸出 端子的方式進行控制。
  2. 如申請專利範圍第1項所記載之非揮發性半導體記憶裝置，其中上述第一開關係以根據上述第一控制訊號和上述寫入資料之訊號而被控制，上述第二開關係以根據上述第二控制訊號和上述寫入資料之訊號而被控制，上述第三開關係以根據上述第三控制訊號和上述寫入資料之訊號而被控制。
  3. 一種半導體裝置，其特徵為：具備修整資料記憶電路，以如申請專利範圍第1或2項所記載之非揮發性半導體記憶裝置構成上述修整資料記憶電路。
TW102145876A 2013-02-01 2013-12-12 非揮發性半導體記憶裝置及半導體裝置 TWI598883B (zh)

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