KR100554982B1 - 반도체 기억 소자에서의 퓨즈 처리 회로 및 그 방법 - Google Patents

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Abstract

본 발명은 퓨즈가 커팅된 후에도 커팅하기 전과 같이 테스트 모드를 정상적으로 수행하도록 하여 퓨즈의 커팅과 무관하게 동일한 테스트가 실행될 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 퓨즈 처리 회로는, 반도체 기억 소자에 있어서, 테스트 모드가 인에이블되었는지의 여부를 통지하기 위한 테스트 모드 인에이블 확인부; 및 상기 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 제거 여부와 무관하게 일정한 신호를 출력할 수 있는 퓨즈 셋을 포함할 수 있다.
반도체 기억 소자, 테스트 모드, 퓨즈, 커팅, 정상 모드

Description

반도체 기억 소자에서의 퓨즈 처리 회로 및 그 방법{FUSE DISPOSING CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}
도 1은 종래 기술에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로도,
도 2는 본 발명에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로도,
도 3은 도 2에 도시된 테스트 모드 인에이블 확인부(230)의 구체 회로도,
도 4는 도 2의 도시된 퓨즈 셋(210a)의 구체 회로도.
* 도면의 주요 부분에 대한 설명 *
210a, 210b, 210c: 복수의 퓨즈 셋 220: 디코더
230: 테스트 모드 인에이블 확인부 310: 테스트 모드 인지부
320: 래치부 330: 반전부
410: 퓨즈부 420: 비교부
본 발명은 반도체 기억 소자에 관한 것으로 테스트 모드시 퓨즈의 커팅(cutting)과 관련된다.
반도체 기억 소자를 설계함에 있어서, 공정상의 모든 변화에 대하여 내부적으로 안정적인 동작을 확보하기 위하여 퓨즈를 사용하여 목표값을 조절한다. 그런데, 퓨즈를 커팅(cutting)하기 전에 각 퓨즈가 커팅된 후의 값을 예측할 필요가 있다. 따라서, 테스트 모드를 할당하여 퓨즈를 커팅하기 전에 이 퓨즈의 출력에 의해 제어되는 목표값의 변화를 보고, 실제로 퓨즈를 커팅한다. 그러나, 종래의 회로 구성에 따르면, 실제로 퓨즈를 커팅한 후에는 테스트 모드의 상황을 적용할 수 없다는 문제점이 있었다. 구체적인 사례를 들어 설명하면 다음과 같다.
도 1은 종래 기술에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로이다.
종래기술에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로는, 병렬로 연결된 복수의 퓨즈 셋(110a, 110b, 110c)과 상기 복수의 퓨즈 셋(110a, 110b, 110c)으로부터 출력되는 신호들을 입력받아 디코딩하는 디코더(120)로 구성된다. 복수의 퓨즈 셋(110a, 110b, 110c)은 각각 동일한 구성을 갖고 동일하게 동작하므로 퓨즈 셋(11a)를 예로 들어 설명하기로 한다.
개별 퓨즈 셋(110a) 내 퓨즈(112a)의 양단에는 전원전압측과 연결되어 퓨즈의 일단(이하, "노드 A"라 한다)에 전원전압을 인가할 수 있는 제1 PMOS 트랜지스터(111a)와 소스전압측과 연결되어 상기 노드 A에 소스전압을 인가할 수 있는 제1 NMOS 트랜지스터(113a)가 연결된다. 제1 PMOS 트랜지스터(111a)의 게이트에는 제1 테스트 모드 신호(tm0)가 인가되고, 제1 NMOS 트랜지스터(113a)의 게이트에는 파워 업 신호(pwrup)가 인가된다. 여기서, 제1 테스트 모드 신호(tm0), 제2 테스트 모드 신호(tm1) 및 제3 테스트 모드 신호(tm2)는 테스트 모드가 인에이블되었음을 알리는 플래그 신호로서, 각각 반도체 기억 소자의 동작 모드를 정하는 모드 레지스터 셋 신호(MRS)와 특정 핀에 입력되는 신호가 결합된 신호이다. 노드 A는 직렬연결된 제1 내지 제3 인버터(114a, 115a, 116a) 중 제1 인버터(114a)의 입력과 결합된다. 한편, 제1 인버터(114a)의 출력을 제어신호로 사용하여 제1 인버터(114a)의 입력 전압을 접지 전압으로 풀다운시킬 수 있는 제2 NMOS 트랜지스터(117a)는 테스트 모드가 아닌 정상 동작시 제1 인버터(114a)의 입력측이 접지 전압을 안정적으로 유지하도록 하기 위하여 사용된다. 왜냐하면, 반도체 기억 소자에 전원이 인가되면 "L"상태로 천이되는 파워 업 신호(pwrup)에 의해 제1 NMOS 트랜지스터(113a)가 턴오프되고, 퓨즈(112a)가 끊어지고나면 전원전압의 공급이 차단되어 노드 A의 전압레벨이 불안정해지기 때문이다.
여기서, 복수의 퓨즈 셋(110a, 110b, 110c)의 출력을 이용하여 디코딩하는 디코더(120)는 본 발명의 요지에 해당하지 아니하며, 또한 당업자라면 당연히 이해할 수 있는 사항에 불과하므로 별도의 설명은 피하기로 한다.
이와 같이 구성되는 종래기술에 따른 퓨즈 셋 회로는 다음과 같이 동작한다.
반도체 기억 소자에 전원이 인가되면, 전원 전압(VDD)의 레벨이 소정 레벨에 도달하는 경우 "H"상태에서 "L"상태로 천이되는 파워 업 신호(pwrup)가 퓨즈 셋(110a)의 제1 엔모스 트랜지스터(113a)에 인가된다. 그리고, 제1 테스트 모드 신호(tm0), 제2 테스트 모드 신호(tm1) 및 제3 테스트 모드 신호(tm2)는 테스트 모드 로 진입하기 전에는 "L"상태를 유지한다. 따라서, 파워 업 신호(pwrup)가 "L"상태로 천이되면 퓨즈(112a)가 연결된 노드A는 전원전압(VDD)과 연결되어 "H"상태를 유지한다.
퓨즈(112a)가 커팅되지 않은 상태에서, 반도체 기억 소자가 테스트 모드에 진입하여 "H"상태의 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2)가 입력되면, 제1 PMOS 트랜지스터(111a)가 턴오프되어 퓨즈(112a)가 전원전압과 차단됨으로써 퓨즈(112a)가 끊어졌을 때와 동일한 효과를 나타낼 수 있다. 그러나, 일단 퓨즈(112a)가 끊어진 후에는, 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2)의 논리 상태가 변하더라도 노드 A에는 전원전압이 인가되지 않아 퓨즈 셋의 출력은 변화하지 않게 되고, 더 이상 테스트 모드를 수행할 수 없는 상태에 놓이게 된다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 퓨즈가 커팅된 후에도 커팅하기 전과 같이 테스트 모드를 정상적으로 수행하도록 하여 퓨즈의 커팅과 무관하게 동일한 테스트가 실행될 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 퓨즈 처리 회로는, 반도체 기억 소자에 있어서, 복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리신호를 출력하고, 테스트 모드가 아니면 제2 논리신호를 출력하여 테스트 모드가 인에이블되었는지의 여부를 통지하기 위한 테스트 모드 인에이블 확인부와, 상기 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 제거 여부와 무관하게 일정한 신호를 출력할 수 있는 퓨즈 셋을 포함할 수 있다.
또한, 본원의 제2 발명에 따른 퓨즈 처리 회로는, 반도체 기억 소자에 있어서,
복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리신호를 출력하고, 테스트 모드가 아니면 제2 논리신호를 출력하여 테스트 모드가 인에이블되었는지의 여부를 통지하기 위한 테스트 모드 인에이블 확인부와, 상기 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 제거 여부와 무관하게 일정한 신호를 출력할 수 있는 복수의 퓨즈 셋과, 상기 복수의 퓨즈 셋으로부터 출력되는 신호들을 입력받아 디코딩하는 디코더를 포함할 수 있다.
바람직하게는, 상기 테스트 모드 인에이블 확인부는, 복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면 제1 논리신호를 출력하고, 테스트 모드가 아니면 제2 논리신호를 출력할 수 있다.
바람직하게는, 상기 테스트 모드 인에이블 확인부는, 복수의 테스트 모드 신호 중 적어도 어느 하나가 인에이블되는 경우에는 접지전압을 출력하기 위한 테스트 모드 인지부; 상기 테스트 모드 인지부로부터 출력되는 신호를 래치시키기 위한 래치부; 및 상기 래치부의 출력을 반전시키기 위한 반전부를 포함할 수 있다.
바람직하게는, 상기 퓨즈 셋은, 상기 테스트 모드 인에이블 확인부로부터 출력되는 테스트 모드 인에이블 바아신호를 이용하여 테스트 모드에서는 퓨즈의 제거 유무와 무관하게 동일한 신호를 출력하기 위한 퓨즈부; 및 테스트 모드 신호와 상기 퓨즈부의 출력을 비교하여 정상 동작시에는 퓨즈의 유무에 따라 다른 논리상태를 출력하기 위한 비교부를 포함할 수 있다.
또한, 본원의 제3 발명에 따른 퓨즈 처리 방법은, 반도체 기억 소자 내 퓨즈를 처리함에 있어서, 복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리상태를 갖고, 테스트 모드가 아니면 제2 논리신호를 갖는 테스트 모드 인에이블 바아신호를 출력하는 제1 단계와, 상기 테스트 모드 인에이블 바아신호를 이용하여 상기 테스트 모드에서는 퓨즈의 제거 유무와 무관하게 일정한 신호를 출력하는 제2 단계와, 상기 복수의 테스트 모드 신호 중 어느 하나와 상기 제2 단계의 출력을 비교하여 정상 동작시에는 상기 퓨즈의 유무에 따라 다른 논리상태를 출력하는 제3 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로이다.
본 발명에 따른 테스트 모드용 퓨즈 셋을 포함하는 회로는, 테스트 모드가 인에이블되었음을 알리는 테스트 모드 인에이블 확인부(230)와 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 유무에 무관하게 일정한 신호를 출력할 수 있는 복수의 퓨즈 셋(210a, 210b, 210c) 그리고 복수의 퓨즈 셋(210a, 210b, 210c)으로부터 출력되는 신호들을 입력받아 디코딩하는 디코더(220)를 포함할 수 있다.
도 3은 도 2에 도시된 테스트 모드 인에이블 확인부(230)의 구체 회로도이다.
본 발명의 테스트 모드 인에이블 확인부(230)는 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2) 중 적어도 어느 하나가 인에이블되는 경우에는 접지전압을 출력하기 위한 테스트 모드 인지부(310)와 테스트 모드 인지부(310)로부터 출력되는 신호를 래치시키기 위한 래치부(320) 그리고 래치부(320)의 출력을 반전시키기 위한 반전부(330)를 포함하여 구성할 수 있다.
테스트 모드 인지부(310)는 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2)를 입력받는 제1 노아게이트(311), 제1 노아게이트의 출력을 반전시키기 위한 인버터(312), 인버터(312)의 출력은 게이트측에, 전원전압은 소스측에 연결된 PMOS 트랜지스터(PMOS1: 313), 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2)를 각각 게이트의 제어신호로 사용하고 드레인측이 PMOS 트랜지스터(PMOS1: 313)의 드레인측과 병렬 연결된 복수의 NMOS 트랜지스터(NMOS1: 314, NMOS2: 315, NMOS3: 316)를 포함하여 구성될 수 있다. 래치부(320)는 역병렬결합된 복수의 인버터(INV1: 321, INV2: 322)를 포함하여 구성될 수 있다. 반전부(330)는 인버터(INV3: 331)를 포함하여 구성될 수 있다.
이와 같은 구성에 따른 동작을 살펴보면 다음과 같다.
먼저, 테스트 모드가 아닌 경우, 즉 "L"상태의 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2)가 인가되면 테스트 모드 인에이블 확인부(230)로부터 출력되는 테스트 모드 인에이블 바아신호(tm_enb)는 "H"상태의 논리신호를 출력한다.
반대로, 테스트 모드이면, 즉, 제1 내지 제3 테스트 모드 신호(tm0, tm1, tm2) 중 어느 하나라도 "H"상태의 논리신호를 가지면, PMOS 트랜지스터(PMOS1: 313)가 턴오프되는 것과 함께 NMOS 트랜지스터(NMOS1: 314, NMOS2: 315, NMOS3: 316) 중 어느 하나가 턴온되어 테스트 모드 인에이블 바아신호(tm_enb)는 "L"상태에 놓이게 된다.
도 4는 도 2의 도시된 퓨즈 셋(210a)의 구체회로도이다.
퓨즈 셋(210a)은 테스트 모드 인에이블 바아신호(tm_enb)를 이용하여 테스트 모드에서는 퓨즈의 제거 유무와 무관하게 동일한 신호를 출력하기 위한 퓨즈부(410)와, 퓨즈부의 출력과 테스트 모드 신호를 비교하여 정상 동작시에는 퓨즈의 유무에 따라 다른 논리상태를 출력하기 위한 비교부(420)를 포함하여 구성될 수 있다.
퓨즈부(410)는 테스트 모드 인에이블 바아신호(tm_enb)를 게이트의 제어신호 로 하고 소스측이 전원전압과 연결된 PMOS 트랜지스터(PMOS2: 411), 파워 업 신호(pwrup)를 게이트의 제어신호로 하고 드레인측이 PMOS 트랜지스터(PMOS2: 411)의 드레인측에, 소스측이 소스전압과 연결된 NMOS 트랜지스터(NMOS4: 412), 일단은 전원전압과 연결되고 타단은 PMOS 트랜지스터(PMOS2: 411)의 드레인측에 연결된 퓨즈(413), PMOS 트랜지스터(PMOS2: 411)의 드레인측을 입력으로 하는 인버터(INV4: 414) 및 인버터(INV4: 414)의 출력을 게이트의 제어신호로 하여 정상동작시 인버터(INV4: 414)의 입력이 접지전압으로 유지될 수 있도록 하기 위한 NMOS 트랜지스터(NMOS5: 415)를 포함하여 구성될 수 있다.
비교부(420)는 퓨즈부의 출력과 테스트 모드 신호를 입력으로 하는 제2 노아 게이트(421)와 제2 노아 게이트(421)의 출력을 반전시킬 수 있는 인버터(INV5: 422)를 포함하여 구성될 수 있다.
이와 같은 구성을 포함하여 구성될 수 있는 본 발명에 따른 퓨즈 셋의 기능을 다음의 표 1과 같이 요약할 수 있다.
fuse tm_enb Node P Node Q tmi Node R
Test Mode 유 L H L H L
무 L H L H L
Normal Mode 유 H H L L H
무 H L H L L
즉, 테스트 모드시에는 퓨즈의 커팅 여부와는 무관하게 노드 R에서 동일한 논리신호가 출력될 수 있음을 알 수 있다. 그러나, 정상 동작시 퓨즈가 커팅된 경우라면 노드 R에서 "H"상태의 논리신호가 출력되는 반면, 퓨즈가 커팅되지 않은 경우라면 노드 R에서 "L"상태의 논리신호가 출력되는 것을 알 수 있다.
한편, 퓨즈 셋(210b, 210c)는 퓨즈 셋(210a)와 구성 및 동작이 동일하므로 추가적인 설명은 피하기로 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같은 구성적 특징을 가질 수 있는 본 발명은 퓨즈가 커팅된 후에도 커팅하기 전과 같이 테스트 모드를 정상적으로 수행하도록 하여 퓨즈의 커팅과 무관하게 동일한 테스트가 실행될 수 있어 퓨즈를 커팅하여 레벨을 튜닝한 후에 나타나는 이상현상의 원인이 퓨즈를 커팅함으로 인한 것인지의 여부를 파악하는데 효과적이며, 이는 점차 제품의 수명이 단축되는 추세에 있는 반도체 기억 소자의 개발 주기를 단축시킬 수 있다.

Claims (10)

  1. 반도체 기억 소자에 있어서,
    복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리신호를 출력하고, 테스트 모드가 아니면 제2 논리신호를 출력하여 테스트 모드가 인에이블되었는지의 여부를 통지하기 위한 테스트 모드 인에이블 확인부; 및
    상기 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 제거 여부와 무관하게 일정한 신호를 출력할 수 있는 퓨즈 셋
    을 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  2. 반도체 기억 소자에 있어서,
    복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리신호를 출력하고, 테스트 모드가 아니면 제2 논리신호를 출력하여 테스트 모드가 인에이블되었는지의 여부를 통지하기 위한 테스트 모드 인에이블 확인부;
    상기 테스트 모드 인에이블 확인부로부터의 출력을 이용하여 테스트 모드시에는 퓨즈의 제거 여부와 무관하게 일정한 신호를 출력할 수 있는 복수의 퓨즈 셋; 및
    상기 복수의 퓨즈 셋으로부터 출력되는 신호들을 입력받아 디코딩하는 디코더
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  3. 삭제
  4. 제3항에 있어서, 상기 테스트 모드 인에이블 확인부는,
    복수의 테스트 모드 신호 중 적어도 어느 하나가 인에이블되는 경우에는 접지전압을 출력하기 위한 테스트 모드 인지부;
    상기 테스트 모드 인지부로부터 출력되는 신호를 래치시키기 위한 래치부; 및
    상기 래치부의 출력을 반전시키기 위한 반전부
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  5. 제4항에 있어서, 상기 테스트 모드 인지부는,
    상기 복수의 테스트 모드 신호를 입력받기 위한 노아게이트;
    상기 노아게이트의 출력을 반전시키기 위한 인버터;
    상기 인버터의 출력은 게이트측에, 전원전압은 소스측에 연결된 PMOS 트랜지 스터; 및
    상기 복수의 테스트 모드 신호를 각각 게이트의 제어신호로 사용하고, 드레인측이 상기 PMOS 트랜지스터의 드레인측과 병렬연결된 복수의 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  6. 제4항에 있어서, 상기 래치부는,
    역병렬결합된 복수의 인버터
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  7. 제1항 또는 제2항에 있어서, 상기 퓨즈 셋은,
    상기 테스트 모드 인에이블 확인부로부터 출력되는 테스트 모드 인에이블 바아신호를 이용하여 테스트 모드에서는 퓨즈의 제거 유무와 무관하게 동일한 신호를 출력하기 위한 퓨즈부; 및
    테스트 모드 신호와 상기 퓨즈부의 출력을 비교하여 정상 동작시에는 퓨즈의 유무에 따라 다른 논리상태를 출력하기 위한 비교부
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  8. 제7항에 있어서, 상기 퓨즈부는,
    상기 테스트 모드 인에이블 바아신호를 게이트의 제어신호로 하고, 소스측이 전원전압과 연결될 수 있는 PMOS 트랜지스터;
    파워 업 신호를 게이트의 제어신호로 하고, 드레인측이 상기 PMOS 트랜지스터의 드레인측에, 소스측이 소스전압과 연결될 수 있는 제1 NMOS 트랜지스터;
    일단은 전원전압과 연결되고, 타단은 상기 PMOS 트랜지스터의 드레인측에 연결될 수 있는 퓨즈;
    상기 PMOS 트랜지스터의 드레인측을 입력으로 하는 인버터; 및
    상기 인버터의 출력을 게이트의 제어신호로 하여 정상동작시 상기 인버터의 입력이 접지전압으로 유지될 수 있도록 하기 위한 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 퓨즈 처리 회로.
  9. 제7항에 있어서, 상기 비교부는,
    상기 퓨즈부의 출력과 상기 테스트 모드 신호를 입력으로 하기 위한 노아 게이트; 및
    상기 노아 게이트의 출력을 반전시킬 수 있는 인버터
    를 포함할 수 있는 퓨즈 처리 회로.
  10. 반도체 기억 소자 내 퓨즈를 처리함에 있어서,
    복수의 테스트 모드 신호를 병렬로 입력받아 테스트 모드이면, 제1 논리상태를 갖고, 테스트 모드가 아니면 제2 논리신호를 갖는 테스트 모드 인에이블 바아신호를 출력하는 제1 단계;
    상기 테스트 모드 인에이블 바아신호를 이용하여 상기 테스트 모드에서는 퓨즈의 제거 유무와 무관하게 일정한 신호를 출력하는 제2 단계; 및
    상기 복수의 테스트 모드 신호 중 어느 하나와 상기 제2 단계의 출력을 비교하여 정상 동작시에는 상기 퓨즈의 유무에 따라 다른 논리상태를 출력하는 제3 단계
    를 포함하는 것을 특징으로 하는 퓨즈 처리 방법.
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