JP2830726B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2830726B2 JP5336647A JP33664793A JP2830726B2 JP 2830726 B2 JP2830726 B2 JP 2830726B2 JP 5336647 A JP5336647 A JP 5336647A JP 33664793 A JP33664793 A JP 33664793A JP 2830726 B2 JP2830726 B2 JP 2830726B2
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element

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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にスタティック型RAMに関する。
【0002】
【従来の技術】近年の、微細化・高集積化技術の進歩に
よって大容量のスタティック型RAM(以下、SRAM
と記す)がいろいろ報告されている。
【0003】例えば、相補型電界効果型トランジスタ
(以下、CMOSと記す)で作られたSRAMであれ
ば、16Mbの大容量のものが、1991インタナショ
ナル・エレクトロン・デバイシス・ミーティング・テク
ニカル・ダイジェスト誌(1991 INTERNAT
IONAL ELECTRON DEVICES ME
ETING TECHNICAL DIGEST)、第
481頁〜第484頁(以下、文献1と記す)に、ま
た、バイポーラトランジスタ及びCMOSを同一基板に
形成した半導体集積回路装置(以下、BiCMOSと記
す)であれば、同じく16Mbの大容量のものが、19
92インタナショナル・エレクトロ・デバイシス・ミー
ティング・テクニカル・ダイジェスト誌(1992 I
NTERNATIONAL ELECTRON DEV
ICES MEETING TECHNICAL DI
GEST)第819頁〜第822頁(以下、文献2と記
す)に報告されている。
【0004】文献1及び2に示されているSRAMの単
位メモリセル(SRAMセル)の回路図を図7、平面図
を図8(a),(b)に示す。ここで分かりやすくする
ために駆動トランジスタQd1,Qd2およびアクセス
トランジスタQt1,Qt2で構成される部分(基板M
OS部分)を図8(a)に、TFT負荷素子Qp1,Q
p2部分を図8(b)にそれぞれ分図し図9はこのよう
なSRAMセルで構成されるメモリセルアレーの一部、
つまりSRAMセル(2点鎖線で囲って表示)6個(=
縦2個×横3個)分を示す。さらに、ディジット線及び
ディジットコンタクト部の断面構造を明確に示すため、
図9のX−X線断面図を図10に示す。
【0005】これらの図を参照すると、SRAMセル内
には、一対のワード線5(WL1),5(WL2)、一
対の駆動トランジスタQd1,Qd2,一対のディジッ
ト線15(DL1)、15(DL2)、一対のディジッ
トコンタクトCdl1,Cdl2、一対の活性領域A−
1,A−2,一対のTFTゲート電極10−1,10−
2,一対のTFTボディ層12−1,12−2が存在し
ている。これらの対をなすものは互いに軸対称となる配
置をとっている。さらに、デジット線は、SRAMセル
の長辺方向に対し平行に配置され、かつ単位メモリセル
1個当たり2本(15(DL1)、15(DL2))配
置されている。そして、配線ピッチ(=配線の幅L+配
線の間隔S)は、文献1では0.9μm、また、文献2
では、大きさの異なる2種のメモリセルで、それぞれ
0.95、1.05μmとなっている。なお、メモリセ
ルアレー内では隣接するSRAMセルの構造は互いに鏡
映反転した形になっている。
【0006】このようなSRAMセルを実現するための
具体的構造は多数存在するが、その代表的なものを図1
0に示したが、それについて製造工程に沿って説明す
る。
【0007】まず、公知のCMOS技術を用いて、N型
シリコン基板1に、P型ウエル領域2を形成したのち厚
さ250〜600nmの素子分離酸化膜3を形成して活
性領域A−1,A−2を区画し、その上にゲート酸化膜
4を形成しダイレクトコンタトCDを形成する部分のゲ
ート酸化膜4を除去し駆動トランジスタQd1,Qd
2,アクセストランジスタQt1,Qt2のゲート電極
5を形成し、N+ 型拡散層6(図8(a)に斜線で縁取
りして表示)を形成する。
【0008】次に、層間絶縁膜7を堆積し、接地コンタ
クト孔CG(Qd1,Qd2のソース領域に達する孔)
を設け接地層8を形成する。層間絶縁膜9を堆積しコン
タクト孔Cdp1,Cdp2(Qd2,Qd1のゲート
電極の達する孔)を形成しTFTゲート電極10−1,
10−2を形成し、TFTゲート絶縁膜11を形成しコ
ンタクト孔Cpg1,Cpg2(TFTゲート電極10
−1,10−2に達する孔)を形成し、TFTボディ層
12を形成し、p+ 型拡散層(図8(b)に斜線で縁取
りして表示)を形成する。
【0009】次に、厚さ200〜1000nmの層間絶
縁膜13をCVD法により付着形成し、マスクを用い公
知の異方性エッチング技術によってディジットコンタク
トCdl1,Cdl2を開孔し、公知の技術を用いてア
ルミニウムやタングステン等のプラグ14でディジット
コンタクトを埋め、厚さ300〜1000nmのアルミ
ニウムや銅等の導電膜15によりディジット線15(D
L1,)(DL2)を形成する。
【0010】
【発明が解決しようとする課題】前述したように、SR
AMは、メモリセル内に2本のディジット線が配置さ
れ、その配線ピッチは、1μm前後と非常に微細な配線
となっている。また、ディジット線の膜厚は、配線抵抗
を低減するためにできる限り厚くしたいが、導電膜のエ
ッチングの時に、フォトレジスト膜も同時にエッチング
されるため、導電膜の膜厚を厚くするには、フォトレジ
スト膜の膜厚も厚くする必要がある。しかしながら、フ
ォトレジスト膜は膜厚を厚くすればするほど感度が落ち
るため微細パターンの形成が困難となる。
【0011】このため、例えば、従来の技術の単純な延
長により64MbのSRAMを設計した場合、チップサ
イズを同じ大きさとするためには、メモリセルの大きさ
は、従来(16Mb)の0.25倍の大きさとする必要
がある。すなわち単純に縮小した場合、メモリセルの縦
方向の長さと、横方向の長さをそれぞれ半分にする必要
があり、デジット線の配線ピッチは従来の半分である
0.5μm前後に微細化する必要がある。同時に前述し
た理由から、ディジット線の膜厚も、従来よりも2〜4
割程度薄くする必要が生じる。その結果、配線抵抗は2
倍以上に急増し、配線抵抗の増大と共に配線遅延が大き
くなる。そして、この傾向は、SRAMが大容量になれ
ばなるほど顕著となり回路動作上無視できないものとな
る。
【0012】本発明の目的は、SRAMのディジット線
の配線ピッチをできる限り大きくとり、かつディジット
線の配線の膜厚をできる限り厚くすることによって、前
述した配線抵抗や配線遅延の増加といった問題を引き起
こすことなしに、大容量化できるSRAMを提供するこ
とにある。
【0013】
【課題を解決するための手段】本発明によれば、半導体
基板の表面部に形成された拡散層をソース・ドレイン領
域として有する2個のアクセストランジスタおよび2個
の駆動トランジスタを有し、一の前記駆動トランジスタ
および負荷素子を含む一対のインバータの入力端および
出力端を相互に交差接続したフリップフロップと、前記
フリップフロップの2つの入出力端とそれぞれ一の前記
アクセストランジスタを介して接続される第1のディジ
ット線および第2のディジット線とを有するSRAMセ
ルを複数並列に配置してメモリセルアレーに含む半導体
記憶装置において、共通のワード線に接続された隣接す
る第1のSRAMセルと第2のSRAMセルとがディジ
ット線方向の軸対称に配置され、前記第1のディジット
線の中心に設けられた前記第1のディジット線と前記第
1のSRAMセルのアクセストランジスタとのコンタク
トが、前記第2のディジット線の中心に設けられた前記
第2のディジット線と前記第2のSRAMセルのアクセ
ストランジスタとのコンタクトに隣接して配置され、
記メモリセルアレー内で、互いに隣接する2つの前記デ
ィジット線が互いに異なる層次の単一の配線層で形成さ
れるとともに層間絶縁膜を介して部分的に重なり合って
いることを特徴とする半導体記憶装置が得られる。
【0014】
【実施例】図1は本発明の第1の実施例を示す略平面図
である。メモリセルアレーのうち6個のSRAMセル
(境界を2点鎖線で表示)を示している。また、TFT
負荷素子部(図8(b))は便宜上示していない。図2
は図1のX−X線断面図である。
【0015】図1,図2,図7,図8を参照すると、こ
の実施例はN型シリコン基板1の表面部のP型ウェル領
域2に形成されたN+ 型拡散層6をソース・ドレイン領
域として有する2個のアクセストランジスタQt1,Q
t2および2個の駆動トランジスタQd1,Qd2を有
し、一の前述のP型シリコン基板1上の所定の絶縁膜9
を被覆するポリシリコン膜をゲート電極10−1,10
−2として有するTFT負荷素子(Qp1,Qp2)を
含む一対のインバータの入力端および出力端を相互に交
差接続したプリップフロップと、前述のフリップフロッ
プの2つの入出力端とそれぞれ一の前述のアクセストラ
ンジスタを介して接続される第1のディジット線DL1
および第2のディジット線DL2とを有するSRAMセ
ルを複数並列に配置してメモリセルアレーに含む半導体
記憶装置において、互いに隣接する2つの前述のディジ
ット線が異なる層次の配線層で形成されているというも
のである。
【0016】層間絶縁膜13より下部の構造および製造
方法は従来例と全く同様であるので改めて説明しない。
【0017】層間絶縁膜13を形成したのち1部のディ
ジットコンタクト孔を開孔する。ディジットコンタクト
孔はSRAMセル領域の短辺部(図1のX−X線方向)
で互いに隣接する2つのSRAMセルに共有される。S
RAMセル領域の長辺部で互いに隣接する2つのSRA
Mセルのディジットコンタクト孔の1つ、図示のもので
はCdl1a、Cdl2aをまず開孔する。公知の技術
を用いてアルミニウムやタングステン等の第1のプラグ
16でCdl1a,Cdl2aを埋め、厚さ300〜1
000nmの第1の配線層17を形成する。第1の配線
層はSRAMセルにより第1のディジット線DL1か第
2のディジット線DL2のどちらかになる。更に、厚さ
200〜1000nmの層間絶縁膜18をCVD法によ
り付着形成し、マスクを用い公知の異方性エッチング技
術によってディジットコンタクト孔Cdl1b,Cdl
2bを開孔し、公知の技術を用いたアルミニウムやタン
グステン等の第2のプラグ19でCdl1b,Cdl2
bを埋め、厚さ300〜1000nmの第2の配線層2
0を形成する。第2の配線層20はSRAMセルにより
第2のディジット線DL2か第1のディジット線DL1
のいずれかになる。
【0018】本実施例では、隣接したディジット線が互
いに異なる配線層で形成されているので異層次の配線層
は層間絶縁膜を介してオーバラップさせることができ
る。従って配線ピッチ0従来技術よりも大きくできるの
で、ディジット線の配線幅を従来の2倍以上に広くした
り、ディジット線の膜厚を従来よりも厚くすることが可
能である。そして、これらの手法を用いることにより、
配線抵抗を従来の50%以下に低減することができ、こ
の事によって、配線遅延を従来技術に対し10〜20%
程度改善することが可能である。
【0019】図3は本発明の第2の実施例を示す平面図
である。ただし、便宜上ディジット線とディジットコン
タクト孔のみを示してある。図4は図3のX−X線拡大
断面図である。
【0020】第1の配線層17A(第1のプラグ16A
でディジットコンタクト孔Cdl1a,Cdl2aを埋
めている。)、第2の配線層20A(第2のプラグ19
Aでディジットコンタクト孔Cdl1b,Cdl2bを
埋めている)および第3の配線層23(厚さ200〜1
000nmの層間絶縁膜21を被覆し、ディジットコン
タクト孔Cdl1C,Cdl2Cを埋める第3のプラグ
22に接触している)でディジット線を形成している。
第3の配線層の厚さは300〜1000nmである。
【0021】第1の実施例ではディジット線が1つおき
に同一層次の配線層となるが本実施例では2つおきにな
るので、同一層次の配線層間隔が第1の実施例に比べ広
くできるので、ディジット線の膜厚を第1の実施例より
も更に厚くすることが可能である。あるいは、配線容量
を従来の20〜30%程度低減することができる。さら
に配線層膜厚を第1の実施例と同じにした場合、配線層
幅を広くすることもできる。
【0022】以上述べたように、本発明第1及び第2の
実施例は、隣接して平行に走るディジット線が相互に別
々の配線層で形成され、かつ、上層と下層の配線層の配
線ピットが同一で、かつ、上層配線と下層配線の端部が
相互に重なり合い、かつ、上層配線とN+ 型拡散層との
接続ためにもうけられたプラグが下層配線の間に点在す
るといった特色を有している。
【0023】第2の実施例では、ディジット線は、1層
目−2層目−3層目の配線層を基本単位として、各層の
ディジット線が同一の配線ピッチを持っているが、1層
目−2層目−3層目−2層目を基本単位として配置する
こともできる。この場合には、1層目と3層目のディジ
ット線が、2層目のディジット線の2倍の配線ピッチを
持っている。また、配線層を4層以上に増やすことや、
配線層の組み合わせを変えることもできる。
【0024】図5は第3の実施例を示す略平面図、図6
は図5のX−X線断面図である。
【0025】第1及び第2の実施例のディジット線がプ
ラグを介しP型ウエル領域2内に形成されたN+ 型拡散
層6と直接接続されているのに対し、第3の実施例で
は、第1の配線層17Bは第1及び第2の実施例と同様
に、第1のプラグ16Bを介しN+ 型拡散層6に直接接
続された構造となっているものの、第1の配線層と隣接
するディジット線を構成する第3の配線層23Aは、ア
ルミニウムやタングステン等の第4のプラグ27を一度
介し、アルミニウムやタングステン等の引き出しパッド
25に接続し、この引き出しパッド25が第2のプラグ
19BによってP型ウエル領域2内に形成されたN+
拡散層領6と接続された構造となっている。
【0026】第3の配線層23Aは引き出しパッドを介
してN+ 型拡散層6と接続された構造となっているた
め、配線の自由度を大きくすることができる。また、第
1の実施例では、第1及び第2の配線層の間の層間絶縁
膜の膜厚は、厚さ200〜1000nmの単層の酸化シ
リコン系絶縁膜で形成されているが、第3の実施例で
は、第1及び第3の配線層の間には2つの層間絶縁膜2
4,26が存在しているため、トータルの膜厚が350
〜2000nmとなり、従来に比べ75%〜100%も
厚くすることができるので、層次の異なる配線層の重な
った部分に於ける配線寄生容量を低減することができ
る。
【0027】本実施例の製造方法について説明する。
【0028】層間絶縁膜13を形成するところまでは従
来例、第1,第2の実施例と同じである。続いてマスク
を用い公知の異方性エッチング技術によってディジット
コンタクト孔Cdl1d,Cdl2dを開孔し、公知の
技術を用いてアルミニウムやタングステン等の第1のプ
ラグ16Bを形成し、300〜1000nmの第1の配
線層17を形成し、更に、50〜1000nmの層間絶
縁膜24をCVD技術を用いて付着形成し、マスクを用
い公知の異方性エッチング技術によって必要な部分にデ
ィジットコンタクト孔Cdl1e,Cdl2eを開孔
し、公知の技術を用いてアルミニウムやタングステン等
の第2のプラグ19B、厚さ100〜800nmのアル
ミニウムやタングステン等の引き出しパッド25上を形
成し、更に、厚さ200〜1000nmの層間絶縁膜2
6をCVD技術を用いて付着形成し、マスクを用い公知
の異方性エッチング技術によって引き出しパッド25上
にスルーホールを開孔し、公知の技術を用いてアルミニ
ウムやタングステン等の第4のプラグ27、厚さ300
〜1000nmの第3の配線層23Aを形成する。
【0029】なお、以上の実施例において電源配線は、
更に上層の配線層を用い、ディジット線と直交する方向
に走行させ、例えば16個のSRAMセル毎に図8
(b)の12(Vcc)に接続すればよい。ワード線に
ついてもこれに準じる。
【0030】以上TFT負荷型SRAMを例にあげて説
明したが、本発明は高抵抗負荷型や負荷素を含めて全て
のトランジスタを基板MOSトランジスタで実現した完
全CMOS型等のSRAMに通用し得ることは当業にと
って明らかなことである。
【0031】
【発明の効果】以上説明したように、本発明はSRAM
の互いに隣接するディジット線を層次の異なる配線層で
構成することにより、大容量化を企っても配線ピッチを
大幅に縮小させたり、膜厚を大幅に薄くする必要がなく
なるので大容量のSRAMを実現することができるとい
う効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す略平面図である。
【図2】図1のX−X線断面図である。
【図3】第2の実施例を示す略平面図である。
【図4】図3のX−X線拡大断面図である。
【図5】第3の実施例を示す略平面図である。
【図6】図5のX−X線断面図である。
【図7】SRAMセルの回路図である。
【図8】SRAMセルの基板MOS部分の平面図(図8
(a))とTFT負荷素子部の平面図(図8(6))で
ある。
【図9】従来例を示す略平面図である。
【図10】図9のX−X線断面図である。
【符号の説明】
1 N型シリコン基板 2 P型ウェル領域 3 素子分離酸化膜 4 ゲート酸化膜 5 ゲート電極 6 N+ 型拡散層 7 層間絶縁膜 8 接地層 9 層間絶縁膜 10−1,10−2 TFTゲート電極 11 TFTゲート電極 12 TFTボディ層 13 層間絶縁膜 14 プラグ 15 導電膜 16,16B 第1のプラグ 17,17A,17B 第7の配線層 18 層間絶縁膜 19 第2のプラグ 20,20A 第2の配線層 21 層間絶縁膜 22 第3のプラグ 23,23A 第3の配線層 24 層間絶縁膜 25 引出しパッド 26 層間絶縁膜 27 第4のプラグ

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板の表面部に形成された拡散層
    をソース・ドレイン領域として有する2個のアクセスト
    ランジスタおよび2個の駆動トランジスタを有し、一の
    前記駆動トランジスタおよび負荷素子を含む一対のイン
    バータの入力端および出力端を相互に交差接続したフリ
    ップフロップと、前記フリップフロップの2つの入出力
    端とそれぞれ一の前記アクセストランジスタを介して接
    続される第1のディジット線および第2のディジット線
    とを有するSRAMセルを複数並列に配置してメモリセ
    ルアレーに含む半導体記憶装置において、共通のワード線に接続された隣接する第1のSRAMセ
    ルと第2のSRAMセルとがディジット線方向の軸対称
    に配置され、前記第1のディジット線の中心に設けられ
    た前記第1のディジット線と前記第1のSRAMセルの
    アクセストランジスタとのコンタクトが、前記第2のデ
    ィジット線の中心に設けられた前記第2のディジット線
    と前記第2のSRAMセルのアクセストランジスタとの
    コンタクトに隣接して配置され、 前記メモリセルアレー
    内で、互いに隣接する2つの前記ディジット線が互いに
    異なる層次の単一の配線層で形成されるとともに層間絶
    縁膜を介して部分的に重なり合っていることを特徴とす
    る半導体記憶装置。
  2. 【請求項2】 異なる層次の数が2である請求項1記載
    の半導体記憶装置。
  3. 【請求項3】 異なる層次の数が3である請求項1記載
    の半導体記憶装置。
  4. 【請求項4】 共通の前記第1及び第2のディジット線
    に接続された隣接するSRAMセルが前記コンタクトを
    共用していることを特徴とする請求項1乃至3いずれか
    記載の半導体記憶装置。
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KR0178815B1 (ko) 1999-03-20

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