JPH0541500A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0541500A
JPH0541500A JP3196327A JP19632791A JPH0541500A JP H0541500 A JPH0541500 A JP H0541500A JP 3196327 A JP3196327 A JP 3196327A JP 19632791 A JP19632791 A JP 19632791A JP H0541500 A JPH0541500 A JP H0541500A
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memory device
bit line
semiconductor memory
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潔 竹内
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/907—Folded bit line dram configuration

Abstract

(57)【要約】 【目的】ビット線間隔の最小設計寸法に制約させること
なくチップ面積を縮小することができ、ビット線が容量
素子とトランジスタとの接続部を通過しないように迂回
させて製造を容易にする。 【構成】複数のビット線を、互いに隣接する一方のビッ
ト線３ａを第１の層に、他方のビット線３ｂを第２の層
に配置形成する。また各ビット線３ａ，３ｂは容量素子
１１とトランジスタとの接続部を迂回するように配置形
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に折り返しビット線構成の半導体メモリ装置に関
する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）では、通常１個のメモリセルが１個の
容量素子と１個のスイッチング用ＭＯＳ型のトランジス
タからなり、容量素子に蓄積された電荷の量を“０”と
“１”とに対応させて情報を記録する。その情報を読出
すためには、スイッチング用のトランジスタを介して容
量素子に接続されたビット線に現れる微小な電位の変化
を検出しなければならないため、ビット線に対する外部
からの雑音の影響を極力排除する必要があるが、このた
めには折り返しビット線構成のものが有効である。
【０００３】ＤＲＡＭでの情報の読出しは、通常読出す
対象のメモリセルが接続されたビット線と、ダミーセル
が接続されたもう１本のビット線との間の電位差をセン
ス増幅器により差動増幅することにより行うが、これら
２本のビット線を隣接して走るように配置するのが折り
返しビット線構成であり、外来雑音の大部分を同相モー
ドとして排除することができる。
【０００４】ところが、これを実現するためには、各ビ
ット線が全メモリセルの半分だけと接続されるようメモ
リセルを配置する必要があるため、図３（Ａ），（Ｂ）
に示すように、メモリ素子領域１間の素子分離領域が占
める面積が大きくなり、ビット線をセンス増幅器のそれ
ぞれ反対側に伸ばした開放ビット線構成に比べ、無駄な
領域５が増加するという欠点がある。
【０００５】この欠点を緩和するため、ワード線とビッ
ト線とが交差する角度を９０°より狭くしたり、メモリ
素子領域がワード線及びビット線に対して斜めに配置さ
れた構造とすることにより無駄な領域を削減する方法の
ものが考案されている。
【０００６】図４は筆者らが先に考案し出願した、ワー
ド線とビット線とが交差する角度を９０°より狭くした
半導体メモリ装置のレイアウト図である。
【０００７】この半導体メモリ装置は、基板上の一つの
各（左下隅）に原点を設定してこの原点を通り互いに交
差するＸ軸及びＹ軸を定め、各ビット線３及び各メモリ
素子領域１を、原点に最も近いワード線２上のメモリ素
子領域１は固定しておき、原点からビット線３の走る方
向に遠ざかるに従って順次移動量が多くなるように、各
ワード線２と平行にかつ原点から遠い方のビット線３方
向へ移動させた配置としたものである。
【０００８】また、図５は別の出願の、メモリ素子領域
がワード線及びビット線に対して斜めに配置された構造
の半導体メモリ装置のレイアウト図である。
【０００９】この半導体メモリ装置は、ワード線２及び
ビット線３は直交しており、メモリ素子領域３をこれら
ワード線２及びビット線３に対し斜めに配置することに
よって、メモリ素子領域３間の無駄な領域を削減してい
る。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、メモリ素子領域３間の無駄な領域５を削
減するために、ワード線２とビット線３とが交差する角
度を９０°より狭くしたり、メモリ素子領域３をワード
線２及びビット線３に対して斜めに配置した構造となっ
ているので、ビット線３のピッチが小さくなり、無駄な
領域の削減により得た面積をチップ面積の縮小に充てよ
うとしても、ビット線３のピッチが制限されるために、
この無駄な領域の削減により得た面積に見合ったチップ
面積の縮小ができないという欠点がある。
【００１１】また、大容量のスタック型ＤＲＡＭにおい
ては容量素子をビット線より上に形成するほうが製造が
容易であるが、このためにはビット線がトランジスタ領
域と容量素子との接続部の直上を通過しないようにする
必要がある。ところが図４，図５に示された半導体メモ
リ装置では、ビット線の密度が高くなるためにこのよう
な要請に答える配置を実現することが難しいという欠点
があった。
【００１２】本発明の目的は、無駄な領域を削減した面
積に見合ったチップ面積の縮小ができ、かつビット線が
トランジスタ領域と容量素子との接続部の直上を通過し
ないように配置して製造を容易にすることができる半導
体メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ装
置は、それぞれ情報記憶用の容量素子及びスイッチング
用のトランジスタを備え基板上に配列された複数のメモ
リ素子領域と、これら複数のメモリ素子領域のそれぞれ
所定の単位数ずつのメモリ素子領域と接続しこれらメモ
リ素子領域の情報を伝達する複数のビット線とを有する
半導体メモリ装置において、前記複数のビット線が、互
いに隣接するビット線の一方が前記基板上の第１の層に
他方が前記第１の層とは電気的に絶縁された第２の層
に、前記容量素子と前記トランジスタとの接続点を迂回
するように配置形成された構成を有している。
【００１４】
【作用】隣合うビット線を互いに電気的に絶縁された別
層に形成することにより、ビット線どうしの間隔が最小
設計寸法より小さくてはならないという制約が取り除か
れ、その距離を越えて近づけること、あるいは互いに重
なり合うように配置することが可能になる。このためビ
ット線のピッチの制限を受けることなくチップ面積を縮
小することができる。さらにビット線を容量素子とトラ
ンジスタとの接続部の直上を迂回させることにより、製
造が容易となる。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１６】図１は本発明の第１の実施例を示すレイア
ウト図である。なお、図１においては、ワード線を省略
して見やすくしている。
【００１７】この実施例が図４に示された従来の半導体
メモリ装置と相違する点は、複数のビット線を、互いに
隣接する一方のビット線３ａは基板上の第１の層（実
線）に、他方のビット線３ｂは第１の層とは電気的に絶
縁された基板上の第２の層（一点鎖線）に、容量素子１
１とトランジスタとの接続点を迂回するように屈曲して
配置形成した点にある。
【００１８】このように、複数のビット線を、１本おき
に第１の層と第２の層とに分けて配置形成することによ
り、各層におけるビット線３ａ，３ｂのピッチは、全て
のビット線を１つの層に形成する場合に比べ２倍となる
ので、全てのビット線を１つの層に形成する場合に隣接
するビット線間隔が最小設計寸法より小さくなっても、
この各層におけるビット線間隔は最小設計寸法に対して
十分な余裕をもつことができ、従ってビット線間隔がチ
ップ面積の縮小化に制約を与えるようなことはない。
【００１９】また、各層におけるビット線間隔に余裕が
あるので、容量素子１１とトランジスタとの接続部を迂
回してビット線を配置することができる。従って、スタ
ック型の容量素子とトランジスタとの接続が容易にな
る。
【００２０】この実施例ではビット線３ａ，３ｂを縦横
の線のみで形成しているが、ビット線のソース・ドレイ
ン接続部１２の付近でビット線を斜めにすることでビッ
ト線の長さと、ビット線どうしの重なり合う長さを削減
することも可能である。
【００２１】図２は本発明の第２の実施例を示すレイア
ウト図である。この実施例は図５に示された半導体メモ
リ装置に本発明を適用したものである。この実施例にお
いても、第１の実施例と同様の効果が得られる。
【００２２】
【発明の効果】以上説明したように本発明は、複数のビ
ット線を、互いに隣接する一方のビット線を第１の層
に、他方のビット線を第２の層に、容量素子とトランジ
スタとの接続部を迂回するように配置形成する構成とす
ることにより、各層におけるビット線間隔に最小設計寸
法に対する余裕を持たせることができるので、隣接する
ビット線の間隔が小さくなっても各層のビット線間隔で
制約されることなくチップ面積を縮小することができ、
また容量素子とトランジスタとの接続部を迂回すること
ができ従って製造を容易にすることができる効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すレイアウト図であ
る。
【図２】本発明の第２の実施例を示すレイアウト図であ
る。
【図３】従来の半導体メモリ装置の第１の例を示すレイ
アウト図及びその等価回路図である。
【図４】従来の半導体メモリ装置の第２の例を示すレイ
アウト図である。
【図５】従来の半導体メモリ装置の第３の例を示すレイ
アウト図である。
【符号の説明】
１ メモリ素子領域 ２ ワード線 ３，３ａ，３ｂ ビット線 ５ 無駄な領域 １１ 容量素子 １２ ソース・ドレイン接続部 １３ ゲート接続部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ情報記憶用の容量素子及びスイ
    ッチング用のトランジスタを備え基板上に配列された複
    数のメモリ素子領域と、これら複数のメモリ素子領域の
    それぞれ所定の単位数ずつのメモリ素子領域と接続しこ
    れらメモリ素子領域の情報を伝達する複数のビット線と
    を有する半導体メモリ装置において、前記複数のビット
    線が、互いに隣接するビット線の一方が前記基板上の第
    １の層に他方が前記第１の層とは電気的に絶縁された第
    ２の層に、前記容量素子と前記トランジスタとの接続点
    を迂回するように配置形成されたことを特徴とする半導
    体メモリ装置。
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