KR100630527B1 - 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법 - Google Patents

오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법 Download PDF

Info

Publication number
KR100630527B1
KR100630527B1 KR1020040108649A KR20040108649A KR100630527B1 KR 100630527 B1 KR100630527 B1 KR 100630527B1 KR 1020040108649 A KR1020040108649 A KR 1020040108649A KR 20040108649 A KR20040108649 A KR 20040108649A KR 100630527 B1 KR100630527 B1 KR 100630527B1
Authority
KR
South Korea
Prior art keywords
redundancy
enabled
odd
sense amplifiers
line
Prior art date
Application number
KR1020040108649A
Other languages
English (en)
Other versions
KR20060070032A (ko
Inventor
전병득
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040108649A priority Critical patent/KR100630527B1/ko
Publication of KR20060070032A publication Critical patent/KR20060070032A/ko
Application granted granted Critical
Publication of KR100630527B1 publication Critical patent/KR100630527B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 노멀 영역과 리던던시 영역에 두 개의 컬럼 선택 라인를 제공하여 각기 다른 위/아래의 센스앰프를 동작시킴으로써 컬럼 리던던시의 리페어 효율을 향상시키는 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의 컬럼 리던던시 방법에 관한 것이다. 오픈 비트라인 구조를 갖는 반도체 메모리 장치는, 노멀 영역에 배치되고 이븐 컬럼 선택 라인에 의해 연결되는 복수개의 이븐 센스앰프와, 오드 컬럼 선택 라인에 연결되는 복수개의 오드 센스앰프와, 리던던시 이븐 컬럼 선택 라인에 연결되는 복수개의 리던던시 이븐 센스앰프와 리던던시 오드 컬럼 선택 라인에 연결되는 복수개의 리던던시 오드 센스앰프를 포함한다.
오픈 비트라인, 컬럼 리던던시

Description

오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의 컬럼 리던던시 방법{Semiconductor memory device having open bit line and column redundancy method thereof}
도 1은 종래의 컬럼 리던던시 스킴을 갖는 오픈 비트라인 구조의 반도체 메모리 장치를 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 컬럼 리던던시 스킴을 갖는 오픈 비트라인 구조의 반도체 메모리 장치를 도시한 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210 : 노멀 영역
120, 220 : 리던던시 영역
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 컬럼 리던던시 효율을 향상시키는 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의 컬럼 리던던시 방법에 관한 것이다.
반도체 메모리장치는 정상(Normal) 메모리 셀에 불량(Defect)이 있을 때 이를 대체하기 위하여 스페어(spare) 메모리셀들, 즉 리던던시(redundancy) 메모리셀들을 구비한다. 일반적으로 칼럼 리던던시 스킴에서는 칼럼 선택 라인에 연결되어 있는 적어도 하나의 정상 메모리셀이 불량일 경우 상기 칼럼 선택 라인이 리던던시 칼럼 선택 라인으로 대체된다. 즉 하나의 메모리셀만이 불량이더라도 칼럼 선택 라인에 연결된 모든 메모리셀들이 리던던시 칼럼 선택 라인에 연결되어 있는 리던던시 메모리셀들로 모두 교체된다.
도 1은 컬럼 리던던시 스킴을 갖는 종래의 오픈 비트라인 구조의 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 노멀 영역(110)과 리던던시 영역(120)에는 4개의 셀 매트(cell mat)가 배치되어 있다. 이 노멀 영역(110)과 리던던시 영역(120)은 오픈 비트라인 구조이므로 센스앰프(SA)를 기준으로 비트라인과 비트라인 바가 양쪽으로 연결된다. 노멀 영역(110)은 셀 매트(MA, MB, MC)를 포함하는데, 셀 매트(MA)는 센스앰프(SAl)을 포함하고, 셀 매트(MB)는 센스앰프(SAm)를 포함하며, 셀 매트(MC)는 센스앰프(SAn)를 포함한다. 리던던시 영역(120)은 셀 매트(RMA, RMB, RMC)를 포함하는데, 셀 매트(RMA)는 센스앰프(RSAl)를 포함하고, 셀 매트(RMB)는 센스앰프(RSAm)를 포함하며, 셀 매트(RMC)는 센스앰프(RSAn)를 포함한다. MSY는 로우 어드레스(row address)에 의해 생성되는 셀 매트를 선택하는 신호로서, 예를 들어, 워 드라인(WL<a>)이 인에이블되면 매트 선택 신호(MSY<m>)가 로직 하이로 인에이블되고, 워드라인(WL<b>)이 인에이블되면 매트 선택 신호(MSY<n>)가 로직 하이로 인에이블된다. 이 매트 선택 신호(MSY)들은 셀 매트별로 분리되어서 컬럼 선택 라인(YS)을 리던던시 컬럼 선택 라인(RYS)으로 대체시킴으로써 컬럼 리던던시 효율을 개선시키는데, 이러한 방식은 폴디드(folded) 비트라인 구조에서도 사용하는 방식이다.
예를 들어, 도 1에 도시한 바와 같이 워드라인(WL<b>)이 인에이블되었을 때는, 워드라인(WL<b>)에 의해 선택된 센스앰프(SAm)의 비트라인이 기준 비트라인으로 동작하고, 워드라인(WL<a>)의해 선택된 센스앰프(SAm)의 비트라인이 비트라인 바로 동작한다. 이때, "F" 포인트가 페일(fail)이면, 워드라인(WL<b>)에 의해 선택된 센스앰프(SAm)의 비트라인이 기준 비트라인으로 동작하기 때문에, 웨이퍼 상태에서의 테스트 시에는 이 "F" 포인트의 페일이 검출되어, 매트 선택 신호(MSY<n>)가 퓨즈 박스의 어드레스 비교부(미도시)로 입력되어 해당 퓨즈를 커팅해서 컬럼 선택 라인(YS)에 접속되는 8개의 센스앰프(SAm,SAn)가 리던던시 컬럼 선택 라인(RYS)에 접속되는 8개의 리던던시 센스앰프(RSAm, RSAn)로 대체된다.
그러나, 워드라인(WL<a>)이 인에이블되었을 때는, 워드라인(WL<a>)에 의해 선택된 센스앰프(SAm)의 비트라인이 기준 비트라인으로 동작하고, 워드라인(WL<b>)의해 선택된 센스앰프(SAm)의 비트라인이 비트라인 바로 동작한다. 이 때, "F" 포인트가 페일이면, 워드라인(WL<b>)의해 선택된 센스앰프(SAm)의 비트라인 바에는 Vcore/2(Vcore는 센스앰프 구동전압이고, Vcore/2는 프리챠지 전압임)가 인가되어 있기 때문에, 웨이퍼 상태에서의 테스트 시에는 "F" 포인트 때문에 비트라인이 페일(fail)일 수 도 있고 페일이 아닐 수도 있다. 그러나, 추후의 번-인 테스트 후에 일어날 수 있는 잠재불량을 없애기 위해서, 매트 선택 신호(MSY<m>)가 퓨즈 박스의 어드레스 비교부(미도시)로 입력되어 해당 퓨즈를 커팅해서 컬럼 선택 라인(YS)에 접속되는 8개의 센스앰프(SAl,SAm)가 리던던시 컬럼 선택 라인(RYS)에 접속되는 8개의 리던던시 센스앰프(RSAl, RSAm)로 대체된다.
즉, "F" 포인트의 페일시 워드라인(WL<b>)이 선택될 때는 매트 선택 신호(MSY<n>)에 의해서 8개의 센스앰프(SAm, SAn)를 8개의 리던던시 센스앰프(RSAm, RSAn)로 대체시키고, 워드라인(WL<a>)이 선택될 때는 매트 선택 신호(MSY<m>)에 의해서 8개의 센스앰프(SAl, SAm)를 8개의 리던던시 센스앰프(RSAl, RSAm)로 대체시킴으로써, 페일이 없는, 즉 리페어할 필요가 없는 8개의 센스앰프(SAl, SAn)까지도 리페어하기 위해서 필요없이 퓨즈를 커팅시킨다. 그로 인해, 정작 리페어가 필요할 때 리페어를 하지 못하게 됨으로써, 컬럼 리던던시의 리페어 효율을 상당히 저하시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 노멀 영역과 리던던시 영역에 두 개의 컬럼 선택 라인을 제공하여 각기 다른 위/아래의 센스앰프를 동작시킴으로써 컬럼 리던던시의 리페어 효율을 향상시키는 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의 컬럼 리던던시 방법을 제공하는데 그 목적 이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치는, 노멀 영역에 배치되고, 제1 워드 라인에 연결되는 제1 메모리 셀들 중 일부에 각각 연결되는 제1 비트 라인들과, 제2 워드 라인에 연결되는 제2 메모리 셀들 중 일부에 각각 연결되는 제2 비트 라인들에 각각 연결되고, 오드 컬럼 선택 라인에 각각 연결되는 복수개의 오드 센스앰프들; 노멀 영역에 배치되고, 나머지 제1 메모리 셀들에 각각 연결되는 제3 비트 라인들에 각각 연결되고, 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제1 이븐 센스앰프들; 노멀 영역에 배치되고, 나머지 제2 메모리 셀들에 각각 연결되는 제4 비트 라인들에 각각 연결되고, 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제2 이븐 센스앰프들; 리던던시 영역에 배치되고, 제1 워드 라인에 연결되는 제1 리던던시 메모리 셀들 중 일부에 각각 연결되는 제5 비트 라인들과, 제2 워드 라인에 연결되는 제2 리던던시 메모리 셀들 중 일부에 각각 연결되는 제6 비트 라인들에 각각 연결되고, 리던던시 오드 컬럼 선택 라인에 각각 연결되는 복수개의 리던던시 오드 센스앰프들; 리던던시 영역에 배치되고, 나머지 제1 리던던시 메모리 셀들에 각각 연결되는 제7 비트 라인들에 각각 연결되고, 리던던시 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제1 리던던시 이븐 센스앰프들; 및 리던던시 영역에 배치되고, 나머지 제2 리던던시 메모리 셀들에 각각 연결되는 제8 비트 라인들에 각각 연결되고, 리던던시 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제2 리던던시 이븐 센스앰프들을 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 컬럼 리던던시 방법은, 워드 라인을 인에이블시키는 단계; 워드 라인이 인에이블될 때, 워드 라인에 연결된 메모리 셀들 중, 제1 비트 라인들을 통하여 복수개의 오드 센스앰프들에 각각 연결되는 제1 메모리 셀들에 페일이 있는지의 여부에 따라, 복수개의 오드 센스앰프들이 연결되는 오드 컬럼 선택 라인, 또는 복수개의 리던던시 오드 센스앰프들이 연결되는 리던던시 오드 컬럼 선택 라인을 인에이블시키는 단계; 워드 라인이 인에이블될 때, 워드 라인에 연결된 메모리 셀들 중, 제2 비트 라인들을 통하여 복수개의 이븐 센스앰프들에 각각 연결되는 제2 메모리 셀들에 페일이 있는지의 여부에 따라, 복수개의 이븐 센스앰프들이 연결되는 이븐 컬럼 선택 라인, 또는 복수개의 리던던시 이븐 센스앰프들이 연결되는 리던던시 이븐 컬럼 선택 라인을 인에이블시키는 단계; 오드 컬럼 선택 라인이 인에이블될 때 복수개의 오드 센스앰프들이 제1 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 또는 리던던시 오드 컬럼 선택 라인이 인에이블될 때 복수개의 리던던시 오드 센스앰프들이, 제3 비트 라인들을 통하여 자신들과 각각 연결되고 제1 워드 라인에 연결된 제1 리던던시 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 오드 센스앰프 선택 신호를 인에이블시키는 단계; 및 이븐 컬럼 선택 라인이 인에이블될 때 복수개의 이븐 센스앰프들이 제2 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 또는 리던던시 이븐 컬럼 선택 라인이 인에이블될 때 복수개의 리던던시 이븐 센스앰프들이, 제4 비트 라인들을 통하여 자신들과 각각 연결되고 제2 워드 라인에 연결된 제2 리던던시 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 이븐 센스앰프 선택 신호를 인에이블시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 컬럼 리던던시 스킴을 갖는 오픈 비트라인 구조의 반도체 메모리 장치를 도시한 블록도이다.
도 2를 참조하면, 반도체 메모리 장치는 노멀 영역(210)과 리던던시 영역(220)을 포함하는데, 노멀 영역(210)은 셀 매트(MA, MB, MC)를 포함하는데, 셀 매트(MA)는 센스앰프(SAEm)를 포함하고, 셀 매트(MB)는 센스앰프(SAOm)를 포함하며, 셀 매트(MC)는 센스앰프(SAEn)를 포함한다. 리던던시 영역(220)은 리던던시 셀 매트(RMA, RMB, RMC)를 포함하는데, 리던던시 셀 매트(RMA)는 리던던시 센스앰프(RSAEm)를 포함한다. 리던던시 셀 매트(RMB)는 리던던시 센스앰프(RSAOm)를 포함하고, 리던던시 셀 매트(RMC)는 센스앰프(RSAEn)를 포함한다. 센스앰프(SAEm, RSAEm)는 센스앰프 선택 신호(SAE<m>)에 의해 선택되고, 센스앰프(SAOm, RSAOm)는 센스앰프 선택 신호(SAO<m>)에 의해 선택되며, 센스앰프(SAEn, RSAEn)는 센스앰프 선택 신호(SAE<n>)에 의해 선택된다. 여기서, 센스앰프 선택 신호(SAE<m>, SAO<m>, SAE<n>)는 로우 어드레스에 의해 생성되는 신호들이다. 센스앰프(SAOm, SAEm, RSAOm, RSAEm)는 워드라인(WL<a>)이 인에이블될 때 동작하고, 센스앰프(SAEn, SAOm, RSAEn, RSAOm)는 워드라인(WL<b>)이 인에이블될 때 동작한다. 또한, 센스앰프(SAEm, SAEn)는 컬럼 선택 라인(YSE)에 접속되고, 센스앰프(SAOm)는 컬럼 선택 라인(YSO)에 접속된다. 또, 센스앰프(SAEm)들은 워드라인(WL<a>)에 연결된 메모리 셀들(미도시) 중 일부에 비트라인(BLE)들을 통하여 각각 연결되고, 센스앰프(SA0m)들은 워드라인(WL<a>)에 연결된 나머지 메모리 셀들(미도시)에 비트라인(BLO)들을 통하여 각각 연결된다. 또, 센스앰프(SA0m)들은 워드라인(WL<b>)에 연결된 메모리 셀들(미도시) 중 일부에 비트라인들(BLO)을 통하여 각각 연결된다. 센스앰프(RSAEm, RSAEn)는 리던던시 컬럼 선택 라인(RYSE)에 접속되고, 센스앰프(RSAOm)는 리던던시 컬럼 선택 라인(RYSO)에 접속된다. 센스앰프(RSAEm)들은 워드라인(WL<a>)에 연결된 리던던시 메모리 셀들(미도시) 중 일부에 비트라인(RBLE)들을 통하여 각각 연결되고, 센스앰프(RSA0m)들은 워드라인(WL<a>)에 연결된 나머지 리던던시 메모리 셀들(미도시)에 비트라인(RBLO)들을 통하여 각각 연결된다. 또, 센스앰프(RSA0m)들은 워드라인(WL<b>)에 연결된 리던던시 메모리 셀들(미도시) 중 일부에 비트라인들(RBLO)을 통하여 각각 연결된다.
상술한 바와 같이, 종래에는 노멀 영역에 한 개의 컬럼 선택 라인(YS)이 제공되고 리던던시 영역에 한 개의 리던던시 컬럼 선택 라인(RYS)이 제공되는 것과 달리, 본 발명에서는 노멀 영역에는 각지 다른 센스앰프를 제어하는 컬럼 선택 라인(YSE, YSO)이 제공되고 리던던시 영역에도 각지 다른 센스앰프를 제어하는 리던던시 컬럼 선택 라인(RYSE, RYSO)이 제공된다. 즉, 컬럼 선택 라인(YSE)은 센스앰프(SAEm, SAEn)를 제어하고, 컬럼 선택 라인(YSO)은 센스앰프(SAOm)를 제어한다. 리던던시 컬럼 선택 라인(RYSE)은 센스앰프(RSAEm, RSAEn)를 제어하고, 리던던시 컬럼 선택 라인(RYSO)은 센스앰프(RSAOm)를 제어한다.
또한, 종래에는 매트 선택 신호(MSY)가 퓨즈 박스(미도시)의 어드레스 비교부(미도시)에 입력되어서, 매트 선택 신호(MSY)가 로직 하이로 인에이블되어 있는 셀 매트의 8개의 센스앰프를 리던던시 컬럼 선택 라인(RYS)에 접속되는 8개의 센스앰프로 대체시키는 방식이었다. 그러나, 본 발명에서는 센스앰프 선택 신호(SAE, SAO)가 퓨즈 박스의 어드레스 비교부에 입력되어서, 센스앰프 선택 신호(SAE) 또는 센스앰프 선택 신호(SAO)에 의해서 인에이블되는 4개의 센스앰프(SAE) 또는 4개의 센스앰프(SA0)만 리던던시 컬럼 선택 라인(RYSE) 또는 리던던시 컬럼 선택 라인(RSYO)에 의해 제어되는 4개의 센스앰프(RSAE) 또는 4개의 센스앰프(RSAO)로 대체시킨다. 즉, 센스앰프(SAE)와 센스앰프(SAO)의 퓨즈 세트가 따로 존재함으로써, 센스앰프(SAE)와 센스앰프(SAO)가 컬럼 선택 라인(YSE, YSO)에 의해 각각 제어되고, 센스앰프(RSAE)와 센스앰프(RSAO)도 리던던시 컬럼 선택 라인(RYSE, RYSO)에 의해 각각 제어된다. 이렇게 되면, 종래에서 처럼 페일이 없는 센스앰프까지 리페어시킬 필요가 없다.
이하, 도 2를 참조하면서 본 발명의 바람직한 실시예에 따른 오픈 비트라인 구조의 반도체 메모리 장치의 컬럼 리던던시 스킴을 설명하기로 한다.
먼저, 페일(fail)이 없는 보통의 경우를 일례로 들면, 워드라인(WL<a>)이 인에이블된 경우에는 컬럼 선택 라인(YSE)에 의해서 제어되는 4개의 센스앰프(SAEm)로부터 4개의 데이터가 출력되고, 컬럼 선택 라인(YSO)에 의서 제어되는 4개의 센스앰프(SAOm)로부터 4개의 데이터가 출력된다. 즉, 워드라인(WL<a>)이 인에이블되면, 센스앰프 선택 신호(SAE<m>, SA0<m>)가 로직 하이로 인에이블되어 센스앰프(SAEm)로부터 4개의 데이터가 출력되고, 센스앰프(SA0m)로부터 4개의 데이터가 출력되어, 총 8개의 데이터가 입출력 패드(DQ 패드)로 정상적으로 출력된다.
다음에, 페일이 있는 경우를 일례로 들면, 첫 번째로, 워드라인(WL<b>)이 인에이블되었을 때, "F" 포인트의 페일이 있는 경우에는, 워드라인(WL<b>)에 의해 선택된 센스앰프(SAOm)의 비트라인이 기준 비트라인으로 동작하고, 워드라인(WL<a>)에 의해서 선택된 센스앰프(SAOm)의 비트라인이 비트라인 바로 동작하기 때문에, 센스앰프(SAOm)에서 페일 데이터가 출력되고 센스앰프(SAEn)에서 올바른 데이터가 출력된다. 센스앰프(SAOm)의 데이터와 센스앰프(SAEn)의 데이터는 각각 다른 입출력 패드(DQ PAD)로 머지(merge)되어서 병렬 테스트되므로, 센스앰프(SAOm)에서 페일이 발생했는지 센스앰프(SAEn)에서 페일이 발생했는지 알 수 있게 된다. 이때, "F" 포인트가 페일이므로, 센스앰프 선택 신호(SAO<m>)가 퓨즈 박스의 어드레스 비교부(미도시)로 입력되어 해당 퓨즈를 커팅해서 센스앰프 선택 신호(SAO<m>)에 의해서 선택되는 4개의 센스앰프(SAOm)가 리던던시 컬럼 선택 라인(RYSO)에 의해서 선택되는 4개의 센스앰프(RSAOm)로 대체된다. 이렇게 되면, 워드라인(WL<b>)이 인에이블되었을 경우에, 센스앰프(SAOm)를 제어하는 컬럼 선택 라인(YSO)은 인에이블되지 않고 대신에 리던던시 센스앰프(RSAOm)를 제어하는 리던던시 컬럼 선택 라인(RYSO)이 인에이블되어, 리던던시 센스앰프(RSAOm)로부터 4개의 데이터가 출력되고, 센스앰프(SAEn)로부터 4개의 데이터가 출력된다.
두 번째로, 워드라인(WL<a>)이 인에이블되었을 때, "F" 포인트의 페일이 있는 경우에는 워드라인(WL<a>)에 의해 선택된 센스앰프(SAOm)의 비트라인이 기준 비트라인으로 동작하고, 워드라인(WL<b>)의해 선택된 센스앰프(SAOm)의 비트라인이 비트라인 바로 동작하기 때문에, 워드라인(WL<b>)의해 선택된 센스앰프(SAOm)의 비트라인 바에는 종래에 설명한 바와 같이 Vcore/2(Vcore는 센스앰프 구동전압이고, Vcore/2는 프리챠지 전압임)가 인가된다. 그러면, 웨이퍼 상태에서의 테스트 시에는 "F" 포인트 때문에 센스앰프(SAEm)에서는 올바른 데이터가 출력되고, 센스앰프(SAOm)에서 올바른 데이터가 출력될 수도 있고 페일 데이터가 출력될 수도 있다. 그러나, 추후의 번-인 테스트 후에 일어날 수 있는 잠재불량을 없애기 위해서, 센스앰프 선택 신호(SAO<m>)가 퓨즈 박스의 어드레스 비교부(미도시)로 입력되어 해당 퓨즈를 커팅해서 센스앰프 선택 신호(SAO<m>)에 의해서 선택되는 4개의 센스앰프(SAOm)가 리던던시 컬럼 선택 라인(RYSO)에 의해 선택되는 4개의 센스앰프(RSAOm)로 대체된다. 이렇게 되면, 워드라인(WL<b>)이 인에이블되었을 경우에, 센스앰프(SAOm)를 제어하는 컬럼 선택 라인(YSO)은 인에이블되지 않고 대신에 리던던시 센스앰프(RSAOm)를 제어하는 리던던시 컬럼 선택 라인(RYSO)이 인에이블되어, 리던던시 영역(220)의 센스앰프(RSAOm)로부터 4개의 데이터가 출력되고, 노멀 영역(210)의 센스앰프(SAEm)로부터 4개의 데이터가 출력된다.
이상 설명한 바와 같이, 본 발명에서는 워드라인(WL<b>)이 인에이블될 때나 워드라인(WL<a>)이 인에이블될 때에도 "F" 포인트의 페일시에 센스앰프 선택신호(SA0<m>)에 의해 선택되는 4개의 센스앰프(SAOm)만을 리던던시 컬럼 선택 라인(RYS0)에 의해 선택되는 4개의 리던던시 센스앰프(RSAOm)로 대체하기 때문에 종래와 같은 추가적인 퓨즈의 낭비 없이 리페어를 수행할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 노멀 영역과 리던던시 영역에 각기 다른 센스앰프를 제어하는 2개의 컬럼 선택 라인을 제공하고, 이 센스앰프가 센스앰프 선택 신호에 의해 인에이블되도록 제어함으로써 종래와 같은 추가적인 퓨즈 낭비없이 효율적으로 컬럼 리던던시를 리페어할 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (10)

  1. 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에 있어서,
    노멀 영역에 배치되고, 제1 워드 라인에 연결되는 제1 메모리 셀들 중 일부에 각각 연결되는 제1 비트 라인들과, 제2 워드 라인에 연결되는 제2 메모리 셀들 중 일부에 각각 연결되는 제2 비트 라인들에 각각 연결되고, 오드 컬럼 선택 라인에 각각 연결되는 복수개의 오드 센스앰프들;
    상기 노멀 영역에 배치되고, 나머지 제1 메모리 셀들에 각각 연결되는 제3 비트 라인들에 각각 연결되고, 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제1 이븐 센스앰프들;
    상기 노멀 영역에 배치되고, 나머지 제2 메모리 셀들에 각각 연결되는 제4 비트 라인들에 각각 연결되고, 상기 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제2 이븐 센스앰프들;
    리던던시 영역에 배치되고, 상기 제1 워드 라인에 연결되는 제1 리던던시 메모리 셀들 중 일부에 각각 연결되는 제5 비트 라인들과, 상기 제2 워드 라인에 연결되는 제2 리던던시 메모리 셀들 중 일부에 각각 연결되는 제6 비트 라인들에 각각 연결되고, 리던던시 오드 컬럼 선택 라인에 각각 연결되는 복수개의 리던던시 오드 센스앰프들;
    상기 리던던시 영역에 배치되고, 나머지 제1 리던던시 메모리 셀들에 각각 연결되는 제7 비트 라인들에 각각 연결되고, 리던던시 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제1 리던던시 이븐 센스앰프들; 및
    상기 리던던시 영역에 배치되고, 나머지 제2 리던던시 메모리 셀들에 각각 연결되는 제8 비트 라인들에 각각 연결되고, 상기 리던던시 이븐 컬럼 선택 라인에 각각 연결되는 복수개의 제2 리던던시 이븐 센스앰프들을 포함하고,
    상기 제1 및 제2 워드 라인들 중 어느 하나가 인에이블될 때, 상기 오드 컬럼 선택 라인이 인에이블되면, 상기 복수개의 오드 센스앰프들이 상기 제1 메모리 셀들 중 일부 또는 상기 제2 메모리 셀들 중 일부의 데이터들을 센싱 및 증폭하고,
    상기 제1 및 제2 워드 라인들 중 어느 하나가 인에이블될 때, 상기 이븐 컬럼 선택 라인이 인에이블되면, 상기 복수개의 제1 및 제2 이븐 센스앰프들이 상기 나머지 제1 및 제2 메모리 셀들의 데이터들을 센싱 및 증폭하고,
    상기 제1 및 제2 워드 라인들 중 어느 하나가 인에이블될 때, 상기 리던던시 오드 컬럼 선택 라인이 인에이블되면, 상기 복수개의 리던던시 오드 센스앰프들이 상기 제1 리던던시 메모리 셀들 중 일부 또는 상기 제2 리던던시 메모리 셀들 중 일부의 데이터들을 센싱 및 증폭하고,
    상기 제1 및 제2 워드 라인들 중 어느 하나가 인에이블될 때, 상기 리던던시 이븐 컬럼 선택 라인이 인에이블되면, 상기 복수개의 제1 및 제2 리던던시 이븐 센스앰프들이 상기 나머지 제1 및 제2 리던던시 메모리 셀들의 데이터들을 센싱 및 증폭하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수개의 오드 센스앰프에 연결된 상기 제1 또는 제2 비트라인들 중 적어도 하나에 연결되는 상기 제1 또는 제2 메모리 셀에 페일이 있는 경우, 상기 제1 및 제2 워드 라인들 중 하나가 인에이블될 때, 상기 오드 컬럼 선택 라인이 인에이블되지 않고, 상기 리던던시 오드 컬럼 선택 라인이 인에이블되어, 상기 복수개의 리던던시 오드 센스 앰프가 동작하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 셀들에 페일이 없는 경우, 상기 제1 및 제2 워드 라인들 중 하나가 인에이블될 때, 상기 이븐 및 오드 컬럼 선택 라인이 동시에 인에이블되어, 상기 복수개의 제1 및 제2 이븐 센스앰프와 상기 복수개의 오드 센스앰프가 모두 동작하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 오드 컬럼 선택 라인 또는 상기 리던던시 오드 컬럼 선택 라인이 인에이블될 때, 오드 센스앰프 선택 신호가 인에이블되고, 상기 이븐 컬럼 선택 라인 또는 상기 리던던시 이븐 컬럼 선택 라인이 인에이블될 때, 상기 이븐 센스앰프 선택 신호가 인에이블되고,
    상기 오드 센스앰프 선택 신호가 인에이블될 때, 상기 복수개의 오드 센스앰프와 상기 복수개의 리던던시 오드 센스 앰프가 인에이블되고, 상기 이븐 센스앰프 선택 신호가 인에이블될 때, 상기 복수개의 제1 및 제2 이븐 센스앰프와 상기 복수개의 제1 및 제2 리던던시 이븐 센스앰프가 인에이블되는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 오드 센스앰프에 연결된 상기 제1 또는 제2 비트라인들 중 적어도 하나에 연결되는 상기 제1 또는 제2 메모리 셀에 페일이 있는 경우, 상기 오드 센스앰프 선택 신호에 의해 선택되는 상기 복수개의 오드 센스앰프가 상기 복수개의 리던던시 오드 센스앰프로 대체되는 오픈 비트라인 구조를 갖는 반도체 메모리 장치.
  6. 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 컬럼 리던던시 방법에 있어서,
    워드 라인을 인에이블시키는 단계;
    상기 워드 라인이 인에이블될 때, 상기 워드 라인에 연결된 메모리 셀들 중, 제1 비트 라인들을 통하여 복수개의 오드 센스앰프들에 각각 연결되는 제1 메모리 셀들에 페일이 있는지의 여부에 따라, 상기 복수개의 오드 센스앰프들이 연결되는 오드 컬럼 선택 라인, 또는 복수개의 리던던시 오드 센스앰프들이 연결되는 리던던시 오드 컬럼 선택 라인을 인에이블시키는 단계;
    상기 워드 라인이 인에이블될 때, 상기 워드 라인에 연결된 메모리 셀들 중, 제2 비트 라인들을 통하여 복수개의 이븐 센스앰프들에 각각 연결되는 제2 메모리 셀들에 페일이 있는지의 여부에 따라, 상기 복수개의 이븐 센스앰프들이 연결되는 이븐 컬럼 선택 라인, 또는 복수개의 리던던시 이븐 센스앰프들이 연결되는 리던던시 이븐 컬럼 선택 라인을 인에이블시키는 단계;
    상기 오드 컬럼 선택 라인이 인에이블될 때 상기 복수개의 오드 센스앰프들이 상기 제1 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 또는 상기 리던던시 오드 컬럼 선택 라인이 인에이블될 때 상기 복수개의 리던던시 오드 센스앰프들이, 제3 비트 라인들을 통하여 자신들과 각각 연결되고 상기 제1 워드 라인에 연결된 제1 리던던시 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 오드 센스앰프 선택 신호를 인에이블시키는 단계; 및
    상기 이븐 컬럼 선택 라인이 인에이블될 때 상기 복수개의 이븐 센스앰프들이 상기 제2 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 또는 상기 리던던시 이븐 컬럼 선택 라인이 인에이블될 때 상기 복수개의 리던던시 이븐 센스앰프들이, 제4 비트 라인들을 통하여 자신들과 각각 연결되고 상기 제2 워드 라인에 연결된 제2 리던던시 메모리 셀들의 데이터들을 센싱 및 증폭하도록, 이븐 센스앰프 선택 신호를 인에이블시키는 단계를 포함하는 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 컬럼 리던던시 방법.
  7. 제 6 항에 있어서,
    상기 오드 컬럼 선택 라인, 또는 상기 리던던시 오드 컬럼 선택 라인을 인에이블시키는 단계에서, 상기 제1 메모리 셀들에 페일이 있는 경우, 상기 오드 컬럼 선택 라인이 인에이블되지 않고, 상기 리던던시 오드 컬럼 선택 라인이 인에이블되고, 상기 제1 메모리 셀들에 페일이 없는 경우, 상기 오드 컬럼 선택 라인이 인에이블되고, 상기 리던던시 오드 컬럼 선택 라인이 인에이블되지 않는 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 컬럼 리던던시 방법.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 이븐 컬럼 선택 라인, 또는 상기 리던던시 이븐 컬럼 선택 라인을 인에이블시키는 단계에서, 상기 제2 메모리 셀들에 페일이 있는 경우, 상기 이븐 컬럼 선택 라인이 인에이블되지 않고, 상기 리던던시 이븐 컬럼 선택 라인이 인에이블되고, 상기 제2 메모리 셀들에 페일이 없는 경우, 상기 이븐 컬럼 선택 라인이 인에이블되고, 상기 리던던시 이븐 컬럼 선택 라인이 인에이블되지 않는 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 컬럼 리던던시 방법.
  10. 삭제
KR1020040108649A 2004-12-20 2004-12-20 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법 KR100630527B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040108649A KR100630527B1 (ko) 2004-12-20 2004-12-20 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040108649A KR100630527B1 (ko) 2004-12-20 2004-12-20 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법

Publications (2)

Publication Number Publication Date
KR20060070032A KR20060070032A (ko) 2006-06-23
KR100630527B1 true KR100630527B1 (ko) 2006-09-29

Family

ID=37163856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040108649A KR100630527B1 (ko) 2004-12-20 2004-12-20 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법

Country Status (1)

Country Link
KR (1) KR100630527B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062757B1 (ko) 2009-07-31 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051943B1 (ko) * 2010-05-31 2011-07-26 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062757B1 (ko) 2009-07-31 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로
US8059477B2 (en) 2009-07-31 2011-11-15 Hynix Semiconductor Inc. Redundancy circuit of semiconductor memory

Also Published As

Publication number Publication date
KR20060070032A (ko) 2006-06-23

Similar Documents

Publication Publication Date Title
KR102117633B1 (ko) 셀프 리페어 장치
KR960001305B1 (ko) 여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 dram 장치
KR100284716B1 (ko) 반도체 기억 장치
JPS63239696A (ja) 冗長回路付メモリの試験装置
JPH1074396A (ja) 半導体記憶装置
JP2004503897A (ja) 行修理をセグメント化した半導体メモリ
US7027339B2 (en) Memory device employing open bit line architecture for providing identical data topology on repaired memory cell block and method thereof
US7319628B2 (en) Semiconductor memory and method for manufacturing the same
KR20010070382A (ko) 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리
JP2007257768A (ja) 半導体記憶装置
US6914814B2 (en) Dedicated redundancy circuits for different operations in a flash memory device and methods of operating the same
KR101877818B1 (ko) 리페어 제어 회로 및 이를 이용한 반도체 집적회로
JP2013175256A (ja) 半導体記憶装置
US7054206B2 (en) Sub-column-repair-circuit
JP2005100542A (ja) 半導体記憶装置とそのテスト方法
JP4847048B2 (ja) ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法
KR100630527B1 (ko) 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법
CN101425343B (zh) 块修复装置及其方法
KR20000077319A (ko) 반도체 메모리를 테스트하기 위한 방법 및 테스트디바이스를 가진 반도체 메모리
KR20070077554A (ko) 번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치
US6396750B2 (en) Integrated memory with redundancy and method for repairing an integrated memory
KR20170073079A (ko) 비휘발성 메모리 회로 및 이를 포함하는 메모리 장치
US6754113B2 (en) Topography correction for testing of redundant array elements
US7154793B2 (en) Integrated memory and method for functional testing of the integrated memory
KR100526876B1 (ko) 반도체 메모리장치의 메모리 셀 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee