KR101062757B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents

반도체 메모리 장치의 리던던시 회로 Download PDF

Info

Publication number
KR101062757B1
KR101062757B1 KR1020090070781A KR20090070781A KR101062757B1 KR 101062757 B1 KR101062757 B1 KR 101062757B1 KR 1020090070781 A KR1020090070781 A KR 1020090070781A KR 20090070781 A KR20090070781 A KR 20090070781A KR 101062757 B1 KR101062757 B1 KR 101062757B1
Authority
KR
South Korea
Prior art keywords
mat
fuse
signal
enable
group
Prior art date
Application number
KR1020090070781A
Other languages
English (en)
Other versions
KR20110012881A (ko
Inventor
윤상식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090070781A priority Critical patent/KR101062757B1/ko
Priority to US12/650,710 priority patent/US8059477B2/en
Publication of KR20110012881A publication Critical patent/KR20110012881A/ko
Application granted granted Critical
Publication of KR101062757B1 publication Critical patent/KR101062757B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

개시된 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 제 1 매트 그룹핑 정보 신호 및 제 2 매트 그룹핑 정보 신호 각각에 대응하는 복수개의 인에이블 퓨즈를 구비하여, 상기 복수개의 인에이블 퓨즈중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 그룹핑 정보 신호가 입력되면 인에이블 신호를 인에이블시키는 인에이블 신호 생성부, 상기 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈의 커팅여부에 따라 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 선택하여 페일 설정 어드레스를 생성하는 페일 어드레스 설정 제어부, 및 상기 페일 설정 어드레스와 실제 어드레스를 비교하여 리던던시 어드레스를 생성하는 비교부를 포함한다.
Figure R1020090070781
퓨즈, 오픈 비트라인, 리던던시

Description

반도체 메모리 장치의 리던던시 회로{Redundancy Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
반도체 메모리 장치의 오픈 비트라인 센스 앰프 구조는 도 1에 도시된 바와 같이, 각 센스 앰프들이 이웃하는 매트들에 공통으로 연결된 구조이다.
오픈 비트라인 센스 앰프 구조의 동작을 예를 들어 간단히 설명하면, 1번 매트(MAT1)의 데이터를 출력할 경우, 센스 앰프(3)를 활성화시켜 2번 매트(MAT2)에 연결된 비트라인을 기준으로 1번 매트(MAT1)에 연결된 비트라인의 전압 레벨을 증폭시킨다. 이러한 동작을 통해 오픈 비트라인 센스 앰프 구조를 갖는 반도체 메모리 장치는 1번 매트(MAT1)의 데이터를 읽어 내는 동작을 수행한다.
오픈 비트라인 센스 앰프 구조의 반도체 메모리 장치 또한 각 매트들(MAT0~ MAT4)이 정상적인 데이터를 저장하지 못할 경우, 즉 테스트시 페일(fail)이 발생한 매트를 리던던시 회로를 통해 여분의 매트로 대체한다.
오픈 비트라인 센스 앰프 구조의 일반적인 리던던시 회로는 예를 들어, 0번 매트(MAT0)와 1번 매트(MAT1) 중 하나의 매트에 페일이 발생하면, 페일이 발생한 매트를 여분 매트로 대체하도록 구성된다. 2번 매트(MAT2)와 3번 매트(MAT3) 중 하나의 매트에 페일이 발생하면, 페일이 발생한 매트를 여분 매트로 대체하도록 구성된다.
즉, 오픈 비트라인 센스 앰프 구조의 일반적인 리던던시 회로는 이웃한 두 개의 매트 정보를 하나의 퓨즈를 이용하여, 페일이 발생한 어드레스를 설정하도록 구성되고, 반도체 메모리 장치 외부에서 입력되는 실제 어드레스의 값이 페일이 발생한 어드레스 값과 동일하면 리던던시 신호를 인에이블시킨다. 리던던시 신호가 인에이블되면 페일이 발생한 매트가 여분 매트로 대체된다.
하지만, 이렇게 구성된 오픈 비트라인 센스 앰프 구조의 리던던시 회로는 센스 앰프(3)에 연결된 2번 매트(MAT2)에 페일이 발생하면, 0번 매트(MAT0)와 1번 매트(MAT1)의 정보를 입력 받아 페일이 발생한 어드레스를 설정하는 퓨즈 및 2번 매트(MAT2)와 3번 매트(MAT3)의 정보를 입력 받아 페일이 발생한 어드레스를 설정하는 퓨즈를 모두 페일이 발생한 어드레스에 따라 커팅여부를 결정해야 하는 어려움이 있다. 이러한 이유는 센스 앰프(3)가 2번 매트(MAT2)에 연결된 비트라인을 기준 전압 레벨로 1번 매트(MAT1)의 데이터를 증폭하여야 하는 오픈 비트라인 센스 앰프 구조 때문이다.
결국, 오픈 비트라인 센스 앰프 구조의 리던던시 회로는 페일이 발생한 1개의 매트를 여분의 매트로 대체하기 위하여 많은 수의 퓨즈를 커팅하여야 하기 때문에 리던던시 회로의 퓨즈 효율을 떨어뜨린다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래 기술에 비해 퓨즈의 효율을 높이는 반도체 메모리 장치의 리던던시 회로를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로는 제 1 매트 그룹핑 정보 신호 및 제 2 매트 그룹핑 정보 신호 각각에 대응하는 복수개의 인에이블 퓨즈를 구비하여, 상기 복수개의 인에이블 퓨즈중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 그룹핑 정보 신호가 입력되면 인에이블 신호를 인에이블시키는 인에이블 신호 생성부, 상기 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈의 커팅여부에 따라 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 선택하여 페일 설정 어드레스를 생성하는 페일 어드레스 설정 제어부, 및 상기 페일 설정 어드레스와 실제 어드레스를 비교하여 리던던시 어드레스를 생성하는 비교부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리던던시 회로는 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 제 1 퓨즈 인에이블 신호를 생성하고, 제 2 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 제 2 퓨즈 인에이블 신호를 생성하여, 상기 제 1 퓨즈 인에이블 신호 또는 상기 제 2 퓨즈 인에이블 신혹 중 하나라도 인에이블되면 인에이블 신호를 생성하는 인에이블 신호 생성 부, 상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 매트 정보 신호로서 선택적으로 출력하는 선택부, 상기 매트 정보 신호와 퓨즈 커팅을 통해 페일 설정 어드레스를 생성하는 페일 어드레스 설정부, 및 상기 인에이블 신호가 인에이블되면 상기 페일 설정 어드레스와 실제 어드레스를 비교하여 리던던시 어드레스를 생성하는 비교부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리던던시 회로는 제 1 그룹 매트 신호 및 제 2 그룹 매트 신호 각각에 대응하는 제 1 퓨즈 및 제 2 퓨즈를 구비하여, 상기 제 1 퓨즈 또는 상기 제 2 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 제 1 퓨즈 인에이블 신호를 인에이블시키고, 제 3 그룹 매트 신호 및 제 4 그룹 매트 신호 각각에 대응하는 제 3 퓨즈 및 제 4 퓨즈를 구비하여, 상기 제 3 퓨즈 또는 상기 제 4 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 제 2 퓨즈 인에이블 신호를 인에이블시키며, 상기 제 1 및 제 2 퓨즈 인에이블 신호 중 하나라도 인에이블되면 인에이블 신호를 인에이블시키는 인에이블 신호 생성부, 상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 그룹 매트 신호 및 상기 제 2 그룹 매트 신호 또는 상기 제 3 그룹 매트 신호 및 상기 제 4 그룹 매트 신호를 제 1 매트 정보 신호 및 제 2 매트 정보 신호로서 선택적으로 출력하는 선택부, 상기 제 1 및 제 2 매트 정보 신호 각각에 해당하는 제 5 퓨즈 및 제 6 퓨즈를 구비하여, 상기 제 5 퓨즈 또는 상기 제 6 퓨즈가 커팅될 경우 그에 해당하는 매트 정보 신호가 입력되면 페일 설정 어드레스를 특정 전압 레 벨로 생성하는 페일 어드레스 설정부, 및 상기 인에이블 신호가 인에이블되면, 상기 페일 설정 어드레스와 실제 어드레스의 전압 레벨이 동일할 경우 리던던시 어드레스를 생성하는 비교부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 퓨즈 증가를 최소로 하여, 퓨즈의 효율을 향상시킬 수 있어 반도체 메모리 장치의 면적 효율을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로는 도 2에 도시된 바와 같이, 인에이블 신호 생성부(100), 선택부(200), 페일 어드레스 설정부(300), 및 비교부(400)를 포함한다.
본 발명은 도 1에 도시된 제 1 내지 제 4 매트(MAT0~MAT3)를 포함하는 반도체 메모리 장치를 예로 설명하지만 이에 한정되는 것은 아니다. 이하, 제 1 그룹 매트 신호(GMAT(0,1))는 제 1 매트(MAT0)와 제 2 매트(MAT1) 중 어느 하나의 매트라도 활성화되면 인에이블되는 신호이다. 제 2 그룹 매트 신호(GMAT(2,3))는 제 3 매트(MAT2)와 제 4 매트(MAT3) 중 어느 하나의 매트라도 활성화되면 인에이블되는 신호이다. 제 3 그룹 매트 신호(GMAT(1,2))는 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2) 중 어느 하나의 매트라도 활성화되면 인에이블되는 신호이다. 제 4 그룹 매트 신호(GMAT(3,0))는 상기 제 4 매트(MAT3)와 상기 제 1 매트(MAT0) 중 어느 하나의 매트라도 활성화되면 인에이블되는 신호이다. 본 발명의 실시예에 따라 상기 제 1 내지 제 4 매트(MAT0~MAT3) 중 센스 앰프를 공유하고 이웃하는 두 개의 매트를 그룹핑하여 상기 제 1 내지 제 3 매트 그룹 신호(GMAT(0,1), GMAT(2,3), GMAT(1,2))를 생성하고, 최종 매트(MAT3)와 최초 매트(MAT0)를 그룹핑하여 상기 제 4 매트 그룹 신호(GMAT(3,0))를 생성한다. 또한, 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3))는 상기 제 1 그룹 매트 신호(GMAT(0,1)) 및 상기 제 2 그룹 매트 신호(GMAT(2,3))를 포함하고, 상기 제 2 매트 그룹 정보 신호(GMAT(1,2), GMAT(3.0))는 상기 제 3 그룹 매트 신호(GMAT(1,2)), 및 상기 제 4 그룹 매트 신호(GMAT(3,0))를 포함한다.
상기 인에이블 신호 생성부(100)는 상기 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3)), 및 상기 제 2 매트 그룹핑 정보 신호(GMAT(1,2), GMAT(3.0)) 각각에 대응하는 복수개의 인에이블 퓨즈들(도 3에 도시)을 구비하여, 상기 복수개의 인에이블 퓨즈들 중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈들에 해당하는 매트 그룹핑 정보 신호가 입력되면 인에이블 신호(en)를 인에이블시킨다.
상기 인에이블 신호 생성부(100)는 제 1 퓨즈 인에이블 신호 생성부(110), 제 2 퓨즈 인에이블 신호 생성부(120), 및 신호 조합부(130)를 포함한다.
상기 제 1 퓨즈 인에이블 신호 생성부(110)는 상기 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3))에 대응하는 상기 인에이블 퓨즈가 커팅되고 상기 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3))가 입력되면 상기 제 1 퓨즈 인에이블 신호(f_en1)를 인에이블시킨다.
상기 제 2 퓨즈 인에이블 신호 생성부(120)는 상기 제 2 매트 그룹핑 정보 신호(GMAT(1,2), GMAT(3,0))에 대응하는 상기 인에이블 퓨즈가 커팅되고 상기 제 2 매트 그룹핑 정보 신호(GMAT(1,2), GMAT(3,0))가 입력되면, 상기 제 2 퓨즈 인에이블 신호(f_en2)를 인에이블시킨다.
상기 신호 조합부(130)는 상기 제 1 퓨즈 인에이블 신호(f_en1) 또는 상기 제 1 퓨즈 인에이블 신호 중 하나라도 인에이블되면, 상기 인에이블 신호(en)를 인에이블시킨다. 상기 신호 조합부(130)는 상기 제 1 및 제 2 퓨즈 인에이블 신호(f_en1, f_en2)를 입력 받아 오어(OR) 연산하여 상기 인에이블 신호(en)를 생성하도록 구성할 수 있다.
상기 선택부(200), 및 상기 페일 어드레스 설정부(300)를 구비한 페일 어드레스 설정 제어부(500)는 상기 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3))에 대응하는 퓨즈의 커팅 여부에 따라, 상기 제 1 매트 그룹핑 정보 신호(GMAT(0,1), GMAT(2,3)) 또는 상기 제 2 매트 그룹핑 정보 신호(GMAT(1,2), GMAT(3,0))를 선택하여 제 1 내지 제 3 페일 설정 어드레스(F_add0~ F_add2)를 생성한다.
상기 선택부(200)는 상기 제 1 퓨즈 인에이블 신호(f_en1)에 응답하여 상기 제 1 매트 그룹 정보 신호(GMAT(0,1), GMAT(2,3)) 또는 상기 제 2 매트 그룹 정보 신호(GMAT(1,2), GMAT(3,0))를 제 1 매트 정보 신호(XMAT0), 및 제 2 매트 정보 신호(XMAT1)로서 선택적으로 출력한다.
상기 페일 어드레스 설정부(300)는 제 1 내지 제 3 페일 어드레스 설정부(310~330)를 포함한다.
상기 제 1 페일 어드레스 설정부(310)는 상기 제 1 및 제 2 매트 정보 신호(XMAT0, XMAT1)에 대응하는 복수개의 설정 퓨즈(도 5에 도시)를 구비하여, 상기 복수개의 설정 퓨즈 중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하 는 매트 정보 신호가 입력되면 특정 전압 레벨의 제 1 페일 설정 어드레스(F_add0)를 생성한다.
상기 제 2 페일 어드레스 설정부(320)는 상기 제 1 및 제 2 매트 정보 신호(XMAT0, XMAT1)에 대응하는 복수개의 설정 퓨즈(미도시)를 구비하여, 상기 복수개의 설정 퓨즈 중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 정보 신호가 입력되면 특정 전압 레벨의 제 2 페일 설정 어드레스(F_add1)를 생성한다.
상기 제 3 페일 어드레스 설정부(330)는 상기 제 1 및 제 2 매트 정보 신호(XMAT0, XMAT1)에 대응하는 복수개의 설정 퓨즈(미도시)를 구비하여, 상기 복수개의 설정 퓨즈 중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 정보 신호가 입력되면 특정 전압 레벨의 제 3 페일 설정 어드레스(F_add2)를 생성한다.
상기 비교부(400)는 상기 인에이블 신호(en)가 인에이블되면 상기 제 1 내지 제 3 페일 설정 어드레스(F_add0~ Fadd2)와 제 1 내지 제 3 실제 어드레스(R_add0~ Radd1)를 각각 비교하여 리던던시 어드레스(RYS)를 생성한다.
상기 제 1 퓨즈 인에이블 신호 생성부(110)는 상기 제 1 그룹 매트 신호(GMAT(0,1)) 및 상기 제 2 그룹 매트 신호(GMAT(2,3)) 각각에 대응하는 제 1 인에이블 퓨즈(F11), 및 제 2 인에이블 퓨즈(F12)를 구비하여, 상기 제 1 인에이블 퓨즈(F11) 또는 상기 제 2 인에이블 퓨즈(F12)가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 상기 제 1 퓨즈 인에이블 신호(f_en1)를 인에이블시킨다.
상기 제 2 퓨즈 인에이블 신호 생성부(120)는 입력되는 신호(GMAT(1,2), GMAT(3,0))와 출력되는 신호(f_en1)만 상기 제 1 퓨즈 인에이블 신호 생성부(110)와 다를 뿐 내부 구성은 동일하므로, 상기 제 1 퓨즈 인에이블 신호 생성부(110)의 구성 설명으로 상기 제 2 퓨즈 인에이블 신호 생성부(120)의 구성 설명을 대신한다.
상기 제 1 퓨즈 인에이블 신호 생성부(110)는 도 3에 도시된 바와 같이, 제 1 내지 제 3 트랜지스터(P11, N11, N12), 상기 제 1 인에이블 퓨즈(F11), 상기 제 2 인에이블 퓨즈(F12)를 포함한다.
상기 제 1 트랜지스터(P11)는 게이트에 리셋 신호(reset)가 인에이블되면 출력 노드(node_A)에 외부 전압(VDD)을 인가시킨다. 따라서 상기 제 1 트랜지스터(P11)는 상기 리셋 신호(reset)에 따라 외부 전압(VDD)을 상기 출력 노드(node_A)에 인가시키는 스위치 역할을 한다. 이때, 상기 출력 노드(node_A)의 전압 레벨이 상기 제 1 퓨즈 인에이블 신호(f_en1)의 전압 레벨이다.
상기 제 1 인에이블 퓨즈(F11)는 일단에 상기 출력 노드(node_A)가 연결된다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 제 1 그룹 매트 신호(GMAT(0,1)를 입력 받고, 드레인에 상기 제 1 인에이블 퓨즈(F11)의 타단이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 1 인에이블 퓨즈(F11)의 커팅 여부에 따라 상기 제 2 트랜지스터(N11)가 상기 출력 노드(node_A)의 전압 레벨을 낮출 수 있으므로, 상기 제 1 인에이블 퓨즈(F11)와 상기 제 2 트랜지스터(N11)를 퓨즈 스위칭부라고 할 수 있다.
상기 제 2 인에이블 퓨즈(F12)는 일단에 상기 출력 노드(node_A)가 연결된다. 상기 제 3 트랜지스터(N12)는 게이트에 상기 제 2 그룹 매트 신호(GMAT(2,3))를 입력 받고 드레인에 두번째 상기 제 2 인에이블 퓨즈(F12)의 타단에 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 인에이블 퓨즈(F12)와 상기 제 3 트랜지스터(N12) 또한 퓨즈 스위칭부라고 할 수 있다.
상기 선택부(200)는 상기 제 1 퓨즈 인에이블 신호(f_en1)에 응답하여 상기 제 1 그룹 매트 신호(GMAT(0,1)) 또는 상기 제 3 그룹 매트 신호(GMAT(1,2))를 상기 제 1 매트 정보 신호(XMAT0)로서 선택적으로 출력한다. 또한, 상기 선택부(200)는 상기 제 1 퓨즈 인에이블 신호(f_en1)에 응답하여 상기 제 2 그룹 매트 신호(GMAT(2,3)) 또는 상기 제 4 그룹 매트 신호(GMAT(3,0)를 상기 제 2 매트 정보 신호(MAT1)로서 선택적으로 출력한다.
상기 선택부(200)는 도 4에 도시된 바와 같이, 제 1 및 제 2 멀티 플렉서(210, 220)를 포함한다.
상기 제 1 멀티 플렉서(210)는 상기 제 1 퓨즈 인에이블 신호(f_en1)에 응답하여 상기 제 1 그룹 매트 신호(GMAT(0,1)) 또는 상기 제 3 그룹 매트 신호(GMAT(1,2))를 상기 제 1 매트 정보 신호(XMAT0)로서 선택적으로 출력한다.
상기 제 2 멀티 플렉서(220)는 상기 제 1 퓨즈 인에이블 신호(f_en1)에 응답하여 상기 제 2 그룹 매트 신호(GMAT(2,3)) 또는 상기 제 4 그룹 매트 신호(GMAT(3,0)를 상기 제 2 매트 정보 신호(MAT1)로서 선택적으로 출력한다.
상기 제 1 내지 제 3 페일 어드레스 설정부(310~330)는 출력되는 신 호(F_add0, F_add1, F_add2)만 다를 뿐 입력되는 신호(XMAT0, MAT1)와 구성이 각 동일하다. 따라서, 상기 제 1 페일 어드레스 설정부(310)의 구성 설명으로 나머지 페일 어드레스 설정부(320, 330)의 구성 설명을 대신한다.
상기 제 1 페일 어드레스 설정부(310)는 도 5에 도시된 바와 같이, 제 4 내지 제 6 트랜지스터(P21, N21, N22), 제 1 설정 퓨즈(F21), 상기 제 2 설정 퓨즈(F22)를 포함한다.
상기 제 4 트랜지스터(P21)는 게이트에 리셋 신호(reset)가 인에이블되면 출력 노드(node_B)에 외부 전압(VDD)을 인가시킨다. 따라서 상기 제 4 트랜지스터(P21)는 상기 리셋 신호(reset)에 따라 외부 전압(VDD)을 상기 출력 노드(node_B)에 인가시키는 스위치 역할을 한다. 이때, 상기 출력 노드(node_B)의 전압 레벨이 상기 제 1 페일 설정 어드레스(F_add0)의 전압 레벨이다.
상기 제 1 설정 퓨즈(F21)는 일단에 상기 출력 노드(node_B)가 연결된다. 상기 제 5 트랜지스터(N21)는 게이트에 상기 제 1 매트 정보 신호(XMAT0)를 입력 받고, 드레인에 상기 제 1 설정 퓨즈(F21)의 타단이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 1 설정 퓨즈(F21)의 커팅 여부에 따라 상기 제 5 트랜지스터(N21)가 상기 출력 노드(node_B)의 전압 레벨을 낮출 수 있으므로, 상기 제 1 설정 퓨즈(F21)와 상기 제 5 트랜지스터(N21)를 퓨즈 스위칭부라고 할 수 있다.
상기 제 2 설정 퓨즈(F22)는 일단에 상기 출력 노드(node_B)가 연결된다. 상기 제 6 트랜지스터(N22)는 게이트에 상기 제 2 매트 정보 신호(XMAT1)를 입력 받고 드레인에 상기 제 2 설정 퓨즈(F22)의 타단에 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 설정 퓨즈(F22)와 상기 제 6 트랜지스터(N22) 또한 퓨즈 스위칭부라고 할 수 있다.
상기 비교부(400)는 상기 인에이블 신호(en)가 인에이블된 상태에서 상기 제 1 페일 설정 어드레스(F_add0)와 상기 제 1 실제 어드레스(R_add0)의 전압 레벨이 동일하고, 상기 제 2 페일 설정 어드레스(F_add1)와 상기 제 2 실제 어드레스(R_add1)의 전압 레벨이 동일하며, 상기 제 3 페일 설정 어드레스(F_add2)와 상기 제 2 실제 어드레스(R_add2)의 전압 레벨이 동일하면, 상기 리던던시 어드레스(RYS)를 생성한다.
상기 비교부(400)는 도 6에 도시된 바와 같이, 제 1 내지 제 3 익스클루시브 노어 게이트(XNOR31~XNOR33), 낸드 게이트(ND31), 및 인버터(IV31)를 포함한다.
상기 제 1 익스클루시브 노어 게이트(XNOR31)는 상기 제 1 페일 설정 어드레스(F_add0)와 상기 제 1 실제 어드레스(R_add0)를 입력 받는다. 상기 제 2 익스클루시브 노어 게이트(XNOR32)는 상기 제 2 페일 설정 어드레스(F_add1)와 상기 제 2 실제 어드레스(R_add1)를 입력 받는다. 상기 제 3 익스클루시브 노어 게이트(XNOR33)는 상기 제 3 페일 설정 어드레스(F_add2)와 상기 제 3 실제 어드레스(R_add2)를 입력 받는다. 상기 낸드 게이트(ND31)는 상기 제 1 내지 제 3 익스클루시브 노어 게이트(XNOR31~XNOR33)의 출력 신호와 상기 인에이블 신호(en)를 입력 받는다. 상기 인버터(IV31)는 상기 낸드 게이트(ND31)의 출력 신호를 입력 받아 상기 리던던시 어드레스(RYS)를 출력한다.
종래 기술과 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로 는 다음과 같은 차이점이 있다.
도 1에 도시된 바와 같이, 오픈 비트라인 구조로 제 1 내지 제 4 매트(XMAT0~XMAT3)를 포함하는 반도체 메모리 장치를 가정한다.
종래 기술에서는, 센스 앰프(3)에 연결된 제 3 매트(XMAT2)에 페일이 발생하면, 상기 제 1 매트(MAT0)와 상기 제 2 매트(MAT1)의 정보를 입력 받아 페일이 발생한 어드레스를 설정하는 퓨즈와 상기 제 3 매트(MAT2)와 상기 제 4 매트(MAT3)의 정보를 입력 받아 페일이 발생한 어드레스를 설정하는 퓨즈를 모두 페일이 발생한 어드레스에 따라 커팅 여부를 결정해야 했다.
하지만, 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 센스 앰프(3)에 연결된 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2)의 정보를 입력 받아 페일이 발생한 어드레스를 설정하는 퓨즈의 커팅 여부만을 결정함으로, 종래 기술에 비해 퓨즈의 효율을 높이고, 이에 따라 퓨즈의 개수 증가를 최소로하여 반도체 메모리 장치의 면적 효율을 증가시킬 수 있다.
상기와 같은 효과를 발생시키기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로 동작을 살펴보면 다음과 같다.
먼저, 상술한 바와 같이 센스 앰프(3)에 연결된 상기 제 3 매트(MAT2)에 페일이 발생하면 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2)를 리던던시 시켜야한다. 이유는 센스 앰프(3)가 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2)에 모두 연결되어 있기 때문이다. 따라서, 제 2 퓨즈 인에이블 신호 생성부(120)의 구성 중 제 3 그룹 매트 신호(GMAT(1,2))에 대응하는 퓨즈를 커팅한다.
또한, 상기 제 2 매트(MAT1)와 상기 제 3 매트(MAT2)의 페일이 발생한 어드레스를 설정해야 함으로, 제 1 내지 제 3 페일 어드레스 설정부(310, 320, 330)의 구성 중 제 1 매트 정보 신호(XMAT0)에 대응하는 퓨즈의 커팅 여부를 페일이 발생한 어드레스 값에 따라 결정한다. 예를 들어, 도 5를 참조하면, 제 1 매트 정보 신호(XMAT0)에 관한 제 1 페일 설정 어드레스(F_add0)가 하이 레벨이라고 가정하면, 제 1 설정 퓨즈(F21)를 커팅한다. 만약 상기 제 1 페일 설정 어드레스(F_add0)가 로우 레벨이라고 가정하면 상기 제 1 설정 퓨즈(F21)를 커팅하지 않는다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로에 퓨즈 커팅이 종료된 이후, 리던던시 회로의 동작을 설명한다.
상기 제 3 매트(MAT2)가 활성화되면 상기 제 3 그룹 매트 신호(GMAT(1,2))와 제 2 그룹 매트 신호(GMAT(2,3))가 인에이블된다.
인에이블된 상기 제 2 그룹 매트 신호(GMAT(2,3))가 제 1 퓨즈 인에이블 신호 생성부(110)에 입력되더라도, 상기 제 2 그룹 매트 신호(GMAT(2,3))에 대응하는 퓨즈가 커팅되지 않아, 제 1 퓨즈 인에이블 신호(f_en1)는 디스에이블된다.
인에이블된 상기 제 3 그룹 매트 신호(GMAT(1,2))가 제 2 퓨즈 인에이블 신호 생성부(120)에 입력되면 상기 제 3 그룹 매트 신호(GMAT(1,2)에 대응하는 퓨즈가 커팅되었기 때문에 상기 제 2 퓨즈 인에이블 신호(f_en2)는 인에이블된다.
상기 제 1 퓨즈 인에이블 신호(f_en1)가 디스에이블 상태이므로, 선택부(200)는 상기 제 3 그룹 매트 신호(GMAT(1,2))와 제 4 그룹 매트 신호(GMAT(3,0))를 제 1 매트 정보 신호(XMAT0)와 제 2 매트 정보 신호(XMAT1)로서 출력한다.
결국, 상기 제 3 그룹 매트 신호(GMAT(1,2))가 제 1 매트 정보 신호(XMAT0)로서 출력되므로, 상기 제 1 매트 정보 신호(XMAT0)와 상기 제 2 매트 정보 신호(XMAT1) 중 상기 제 1 매트 정보 신호(XMAT0)만이 인에이블된다.
상기 제 1 매트 정보 신호(XMAT0)가 인에이블되어 제 1 내지 제 3 페일 어드레스 설정부(310, 320, 330)에 입력된다. 따라서, 상기 제 1 매트 정보 신호(XMAT0)에 대응하는 퓨즈의 커팅여부에 따라 제 1 내지 제 3 페일 설정 어드레스(F_add0~ F_add2)의 전압 레벨이 결정되어 출력된다.
제 1 내지 제 3 실제 어드레스(R_add0~ R_add2) 각각과 상기 제 1 내지 제 3 페일 설정 어드레스(F_add0~ F_add2) 각각의 전압 레벨이 동일하면 리던던시 어드레스(RYS)가 발생된다.
따라서, 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 종래와 달리, 페일이 발생한 매트에 관련한 퓨즈만을 커팅함으로써 퓨즈의 효율을 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 오픈 비트라인 센스 앰프 구조를 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 회로의 개략적인 구성도,
도 3은 도 2에 도시된 제 1 퓨즈 인에이블 신호 생성부의 구성도,
도 4는 도 2에 도시된 선택부의 구성도,
도 5는 도 2에 도시된 제 1 페일 어드레스 설정부의 구성도,
도 6은 도 2에 도시된 비교부의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 인에이블 신호 생성부 200: 선택부
300: 페일 어드레스 설정부 400: 비교부
500: 페일 어드레스 설정 제어부

Claims (23)

  1. 제 1 매트 그룹핑 정보 신호 및 제 2 매트 그룹핑 정보 신호 각각에 대응하는 복수개의 인에이블 퓨즈를 구비하여, 상기 복수개의 인에이블 퓨즈중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 그룹핑 정보 신호가 입력되면 인에이블 신호를 인에이블시키는 인에이블 신호 생성부;
    상기 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈의 커팅여부에 따라 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 선택하여 페일 설정 어드레스를 생성하는 페일 어드레스 설정 제어부; 및
    상기 페일 설정 어드레스와 실제 어드레스를 비교하여 리던던시 어드레스를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 제 1 매트 그룹핑 정보 신호에 대응하는 상기 인에이블 퓨즈가 커팅되고, 상기 제 1 매트 그룹핑 정보 신호가 입력되면 제 1 퓨즈 인에이블 신호를 인에이블시키는 제 1 퓨즈 인에이블 신호 생성부,
    상기 제 2 매트 그룹핑 정보 신호에 대응하는 상기 인에이블 퓨즈가 커팅되고 상기 제 2 매트 그룹핑 정보 신호가 입력되면 제 2 퓨즈 인에이블 신호를 인에 이블시키는 제 2 퓨즈 인에이블 신호 생성부, 및
    상기 제 1 퓨즈 인에이블 신호 또는 상기 제 2 퓨즈 인에이블 신호 중 하나라도 인에이블되면 상기 인에이블 신호을 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제 2 항에 있어서,
    상기 페일 어드레스 설정 제어부는
    상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 매트 정보 신호로서 선택적으로 출력하는 선택부, 및
    상기 매트 정보 신호에 대응하는 복수개의 설정 퓨즈를 구비하여, 상기 복수개의 설정 퓨즈중 적어도 하나이상의 퓨즈가 커팅되고, 커팅된 퓨즈에 해당하는 매트 정보 신호가 입력되면 특정 전압 레벨의 상기 페일 설정 어드레스를 생성하는 페일 어드레스 설정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제 1 항에 있어서,
    상기 비교부는
    상기 인에이블 신호가 인에이블되고, 상기 페일 설정 어드레스와 상기 실제 어드레스의 전압 레벨이 동일하면 상기 리던던시 어드레스를 특정 전압 레벨로 생 성하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제 1 항에 있어서,
    제 1 매트, 제 2 매트, 제 3 매트, 및 제 4 매트를 구비하고,
    상기 제 1 매트와 상기 제 2 매트 중 어느 하나의 매트라도 활성화되면 인에이블되는 제 1 그룹 매트 신호,
    상기 제 3 매트와 상기 제 4 매트 중 어느 하나의 매트라도 활성화되면 인에이블되는 제 2 그룹 매트 신호,
    상기 제 2 매트와 상기 제 3 매트 중 어느 하나의 매트라도 활성화되면 인에이블되는 제 3 매트 그룹 신호, 및
    상기 제 4 매트와 상기 제 1 매트 중 어느 하나의 매트라도 활성화되면 인에이블되는 제 4 매트 그룹 신호를 구비하는 반도체 메모리 장치에 있어서,
    상기 제 1 매트 그룹핑 정보 신호는 상기 제 1 그룹 매트 신호와 상기 제 2 그룹 매트 신호를 포함하고,
    상기 제 2 매트 그룹핑 정보 신호는 상기 제 3 그룹 매트 신호와 상기 제 4 그룹 매트 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 제 1 퓨즈 인에이블 신호를 생성하고, 제 2 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 제 2 퓨즈 인에이블 신호를 생성하여, 상기 제 1 퓨즈 인에이블 신호 또는 상기 제 2 퓨즈 인에이블 신혹 중 하나라도 인에이블되면 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 매트 그룹핑 정보 신호 또는 상기 제 2 매트 그룹핑 정보 신호를 매트 정보 신호로서 선택적으로 출력하는 선택부;
    상기 매트 정보 신호와 퓨즈 커팅을 통해 페일 설정 어드레스를 생성하는 페일 어드레스 설정부; 및
    상기 인에이블 신호가 인에이블되면 상기 페일 설정 어드레스와 실제 어드레스를 비교하여 리던던시 어드레스를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로,
  7. 제 6 항에 있어서,
    상기 제 1 매트 그룹핑 정보 신호는 복수개의 매트 중 서로 가장 인접한 매트를 2개씩 그룹핑하여 그룹핑된 매트쌍들의 정보를 나타내는 신호이고,
    상기 제 2 매트 그룹핑 정보 신호는 상기 복수개의 매트 중 서로 가장 인접한 매트를 2개씩 그룹핑하되, 상기 제 1 매트 그룹핑 정보를 나타내는 상기 매트쌍 중 하나의 매트와 상기 매트와 그룹핑되지 않은 매트를 그룹핑한 매트쌍들의 정보를 나타내는 신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  8. 제 7 항에 있어서,
    상기 선택부는
    상기 제 1 퓨즈 인에이블 신호가 인에이블되면 상기 제 1 매트 그룹핑 정보 신호를 상기 매트 정보 신호로서 출력하고,
    상기 제 1 퓨즈 인에이블 신호가 디스에이블되면 상기 제 2 매트 그룹핑 정보 신호를 상기 매트 정보 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  9. 제 7 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 제 1 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 상기 제 1 퓨즈 인에이블 신호를 인에이블시키는 제 1 퓨즈 인에이블 신호 생성부,
    상기 제 2 매트 그룹핑 정보 신호에 대응하는 퓨즈가 커팅되면 상기 제 2 퓨즈 인에이블 신호를 인에이블시키는 제 2 퓨즈 인에이블 신호 생성부, 및
    상기 제 1 퓨즈 인에이블 신호, 및 상기 제 2 퓨즈 인에이블 신호중 하나라도 인에이블되면 상기 인에이블 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  10. 제 9 항에 있어서,
    상기 제 1 퓨즈 인에이블 신호 생성부 및 상기 제 2 퓨즈 인에이블 신호 생 성부 각각은
    리셋 신호가 인에이블되면 출력 노드에 외부 전압을 인가시키는 스위칭부, 및
    상기 출력 노드와 접지단 사이에 연결된 퓨즈 스위칭부를 복수개 포함하며,
    상기 출력 노드에서 해당하는 퓨즈 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  11. 제 10 항에 있어서,
    상기 퓨즈 스위칭부는
    일단에 상기 출력 노드가 연결된 퓨즈, 및
    게이트에 해당하는 매트 그룹핑 정보 신호가 입력되고 드레인에 상기 퓨즈의 타단이 연결되고 소오스에 접지단이 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  12. 제 7 항에 있어서,
    상기 페일 어드레스 설정부는
    상기 매트 정보 신호에 대응하는 퓨즈의 커팅 여부에 따라 상기 페일 설정 어드레스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  13. 제 12 항에 있어서,
    상기 페일 어드레스 설정부는
    리셋 신호가 인에이블되면 출력 노드에 외부 전압을 인가시키는 스위칭부, 및
    상기 출력 노드와 접지단 사이에 연결된 퓨즈 스위칭부를 복수개 포함하며, 상기 출력 노드에서 상기 페일 설정 어드레스가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  14. 제 13 항에 있어서,
    상기 퓨즈 스위칭부는
    일단에 상기 출력 노드가 연결된 퓨즈, 및
    게이트에 해당하는 매트 정보 신호가 입력되고 드레인에 상기 퓨즈의 타단이 연결되고 소오스에 접지단이 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  15. 제 6 항에 있어서,
    상기 비교부는
    상기 인에이블 신호가 인에이블될 경우 상기 페일 설정 어드레스와 상기 실제 어드레스의 값이 서로 동일하면 상기 리던던시 어드레스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  16. 제 1 그룹 매트 신호 및 제 2 그룹 매트 신호 각각에 대응하는 제 1 퓨즈 및 제 2 퓨즈를 구비하여, 상기 제 1 퓨즈 또는 상기 제 2 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 제 1 퓨즈 인에이블 신호를 인에이블시키고, 제 3 그룹 매트 신호 및 제 4 그룹 매트 신호 각각에 대응하는 제 3 퓨즈 및 제 4 퓨즈를 구비하여, 상기 제 3 퓨즈 또는 상기 제 4 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 제 2 퓨즈 인에이블 신호를 인에이블시키며, 상기 제 1 및 제 2 퓨즈 인에이블 신호 중 하나라도 인에이블되면 인에이블 신호를 인에이블시키는 인에이블 신호 생성부;
    상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 그룹 매트 신호 및 상기 제 2 그룹 매트 신호 또는 상기 제 3 그룹 매트 신호 및 상기 제 4 그룹 매트 신호를 제 1 매트 정보 신호 및 제 2 매트 정보 신호로서 선택적으로 출력하는 선택부;
    상기 제 1 및 제 2 매트 정보 신호 각각에 해당하는 제 5 퓨즈 및 제 6 퓨즈를 구비하여, 상기 제 5 퓨즈 또는 상기 제 6 퓨즈가 커팅될 경우 그에 해당하는 매트 정보 신호가 입력되면 페일 설정 어드레스를 특정 전압 레벨로 생성하는 페일 어드레스 설정부; 및
    상기 인에이블 신호가 인에이블되면, 상기 페일 설정 어드레스와 실제 어드레스의 전압 레벨이 동일할 경우 리던던시 어드레스를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  17. 제 16 항에 있어서,
    상기 제 1 그룹 매트 신호는 제 1 매트 및 제 2 매트 중 하나의 매트라도 활성화되면 인에이블되며,
    상기 제 2 그룹 매트 신호는 제 3 매트 및 제 4 매트 중 하나의 매트라도 활성화되면 인에이블되고,
    상기 제 3 그룹 매트 신호는 제 2 매트 및 제 3 매트 중 하나의 매트라도 활성화되면 인에이블되며,
    상기 제 4 그룹 매트 신호는 제 4 매트 및 제 1 매트 중 하나의 매트라도 활성화되면 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  18. 제 17 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 제 1 및 제 2 그룹 매트 신호 각각에 대응하는 상기 제 1 퓨즈 및 제 2 퓨즈를 구비하여, 상기 제 1 퓨즈 또는 상기 제 2 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 상기 제 1 퓨즈 인에이블 신호를 인에이블시키는 제 1 퓨즈 인에이블 신호 생성부,
    상기 제 3 및 제 4 그룹 매트 신호 각각에 대응하는 상기 제 3 퓨즈 및 제 4 퓨즈를 구비하여, 상기 제 3 퓨즈 또는 상기 제 4 퓨즈가 커팅될 경우 그에 해당하는 그룹 매트 신호가 입력되면 상기 제 2 퓨즈 인에이블 신호를 인에이블시키는 제 2 퓨즈 인에이블 신호 생성부, 및
    상기 제 1 및 제 2 퓨즈 인에이블 신호 중 하나라도 인에이블되면 상기 인에이블 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  19. 제 18 항에 있어서,
    상기 제 1 퓨즈 인에이블 신호 생성부는
    리셋 신호가 인에이블되면 출력 노드에 외부 전압을 인가시키는 제 1 트랜지스터,
    일단에 상기 출력 노드가 연결된 상기 제 1 퓨즈,
    일단에 상기 출력 노드가 연결된 상기 제 2 퓨즈,
    게이트에 상기 제 1 그룹 매트 신호가 입력되고, 드레인에 상기 제 1 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 2 트랜지스터, 및
    게이트에 상기 제 2 그룹 매트 신호가 입력되고, 드레인에 상기 제 2 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  20. 제 18 항에 있어서,
    상기 제 2 퓨즈 인에이블 신호 생성부는
    리셋 신호가 인에이블되면 출력 노드에 외부 전압을 인가시키는 제 1 트랜지스터,
    일단에 상기 출력 노드가 연결된 상기 제 3 퓨즈,
    일단에 상기 출력 노드가 연결된 상기 제 4 퓨즈,
    게이트에 상기 제 3 그룹 매트 신호가 입력되고, 드레인에 상기 제 3 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 2 트랜지스터, 및
    게이트에 상기 제 4 그룹 매트 신호가 입력되고, 드레인에 상기 제 4 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  21. 제 16 항에 있어서,
    상기 선택부는
    상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 1 그룹 매트 신호 또는 상기 제 3 그룹 매트 신호를 상기 제 1 매트 정보 신호로서 출력하는 제 1 멀티 플렉서, 및
    상기 제 1 퓨즈 인에이블 신호에 응답하여 상기 제 2 그룹 매트 신호 또는 상기 제 4 그룹 매트 신호를 상기 제 2 매트 정보 신호로서 출력하는 제 2 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  22. 제 16 항에 있어서,
    상기 페일 어드레스 설정부는
    리셋 신호가 인에이블되면 출력 노드에 외부 전압을 인가시키는 제 1 트랜지 스터,
    일단에 상기 출력 노드가 연결된 상기 제 5 퓨즈,
    일단에 상기 출력 노드가 연결된 상기 제 6 퓨즈,
    게이트에 상기 제 1 매트 정보 신호가 입력되고, 드레인에 상기 제 5 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 2 트랜지스터, 및
    게이트에 상기 제 2 매트 정보 신호가 입력되고, 드레인에 상기 제 6 퓨즈의 타단이 연결되며, 소오스에 접지단이 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  23. 제 16 항에 있어서,
    상기 비교부는
    상기 페일 설정 어드레스와 상기 실제 어드레스를 입력 받는 익스클루시브 노어 게이트를 적어도 하나이상 구비하고,
    상기 인에이블 신호와 상기 익스클루시브 노어 게이트의 출력 신호를 입력 받는 낸드 게이트, 및
    상기 낸드 게이트의 출력 신호를 입력 받아 상기 리던던시 어드레스를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
KR1020090070781A 2009-07-31 2009-07-31 반도체 메모리 장치의 리던던시 회로 KR101062757B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090070781A KR101062757B1 (ko) 2009-07-31 2009-07-31 반도체 메모리 장치의 리던던시 회로
US12/650,710 US8059477B2 (en) 2009-07-31 2009-12-31 Redundancy circuit of semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090070781A KR101062757B1 (ko) 2009-07-31 2009-07-31 반도체 메모리 장치의 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20110012881A KR20110012881A (ko) 2011-02-09
KR101062757B1 true KR101062757B1 (ko) 2011-09-06

Family

ID=43526861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090070781A KR101062757B1 (ko) 2009-07-31 2009-07-31 반도체 메모리 장치의 리던던시 회로

Country Status (2)

Country Link
US (1) US8059477B2 (ko)
KR (1) KR101062757B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101178561B1 (ko) * 2010-08-30 2012-09-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20120067504A (ko) * 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 페일 어드레스 저장회로 및 이를 포함하는 리던던시 제어회로
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
KR20170088600A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630527B1 (ko) 2004-12-20 2006-09-29 주식회사 하이닉스반도체 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US657004A (en) * 1898-10-07 1900-08-28 Leon Pierron Igniting-body for automatic ignition of combustible gases.
KR0131721B1 (ko) 1994-06-08 1998-04-15 김주용 반도체 소자의 컬럼 리던던시 장치
US6570804B1 (en) 2000-08-29 2003-05-27 Micron Technology, Inc. Fuse read sequence for auto refresh power reduction
KR100468315B1 (ko) 2002-07-15 2005-01-27 주식회사 하이닉스반도체 리페어 회로
JP2005071413A (ja) 2003-08-27 2005-03-17 Oki Electric Ind Co Ltd 半導体メモリ装置
KR100689706B1 (ko) * 2004-11-01 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로 및 리페어 방법
KR100675295B1 (ko) 2005-10-19 2007-01-29 삼성전자주식회사 반도체 메모리 장치
KR20070069367A (ko) 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630527B1 (ko) 2004-12-20 2006-09-29 주식회사 하이닉스반도체 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의컬럼 리던던시 방법

Also Published As

Publication number Publication date
US8059477B2 (en) 2011-11-15
KR20110012881A (ko) 2011-02-09
US20110026338A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
CN106205730B (zh) 智能自修复器件和方法
US8315116B2 (en) Repair circuit and repair method of semiconductor memory apparatus
KR20160148347A (ko) 셀프 리페어 장치 및 방법
US9472308B1 (en) Semiconductor memory device and test method thereof
US20140169059A1 (en) Fuse repair device
KR101062757B1 (ko) 반도체 메모리 장치의 리던던시 회로
US10665316B2 (en) Memory device
KR100921830B1 (ko) 반도체 메모리 장치의 퓨즈 모니터링 회로
KR101208954B1 (ko) 리페어 회로 및 그 제어 방법
KR20100064158A (ko) 반도체 메모리 장치와 그의 구동 방법
KR20120052564A (ko) 반도체 메모리 장치의 리페어 회로
US8767490B2 (en) Electrical fuse rupture circuit
US10054634B2 (en) Test device
KR101156030B1 (ko) 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
KR20140139189A (ko) 반도체 장치 및 반도체 메모리 장치
US9589668B2 (en) Semiconductor memory device for performing test operation of circuits related to repair scheme and operating method thereof
US20180082754A1 (en) Semiconductor device
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
US9437329B2 (en) Semiconductor device with initialization operation and boot-up operation
US8854904B2 (en) Semiconductor memory device
US10811119B1 (en) Post package repair method and post package repair device
KR20020064014A (ko) 번-인 테스트 기능을 구비한 반도체 메모리 장치
US10102921B1 (en) Fuse blowing method and fuse blowing system
US20070183231A1 (en) Method of operating a memory system
KR100558568B1 (ko) 반도체 메모리 장치의 비교회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 8