JP2617617B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2617617B2 JP2617617B2 JP2311853A JP31185390A JP2617617B2 JP 2617617 B2 JP2617617 B2 JP 2617617B2 JP 2311853 A JP2311853 A JP 2311853A JP 31185390 A JP31185390 A JP 31185390A JP 2617617 B2 JP2617617 B2 JP 2617617B2
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- Japan
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- precharge
- digit line
- circuit
- line
- digit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に冗長メモリセルを
備えMIS型電界効果トランジスタによって構成された半
導体メモリに関するものである。
備えMIS型電界効果トランジスタによって構成された半
導体メモリに関するものである。
従来、この種の半導体メモリは、通常のメモリセルが
正常な動作をしない場合、そのメモリセルと接続するデ
ィジット線またはワード線を使用せず冗長メモリセルと
接続するディジット線またはワード線を使用することに
よって不良品を良品にしていた。
正常な動作をしない場合、そのメモリセルと接続するデ
ィジット線またはワード線を使用せず冗長メモリセルと
接続するディジット線またはワード線を使用することに
よって不良品を良品にしていた。
通常のメモリセルは、第２図に示すように、不良，正
常に関係なくワード線WL及びディジット線（DL1,DL2、D
L3,DL4、…）と対応して接続しており、またディジット
線（DL1,DL2、DL3,DL4、…）はセンス増幅器（SA1,SA2,
…）、プリチャージ回路（1A,1B,…）と接続し、プリチ
ャージ回路（1A,1B,…）はプリチャージ供給線PLと接続
して、ディジット線（DL1,DL2、DL3,DL4、…）のプリチ
ャージ動作及びセンス増幅動作が可能になっていた。な
お、第２図には冗長用のメモリセル等は省略されてい
る。
常に関係なくワード線WL及びディジット線（DL1,DL2、D
L3,DL4、…）と対応して接続しており、またディジット
線（DL1,DL2、DL3,DL4、…）はセンス増幅器（SA1,SA2,
…）、プリチャージ回路（1A,1B,…）と接続し、プリチ
ャージ回路（1A,1B,…）はプリチャージ供給線PLと接続
して、ディジット線（DL1,DL2、DL3,DL4、…）のプリチ
ャージ動作及びセンス増幅動作が可能になっていた。な
お、第２図には冗長用のメモリセル等は省略されてい
る。
上述した従来の半導体メモリは、通常のメモリセルに
不良があっても、ディジット線（DL1,DL2、DL3,DL4、
…）のプリチャージ動作及びセンス増幅動作が可能とな
っているので、例えばディジット線とワード線との短絡
という不良が発生した場合、スタンバイ時、プリチャー
ジレベルのディジット線から接地電位レベルのワード線
に短絡電流が定常的に流れ、スタンバイ電流不良とな
り、またスタンバイ電流不良とならなくても、ディジッ
ト線からワード線に流れる短絡電流により、非選択状態
のワード線の電位が浮き上り、他の正常なワード線を選
択状態にした場合にセンス増幅動作に悪影響を及ぼすと
いう欠点がある。
不良があっても、ディジット線（DL1,DL2、DL3,DL4、
…）のプリチャージ動作及びセンス増幅動作が可能とな
っているので、例えばディジット線とワード線との短絡
という不良が発生した場合、スタンバイ時、プリチャー
ジレベルのディジット線から接地電位レベルのワード線
に短絡電流が定常的に流れ、スタンバイ電流不良とな
り、またスタンバイ電流不良とならなくても、ディジッ
ト線からワード線に流れる短絡電流により、非選択状態
のワード線の電位が浮き上り、他の正常なワード線を選
択状態にした場合にセンス増幅動作に悪影響を及ぼすと
いう欠点がある。
本発明の目的は、ディジット線とワード線とが短絡す
るという不良があっても、スタンバイ電流が増大するの
を防止し、かつ正常部分のセンス増幅動作に対する悪影
響を防止することができる半導体メモリを提供すること
にある。
るという不良があっても、スタンバイ電流が増大するの
を防止し、かつ正常部分のセンス増幅動作に対する悪影
響を防止することができる半導体メモリを提供すること
にある。
本発明の半導体メモリは、通常のメモリセルと、この
メモリセルと接続するワード線及びディジット線と、こ
のディジット線の電位を増幅するセンス増幅器と、前記
ディジット線を所定のタイミングで所定のレベルにプリ
チャージするプリチャージ回路と、このプリチャージ回
路に所定の電位を供給するプリチャージレベル供給線
と、冗長用のメモリセル、ディジット線、プリチャージ
回路及びセンス増幅器とを有する半導体メモリにおい
て、前記通常のメモリセルと接続するディジット線とセ
ンス増幅器との間、及びプリチャージ回路とプリチャー
ジレベル供給線との間に、不良発生時にこれら相互間を
それぞれ分離する手段を設け、かつ前記不良発生時に前
記プリチャージ回路にプリチャージレベルとしての接地
電位を与えるディジット線接地回路を設けたことを特徴
としている。
メモリセルと接続するワード線及びディジット線と、こ
のディジット線の電位を増幅するセンス増幅器と、前記
ディジット線を所定のタイミングで所定のレベルにプリ
チャージするプリチャージ回路と、このプリチャージ回
路に所定の電位を供給するプリチャージレベル供給線
と、冗長用のメモリセル、ディジット線、プリチャージ
回路及びセンス増幅器とを有する半導体メモリにおい
て、前記通常のメモリセルと接続するディジット線とセ
ンス増幅器との間、及びプリチャージ回路とプリチャー
ジレベル供給線との間に、不良発生時にこれら相互間を
それぞれ分離する手段を設け、かつ前記不良発生時に前
記プリチャージ回路にプリチャージレベルとしての接地
電位を与えるディジット線接地回路を設けたことを特徴
としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例が第２図に示された従来の半導体メモリと
相違する点は、通常のメモリセル（MC1,MC2,…）と対応
して接続するディジット線（DL1,DL2、DL3,DL4、…）と
センス増幅器（SA1,SA2,…）との間、及びプリチャージ
回路（1A,1B,…）とプリチャージ供給線PLとの間に、不
良発生時にこれら相互間をそれぞれ分離するヒューズ
（F1,F2、F5,F6、F4、F8）を設け、かつディジット線
（DL1,DL2、DL3,DL4、…）をそれぞれ接地電位にするデ
ィジット線接地回路（3A,3B,…）を設けた点にある。
相違する点は、通常のメモリセル（MC1,MC2,…）と対応
して接続するディジット線（DL1,DL2、DL3,DL4、…）と
センス増幅器（SA1,SA2,…）との間、及びプリチャージ
回路（1A,1B,…）とプリチャージ供給線PLとの間に、不
良発生時にこれら相互間をそれぞれ分離するヒューズ
（F1,F2、F5,F6、F4、F8）を設け、かつディジット線
（DL1,DL2、DL3,DL4、…）をそれぞれ接地電位にするデ
ィジット線接地回路（3A,3B,…）を設けた点にある。
今、例えば通常のメモリセルMC1と接続するディジッ
ト線DL1及びこれと対をなすディジット線DL2（以下、デ
ィジット線対（DL1,DL2）という）とワード線WLとの間
に短絡不良が発生した場合、まず、ヒューズF1,F2,F4を
切断してディジット線対（DL1,DL2）をセンス増幅器SA1
と切離し、プリチャージ回路1Aとプリチャージレベル供
給線PLとの間を切離す。
ト線DL1及びこれと対をなすディジット線DL2（以下、デ
ィジット線対（DL1,DL2）という）とワード線WLとの間
に短絡不良が発生した場合、まず、ヒューズF1,F2,F4を
切断してディジット線対（DL1,DL2）をセンス増幅器SA1
と切離し、プリチャージ回路1Aとプリチャージレベル供
給線PLとの間を切離す。
また、ディジット線接地回路3AのヒューズF3を切断す
ることにより、プリチャージ回路1Aを介してディジット
線対（DL1,DL2）を接地電位にする。
ることにより、プリチャージ回路1Aを介してディジット
線対（DL1,DL2）を接地電位にする。
こうすることにより、プリチャージ時、不良のディジ
ット線対（DL1,DL2）は接地電位となり、かつプリチャ
ージレベル供給線PLと切離されているので、スタンバイ
電流が増大するのを防止することができ、非選択状態の
ワード線の電位が浮き上るのを防止することができる。
ット線対（DL1,DL2）は接地電位となり、かつプリチャ
ージレベル供給線PLと切離されているので、スタンバイ
電流が増大するのを防止することができ、非選択状態の
ワード線の電位が浮き上るのを防止することができる。
以上説明したように本発明は、通常のメモリセルと接
続するディジット線をセンス増幅器及びプリチャージレ
ベル供給線から分離するための手段と、前記ディジット
線を接地電位にするためのディジット線接地回路とを設
け、不良発生時に、不良のディジット線をセンス増幅器
及びプリチャージレベル供給線と切離して接地電位にす
る構成とすることにより、ディジット線とワード線とが
短絡不良となった場合でもこの短絡部分に電流が流れな
いのでスタンバイ電流が増大するのを防止することがで
き、また、非選択状態のワード線の電位が浮き上るのを
防止できるので正常部分のセンス増幅動作に対する悪影
響を防止することができる効果がある。
続するディジット線をセンス増幅器及びプリチャージレ
ベル供給線から分離するための手段と、前記ディジット
線を接地電位にするためのディジット線接地回路とを設
け、不良発生時に、不良のディジット線をセンス増幅器
及びプリチャージレベル供給線と切離して接地電位にす
る構成とすることにより、ディジット線とワード線とが
短絡不良となった場合でもこの短絡部分に電流が流れな
いのでスタンバイ電流が増大するのを防止することがで
き、また、非選択状態のワード線の電位が浮き上るのを
防止できるので正常部分のセンス増幅動作に対する悪影
響を防止することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリの一例を示す回路図である。 1A,1B……プリチャージ回路、２……ワード線駆動回
路、3A,3B……ディジット線接地回路、DL1〜DL4……デ
ィジット線、F1〜F8……ヒューズ、MC1,MC2……メモリ
セル、PL……プリチャージレベル供給線、SA1,SA2…セ
ンス増幅器、WL……ワード線。
の半導体メモリの一例を示す回路図である。 1A,1B……プリチャージ回路、２……ワード線駆動回
路、3A,3B……ディジット線接地回路、DL1〜DL4……デ
ィジット線、F1〜F8……ヒューズ、MC1,MC2……メモリ
セル、PL……プリチャージレベル供給線、SA1,SA2…セ
ンス増幅器、WL……ワード線。
Claims (1)
- 【請求項１】通常のメモリセルと、このメモリセルと接
続するワード線及びディジット線と、このディジット線
の電位を増幅するセンス増幅器と、前記ディジット線を
所定のタイミングで所定のレベルにプリチャージするプ
リチャージ回路と、このプリチャージ回路に所定の電位
を供給するプリチャージレベル供給線と、冗長用のメモ
リセル、ディジット線、プリチャージ回路及びセンス増
幅器とを有する半導体メモリにおいて、前記通常のメモ
リセルと接続するディジット線とセンス増幅器との間、
及びプリチャージ回路とプリチャージレベル供給線との
間に、不良発生時にこれら相互間をそれぞれ分離する手
段を設け、かつ前記不良発生時に前記プリチャージ回路
にプリチャージレベルとしての接地電位を与えるディジ
ット線接地回路を設けたことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311853A JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311853A JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183000A JPH04183000A (ja) | 1992-06-30 |
| JP2617617B2 true JP2617617B2 (ja) | 1997-06-04 |
Family
ID=18022206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311853A Expired - Lifetime JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617617B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| DE69704204T2 (de) * | 1996-03-01 | 2001-07-12 | Mitsubishi Electric Corp | Halbleiterspeichergerät, um Fehlfunktion durch Spaltenauswahlleitungsunterbrechung oder Zeilenauswahlleitungsunterbrechung zu vermeiden |
| JPH10214497A (ja) * | 1997-01-31 | 1998-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100649834B1 (ko) | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-11-16 JP JP2311853A patent/JP2617617B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04183000A (ja) | 1992-06-30 |
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