JPH056691A - 半導体メモリの冗長回路 - Google Patents
半導体メモリの冗長回路Info
- Publication number
- JPH056691A JPH056691A JP3153637A JP15363791A JPH056691A JP H056691 A JPH056691 A JP H056691A JP 3153637 A JP3153637 A JP 3153637A JP 15363791 A JP15363791 A JP 15363791A JP H056691 A JPH056691 A JP H056691A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- bit line
- line
- short
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体メモリの冗長回路において、ビットラ
インとワードラインとの短絡障害時に生じる消費電流の
増加を防止する。 【構成】 電源投入に応じてセンスアンプが活性化さ
れ、ＮＭＯＳトランジスタ６がオンしてビットライン２
０２はセンスされる。この時に、ショート部１４におい
て、ビットライン２０２とワードライン２０３とが短絡
しているものとすると、ショート部１４より、ワードラ
イン２０３およびＮＭＯＳトランジスタ１１を経由して
接地点に電流が流入する。しかし事前に、ワードライン
とビットラインとが交差する不良状態が発生した場合に
は、その不良ワードラインならびにビットラインをリペ
アー用ワードラインならびにビットラインに置換する際
に、それぞれセンスアンプ活性化信号１０１および１０
２に対応するヒューズ１５および１６を切断すれば、セ
ンスアンプから接地点に流入する電流経路が遮断され、
電源投入時における消費電流の増加を防止することがで
きる。
インとワードラインとの短絡障害時に生じる消費電流の
増加を防止する。 【構成】 電源投入に応じてセンスアンプが活性化さ
れ、ＮＭＯＳトランジスタ６がオンしてビットライン２
０２はセンスされる。この時に、ショート部１４におい
て、ビットライン２０２とワードライン２０３とが短絡
しているものとすると、ショート部１４より、ワードラ
イン２０３およびＮＭＯＳトランジスタ１１を経由して
接地点に電流が流入する。しかし事前に、ワードライン
とビットラインとが交差する不良状態が発生した場合に
は、その不良ワードラインならびにビットラインをリペ
アー用ワードラインならびにビットラインに置換する際
に、それぞれセンスアンプ活性化信号１０１および１０
２に対応するヒューズ１５および１６を切断すれば、セ
ンスアンプから接地点に流入する電流経路が遮断され、
電源投入時における消費電流の増加を防止することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの冗長回路
に関する。
に関する。
【０００２】
【従来の技術】従来、半導体メモリの冗長回路において
は、不良ワードラインおよび不良ビットラインを救済す
るために、リペアー用のワードラインおよびビットライ
ンを設けているのが一般である。
は、不良ワードラインおよび不良ビットラインを救済す
るために、リペアー用のワードラインおよびビットライ
ンを設けているのが一般である。
【０００３】図３は、従来の半導体メモリの冗長回路の
一例のブロック図であり、図３に示されるように、本従
来例は、ロウ（ＲＡＷ）デコーダ１８と、センス増幅器
１９および２０と、ロウデコーダ１８に接続されたワー
ドライン２０３およびリペアー用のワードライン２０４
と、ビットライン２０１および２０２と、リペアー用の
ワードライン２０５および２０６とを備えて構成され
る。なお、図３において、ショート部１４として示され
るのは、後述するライン間のショートした部分を表わし
ている。
一例のブロック図であり、図３に示されるように、本従
来例は、ロウ（ＲＡＷ）デコーダ１８と、センス増幅器
１９および２０と、ロウデコーダ１８に接続されたワー
ドライン２０３およびリペアー用のワードライン２０４
と、ビットライン２０１および２０２と、リペアー用の
ワードライン２０５および２０６とを備えて構成され
る。なお、図３において、ショート部１４として示され
るのは、後述するライン間のショートした部分を表わし
ている。
【０００４】図３において、或るワードライン２０３
と、その隣接するワードライン同士がショートするよう
な障害が生じた場合、または当該ワードライン上のセル
が不良となった場合には、ワードライン２０３を含む障
害ワードラインを選択せず、代りにリペアー用のワード
ライン２０４が選択される。また、或るビットライン２
０１および２０２と、その隣接するビットライン同士が
ショートするような障害が生じた場合、または当該ビッ
トライン上のセルが不良となった場合には、ビットライ
ン２０１および２０２を含む障害ビットラインを選択せ
ず、代りにリペアー用のビットライン２０５および２０
６が選択される。このようにして、不良ワードラインま
たは不良ビットラインを、リペアー用のワードラインま
たはビットラインに置換えることにより、半導体メモリ
の動作は正常に行われる。
と、その隣接するワードライン同士がショートするよう
な障害が生じた場合、または当該ワードライン上のセル
が不良となった場合には、ワードライン２０３を含む障
害ワードラインを選択せず、代りにリペアー用のワード
ライン２０４が選択される。また、或るビットライン２
０１および２０２と、その隣接するビットライン同士が
ショートするような障害が生じた場合、または当該ビッ
トライン上のセルが不良となった場合には、ビットライ
ン２０１および２０２を含む障害ビットラインを選択せ
ず、代りにリペアー用のビットライン２０５および２０
６が選択される。このようにして、不良ワードラインま
たは不良ビットラインを、リペアー用のワードラインま
たはビットラインに置換えることにより、半導体メモリ
の動作は正常に行われる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリの冗長回路においては、電源投入後にスタンバイ
状態にある時には、図３において、例えばセンス増幅器
１９を含む不良ビットライン２０２についても、バラン
スさせることになる。このため、ワードライン２０３と
ビットライン２０２が、半導体集積回路のプロセス等の
問題に関連して、ショート部１４においてショートする
ように事態においては、電源投入後に、不良ビットライ
ン２０２から不良ワードライン２０３に対して漏洩電流
が発生し、これにより、消費電流が増加するという欠点
がある。
メモリの冗長回路においては、電源投入後にスタンバイ
状態にある時には、図３において、例えばセンス増幅器
１９を含む不良ビットライン２０２についても、バラン
スさせることになる。このため、ワードライン２０３と
ビットライン２０２が、半導体集積回路のプロセス等の
問題に関連して、ショート部１４においてショートする
ように事態においては、電源投入後に、不良ビットライ
ン２０２から不良ワードライン２０３に対して漏洩電流
が発生し、これにより、消費電流が増加するという欠点
がある。
【０００６】
【課題を解決するための手段】第１の発明の半導体メモ
リの冗長回路は、ビットラインおよびワードラインを含
む半導体メモリの冗長回路において、前記ビットライン
に対応して、所定のセンスアンプ活性化信号の入力され
る電流路、または前記ワードラインに対する所定のリセ
ット信号をゲートに受けるＮＭＯＳトランジスタの電源
供給路に、前記ビットラインと前記ワードラインとの短
絡障害時において切断されるヒューズを挿入接続して構
成される。
リの冗長回路は、ビットラインおよびワードラインを含
む半導体メモリの冗長回路において、前記ビットライン
に対応して、所定のセンスアンプ活性化信号の入力され
る電流路、または前記ワードラインに対する所定のリセ
ット信号をゲートに受けるＮＭＯＳトランジスタの電源
供給路に、前記ビットラインと前記ワードラインとの短
絡障害時において切断されるヒューズを挿入接続して構
成される。
【０００７】また、第２の発明の半導体メモリの冗長回
路は、ビットラインおよびワードラインを含む半導体メ
モリの冗長回路において、前記ワードラインに対する所
定のリセット信号をゲートに受けるＮＭＯＳトランジス
タの電源供給路に、前記ビットラインと前記ワードライ
ンとの短絡障害時において切断されるヒューズを挿入接
続して構成される。
路は、ビットラインおよびワードラインを含む半導体メ
モリの冗長回路において、前記ワードラインに対する所
定のリセット信号をゲートに受けるＮＭＯＳトランジス
タの電源供給路に、前記ビットラインと前記ワードライ
ンとの短絡障害時において切断されるヒューズを挿入接
続して構成される。
【０００８】また第３の発明の半導体メモリの冗長回路
は、ビットラインおよびワードラインを含む半導体メモ
リの冗長回路において、前記ビットラインならびにワー
ドラインの双方のラインに、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成される。
は、ビットラインおよびワードラインを含む半導体メモ
リの冗長回路において、前記ビットラインならびにワー
ドラインの双方のラインに、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ビッ
トライン２０１および２０２と、ワードライン２０３に
対応して、ＰＭＯＳトランジスタ１および２と、ＮＭＯ
Ｓトランジスタ３〜１３と、ヒューズ１５および１６と
を備えて構成される。なお、ショート部１４は、ビット
ライン２０２とワードライン２０３との短絡部分を示
す。
ク図である。図１に示されるように、本実施例は、ビッ
トライン２０１および２０２と、ワードライン２０３に
対応して、ＰＭＯＳトランジスタ１および２と、ＮＭＯ
Ｓトランジスタ３〜１３と、ヒューズ１５および１６と
を備えて構成される。なお、ショート部１４は、ビット
ライン２０２とワードライン２０３との短絡部分を示
す。
【００１１】図１において、本実施例の従来例との相違
点は、ビットライン２０１および２０２とワードライン
２０３との短絡障害に対応するために、センスアンプ活
性化信号１０１および１０２が入力される電流路に、ヒ
ューズ１５および１６が挿入されていることである。
点は、ビットライン２０１および２０２とワードライン
２０３との短絡障害に対応するために、センスアンプ活
性化信号１０１および１０２が入力される電流路に、ヒ
ューズ１５および１６が挿入されていることである。
【００１２】図１において、ビットライン２０１および
２０２には、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４により形成されるセンスア
ンプと、ビットラインプリチャージ活性化信号１０３に
対応して、ビットライン２０１および２０２をプリチャ
ージするためのＮＭＯＳトランジスタ５、６、７、８お
よび９が接続されている。また、ワードライン２０３の
一端には、アドレス選択信号１０４およびデコーダ信号
１０５に対応するＮＭＯＳトランジスタ１０が接続さ
れ、その他端には、リセット信号１０６の入力に対応す
るワードリセット用のＮＭＯＳトランジスタ１１、１２
および１３が接続されている。
２０２には、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４により形成されるセンスア
ンプと、ビットラインプリチャージ活性化信号１０３に
対応して、ビットライン２０１および２０２をプリチャ
ージするためのＮＭＯＳトランジスタ５、６、７、８お
よび９が接続されている。また、ワードライン２０３の
一端には、アドレス選択信号１０４およびデコーダ信号
１０５に対応するＮＭＯＳトランジスタ１０が接続さ
れ、その他端には、リセット信号１０６の入力に対応す
るワードリセット用のＮＭＯＳトランジスタ１１、１２
および１３が接続されている。
【００１３】今、電源投入時に、スタンバイ状態から前
記センスアンプが活性化される構成がとられている場合
には、電源投入に応じて前記センスアンプが活性化さ
れ、ＮＭＯＳトランジスタ６がオン状態となってビット
ライン２０２はセンスされる。この時に、ショート部１
４として示されるように、仮にビットライン２０２とワ
ードライン２０３とが短絡しているものとすると、この
ショート部１４より、ワードライン２０３を通じて、Ｎ
ＭＯＳトランジスタ１１を経由して接地点に電流が流入
する。しかしながら、事前の段階において、ワードライ
ンとビットラインとが交差するような不良状態が発生し
た場合には、その不良ワードラインならびにビットライ
ンをリペアー用ワードラインならびにビットラインに置
換する時に、それぞれセンスアンプ活性化信号１０１お
よび１０２に対応するヒューズ１５および１６を切断す
れば、センスアンプから接地点に流入する電流経路は遮
断され、前述の電源投入時における消費電流の増加を防
止することができる。
記センスアンプが活性化される構成がとられている場合
には、電源投入に応じて前記センスアンプが活性化さ
れ、ＮＭＯＳトランジスタ６がオン状態となってビット
ライン２０２はセンスされる。この時に、ショート部１
４として示されるように、仮にビットライン２０２とワ
ードライン２０３とが短絡しているものとすると、この
ショート部１４より、ワードライン２０３を通じて、Ｎ
ＭＯＳトランジスタ１１を経由して接地点に電流が流入
する。しかしながら、事前の段階において、ワードライ
ンとビットラインとが交差するような不良状態が発生し
た場合には、その不良ワードラインならびにビットライ
ンをリペアー用ワードラインならびにビットラインに置
換する時に、それぞれセンスアンプ活性化信号１０１お
よび１０２に対応するヒューズ１５および１６を切断す
れば、センスアンプから接地点に流入する電流経路は遮
断され、前述の電源投入時における消費電流の増加を防
止することができる。
【００１４】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ビットライ
ン２０１および２０２と、ワードライン２０３に対応し
て、ＰＭＯＳトランジスタ１および２と、ＮＭＯＳトラ
ンジスタ３〜１３と、ヒューズ１７とを備えて構成され
る。なお、ショート部１４は、ビットライン２０２とワ
ードライン２０３との短絡部分を示す。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ビットライ
ン２０１および２０２と、ワードライン２０３に対応し
て、ＰＭＯＳトランジスタ１および２と、ＮＭＯＳトラ
ンジスタ３〜１３と、ヒューズ１７とを備えて構成され
る。なお、ショート部１４は、ビットライン２０２とワ
ードライン２０３との短絡部分を示す。
【００１５】図２において、本実施例の従来例との相違
点は、ビットライン２０１および２０２とワードライン
２０３との短絡障害に対応するために、ワードリセット
用のリセット信号１０６がゲートに入力されるＮＭＯＳ
トランジスタ１３に対する電源供給路に、ヒューズ１７
が挿入されていることである。
点は、ビットライン２０１および２０２とワードライン
２０３との短絡障害に対応するために、ワードリセット
用のリセット信号１０６がゲートに入力されるＮＭＯＳ
トランジスタ１３に対する電源供給路に、ヒューズ１７
が挿入されていることである。
【００１６】図２において、ビットライン２０２とワー
ドライン２０３とが短絡しているものとすると、リセッ
ト信号１０６（動作時においては“Ｌ”レベル）が
“Ｌ”レベルになった場合、ＮＭＯＳトランジスタ１２
および１３の共通となっているドレインは“Ｈ”レベル
となるが、ＮＭＯＳトランジスタ１１のゲートに影響さ
れて“Ｌ”レベルに転移し、ＮＭＯＳトランジスタ１１
はオン状態となって、センスアンプからＮＭＯＳトラン
ジスタ１１を介して接地点に電流が流入する。しかしな
がら、リペアー用のワードラインならびにビットライン
に置換する際に、ヒューズ１７を切断すれば、この接地
点に流入する電流経路が遮断されて、消費電流の増大を
防止することができる。
ドライン２０３とが短絡しているものとすると、リセッ
ト信号１０６（動作時においては“Ｌ”レベル）が
“Ｌ”レベルになった場合、ＮＭＯＳトランジスタ１２
および１３の共通となっているドレインは“Ｈ”レベル
となるが、ＮＭＯＳトランジスタ１１のゲートに影響さ
れて“Ｌ”レベルに転移し、ＮＭＯＳトランジスタ１１
はオン状態となって、センスアンプからＮＭＯＳトラン
ジスタ１１を介して接地点に電流が流入する。しかしな
がら、リペアー用のワードラインならびにビットライン
に置換する際に、ヒューズ１７を切断すれば、この接地
点に流入する電流経路が遮断されて、消費電流の増大を
防止することができる。
【００１７】更に、図１および図２において、ヒューズ
の挿入接続される部位として、第１および第２の実施例
におけるヒューズ挿入例とは異なり、ビットライン２０
１および２０２の各ライン上にヒューズを挿入接続して
も、これらの第１および第２の実施例と同様に、ビット
ラインとワードラインの短絡部分を通じて、接地点に流
入する消費電流を防止することができることは明らかで
ある。
の挿入接続される部位として、第１および第２の実施例
におけるヒューズ挿入例とは異なり、ビットライン２０
１および２０２の各ライン上にヒューズを挿入接続して
も、これらの第１および第２の実施例と同様に、ビット
ラインとワードラインの短絡部分を通じて、接地点に流
入する消費電流を防止することができることは明らかで
ある。
【００１８】以上、説明したように、本発明は、ビット
ラインをセンスするセンスアンプからビットラインとワ
ードラインの短絡部分を通じて接地点に通じる電流経路
を、センスアンプ活性化信号の入力される電流路、また
はワードラインに対するリセット信号をゲートに受ける
ＮＭＯＳトランジスタの電源供給路、或はまたビットラ
インのライン上に、それぞれ回路切断用のヒューズを挿
入接続することにより、当該電流経路を切断し、ビット
ラインとワードラインとの短絡による消費電流の増加を
抑制することが可能となる。
ラインをセンスするセンスアンプからビットラインとワ
ードラインの短絡部分を通じて接地点に通じる電流経路
を、センスアンプ活性化信号の入力される電流路、また
はワードラインに対するリセット信号をゲートに受ける
ＮＭＯＳトランジスタの電源供給路、或はまたビットラ
インのライン上に、それぞれ回路切断用のヒューズを挿
入接続することにより、当該電流経路を切断し、ビット
ラインとワードラインとの短絡による消費電流の増加を
抑制することが可能となる。
【００１９】
【発明の効果】以上説明したように、本発明は、ビット
ラインとワードラインとの短絡障害時に切断されるヒュ
ーズを、センスアンプ活性化信号の入力される電流路、
またはワードラインに対するリセット信号をゲートに受
けるＮＭＯＳトランジスタの電源供給路に挿入接続する
ことにより、前記短絡障害時における消費電流の増加を
防止することができるという効果がある。
ラインとワードラインとの短絡障害時に切断されるヒュ
ーズを、センスアンプ活性化信号の入力される電流路、
またはワードラインに対するリセット信号をゲートに受
けるＮＭＯＳトランジスタの電源供給路に挿入接続する
ことにより、前記短絡障害時における消費電流の増加を
防止することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示すブロック図である。
１、２ ＰＭＯＳトランジスタ
３〜１３ ＮＭＯＳトランジスタ
１４ ショート部
１５、１６、１７ ヒューズ
１８ ロウデコーダ
１９、２０ センスアンプ
Claims (3)
- 【請求項１】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ビットラインに
対応して、所定のセンスアンプ活性化信号が入力される
電流路に、前記ビットラインと前記ワードラインとの短
絡障害時に切断されるヒューズを挿入接続して構成され
ることを特徴とする半導体メモリの冗長回路。 - 【請求項２】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ワードラインに
対する所定のリセット信号をゲートに受けるＮＭＯＳト
ランジスタの電源供給路に、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成されることを特徴とする半導体メモ
リの冗長回路。 - 【請求項３】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ビットラインな
らびにワードラインの双方のラインに、前記ビットライ
ンと前記ワードラインとの短絡障害時において切断され
るヒューズを挿入接続して構成されることを特徴とする
半導体メモリの冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153637A JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153637A JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056691A true JPH056691A (ja) | 1993-01-14 |
Family
ID=15566872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153637A Pending JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647320B1 (en) | 1999-09-13 | 2003-11-11 | Fujitsu Limited | Software-based temperature controller circuit in electronic apparatus |
| US8729866B2 (en) | 2009-09-02 | 2014-05-20 | Toyota Jidosha Kabushiki Kaisha | Sulfide-based all-solid-state lithium secondary battery system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0298899A (ja) * | 1988-10-04 | 1990-04-11 | Matsushita Electron Corp | 半導体メモリ |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
| JPH03142798A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
-
1991
- 1991-06-26 JP JP3153637A patent/JPH056691A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0298899A (ja) * | 1988-10-04 | 1990-04-11 | Matsushita Electron Corp | 半導体メモリ |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
| JPH03142798A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647320B1 (en) | 1999-09-13 | 2003-11-11 | Fujitsu Limited | Software-based temperature controller circuit in electronic apparatus |
| US8729866B2 (en) | 2009-09-02 | 2014-05-20 | Toyota Jidosha Kabushiki Kaisha | Sulfide-based all-solid-state lithium secondary battery system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0690381B1 (en) | Redundancy scheme for memory circuits | |
| KR100248165B1 (ko) | 여분구조를 가진 집적반도체메모리 | |
| KR0180282B1 (ko) | 불량메모리셀로부터의 누설 전류를 억제가능하게 한 용장기능을 가지는 반도체 기억장치 | |
| JP2778234B2 (ja) | 冗長デコーダ回路 | |
| KR0157339B1 (ko) | 반도체 메모리의 불량셀 구제회로 | |
| JPH1011993A (ja) | 半導体記憶装置 | |
| US5390150A (en) | Semiconductor memory device with redundancy structure suppressing power consumption | |
| US6219285B1 (en) | Semiconductor storage device with synchronized selection of normal and redundant columns | |
| JPH056691A (ja) | 半導体メモリの冗長回路 | |
| JP2001101893A (ja) | スタティック型半導体記憶装置 | |
| JP3238429B2 (ja) | 半導体記憶装置 | |
| US5349557A (en) | Semiconductor memory device | |
| JP2617617B2 (ja) | 半導体メモリ | |
| KR100505632B1 (ko) | 반도체 메모리 장치의 결함 구제 회로 | |
| KR100191369B1 (ko) | 퓨즈형 롤 콜 회로를 내장한 반도체 장치 | |
| JPS6292200A (ja) | 半導体メモリで使用する行デコーダ回路 | |
| US6337815B1 (en) | Semiconductor memory device having redundant circuit | |
| US6236241B1 (en) | Redundant decoder having fuse-controlled transistor | |
| US5689464A (en) | Column repair circuit for integrated circuits | |
| US5793682A (en) | Circuit and method for disabling a bitline load | |
| US8054696B1 (en) | System and method to improve reliability in memory word line | |
| JPH11110996A (ja) | 半導体記憶装置 | |
| KR950001731B1 (ko) | 저전력퓨우즈박스 및 이를 구비하는 리던던시회로 | |
| US5838621A (en) | Spare decoder circuit | |
| JP4607360B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970624 |