JPH056691A - 半導体メモリの冗長回路 - Google Patents
半導体メモリの冗長回路Info
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- JPH056691A JPH056691A JP3153637A JP15363791A JPH056691A JP H056691 A JPH056691 A JP H056691A JP 3153637 A JP3153637 A JP 3153637A JP 15363791 A JP15363791 A JP 15363791A JP H056691 A JPH056691 A JP H056691A
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- Japan
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- bit line
- line
- short
- semiconductor memory
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Abstract
(57)【要約】
【目的】 半導体メモリの冗長回路において、ビットラ
インとワードラインとの短絡障害時に生じる消費電流の
増加を防止する。 【構成】 電源投入に応じてセンスアンプが活性化さ
れ、NMOSトランジスタ6がオンしてビットライン2
02はセンスされる。この時に、ショート部14におい
て、ビットライン202とワードライン203とが短絡
しているものとすると、ショート部14より、ワードラ
イン203およびNMOSトランジスタ11を経由して
接地点に電流が流入する。しかし事前に、ワードライン
とビットラインとが交差する不良状態が発生した場合に
は、その不良ワードラインならびにビットラインをリペ
アー用ワードラインならびにビットラインに置換する際
に、それぞれセンスアンプ活性化信号101および10
2に対応するヒューズ15および16を切断すれば、セ
ンスアンプから接地点に流入する電流経路が遮断され、
電源投入時における消費電流の増加を防止することがで
きる。
インとワードラインとの短絡障害時に生じる消費電流の
増加を防止する。 【構成】 電源投入に応じてセンスアンプが活性化さ
れ、NMOSトランジスタ6がオンしてビットライン2
02はセンスされる。この時に、ショート部14におい
て、ビットライン202とワードライン203とが短絡
しているものとすると、ショート部14より、ワードラ
イン203およびNMOSトランジスタ11を経由して
接地点に電流が流入する。しかし事前に、ワードライン
とビットラインとが交差する不良状態が発生した場合に
は、その不良ワードラインならびにビットラインをリペ
アー用ワードラインならびにビットラインに置換する際
に、それぞれセンスアンプ活性化信号101および10
2に対応するヒューズ15および16を切断すれば、セ
ンスアンプから接地点に流入する電流経路が遮断され、
電源投入時における消費電流の増加を防止することがで
きる。
Description
【0001】
【産業上の利用分野】本発明は半導体メモリの冗長回路
に関する。
に関する。
【0002】
【従来の技術】従来、半導体メモリの冗長回路において
は、不良ワードラインおよび不良ビットラインを救済す
るために、リペアー用のワードラインおよびビットライ
ンを設けているのが一般である。
は、不良ワードラインおよび不良ビットラインを救済す
るために、リペアー用のワードラインおよびビットライ
ンを設けているのが一般である。
【0003】図3は、従来の半導体メモリの冗長回路の
一例のブロック図であり、図3に示されるように、本従
来例は、ロウ(RAW)デコーダ18と、センス増幅器
19および20と、ロウデコーダ18に接続されたワー
ドライン203およびリペアー用のワードライン204
と、ビットライン201および202と、リペアー用の
ワードライン205および206とを備えて構成され
る。なお、図3において、ショート部14として示され
るのは、後述するライン間のショートした部分を表わし
ている。
一例のブロック図であり、図3に示されるように、本従
来例は、ロウ(RAW)デコーダ18と、センス増幅器
19および20と、ロウデコーダ18に接続されたワー
ドライン203およびリペアー用のワードライン204
と、ビットライン201および202と、リペアー用の
ワードライン205および206とを備えて構成され
る。なお、図3において、ショート部14として示され
るのは、後述するライン間のショートした部分を表わし
ている。
【0004】図3において、或るワードライン203
と、その隣接するワードライン同士がショートするよう
な障害が生じた場合、または当該ワードライン上のセル
が不良となった場合には、ワードライン203を含む障
害ワードラインを選択せず、代りにリペアー用のワード
ライン204が選択される。また、或るビットライン2
01および202と、その隣接するビットライン同士が
ショートするような障害が生じた場合、または当該ビッ
トライン上のセルが不良となった場合には、ビットライ
ン201および202を含む障害ビットラインを選択せ
ず、代りにリペアー用のビットライン205および20
6が選択される。このようにして、不良ワードラインま
たは不良ビットラインを、リペアー用のワードラインま
たはビットラインに置換えることにより、半導体メモリ
の動作は正常に行われる。
と、その隣接するワードライン同士がショートするよう
な障害が生じた場合、または当該ワードライン上のセル
が不良となった場合には、ワードライン203を含む障
害ワードラインを選択せず、代りにリペアー用のワード
ライン204が選択される。また、或るビットライン2
01および202と、その隣接するビットライン同士が
ショートするような障害が生じた場合、または当該ビッ
トライン上のセルが不良となった場合には、ビットライ
ン201および202を含む障害ビットラインを選択せ
ず、代りにリペアー用のビットライン205および20
6が選択される。このようにして、不良ワードラインま
たは不良ビットラインを、リペアー用のワードラインま
たはビットラインに置換えることにより、半導体メモリ
の動作は正常に行われる。
【0005】
【発明が解決しようとする課題】上述した従来の半導体
メモリの冗長回路においては、電源投入後にスタンバイ
状態にある時には、図3において、例えばセンス増幅器
19を含む不良ビットライン202についても、バラン
スさせることになる。このため、ワードライン203と
ビットライン202が、半導体集積回路のプロセス等の
問題に関連して、ショート部14においてショートする
ように事態においては、電源投入後に、不良ビットライ
ン202から不良ワードライン203に対して漏洩電流
が発生し、これにより、消費電流が増加するという欠点
がある。
メモリの冗長回路においては、電源投入後にスタンバイ
状態にある時には、図3において、例えばセンス増幅器
19を含む不良ビットライン202についても、バラン
スさせることになる。このため、ワードライン203と
ビットライン202が、半導体集積回路のプロセス等の
問題に関連して、ショート部14においてショートする
ように事態においては、電源投入後に、不良ビットライ
ン202から不良ワードライン203に対して漏洩電流
が発生し、これにより、消費電流が増加するという欠点
がある。
【0006】
【課題を解決するための手段】第1の発明の半導体メモ
リの冗長回路は、ビットラインおよびワードラインを含
む半導体メモリの冗長回路において、前記ビットライン
に対応して、所定のセンスアンプ活性化信号の入力され
る電流路、または前記ワードラインに対する所定のリセ
ット信号をゲートに受けるNMOSトランジスタの電源
供給路に、前記ビットラインと前記ワードラインとの短
絡障害時において切断されるヒューズを挿入接続して構
成される。
リの冗長回路は、ビットラインおよびワードラインを含
む半導体メモリの冗長回路において、前記ビットライン
に対応して、所定のセンスアンプ活性化信号の入力され
る電流路、または前記ワードラインに対する所定のリセ
ット信号をゲートに受けるNMOSトランジスタの電源
供給路に、前記ビットラインと前記ワードラインとの短
絡障害時において切断されるヒューズを挿入接続して構
成される。
【0007】また、第2の発明の半導体メモリの冗長回
路は、ビットラインおよびワードラインを含む半導体メ
モリの冗長回路において、前記ワードラインに対する所
定のリセット信号をゲートに受けるNMOSトランジス
タの電源供給路に、前記ビットラインと前記ワードライ
ンとの短絡障害時において切断されるヒューズを挿入接
続して構成される。
路は、ビットラインおよびワードラインを含む半導体メ
モリの冗長回路において、前記ワードラインに対する所
定のリセット信号をゲートに受けるNMOSトランジス
タの電源供給路に、前記ビットラインと前記ワードライ
ンとの短絡障害時において切断されるヒューズを挿入接
続して構成される。
【0008】また第3の発明の半導体メモリの冗長回路
は、ビットラインおよびワードラインを含む半導体メモ
リの冗長回路において、前記ビットラインならびにワー
ドラインの双方のラインに、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成される。
は、ビットラインおよびワードラインを含む半導体メモ
リの冗長回路において、前記ビットラインならびにワー
ドラインの双方のラインに、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成される。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0010】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、ビッ
トライン201および202と、ワードライン203に
対応して、PMOSトランジスタ1および2と、NMO
Sトランジスタ3〜13と、ヒューズ15および16と
を備えて構成される。なお、ショート部14は、ビット
ライン202とワードライン203との短絡部分を示
す。
ク図である。図1に示されるように、本実施例は、ビッ
トライン201および202と、ワードライン203に
対応して、PMOSトランジスタ1および2と、NMO
Sトランジスタ3〜13と、ヒューズ15および16と
を備えて構成される。なお、ショート部14は、ビット
ライン202とワードライン203との短絡部分を示
す。
【0011】図1において、本実施例の従来例との相違
点は、ビットライン201および202とワードライン
203との短絡障害に対応するために、センスアンプ活
性化信号101および102が入力される電流路に、ヒ
ューズ15および16が挿入されていることである。
点は、ビットライン201および202とワードライン
203との短絡障害に対応するために、センスアンプ活
性化信号101および102が入力される電流路に、ヒ
ューズ15および16が挿入されていることである。
【0012】図1において、ビットライン201および
202には、PMOSトランジスタ1および2と、NM
OSトランジスタ3および4により形成されるセンスア
ンプと、ビットラインプリチャージ活性化信号103に
対応して、ビットライン201および202をプリチャ
ージするためのNMOSトランジスタ5、6、7、8お
よび9が接続されている。また、ワードライン203の
一端には、アドレス選択信号104およびデコーダ信号
105に対応するNMOSトランジスタ10が接続さ
れ、その他端には、リセット信号106の入力に対応す
るワードリセット用のNMOSトランジスタ11、12
および13が接続されている。
202には、PMOSトランジスタ1および2と、NM
OSトランジスタ3および4により形成されるセンスア
ンプと、ビットラインプリチャージ活性化信号103に
対応して、ビットライン201および202をプリチャ
ージするためのNMOSトランジスタ5、6、7、8お
よび9が接続されている。また、ワードライン203の
一端には、アドレス選択信号104およびデコーダ信号
105に対応するNMOSトランジスタ10が接続さ
れ、その他端には、リセット信号106の入力に対応す
るワードリセット用のNMOSトランジスタ11、12
および13が接続されている。
【0013】今、電源投入時に、スタンバイ状態から前
記センスアンプが活性化される構成がとられている場合
には、電源投入に応じて前記センスアンプが活性化さ
れ、NMOSトランジスタ6がオン状態となってビット
ライン202はセンスされる。この時に、ショート部1
4として示されるように、仮にビットライン202とワ
ードライン203とが短絡しているものとすると、この
ショート部14より、ワードライン203を通じて、N
MOSトランジスタ11を経由して接地点に電流が流入
する。しかしながら、事前の段階において、ワードライ
ンとビットラインとが交差するような不良状態が発生し
た場合には、その不良ワードラインならびにビットライ
ンをリペアー用ワードラインならびにビットラインに置
換する時に、それぞれセンスアンプ活性化信号101お
よび102に対応するヒューズ15および16を切断す
れば、センスアンプから接地点に流入する電流経路は遮
断され、前述の電源投入時における消費電流の増加を防
止することができる。
記センスアンプが活性化される構成がとられている場合
には、電源投入に応じて前記センスアンプが活性化さ
れ、NMOSトランジスタ6がオン状態となってビット
ライン202はセンスされる。この時に、ショート部1
4として示されるように、仮にビットライン202とワ
ードライン203とが短絡しているものとすると、この
ショート部14より、ワードライン203を通じて、N
MOSトランジスタ11を経由して接地点に電流が流入
する。しかしながら、事前の段階において、ワードライ
ンとビットラインとが交差するような不良状態が発生し
た場合には、その不良ワードラインならびにビットライ
ンをリペアー用ワードラインならびにビットラインに置
換する時に、それぞれセンスアンプ活性化信号101お
よび102に対応するヒューズ15および16を切断す
れば、センスアンプから接地点に流入する電流経路は遮
断され、前述の電源投入時における消費電流の増加を防
止することができる。
【0014】次に、本発明の第2の実施例について説明
する。図2は本発明の第2の実施例を示すブロック図で
ある。図2に示されるように、本実施例は、ビットライ
ン201および202と、ワードライン203に対応し
て、PMOSトランジスタ1および2と、NMOSトラ
ンジスタ3〜13と、ヒューズ17とを備えて構成され
る。なお、ショート部14は、ビットライン202とワ
ードライン203との短絡部分を示す。
する。図2は本発明の第2の実施例を示すブロック図で
ある。図2に示されるように、本実施例は、ビットライ
ン201および202と、ワードライン203に対応し
て、PMOSトランジスタ1および2と、NMOSトラ
ンジスタ3〜13と、ヒューズ17とを備えて構成され
る。なお、ショート部14は、ビットライン202とワ
ードライン203との短絡部分を示す。
【0015】図2において、本実施例の従来例との相違
点は、ビットライン201および202とワードライン
203との短絡障害に対応するために、ワードリセット
用のリセット信号106がゲートに入力されるNMOS
トランジスタ13に対する電源供給路に、ヒューズ17
が挿入されていることである。
点は、ビットライン201および202とワードライン
203との短絡障害に対応するために、ワードリセット
用のリセット信号106がゲートに入力されるNMOS
トランジスタ13に対する電源供給路に、ヒューズ17
が挿入されていることである。
【0016】図2において、ビットライン202とワー
ドライン203とが短絡しているものとすると、リセッ
ト信号106(動作時においては“L”レベル)が
“L”レベルになった場合、NMOSトランジスタ12
および13の共通となっているドレインは“H”レベル
となるが、NMOSトランジスタ11のゲートに影響さ
れて“L”レベルに転移し、NMOSトランジスタ11
はオン状態となって、センスアンプからNMOSトラン
ジスタ11を介して接地点に電流が流入する。しかしな
がら、リペアー用のワードラインならびにビットライン
に置換する際に、ヒューズ17を切断すれば、この接地
点に流入する電流経路が遮断されて、消費電流の増大を
防止することができる。
ドライン203とが短絡しているものとすると、リセッ
ト信号106(動作時においては“L”レベル)が
“L”レベルになった場合、NMOSトランジスタ12
および13の共通となっているドレインは“H”レベル
となるが、NMOSトランジスタ11のゲートに影響さ
れて“L”レベルに転移し、NMOSトランジスタ11
はオン状態となって、センスアンプからNMOSトラン
ジスタ11を介して接地点に電流が流入する。しかしな
がら、リペアー用のワードラインならびにビットライン
に置換する際に、ヒューズ17を切断すれば、この接地
点に流入する電流経路が遮断されて、消費電流の増大を
防止することができる。
【0017】更に、図1および図2において、ヒューズ
の挿入接続される部位として、第1および第2の実施例
におけるヒューズ挿入例とは異なり、ビットライン20
1および202の各ライン上にヒューズを挿入接続して
も、これらの第1および第2の実施例と同様に、ビット
ラインとワードラインの短絡部分を通じて、接地点に流
入する消費電流を防止することができることは明らかで
ある。
の挿入接続される部位として、第1および第2の実施例
におけるヒューズ挿入例とは異なり、ビットライン20
1および202の各ライン上にヒューズを挿入接続して
も、これらの第1および第2の実施例と同様に、ビット
ラインとワードラインの短絡部分を通じて、接地点に流
入する消費電流を防止することができることは明らかで
ある。
【0018】以上、説明したように、本発明は、ビット
ラインをセンスするセンスアンプからビットラインとワ
ードラインの短絡部分を通じて接地点に通じる電流経路
を、センスアンプ活性化信号の入力される電流路、また
はワードラインに対するリセット信号をゲートに受ける
NMOSトランジスタの電源供給路、或はまたビットラ
インのライン上に、それぞれ回路切断用のヒューズを挿
入接続することにより、当該電流経路を切断し、ビット
ラインとワードラインとの短絡による消費電流の増加を
抑制することが可能となる。
ラインをセンスするセンスアンプからビットラインとワ
ードラインの短絡部分を通じて接地点に通じる電流経路
を、センスアンプ活性化信号の入力される電流路、また
はワードラインに対するリセット信号をゲートに受ける
NMOSトランジスタの電源供給路、或はまたビットラ
インのライン上に、それぞれ回路切断用のヒューズを挿
入接続することにより、当該電流経路を切断し、ビット
ラインとワードラインとの短絡による消費電流の増加を
抑制することが可能となる。
【0019】
【発明の効果】以上説明したように、本発明は、ビット
ラインとワードラインとの短絡障害時に切断されるヒュ
ーズを、センスアンプ活性化信号の入力される電流路、
またはワードラインに対するリセット信号をゲートに受
けるNMOSトランジスタの電源供給路に挿入接続する
ことにより、前記短絡障害時における消費電流の増加を
防止することができるという効果がある。
ラインとワードラインとの短絡障害時に切断されるヒュ
ーズを、センスアンプ活性化信号の入力される電流路、
またはワードラインに対するリセット信号をゲートに受
けるNMOSトランジスタの電源供給路に挿入接続する
ことにより、前記短絡障害時における消費電流の増加を
防止することができるという効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】従来例を示すブロック図である。
1、2 PMOSトランジスタ
3〜13 NMOSトランジスタ
14 ショート部
15、16、17 ヒューズ
18 ロウデコーダ
19、20 センスアンプ
Claims (3)
- 【請求項1】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ビットラインに
対応して、所定のセンスアンプ活性化信号が入力される
電流路に、前記ビットラインと前記ワードラインとの短
絡障害時に切断されるヒューズを挿入接続して構成され
ることを特徴とする半導体メモリの冗長回路。 - 【請求項2】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ワードラインに
対する所定のリセット信号をゲートに受けるNMOSト
ランジスタの電源供給路に、前記ビットラインと前記ワ
ードラインとの短絡障害時において切断されるヒューズ
を挿入接続して構成されることを特徴とする半導体メモ
リの冗長回路。 - 【請求項3】 ビットラインおよびワードラインを含む
半導体メモリの冗長回路において、前記ビットラインな
らびにワードラインの双方のラインに、前記ビットライ
ンと前記ワードラインとの短絡障害時において切断され
るヒューズを挿入接続して構成されることを特徴とする
半導体メモリの冗長回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3153637A JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3153637A JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH056691A true JPH056691A (ja) | 1993-01-14 |
Family
ID=15566872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3153637A Pending JPH056691A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリの冗長回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH056691A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6647320B1 (en) | 1999-09-13 | 2003-11-11 | Fujitsu Limited | Software-based temperature controller circuit in electronic apparatus |
US8729866B2 (en) | 2009-09-02 | 2014-05-20 | Toyota Jidosha Kabushiki Kaisha | Sulfide-based all-solid-state lithium secondary battery system |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
JPH0298899A (ja) * | 1988-10-04 | 1990-04-11 | Matsushita Electron Corp | 半導体メモリ |
JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
JPH03142798A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
-
1991
- 1991-06-26 JP JP3153637A patent/JPH056691A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
JPH0298899A (ja) * | 1988-10-04 | 1990-04-11 | Matsushita Electron Corp | 半導体メモリ |
JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
JPH03142798A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8729866B2 (en) | 2009-09-02 | 2014-05-20 | Toyota Jidosha Kabushiki Kaisha | Sulfide-based all-solid-state lithium secondary battery system |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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