JP2012533143A - 不揮発性メモリセルの階層的クロスポイントアレイ - Google Patents

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Abstract

不揮発性メモリセルからデータを読出すための方法および装置。いくつかの実施形態においては、不揮発性メモリセルのクロスポイントアレイは、行および列に配置される。第２のメモリセルブロックを非活性化している間に第１のメモリセルブロックを活性化することができる選択回路が設けられる。さらに、読出回路が設けられ、それは、第２のメモリセルブロックに対応するブロック選択素子に第２の抵抗状態をプログラミングしながら、第１のメモリセルブロックに対応するブロック選択素子に第１の抵抗状態をプログラムすることによって、漏れ電流が低減された状態で、第１のメモリセルブロックにおける予め定められたメモリセルの論理状態を読出すことができる。

Description

背景
データ記憶装置は、概して、高速かつ効率的な方法でデータを記憶および読出すように動作する。ある記憶装置は、ソリッドステートメモリセルのアレイを利用して、データの個別ビットを記憶する。そのようなメモリセルは、揮発性（たとえば、ＤＲＡＭ，ＳＲＡＭ）または不揮発性（ＲＲＡＭ（登録商標），ＳＴＲＡＭ，フラッシュなど）であり得る。
理解されるように、揮発性メモリセルは、一般的に、動作電力が装置に供給され続けている場合に限ってのみ、メモリ内にデータが記憶された状態を維持し、一方、不揮発性メモリセルは、一般的に、動作電力の印加がない状態であっても、メモリ内にデータ記憶を維持する。しかしながら、不揮発性メモリセルアレイは、さまざまな動作中に望ましくない電流を生成し得る。このような望ましくない電流は、メモリセルアレイからのデータの迅速かつ一貫した読出しにおいて問題であり得る。
したがって、これらタイプおよび他のタイプのデータ記憶装置においては、更新するデータに関連するオーバーヘッド（overhead）の記憶空間を低減することによりメモリ空間の利用を向上することによって、効率および信頼性を増加することがしばしば望まれる。
要約
本発明のさまざまな実施形態は、不揮発性メモリセルからデータ読出すための方法および装置に向けられる。
いくつかの実施形態においては、不揮発性メモリセルのクロスポイントアレイは、行および列に配列される。第２のメモリセルブロックを非活性化している間に、第１のメモリセルブロックを活性化することができる選択回路が設けられる。さらに、読出回路が設けられ、読出回路は、少なくとも１つの第２のブロック選択素子に第２の抵抗状態をプログラミングしながら、少なくとも１つの第１のブロック選択素子に第１の抵抗状態をプログラミングすることによって、低減された漏れ電流で、前記第１のメモリセルブロックにおける予め定められたメモリセルの論理状態を読出すことができる。
他の実施形態においては、行および列に配列される不揮発性メモリセルのクロスポイントアレイ、第２のメモリセルブロックを非活性化している間に第１のメモリセルブロックを活性化することができる選択回路、および読出回路が設けられる。そして、第１のメモリセルブロックにおける予め定められたメモリセルの論理状態が、少なくとも１つの第２のブロック選択素子に第２の抵抗状態をプログラミングしながら、少なくとも１つの第１のブロック選択素子に第１の抵抗状態をプログラミングすることによって、低減された漏れ電流で読出される。
本発明のさまざまな実施形態を特徴付けるこれらのおよび他の特徴および利点は、以下の詳細な説明および添付の図面に照らして理解することができる。
本発明のさまざまな実施形態に従って構築されかつ動作される、例示的なデータ記憶装置の一般的な機能図である。 図１の装置のメモリアレイからデータを読出すとともに、メモリアレイにデータを書込むために用いられる回路を示す。 例示的なメモリセルのクロスポイントアレイを示す図である。 図３のクロスポイントアレイの例示的な特性のグラフである。 本発明のさまざまな実施形態に従って構築されかつ動作される、例示的なメモリセルブロックを示す図である。 本発明のさまざまな実施形態に従って構築されかつ動作される、例示的なメモリセルアレイを示す図である。 本発明のさまざまな実施形態に従って実行される、図５および図６のメモリセルアレイの例示的な動作を提供する図である。 図５〜図７のメモリアレイにおいて用いることができる、例示的なブロック選択素子を示す図である。 本発明のさまざまな実施形態に従って構築されかつ動作される、例示的なメモリセルアレイを示す図である。 本発明のさまざまな実施形態に従って実行される、ページ読出ルーチンのフローチャートを提供する図である。
詳細な説明
図１は、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。装置１００の上位制御は、適当なコントローラ１０２によって実行され、コントローラ１０２はプログラム可能であってもよいし、ハードウェアベースのマイクロコントローラであってもよい。コントローラ１０２は、コントローラインターフェース（Ｉ／Ｆ）回路１０４を介して、ホスト装置と通信する。メモリ空間が（アレイ０〜アレイＮで示される）多くのメモリアレイ１０８を含むように１０６に示されるが、必要に応じて単一のアレイが利用可能であることが理解されるであろう。各アレイ１０８は、選択された記憶容量の半導体メモリのブロックを含む。コントローラ１０２とメモリ空間１０６との間の通信は、Ｉ／Ｆ１０４を介して行なわれる。
メモリ空間１０６は、さまざまな書込／読出回路を用いるさまざまな異なる手法で構成することができることが理解され得る。そのような構成の１つは、図２に示されるメモリのクロスポイントアレイ１１０であり得る。複数のメモリセル１１２は、各々、ワードライン１１４とビットライン１１６との間に接続され得る。いくつかの実施形態においては、ワードラインは列ドライバ１１８によって制御され、ビットラインは行ドライバ１２０によって制御され得る。
さらに、ワードライン１１４およびビットライン１１６は、互いに直交関係に配向され得るが、そのような構成は必須ではなく、また限定されない。クロスポイントアレイ１１０の構成は、行および列に配列されるものとして特徴付けられ、それにおいては、各ワードライン１１４は、列に沿って整列された複数のメモリセルを列ドライバ１１８に接続し、一方、各ビットライン１１６は、行に沿って整列された複数のメモリセルを行ドライバ１２０に接続する。
しかしながら、図２にお図示されるビットライン１７４およびワードライン１７６の向きは単に例示であり、メモリセルのクロスポイントアレイ１１０の可能性のある構成を限定する方法ではない。つまり、ビットライン１１６は列に沿ったメモリセルを接続し、一方、ワードライン１１４は行に沿ったメモリセルに接続することができる。同様に、さまざまなラインドライバ１１８，１２０の数、サイズおよび向きは限定されず、必要に応じて、示された構成から修正することができる。たとえば、ラインドライバは、単独でまたは組み合わされて、一度に１つまたは多くのメモリセルに電流を流すように、ビットライン１１６およびワードライン１１４を構成するために用いられ得る。
本発明のさまざまな実施形態においては、メモリのクロスポイントアレイの各メモリセル１１２は、オームの法則に従わない（non-ohmic）スイッチングデバイスで構成され得る。そのようなスイッチングデバイスは、メモリセルが誤ってアクセスされない、増加された信頼性を提供することができる。メモリ装置へのスイッチングデバイスの追加は、限定されないが、ワードライン１１４およびビットライン１１６の各交点において抵抗検知素子（ＲＳＥ）に直列に接続されたトランジスタのような、さまざまな手法で構成され得る。
理解されるように、各メモリセルへのスイッチングデバイスの追加は、個別の制御ラインによって制御され得る。このように、制御ラインは、スイッチングデバイスを活性化するための信号を提供し、選択ドライバにより、選択されたメモリセルに電流を流すことができるように構成され得る。しかしながら、さまざまな実施形態においては、スイッチングデバイスは、ビットライン１１６またはワードライン１１４に接続されて、選択ドライバの必要性を効率的に排除することができる。にもかかわらず、スイッチングデバイスの包含は、データアクセスについての増加された正確さを可能とする、メモリセルのクロスポイントアレイ１１０についての追加的な選択能力を提供することができる。
図３は、概して、メモリのクロスポイントアレイ１３０の例示的な動作を示す。動作中、選択されたメモリセル１３２を流れる電流は、対応する抵抗状態を示すことができる電圧を発生する。そのような抵抗状態は、その後、選択されたメモリセル１３２についての論理状態を決定するために検知され得る。選択されたメモリセル１３２に接続されるビットライン１３８およびワードライン１４０に対応するビットラインドライバ１３４およびワードラインドライバ１３６は、示されるように、異なる読出電圧に対して、一方のラインドライバからメモリセルを通して他方のラインドライバへ電流を流して電圧を測定するように構成され得る。電流がワードライン１４０からビットライン１３８に流れるような電流経路は、単なる例示に過ぎないことが理解されるべきである。
さらに、例示的な動作においては、残余の非選択メモリセル１４２は、たとえば０．５Ｖccのような予め定められたプリチャージ電圧でプリチャージされ、非選択のビットライン１４４およびワードライン１４６においてノイズが生成されることを防止することができる。図３に示されるように、非選択の行ラインドライバ１４８およびビットラインドライバ１５０が、非選択のメモリセル１４２をプリチャージするために用いられ得る。
しかしながら、メモリセルのクロスポイントアレイ１３０の動作は、読出動作中の望ましくない漏れ電流１５２の存在のような欠点を有し得る。たとえば、望ましくない漏れ電流１５２は、プリチャージされた非選択メモリセル１４２とワードラインドライバ１３６によって生成される読出電圧との間の電位差によって、選択されたワードライン１３８から生成され得る。したがって、選択されたワードライン１３８に接続されるより多くの数のメモリセルは、予め定められたメモリセル１３２の読出時に、増加されたエラー確率をもたらし得る。
したがって、クロスポイントアレイ１３０に選択回路を含めて、列に沿った他のブロックにおける残余のメモリセルへのアクセスを制限しながら、列に沿った予め定められた数のメモリセルおよびメモリセルブロックへの電流アクセスを可能とすることによって、読出動作中に、望ましくない漏れ電流１５２を制御および低減することができる。各列およびメモリセルブロックについてのグローバル制御ラインとグローバル選択ラインとの間に接続されるブロック選択回路の追加は、そのような有利なメモリセル選択を与える。つまり、選択されたメモリセルブロックに対応するブロック選択素子を第１の抵抗状態にプログラミングすることによって、ブロック内の選択されたメモリセルへの電流アクセスを可能にし得る。一方、他のブロックに対応するブロック選択素子を第２の抵抗状態にプログラミングすることによって、他のブロックにおける選択された列に沿ったメモリセルに電流がアクセスすることを制限することができる。
図４は、図３に示されるメモリセルのクロスポイントアレイにおいて動作するメモリセルの特性のグラフ表現１５０を与える。動作中、オームの法則に従わないスイッチングデバイスを用いて構成されるメモリセルは、予め定められた電圧量が存在しない場合に電流をメモリセルに流すことを制限することによって、増加された選択性を提供する。図３に示されるように、スイッチングデバイスの限界よりも小さいプリチャージ電圧は、望ましくない漏れ電流１５２を生成し得る。望ましくない漏れ電流の存在は、非選択メモリセルが誤ってスイッチングデバイスの限界に到達するときに、図４の点１５２に対応する。そのような事象は、スイッチングデバイスの活性化および非選択メモリセルについての読出電流の生成を引き起こし得る。
図５には、本発明のさまざまな実施の形態に従って構築されるメモリセルの例示的なブロック１６０が示される。複数のメモリセル１６２は、配列された行および列の交点においてワードライン１６４およびビットライン１６６に接続される。さまざまな実施形態においては、ビットライン１６６は、１つまたは多くの行ドライバ１６８によって制御され、一方、ワードライン１６４は、１つまたは多くの列ドライバ１７０によって制御される。望ましくない漏れ電流の存在は、グローバル制御ライン１７４とグローバル選択ライン１７６との間に接続されるブロック選択素子１７２を少なくとも含む選択回路の追加によって、メモリセルブロック１６０において低減され得る。
グローバル制御ライン１７４の制御は、少なくとも１つのグローバル制御ラインドライバ１７８によって促進され得、一方、グローバル選択ライン１７６は少なくとも１つの選択ドライバ１８０によって制御される。グローバル制御ラインドライバ１７８および選択ドライバ１７８は、プログラム電流を所望の素子１７２に流すことによって、第１または第２の抵抗状態を１つまたはすべてのブロック選択素子１７２にプログラムするように構成され得る。結果として、ブロック１６０のメモリセル１６２を流れる電流は、所望のワードライン１６４のみが電流を受けるように操作され得る。たとえば、プログラムされたブロック選択素子１７２に対応するワードライン１６４に接続されたメモリセル１６２に電流が流れることを防止するために、グローバル制御ライン１７４およびグローバル選択ライン１７６を通して排他的に送られる信号を通して、非選択のワードライン１６４のブロック選択素子１７２に高抵抗状態をプログラムすることができる。
逆に、低抵抗状態へのブロック選択素子１７２のプログラミングは、プログラムされたブロック選択素子１７２に接続されたワードライン１６４に電流を流すことができる。メモリセル１６２から論理状態を読出している間、電流は、おそらくグローバル選択ライン１７６に流れ得る。本発明のいくつかの実施形態は、各ワードライン１６４とグローバル選択ライン１７６との間のユニフローデバイス（uni-flow device）１８２の接続によってそのような電流の流れを防止する。図示されるように、複数のユニフローデバイス１８２は、反対方向に向けられ、各ワードライン１６４に直列に接続される。そのようなユニフローデバイス方向は、さまざまな実施形態において、マジックダイオード（magic diode）として特徴付けられることが理解され得る。
なお、メモリセルアレイ１６０内の各メモリセル１６２は、１つだけのＲＳＥとともに示されているが、そのような構成は、必要に応じて、スイッチングデバイスが１つまたは多くのＲＳＥと直列に接続されるものを限定していない。同様に、ブロック選択素子１７２およびユニフローデバイス１８２の方向は、図５に示される構成に制限されない。たとえば、別個の第１のグローバル選択ライン（図示せず）を、ユニフローデバイスとともに各ワードラインに接続することができ、一方、ブロック選択素子１７２は、ユニフローデバイス１８２とともに、もともとのグローバル選択ライン１７２に直列に接続される。
図６は、本発明のさまざまな実施形態にしたがって構築されるメモリセルアレイ１９０を概略的に示す。図５のメモリセルブロック１６０のような、第１のメモリセルブロック１９２および第２のメモリセルブロック１９４は、共通のワードライン１６４およびグローバル制御ライン１７４によって接続されて、アレイ１９０を構成する。しかしながら、図示された構成は、メモリセルブロックが、本発明の精神を維持しながらさまざまな手法によって接続され得ることを限定しない。
第１のブロックのビットライン１６６に接続されるメモリセルの選択は、ブロック１行ドライバ１９６、第１のブロック１グローバル選択制御ライン１９８、第２のブロック１グローバル選択制御ライン１９９、およびブロック１選択素子２００の選択状態の組み合わせによってなされ得る。したがって、第１のブロック１９２においてのみであるが、特定のワードライン１６４のメモリセルが、第１のメモリセルブロック１９２に対応するブロック選択素子２００の抵抗状態の特定のプログラミング構成でアサートされ得る。
さまざまな実施形態においては、そのようなプログラミング構成は、ワードライン１６４と、第１のブロック１グローバル選択制御ライン１９８または第２のブロック１グローバル選択制御ライン１９９のいずれかとの間に接続されかつ反対方向に向けられる複数のユニフローデバイス１８３を有する。この構成によって、メモリセル１６２へ誤って電流が流れてしまうことを防止しつつ、ブロック１へのアクセスごとに１回、第１のブロック１グローバル選択制御ライン１９８および第２のブロック１グローバル選択制御ライン１９９を活性化することができる。逆に、第２のブロック１９４に対応する、ブロック２行ドライバ２０２、第１のブロック２グローバル選択制御ライン２０４、第２のブロック２グローバル選択制御ライン２０５、および１つまたは多くのブロック２選択素子２０６の組み合わせは、第１のブロックメモリセルに電流が流れることを排除しつつ、予め定められた第２のブロックメモリセルのみへのアクセスを提供し得る。
示されるように、メモリセルアレイ１９０は、他のメモリセル１６２へのアクセスを制限しながら、予め定められた数のメモリセル１６２へのアクセスを可能とするように構成され得る。しかしながら、さまざまなブロック選択素子１９８、２０２の可能性のある構成は限定されない。たとえば、第１のブロック１９２および第２のブロック１９４からのメモリセルは、グローバル制御ラインドライバ１７８と組み合わされるそれぞれのブロック１グローバル選択制御ライン１９８およびブロック２グローバル選択制御ライン２０４によって、対応するブロック１選択素子２００およびブロック２選択素子２０６と同時にまたは連続してアクセスされ得る。
さらに、図６に示されるアレイ１９０のサイズは、メモリセルの行、列、およびブロックの多くの構成を制限または限定しない。つまり、各メモリブロックは、任意の数のワードライン、ビットライン、メモリセル、およびグローバル制御ラインで方向付けられ得る。同様に、メモリセルの数は、メモリセルアレイを生成するために、必要に応じて変化し得る。たとえば、１０個のメモリセルブロックが、共通のグローバル制御ラインを介して接続され、ワードラインが、ちょうどメモリセルの２つのブロックが１０個のグローバル制御ラインを有し得るように生成され得る。
要するに、メモリセルアレイ１９０の配向は大幅に変化し得るが、選択回路は、全体のメモリセルブロックおよび列の数に等しい多くのブロック選択素子、ならびにメモリのブロックの数に等しい多くのグローバル選択制御ラインを少なくとも備える。そのような代替的なメモリセルアレイの動作の例が、図７に見出され得る。
本発明のさまざまな実施形態に従うメモリセルアレイ２１０の例示的な動作が図７に与えられる。いくつかの実施形態においては、読出しのための特定のメモリセル２１２の選択は、選択されたビットライン２１４、ワードライン２１６、ブロック２１８、グローバルブロック１選択制御ライン２２０、グローバル制御ライン２２２、およびブロック１選択素子２２４に一致する。ワードライン２１６に接続されるグローバル制御ライン２２２に接続されたブロック１選択制御素子２２４が低抵抗状態にプログラムされると、読出電流２２６が選択されたメモリセル２１２に流れ得る。そのようなプログラミングは、グローバルブロック１選択制御ライン２２０からブロック１選択素子２２４を通ってグローバル制御ライン２２２へまたはその逆に、プログラム電流を流すことによって促進され得る。
さらに、さまざまな実施形態においては、選択されたブロック１選択素子２２４と組み合わされて、非選択のブロック１およびブロック２選択素子２２８が、高抵抗状態にプログラムされる。非選択の選択素子２３０のプログラミングは、多くの回数達成され得る。つまり、すべての非選択の選択素子２３０のプログラミングが、グローバル選択制御ラインを用いて連続的にまたは同時に実行されて、非選択のメモリセル２３２に望ましくない漏れ電流が誘導されることを防止し得る。結局、読出電流２２６が選択されたメモリセル２１２を流れるので、読出電流２２６が生成される前に非選択の選択素子２３０が高抵抗状態にプログラムされると、望ましくない漏れ電流２３２が大幅に低減される。
しかしながら、望ましくない漏れ電流２３４の残留量が存在し、図３に示されるように、電流を流すことができるように構成されるワードライン２１６に沿った複数のメモリセルの接続によって、読出電流２２６に悪影響をおよぼし得ることが理解され得る。漏れ電流の残留量は、読出電流２２６内に存在するかもしれないが、電流を漏洩する非常に少ない数のメモリセルは、選択されたメモリセル２１２の読出しの効率または信頼性には実際には影響なさそうである。
図７に示された読出動作は単なる例に過ぎず、範囲、持続時間、および周波数が修正され得ることに注意すべきである。したがって、メモリセルアレイ２１０は、１つまたは多くのメモリセルに読出電流を流すように、容易にかつ迅速に再構成され得る。このような効果は、単一のグローバル選択制御ラインへの、メモリセルブロックに沿った全てのブロック選択素子の接続によって助けられ得る。そのため、グローバル選択制御ラインおよびグローバル制御ラインの同時、または連続した活性化によって、すべてのブロック選択素子は共通の抵抗状態にプログラムされ得る。
図８には、本発明のさまざまな実施形態に従って構築される、プログラマブルメタライゼーションセル（ＰＭＣ）として構築される例示的なブロック選択素子２４０が示される。第１の電極２４２および第２の電極２４４が、金属層２４６、埋込層２４８、および誘電層２５０の境界となる。第１の電極２４２と第２の電極２４４との間の相対的な電位が、スイッチングデバイス２５２で調整されて、書込電流２５４をＰＭＣ２４０に流すとともにフィラメント２５６を形成することができるようにする。
ＰＭＣ２４０を流れる順方向バイアスを用いて、フィラメント２５６は、金属層２４６からのイオンと第２の電極２４４からの電子とのマイグレーションによって、金属層２４６と第２の電極２４４との間の接続を埋込層２４８内に形成する。さらに、誘電層２５０は、形成されたフィラメント２５６の位置を含むために、第２の電極２４４から埋込層２４８への可能性のある電子マイグレーションを小領域に集中させる。結果的に得られる金属層２４６に対する埋込層２４８の抵抗関係は、形成されるフィラメント２５６の存在に依存する高抵抗状態または低抵抗状態の存在を通して、ＰＭＣ２４０の論理状態を規定する。
動作中、反転バイアス方向の電流パルス２５４は、以前に形成されたフィラメント２５６の消失を引き起こす。その消失は、電極の極性を反転させることならびに電極２４４および２４６に向かってイオンを移動させることを通して促進される。異なる抵抗状態を設定する正極または負極のいずれかを有する電流の使用は、ＰＭＣ２４０の双極性を示す。
いくつかの実施形態においては、ＰＭＣ２４０は、反対の順序で構成され、それによって、フィラメント形成電流パルスおよびフィラメント消失パルスは図８に示すパルスの反対になる。さらに、いくつかの実施形態においては、電流パルス２５４の方向は、フィラメント２５６を形成する金属イオンのマイグレーション方向を逆にし得る。
さらに、いくつかの実施形態においては、埋込層２４８は、プラセオジウム、カルシウム、マンガン、および酸素の薄膜合成物（ＰｒＣａＭｎＯ：ＰＣＭＯ）で構築される。ＰＭＣ２４０におけるＰＣＭＯの適用および機能は、抵抗状態を記憶する能力または双極特性を有するスイッチングデバイスとして構成される能力を実質的に変化させない。
図を通して示されたさまざまなメモリセルは、特定のタイプまたは構造に限定されないことに注意すべきである。たとえば、図５のメモリセル１６２のようなメモリセルは、第１の電極と第２の電極との間に配置される抵抗性記憶層を含む抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルとして構成され得る。ＲＲＡＭ（登録商標）セルは、記憶層の組成および特性のためにもともと高抵抗値を有し、記憶層は、通常高い電気抵抗を有する（酸化マンガン、ＭｇＯのような）酸化物であり得る。
しかしながら、予め定められたパルスが印加されると、低抵抗状態が生成され、予め定められた電流量が記憶層に流れるとともに、１つまたはより多くのフィラメントがその中に形成される。形成されたフィラメントは、第１の電極と第２の電極とを電気的に相互接続するように機能する。フィラメント形成プロセスは、概して、層のそれぞれの組成に依存するが、一般的に、フィラメントは、たとえば、選択された電極層から酸化記憶層への制御された金属マイグレーション（たとえば、金など）を通して形成され得る。
メモリセルにわたる増加された電流の電圧パルスの後続の印加は、一般的に、記憶層から関連する電極層へ金属を押し進めるとともに、記憶層からフィラメントを除去し、メモリセル２６０を初期の高抵抗状態に戻す。いくつかの実施形態においては、このような電圧の印加は、スイッチングデバイスの選択によって促進され得る。
他の可能性のあるメモリセル構成は、スピントルクトランスファメモリ（ＳＴＲＡＭ）であり得る。そのようなメモリセルにおいては、固定基準層およびプログラム可能な自由層（記録層）は、介在するトンネリング（バリヤ）層によって分離される。基準層は、矢印によって示されるように、選択された方向の固定磁化方向を有する。自由層は、基準層の選択された方向に平行または逆平行であり得る、選択的にプログラム可能な磁化方向を有する。
ＳＴＲＡＭセルについての低抵抗状態は、自由層の磁化が基準層の磁化と実質的に同じ方向（平行）であるように方向付けられるときに達成され得る。セルを平行な低抵抗状態に向けるために、書込電流をセルに流して、それによって基準層の磁化方向を自由層の磁化方向に設定する。電子は電流の方向と逆方向に流れるので、書込電流方向は、自由層から基準層へと通過し、電子は基準層から自由層へと移動する。
逆に、セルについての高抵抗状態は、自由層の磁化方向が基準層の磁化方向と実質的に反対となる逆平行方向において確立され得る。逆平行抵抗状態に説を向けるために、基準層から自由層へ書込電流がセルを流れ、それによってスピン偏極電子が自由層において反対方向に流れる。
メモリセルアレイ２８０の代替的な実施形態が図１０に示される。複数のワードライン２８２が単一のグローバル制御ライン２８４に接続され得る。示されるように、各グローバル制御ライン２８４は、ブロック選択素子２８６を通して複数のワードライン２８２に接続され得る。さらに、各ワードライン２８２は、それぞれ、メモリセル２８８およびビットライン２９０に接続され得る。予め定められた１つまたは多くのブロック選択素子２８６の選択は、各ワードライン２８２に接続される１つまたはより多くのグローバル選択制御ライン２９２およびユニフローデバイス２８４で促進され得る。結果として、予め定められたメモリセルを流れる電流の有利な選択および制限を提供しつつ、メモリセルアレイ２８０に存在するグローバル制御ラインの数を低減することができる。
しかしながら、ユニフローデバイス２９４およびグローバル選択ライン２９２の数および方向は、図示されるように変化し得る。たとえば、第１のグローバル制御ライン（ＧＣＬ１）２８４が高電圧に設定されてＧＣＬ１を第１のワードライン（ＷＬ１）２８２に接続している間、第１のグローバル選択制御ライン（ＳＥＬ１）は低電圧に設定され得る。逆に、ＳＥＬ１を低電圧に設定し、かつＧＣＬ２を高電圧に設定することで、ＧＣＬ２を第５のワードライン（ＷＬ５）に接続することがもたらされ得る。本発明の他の実施形態においては、グローバル選択制御ライン２９２は、グローバル制御ライン２８４をワードライン２８２に接続する複数のユニフローデバイス２９４に結合され得る。
図１１は、本発明のさまざまな実施形態に従って実行される、データ読出ルーチン３００のフローチャートを提供する。データ読出ルーチン３００は、まず、ステップ３０２にて、列および行に配列されたメモリセルのクロスポイントアレイを与える。引き続いてステップ３０４にて、予め定められたメモリセルに対応する選択されたブロック選択素子が、グローバル制御ラインおよびグローバル選択制御ラインを用いて、第１の抵抗状態にプログラムされる。非選択メモリセルに対応する残余の非選択ブロック選択素子は、ステップ３０６にて、グローバル制御ラインおよびグローバル選択制御ラインを用いて、第２の抵抗状態にプログラムされる。ステップ３０４および３０６のタイミングは限定されず、ステップは同時にまたは連続的に任意の順序で実行し得ることに注意すべきである。
さらに、ステップ３０８にて、選択されたワードラインに沿った非選択メモリセルによって生成される漏れ電流量を含み得る読出電流で、予め定められたメモリセルから電圧が測定される。測定された電圧は、ステップ３１０にて引き続き評価されて、予め定められたメモリセルの論理状態が決定される。最後に、ステップ３１２にて、選択されたブロック選択素子が第２の抵抗状態に再プログラムされて、任意のメモリセルに電流が流れるのを制限する。
当業者には理解されるように、本明細書に示されたさまざまな実施形態は、効率的な手法でメモリセルからの有利なデータ読出しを提供する。列に沿った予め定められた多くのメモリセルのみに電流を流すことを可能とするブロック選択素子の使用は、メモリセル動作の増加された信頼性をもたらす、望ましくない漏れ電流の低減を可能とする。多くのグローバル制御ラインを用いて、メモリセルの特定の行、列、およびブロックへのアクセスが効率的に操作され、機能的な帯域幅およびデータスループットを提供することができる。しかしながら、本明細書で議論されたさまざまな実施形態は、多くの潜在的な用途を有しており、電子媒体またはデータ記憶装置の特定の分野に限定されない。
本発明のさまざまな実施形態の多くの特性および利点が、本発明の詳細な構成および機能とともに上記の説明に記載されたが、この詳細な説明は例示に過ぎず、詳細において、特に、添付の特許請求の範囲が表現される語句の広範な一般的な意味によって示される最大限の本発明の原理の範囲内における部品の構成および配列の点で変更がなされてもよいことが理解されるべきである。

Claims (20)

  1. 装置であって、
    行および列に配列された不揮発性メモリセルのクロスポイントアレイと、
    第２のメモリセルブロックを非活性化しながら、第１のメモリセルブロックを活性化することができる選択回路と、
    少なくとも１つの第２のブロック選択素子に第２の抵抗状態をプログラミングしながら、少なくとも１つの第１のブロック選択素子に第１の抵抗状態をプログラミングすることによって、低減された漏れ電流で、前記第１のメモリセルブロックにおける予め定められたメモリセルの論理状態を読出すことができる読出回路とを備える、装置。
  2. 複数の行は、前記第１のメモリセルブロックおよび前記第２のメモリセルブロックを規定する、請求項１に記載の装置。
  3. 前記第１および第２のメモリセルブロックは、各列に沿って直列に接続される、請求項１に記載の装置。
  4. 前記選択回路は、各ブロックおよび列について、グローバル制御ラインとグローバル選択制御ラインとの間に接続されるブロック選択素子を含む、請求項１に記載の装置。
  5. 各グローバル制御ラインは、メモリセルブロックの数に等しい数のブロック選択素子だけに接続される、請求項４に記載の装置。
  6. 単一のグローバル選択制御ラインが、選択されたメモリセルブロックの全ての前記ブロック選択素子の抵抗状態をプログラムする、請求項４に記載の装置。
  7. 前記ブロック選択素子は、プログラマブルメタライゼーションセル（ＰＭＣ）として特徴付けられる、請求項４に記載の装置。
  8. 前記ブロック選択素子は、ダイオードに直列に接続される、請求項４に記載の装置。
  9. 前記不揮発性メモリセルは、抵抗検知素子（ＲＳＥ）を含む、請求項１に記載の装置。
  10. 前記ＲＳＥは、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルとして特徴付けられる、請求項７に記載の装置。
  11. 予め定められたしきい値を下回る電流が前記ブロック選択素子に流れるのを防止するユニフローデバイス（uni-flow device）をさらに備える、請求項１に記載の装置。
  12. 方法であって、
    行および列に配列された不揮発性メモリセルのクロスポイントアレイ、第２のメモリセルブロックを非活性化しながら第１のメモリセルブロックを活性化することができる選択回路、および読出回路を提供するステップと、
    少なくとも１つの第２のブロック選択素子に第２の抵抗状態をプログラミングしながら、少なくとも１つの第１のブロック選択素子に第１の抵抗状態をプログラミングすることによって、低減された漏れ電流で、前記第１のメモリセルブロックにおける予め定められたメモリセルの論理状態を読出すステップとを備える、方法。
  13. 前記選択回路は、各ブロックおよび列について、グローバル制御ラインとグローバル選択制御ラインとの間に接続されるブロック選択素子を含む、請求項１２に記載の方法。
  14. 各グローバル制御ラインは、メモリセルブロックの数に等しい数のブロック選択素子だけに接続される、請求項１３に記載の方法。
  15. 単一のグローバル選択制御ラインが、選択されたメモリセルブロックの全ての前記ブロック選択素子の抵抗状態をプログラムする、請求項１３に記載の方法。
  16. 前記ブロック選択素子は、プログラマブルメタライゼーションセル（ＰＭＣ）として特徴付けられる、請求項１３に記載の方法。
  17. 前記ブロック選択素子は、前記グローバル制御ラインおよび前記グローバル選択制御ラインに電流を流すことによってプログラムされる、請求項１３に記載の方法。
  18. 抵抗検知素子（ＲＳＥ）が、行と列との間に接続される、請求項１２に記載の方法。
  19. 漏れ電流量は、前記予め定められたメモリセルを読出している間に測定される、請求項１２に記載の方法。
  20. 装置であって、
    行および列に配列された不揮発性メモリセルのクロスポイントアレイと、
    第２のメモリセルブロックを非活性化しながら、第１のメモリセルブロックを活性化することができる選択回路とを備え、
    多くの選択ラインは、前記第１および第２のメモリセルブロックに結合され、
    前記装置は、
    少なくとも１つの第２のブロック選択素子に第２の抵抗状態をプログラミングしながら、少なくとも１つの第１のブロック選択素子に第１の抵抗状態をプログラミングすることによって、低減された漏れ電流で、前記第１のメモリセルブロックにおける予め定められたメモリセルの論理状態を読出すことができる読出回路をさらに備え、
    第１のグローバル制御ラインは、前記第１のブロック選択素子の各々を管理し、第２のグローバル制御ラインは前記第２のブロック選択素子の各々を管理し、
    各第１および第２の選択素子は、前記不揮発性メモリセルと前記グローバル制御ラインとの間の共通の水平面に存在する、装置。
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