KR20240073152A - 교차점 어레이 리프레시 방식 - Google Patents
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Abstract
교차점 메모리 어레이의 프로그래밍 가능 저항 메모리 셀에서 임계치 스위칭 선택기를 리프레시하는 기술이 본원에 개시된다. 임계치 스위칭 선택기의 Vt는 시간이 지남에 따라 드리프트될 수 있다. 메모리 시스템은 선택기 리프레시 동작으로 임계치 스위칭 선택기들의 Vt를 재설정하고 별도의 데이터 리프레시 동작을 사용하여 프로그래밍 가능 저항 메모리 요소의 데이터를 리프레시한다. 데이터 리프레시 동작 자체가 선택기를 리프레시할 수도 있다. 그러나, 임계치 스위칭 선택기 리프레시 동작은 데이터 리프레시 동작보다 빠르다. 더욱이, 임계치 스위칭 선택기 리프레시 동작은 데이터 리프레시 동작만큼 전력 및/또는 전류를 거의 소비하지 않는다. 따라서 선택기 리프레시 동작은 데이터 리프레시 동작보다 더 빠른 속도로 수행될 수 있다.
Description
관련 출원의 교차 참조
본 출원은 2022년 5월 25일자로 출원된 발명의 명칭이 "CROSS-POINT ARRAY REFRESH SCHEME"인 미국 정규 출원 제17/824,806호의 이익을 주장하며, 이는 그 전체 내용이 모든 목적을 위해 본원에 원용되어 포함된다.
메모리는 셀룰러 전화기, 디지털 카메라, 개인용 정보 단말기, 의료용 전자기기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스, 및 데이터 서버와 같은 다양한 전자 디바이스에서 널리 사용된다. 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 비휘발성 메모리가 전원(예를 들어, 배터리)에 접속되어 있지 않을 때에도 정보가 저장 및 보유될 수 있게 한다.
메모리 셀들은 교차점 메모리 어레이로 존재할 수 있다. 교차점 유형 아키텍처를 갖는 메모리 어레이에서, 전도성 라인들의 하나의 세트는 기판의 표면을 가로질러 이어지고, 전도성 라인들의 또 하나의 세트는 전도성 라인들의 다른 세트에 수직인 방향으로 기판을 가로질러 이어지면서, 전도성 라인들의 다른 세트 위에 형성된다. 메모리 셀들은 전도성 라인들의 2개의 세트의 교차점 접합부들에 위치된다.
프로그래밍 가능 저항 메모리 셀은 프로그래밍 가능 저항을 갖는 재료("메모리 요소")로부터 형성된다. 이진 접근법에서, 각각의 교차점에서의 프로그래밍 가능 저항 메모리 셀은 2개의 저항 상태들, 즉 하이(high) 및 로우(low) 중 하나로 프로그래밍될 수 있다. 일부 접근법에서, 2개 초과의 저항 상태들이 사용될 수 있다. 하나의 유형의 프로그래밍 가능 저항 메모리 셀은 자기 저항 메모리(MRAM: magnetoresistive random access memory) 셀이다. MRAM 셀은, 전자 전하들을 사용하여 데이터를 저장하는 몇몇 다른 메모리 기술들과는 대조적으로, 자화를 사용하여 저장된 데이터를 나타낸다. MRAM 셀 내의 자기 요소("자유 층")의 자화 방향을 변경함으로써 데이터 비트가 MRAM 셀에 기록되고, MRAM 셀의 저항을 측정함으로써 비트가 판독된다(낮은 저항은 전형적으로 "0" 비트를 나타내고, 높은 저항은 전형적으로 "1" 비트를 나타냄).
교차점 메모리 어레이에서, 각각의 메모리 셀은 메모리 요소와 직렬로 2 단자 임계치 스위칭 선택기를 포함할 수 있다. 임계치 스위칭 선택기는, 그것이 그의 임계 전압(Vt)보다 더 높은 전압 또는 그 임계 전류 초과의 전류로 바이어싱될 때까지, 그리고 자신의 전압 바이어스가 Vhold("Voffset") 미만으로 떨어지거나 또는 전류가 유지 전류(Ihold) 미만으로 떨어질 때까지 (오프(off) 또는 비전도성 상태에서) 높은 저항을 갖는다. Vt가 초과된 후 그리고 Vhold가 임계치 스위칭 선택기에 걸쳐 초과되는 동안, 임계치 스위칭 선택기는 (온(on) 또는 전도성 상태에서) 낮은 저항을 갖는다. 임계치 스위칭 선택기는, 그의 전류가 유지 전류(Ihold) 아래로 내려가거나, 또는 전압이 유지 전압(Vhold) 아래로 내려갈 때까지 온 상태로 유지된다. 이것이 발생할 때, 임계치 스위칭 선택기는 오프(더 높은) 저항 상태로 복귀한다. 따라서, 교차점에서 메모리 셀을 프로그래밍하기 위해, 연관된 임계치 스위칭 선택기를 턴온(turn on)시키기에 그리고 메모리 셀을 설정하거나 재설정하기에 충분한 전압이 인가된다. 메모리 셀을 판독하기 위해, 메모리 셀의 저항 상태가 결정될 수 있기 전에 임계치 스위칭 선택기가 턴온됨으로써 유사하게 활성화된다. 임계치 스위칭 선택기의 일 실시예는 오보닉 임계치 스위치(OTS: Ovonic Threshold Switch)이다.
데이터는 프로그래밍 가능 저항 메모리 셀 그룹에 오류 정정 코드(ECC: Error Correction Code) 코드워드로 저장된다. ECC 코드워드는 데이터 비트와 패리티 비트를 포함한다. ECC 코드워드를 판독한 후, ECC 디코더에 의해 해당 코드워드가 처리되어 ECC 코드워드의 오류를 검출하고 정정한다. 그러나, 정정할 수 있는 오류 개수에는 제한이 있다.
시간이 지남에 따라, 프로그래밍 가능 저항 메모리 요소의 물리적 조건은 데이터를 보유하는 능력("데이터 보유")과 관련하여 천천히 변할 수 있다. 예를 들어, MRAM 셀의 자유 층 자화는 천천히 변할 수 있으며 이로 인해 데이터 오류가 발생할 수 있다. 데이터 보존을 돕기 위해 데이터 리프레시 동작이 수행될 수 있다. 데이터 리프레시 동작의 한 유형은 메모리 셀로부터 ECC 코드워드를 판독하고 ECC 코드워드를 디코딩하여 오류를 정정할 수 있다. 그 다음, 정정된 ECC 코드워드는 동일한 메모리 셀 그룹에 다시 기록되거나 선택적으로 다른 메모리 셀 그룹에 기록된다. 그러한 데이터 리프레시 동작은 상당한 시간이 소요될 수 있으며 이로 인해 일반 사용자가 메모리 어레이에 액세스할 수 없다. 또한 데이터 리프레시 동작은 상당한 전력 및/또는 전류를 소비할 수 있다. 나아가, 데이터 리프레시는 메모리 셀의 마모의 한 원인이 되어 내구성에 영향을 미친다.
유사한 도면 부호의 요소들은 상이한 도면들에서 공통 컴포넌트들을 지칭한다.
도 1은 임계치 스위칭 선택기 Vt 대 시간의 그래프이다.
도 2a는 메모리 다이의 일 실시형태의 블록선도이다.
도 2b는 제어 다이 및 메모리 구조체 다이를 포함하는 집적 메모리 조립체의 일 실시형태의 블록선도이다.
도 3은 호스트에 접속된 비휘발성 메모리 시스템의 일 실시형태의 블록선도이다.
도 4a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다.
도 4b 및 도 4c는 도 4a에서의 교차점 구조의 측면도 및 평면도를 각각 나타낸다.
도 4d는 교차점 아키텍처를 형성하는 2 레벨 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다.
도 5a는 MRAM 메모리 셀의 구조에 대한 일 실시형태를 예시하며, 여기서 예를 들어 선택된 셀은 판독 또는 기록 또는 리프레시하기 위해 전류 소스에 의해 구동된다.
도 5b는 MRAM 메모리 셀의 구조에 대한 일 실시형태를 예시하며, 여기서 예를 들어 선택된 셀은 판독 또는 기록 또는 리프레시하기 위해 전류 소스에 의해 구동된다.
도 6은 교차점 어레이에서 더 상세히 구현될 때의 MRAM 메모리 셀 설계에 대한 일 실시형태를 예시한다.
도 7a 및 도 7b는 스핀 토크 전달(STT: spin torque transfer)을 생성하는 전류를 흐르게 하는 것에 MRAM 메모리 셀의 기록을 예시한다.
도 8a 및 도 8b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이 내로의 임계치 스위칭 선택기들의 통합을 위한 실시형태들을 예시한다.
도 9a는 전류 강제 접근법이 사용되는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시형태를 도시한다.
도 9b는 전압 강제 접근법이 사용되는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시형태를 도시한다.
도 10은 교차점 메모리 어레이의 MRAM 셀의 임계치 스위칭 선택기를 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 11은 프로그래밍 가능 저항 메모리 셀을 판독하고 프로그래밍 가능 저항 메모리 셀의 선택기를 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 12는 교차점 메모리 어레이의 리프레시 프로세스의 일 실시형태의 흐름도이다.
도 13a는 리프레시 속도의 일 실시형태를 예시하는 표를 도시한다.
도 13b는 프로그래밍 가능 저항 요소 리프레시보다 더 높은 속도로 임계치 스위칭 선택기 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 14a는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 14b는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 15a는 전류 강제 선택기 리프레시의 일 실시형태에서 선택된 WL로 구동되는 전류를 도시한다.
도 15b는 전류 강제 선택기 리프레시의 일 실시형태에서 선택된 WL의 전압을 도시한다.
도 16a는 전류 강제 접근법을 사용하여 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 16b는 전압 강제 접근법을 사용하여 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 17a는 메모리 셀의 자기 터널 접합 요소의 리프레시 프로세스의 일 실시형태의 흐름도이다.
도 17b는 도 17a의 프로세스의 일 실시형태에서 판독 프로세스 동안 선택된 WL로 구동되는 전류(Iread)를 도시한다.
도 17c는 도 17a의 프로세스의 일 실시형태에서 판독 프로세스 동안 선택된 WL의 전압을 도시한다.
도 18은 전류 강제 SRR 프로세스의 일 실시형태를 도시하는 흐름도이다.
도 19a는 전류 강제 SRR의 일 실시형태 동안 선택된 워드 라인을 통해 구동되는 액세스된 비트 전류에 대한 전류 대 시간을 도시한다.
도 19b는 전류 강제 SRR의 일 실시형태 동안 선택된 MRAM 셀에 걸리는 전압에 대한 전압 대 시간을 도시한다.
도 20은 선택기 리프레시의 일 실시형태가 병렬로 수행되는 프로그래밍 가능 저항 메모리 셀의 뱅크를 도시한다.
도 21은 선택기 리프레시의 일 실시형태가 병렬로 수행되는 선택기 리프레시 그룹을 도시한다.
도 22는 선택기 리프레시 그룹이 본원에서 ECC 크로스워드로 지칭되는 일 실시형태를 도시한다.
도 23은 선택기 리프레시 그룹이 본원에서 ECC 크로스워드로 지칭되는 다른 실시형태를 도시한다.
도 24는 적어도 하나의 교차점 어레이를 갖는 메모리 구조체의 모든 메모리 셀의 임계치 스위칭 선택기를 주기적으로 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 25는 다른 메모리 셀의 판독 동작과 함께 하나의 메모리 셀의 임계치 스위칭 선택기 리프레시를 수행하는 프로세스의 일 실시형태를 나타내는 흐름도이다.
도 1은 임계치 스위칭 선택기 Vt 대 시간의 그래프이다.
도 2a는 메모리 다이의 일 실시형태의 블록선도이다.
도 2b는 제어 다이 및 메모리 구조체 다이를 포함하는 집적 메모리 조립체의 일 실시형태의 블록선도이다.
도 3은 호스트에 접속된 비휘발성 메모리 시스템의 일 실시형태의 블록선도이다.
도 4a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다.
도 4b 및 도 4c는 도 4a에서의 교차점 구조의 측면도 및 평면도를 각각 나타낸다.
도 4d는 교차점 아키텍처를 형성하는 2 레벨 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다.
도 5a는 MRAM 메모리 셀의 구조에 대한 일 실시형태를 예시하며, 여기서 예를 들어 선택된 셀은 판독 또는 기록 또는 리프레시하기 위해 전류 소스에 의해 구동된다.
도 5b는 MRAM 메모리 셀의 구조에 대한 일 실시형태를 예시하며, 여기서 예를 들어 선택된 셀은 판독 또는 기록 또는 리프레시하기 위해 전류 소스에 의해 구동된다.
도 6은 교차점 어레이에서 더 상세히 구현될 때의 MRAM 메모리 셀 설계에 대한 일 실시형태를 예시한다.
도 7a 및 도 7b는 스핀 토크 전달(STT: spin torque transfer)을 생성하는 전류를 흐르게 하는 것에 MRAM 메모리 셀의 기록을 예시한다.
도 8a 및 도 8b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이 내로의 임계치 스위칭 선택기들의 통합을 위한 실시형태들을 예시한다.
도 9a는 전류 강제 접근법이 사용되는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시형태를 도시한다.
도 9b는 전압 강제 접근법이 사용되는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시형태를 도시한다.
도 10은 교차점 메모리 어레이의 MRAM 셀의 임계치 스위칭 선택기를 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 11은 프로그래밍 가능 저항 메모리 셀을 판독하고 프로그래밍 가능 저항 메모리 셀의 선택기를 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 12는 교차점 메모리 어레이의 리프레시 프로세스의 일 실시형태의 흐름도이다.
도 13a는 리프레시 속도의 일 실시형태를 예시하는 표를 도시한다.
도 13b는 프로그래밍 가능 저항 요소 리프레시보다 더 높은 속도로 임계치 스위칭 선택기 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 14a는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 14b는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 15a는 전류 강제 선택기 리프레시의 일 실시형태에서 선택된 WL로 구동되는 전류를 도시한다.
도 15b는 전류 강제 선택기 리프레시의 일 실시형태에서 선택된 WL의 전압을 도시한다.
도 16a는 전류 강제 접근법을 사용하여 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 16b는 전압 강제 접근법을 사용하여 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스의 일 실시형태의 흐름도이다.
도 17a는 메모리 셀의 자기 터널 접합 요소의 리프레시 프로세스의 일 실시형태의 흐름도이다.
도 17b는 도 17a의 프로세스의 일 실시형태에서 판독 프로세스 동안 선택된 WL로 구동되는 전류(Iread)를 도시한다.
도 17c는 도 17a의 프로세스의 일 실시형태에서 판독 프로세스 동안 선택된 WL의 전압을 도시한다.
도 18은 전류 강제 SRR 프로세스의 일 실시형태를 도시하는 흐름도이다.
도 19a는 전류 강제 SRR의 일 실시형태 동안 선택된 워드 라인을 통해 구동되는 액세스된 비트 전류에 대한 전류 대 시간을 도시한다.
도 19b는 전류 강제 SRR의 일 실시형태 동안 선택된 MRAM 셀에 걸리는 전압에 대한 전압 대 시간을 도시한다.
도 20은 선택기 리프레시의 일 실시형태가 병렬로 수행되는 프로그래밍 가능 저항 메모리 셀의 뱅크를 도시한다.
도 21은 선택기 리프레시의 일 실시형태가 병렬로 수행되는 선택기 리프레시 그룹을 도시한다.
도 22는 선택기 리프레시 그룹이 본원에서 ECC 크로스워드로 지칭되는 일 실시형태를 도시한다.
도 23은 선택기 리프레시 그룹이 본원에서 ECC 크로스워드로 지칭되는 다른 실시형태를 도시한다.
도 24는 적어도 하나의 교차점 어레이를 갖는 메모리 구조체의 모든 메모리 셀의 임계치 스위칭 선택기를 주기적으로 리프레시하는 프로세스의 일 실시형태의 흐름도이다.
도 25는 다른 메모리 셀의 판독 동작과 함께 하나의 메모리 셀의 임계치 스위칭 선택기 리프레시를 수행하는 프로세스의 일 실시형태를 나타내는 흐름도이다.
교차점 메모리 어레이의 프로그래밍 가능 저항 메모리 셀에서 임계치 스위칭 선택기를 리프레시하는 기술이 본원에 개시된다. 각각의 프로그래밍 가능 저항 메모리 셀은 임계치 스위칭 선택기와 직렬인 프로그래밍 가능 저항 메모리 요소를 갖는다. 임계치 스위칭 선택기는 오보닉 임계치 스위치(OTS)일 수 있지만, 이에 제한되지는 않는다. 일 실시형태에서, 프로그래밍 가능 저항 메모리 요소는 자기 터널 접합부(MTJ: Magnetic Tunnel Junction)를 포함한다.
임계치 스위칭 선택기의 Vt는 시간이 지남에 따라 준단조적으로 변할 수 있으며, 이 프로세스는 일반적으로 드리프트라고 한다. 예를 들어, Vt는 시간이 지남에 따라 증가할 수 있다. 임계치 스위칭 선택기를 턴온하면 Vt가 원래 값으로 재설정될 수 있다. 임계치 스위칭 선택기는 정상 판독 또는 기록 동작의 일부로서 켜질 수 있다. 그러나 최종 판독 또는 기록 동작 이후 Vt가 크게 드리프트할 수 있다. Vt가 너무 많이 드리프트하면 임계치 스위칭 선택기를 켜는 것이 불가능할 수 있다. Vt를 재설정하는 임계치 스위칭 선택기를 리프레시하는 기술이 본원에 개시된다. 임계치 스위칭 선택기 리프레시는 메모리 셀을 판독하거나 기록하지 않으므로 빠르고 전력/전류 효율적이다. 또한 선택기 리프레시는 데이터 리프레시보다 메모리 셀에 스트레스를 덜 준다.
도 1은 임계치 스위칭 선택기 Vt 대 시간의 그래프이다. 구체적으로, 도 1의 플롯 50은 임계치 스위칭 선택기 Vt 대 시간을 나타낸다. 가로축은 임계치 스위칭 선택기의 Vt가 재설정된 최종 시간 이후의 초 단위 시간이다. 시간 축은 log10 스케일이다. 세로축은 임계치 스위칭 선택기의 Vt에 해당하며 선형 스케일이다. 도 1은 임계치 스위칭 선택기 Vt의 Vt가 시간에 따라 어떻게 드리프트하는지를 나타낸다. 도 1은 Vt가 일정 기간 동안 비교적 안정적이었다가 이후 상향 드리프트하기 시작할 수 있음을 예시한다. Vt는 시간에 대해 대수적으로 상향 드리프트할 수 있다. 일 실시형태에서 임계치 스위칭 선택기를 리프레시하는 것은 Vt를 다시 최저 값으로 재설정할 것이다.
전압 Vmax는 메모리 시스템의 아키텍처를 고려하여 임계치 스위칭 선택기에 인가될 수 있는 최대 전압을 나타낸다. 전압 Vmax는 일반적으로 메모리 어레이를 포함하는 메모리 다이(또는 "칩")에 대한 공급 전압에 의해 제한된다. 공급 전압은 일반적으로 메모리 다이에 사용되는 액세스 트랜지스터의 유형에 의해 제한된다. 일반적으로 게이트 트랜지스터가 길고 게이트 유전체가 두꺼울수록 더 큰 전압을 인가할 수 있다. 그러나 더 짧은 게이트 트랜지스터 및/또는 더 얇은 게이트 유전체를 사용하는 것이 바람직하다.
임계치 스위칭 선택기의 Vt가 Vmax보다 큰 값까지 드리프트하는 경우 임계치 스위칭 선택기에 Vmax를 적용하면 켜지지 않을 수 있다. 도 1의 플롯 50의 형태는 임계치 스위칭 선택기의 물리적 특성에 따라 달라진다. 초기 Vt 및 Vt 드리프트는 임계치 스위칭 선택기의 재질과 같은 설계 선택을 통해 어느 정도 관리할 수 있다. 따라서 임계치 스위칭 선택기의 초기 Vt는 설계 선택에 따라 감소될 수 있다. 그러나 지구력, Vt와 Ihold 사이에는 트레이드오프 관계가 있다. 따라서 초기 Vt를 낮추도록 임계치 스위칭 선택기를 설계하면 다른 주요 매개변수에 부정적인 영향을 미칠 수 있다.
임계치 스위칭 선택기 리프레시 동작의 일 실시형태는 프로그래밍 가능 저항 메모리 셀의 내구성을 향상시킬 수 있다. MRAM 셀과 같은 일부 프로그래밍 가능 저항 메모리 셀의 마모율은 임계치 스위칭 선택기가 온 상태인 시간, 즉 전류가 프로그래밍 가능 저항 메모리 요소(예를 들어, MTJ)를 통과하는 시간에 따라 달라진다. 선택기 리프레시 동작의 일 실시형태는 더 긴 시간 기간 동안 임계치 스위칭 선택기를 온 상태로 하는 판독 동작보다 메모리 셀에 대한 마모를 덜 일으킬 것이다.
일 실시형태에서, 메모리 시스템은 선택기 리프레시 동작으로 임계치 스위칭 선택기를 리프레시하고 별도의 데이터 리프레시 동작을 사용하여 프로그래밍 가능 저항 메모리 요소의 데이터를 리프레시한다. 데이터 리프레시 동작 자체가 선택기를 리프레시할 수도 있다. 그러나, 임계치 스위칭 선택기 리프레시 동작은 데이터 리프레시 동작보다 빠르다. 따라서, 임계치 스위칭 선택기 리프레시 동작은 데이터 리프레시 동작만큼 사용자 액세스를 방해하지 않는다. 더욱이, 임계치 스위칭 선택기 리프레시 동작은 거의 데이터 리프레시 동작만큼 많은 전력 및/또는 전류를 소비하지 않는다. 따라서 선택기 리프레시 동작은 데이터 리프레시 동작보다 더 빠른 속도로 수행될 수 있다. 이를 통해 임계치 스위칭 선택기를 턴온할 수 있을 만큼 Vt가 너무 높게 드리프트되는 것을 방지할 만큼 충분히 자주 임계치 스위칭 선택기를 리프레시할 수 있다.
본원에서 사용된 바와 같이, 자화 방향은 MTJ의 다른 요소("기준 층")에 의해 설정된 기준 방향에 대하여 자기 모멘트가 배향되는 방향이다. 일부 실시형태에서, 낮은 저항은 평행(parallel) 또는 P 상태로 지칭되고, 높은 저항은 반평행(anti-parallel) 또는 AP 상태로 지칭된다. MRAM은 자화의 방향을 P 상태로부터 AP 상태로 변경하기 위해 스핀 전달 토크(spin transfer torque) 효과를 사용할 수 있고, 그 반대도 마찬가지이며, 이는 전형적으로 기록에 대한 양극성(양방향 기록) 동작을 요구한다. MRAM 스위칭 메커니즘은 자기 이방성 스위칭 또는 스핀 궤도 토크 스위칭의 전압 제어를 포함할 수도 있다.
본원에서 사용될 수 있는 바와 같은, 용어들 "상단부" 및 "하단부", "상부" 및 "하부", 및 "수직" 및 "수평", 및 그의 어형들은 단지 실시예로서 그리고 예시 목적으로 사용되며, 참조된 아이템이 위치 및 배향에 있어서 교환될 수 있다는 점을 고려하면 본 기술의 설명을 제한하도록 의도되지 않는다. 또한, 본원에서 사용된 바와 같이, 용어들 "실질적으로" 및/또는 "약"은 지정된 치수 또는 매개변수가 소정의 응용에 대한 허용 가능한 공차 내에서 달라질 수 있음을 의미한다.
도 2a는 본원에 설명된 기술을 구현할 수 있는 메모리 시스템(100)의 일 실시형태를 나타내는 블록선도이다. 메모리 시스템(100)은 메모리 제어기(102) 및 메모리 다이(292)를 포함한다. 단 하나의 메모리 다이(292)가 도 2a에 도시되어 있지만, 메모리 제어기(102)는 메모리 다이(292)의 개수를 제어할 수 있다. 메모리 다이(292)는 이하에 기술된 메모리 셀들 중 임의의 것을 포함할 수 있는 메모리 구조체(202)를 포함한다. 메모리 구조체(202)의 어레이 단자 라인들은 로우(row)들로 조직된 워드 라인들의 다양한 층(들), 및 컬럼(column)들로 조직된 비트 라인들의 다양한 층(들)을 포함한다. 그러나, 다른 배향들도 구현될 수 있다. 메모리 다이(292)는 그의 출력들(208)이 메모리 구조체(202)의 각자의 워드 라인들에 접속되는 로우 제어 회로부(220)를 포함한다. 로우 제어 회로부(220)는 시스템 제어 로직 회로(260)로부터 M개의 로우 어드레스 신호들 및 하나 이상의 다양한 제어 신호들의 그룹을 수신하며, 전형적으로 판독 동작 및 기록 동작 둘 모두를 위해 로우 디코더(222), 로우 드라이버(224), 및 블록 선택 회로부(226)와 같은 회로들을 포함할 수 있다. 로우 제어 회로부(220)는 또한 판독/기록 회로부를 포함할 수 있다. 일 실시형태에서, 로우 디코딩 및 제어 회로부(220)는 감지 증폭기들(228)을 갖고, 이들은 각각 메모리 구조체(202)의 워드 라인의 조건(예컨대, 전압)을 감지하기 위한 회로부를 포함한다. 일 실시형태에서, 워드 라인 전압을 감지함으로써, 교차점 어레이 내의 메모리 셀의 조건이 결정된다. 메모리 다이(292)는 그의 입력/출력들(206)이 메모리 구조체(202)의 각자의 비트 라인들에 접속되는 컬럼 디코딩 및 제어 회로부(210)를 또한 포함한다. 구조체(202)에 대해 단일 블록만이 도시되어 있지만, 메모리 다이는 개별적으로 액세스될 수 있는 다수의 어레이들 또는 "타일들"을 포함할 수 있다. 컬럼 제어 회로부(210)는 시스템 제어 로직(260)으로부터 N개의 컬럼 어드레스 신호들 및 하나 이상의 다양한 제어 신호들의 그룹을 수신하며, 전형적으로 컬럼 디코더(212), 컬럼 디코더 및 드라이버(214), 블록 선택 회로부(216)뿐만 아니라 판독/기록 회로부, 및 I/O 멀티플렉서들과 같은 회로들을 포함할 수 있다.
시스템 제어 로직(260)은 메모리 제어기(102)로부터 데이터 및 커맨드들을 수신하고 메모리 제어기(102)에 출력 데이터 및 상태를 제공한다. 메모리 제어기(102)는 DDR, DIMM, CXL, PCIe 및 다른 것들과 같은 인터페이스를 구현한다. 메모리 제어기(102)는 호스트 시스템과 인터페이싱할 수 있거나, 호스트 시스템에 임베딩될 수 있다. 일 실시형태에서, 메모리 제어기(102)는 메모리 다이(292) 상에 임베딩된다. 이러한 경우, 데이터 및 커맨드는 메모리 다이(292)와 호스트 시스템 사이에서 직접 송신 및 수신될 수 있다. 일부 실시형태에서, 시스템 제어 로직(260)은 메모리 동작들의 다이 레벨 제어를 제공하는 상태 기계(262)를 포함할 수 있다. 일 실시형태에서, 상태 기계(262)는 소프트웨어에 의해 프로그래밍 가능하다. 다른 실시형태들에서, 상태 기계(262)는 소프트웨어를 사용하지 않으며, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 다른 실시형태에서, 상태 기계(262)는 마이크로제어기 또는 마이크로프로세서에 의해 대체된다. 시스템 제어 로직(260)은 메모리 동작들 동안 메모리(202)의 로우들 및 컬럼들에 공급되는 전력, 전류 소스 전류들, 및 전압들을 제어하는 전력 제어 모듈(264)을 또한 포함할 수 있고, 조절 전압들을 생성하기 위한 전하 펌프들 및 조절기 회로, 및 메모리 셀들의 워드 라인 비트 라인 선택을 위한 각각의 온/오프 제어를 포함할 수 있다. 시스템 제어 로직(260)은 메모리 구조체(202)를 동작시키기 위한 매개변수들을 저장하는 데 사용될 수 있는 저장소(266)를 포함한다.
시스템 제어 로직(260)은 또한 리프레시 로직(272) 및 마모 레벨링 로직(274)을 포함한다. 일 실시형태에서, 리프레시 로직(272)은 메모리 구조체(202)의 임계치 스위칭 선택기들을 리프레시한다. 임계치 스위칭 선택기를 리프레시하면 임계치 스위칭 선택기의 Vt가 재설정될 것이다. 일 실시형태에서, 리프레시 로직(272)은 메모리 어레이의 프로그래밍 가능 저항 메모리 요소를 리프레시하며, 이는 데이터 리프레시로도 지칭될 수 있다. 일 실시형태에서, 리프레시 로직(272)은 메모리 어레이의 자기 저항 메모리 요소들을 리프레시한다. 일 실시형태에서, 임계치 스위칭 선택기의 리프레시율은 자기 저항 메모리 요소의 리프레시율보다 훨씬 더 높다. 선택적으로 리프레시 로직(272)의 전부 또는 일부는 메모리 제어기(102)에 상주할 수 있다.
이러한 시스템 제어 로직은 메모리 제어기(102)(또는 호스트)에 의해 로직(272)을 리프레시하도록 커맨드될 수 있으며, 이는 리프레시 후에 증가할 수 있는 온칩으로 저장된 로우 및 컬럼 어드레스(포인터)를 로딩할 수 있다. 그러한 어드레스 비트(들)만이 (OTS를 리프레시하기 위해) 선택될 수 있다. 또는, 그러한 어드레스는 판독되고, ECC 엔진(269)을 통한 스티어링에 의해 정정되고, 이어서 "스페어" 위치에 저장될 수 있는데, 이는 또한, 칩에 걸친 각각의 비트의 사용이 더 균일하도록 사실상 마모 레벨로 증분되고 있다(따라서 모든 코드워드들은 마모 레벨링 로직(274)의 제어 하에 전체 칩에서 주기적으로 판독되고, 정정되고, 재배치됨). 이러한 동작은 외부 제어기의 호스트, 예를 들어, 메모리 칩과는 별도로 또는 메모리 다이 상에 위치된 PCIe 또는 CXL 제어기에 의해 더 직접적으로 제어될 수 있다.
커맨드들 및 데이터는 메모리 제어기 인터페이스(268)(또한 "통신 인터페이스"로 지칭됨)를 통해 메모리 제어기(102)와 메모리 다이(292) 사이에서 전송된다. 이러한 인터페이스는 예를 들어 PCIe, CXL, DDRn일 수 있다. 메모리 제어기 인터페이스(268)는 메모리 제어기(102)와 통신하기 위한 전기 인터페이스이다. 일 실시형태에서, 메모리 제어기 인터페이스(268)는 제어기(102)에 접속하는 입력 및/또는 출력(I/O) 핀들의 세트를 포함한다. 다른 실시형태들에서, 인터페이스(268)는 DDR5 또는 LPDDR5와 같은 JEDEC 표준 DDRn 또는 LPDDRn이거나, 더 작은 페이지 및/또는 완화된 타이밍을 갖는 그것의 서브세트이다. 다른 I/O 인터페이스들이 사용될 수도 있다. 예를 들어, 메모리 제어기 인터페이스(268)는 토글 모드 인터페이스를 구현할 수 있다.
메모리 다이 상의 시스템 제어 로직(260)은 오류 정정 코드(ECC: Error Correction Code) 엔진(269)을 포함할 수 있다. ECC 엔진(269)은 메모리 셀들과 동일한 반도체 다이 상에 있기 때문에, 온다이 ECC 엔진으로 지칭될 수 있다. 즉, 온다이 ECC 엔진(269)은 메모리 구조체(202)에 저장될 데이터를 인코딩하고, 디코딩된 데이터를 디코딩하고 오류들을 정정하는 데 사용될 수 있다. 인코딩된 데이터는 본원에서 코드워드 또는 ECC 코드워드로 지칭될 수 있다. ECC 코드워드는 데이터 비트 및 패리티 비트를 포함할 수 있다. ECC 엔진(269)은 디코딩 알고리즘을 수행하고 오류 정정을 수행하는 데 사용될 수 있다. 따라서, ECC 엔진(269)은 ECC 코드워드를 디코딩할 수 있다. 일 실시형태에서, ECC 엔진(269)은 반복 없이 직접 디코딩에 의해 데이터를 더 빠르게 디코딩할 수 있다.
메모리 셀들과 동일한 다이 상에 ECC 엔진(269)을 가지면 디코딩을 더 빠르게 할 수 있다. ECC 엔진(269)은 Reed Solomon, BCH(Bose-Chaudhuri-Hocquenghem), 및 저밀도 패리티 체크(LDPC: low-density parity dheck)를 포함하지만 이에 제한되지 않는, 광범위하게 다양한 디코딩 알고리즘을 사용할 수 있다. 일 실시형태에서, ECC 엔진(269)은 코드워드를 디코딩하기 전에 코드워드 내 비트 오류들의 개수를 결정 또는 추정할 수 있다. 일 실시형태에서, ECC 엔진(269)은 코드워드에서의 비트 오류들의 개수를 추정하기 위해 코드워드의 신드롬을 계산한다. 일 실시형태에서, ECC 엔진(269)은 코드워드에 오류가 있는 비트들이 특정 개수 이하로 있는 경우 코드워드를 디코딩할 수 있다.
일부 실시형태에서, 시스템 제어 로직(260)을 포함한, 메모리 다이(292)의 모든 요소들은 단일 다이의 일부로서 형성될 수 있다. 다른 실시형태들에서, 시스템 제어 로직(260)의 일부 또는 전부가 상이한 다이 상에 형성될 수 있다. 일부 실시형태에서, ECC 엔진(269), 리프레시(272) 및/또는 마모 레벨(274)과 같은 시스템 제어 로직(260)의 요소들은 메모리 제어기(102)에 포함될 수 있다.
일 실시형태에서, 메모리 구조체(202)는 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 또는 휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조체는 규소(또는 다른 유형의) 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성된 임의의 유형의 비휘발성 또는 비휘발성 메모리를 포함할 수 있다. 다른 실시형태에서, 메모리 구조체(202)는 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다.
메모리 구조체(202)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 실시예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 기술들이 메모리 구조체(326)를 형성하는 데 사용될 수 있다. 본원에서 제안된 새로운 청구된 실시형태들의 목적들을 위해 특정 비휘발성 메모리 기술이 요구되지 않는다. 메모리 구조체(202)의 메모리 셀들에 대한 적합한 기술들의 다른 실시예들은 ReRAM 메모리들(저항성 랜덤 액세스 메모리), 자기 저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크(Spin Orbit Torque) MRAM), FeRAM, 상변화 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조체(202)의 메모리 셀 아키텍처들에 대한 적합한 기술들의 실시예들은 2차원 어레이, 3차원 어레이, 교차점 어레이, 적층형 2차원 어레이, 수직 비트 라인 어레이 등을 포함한다.
ReRAM 또는 MRAM 교차점 메모리의 일 실시예는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이들 내에 배열된 OTS 선택기와 직렬인 프로그래밍 가능 저항 메모리 요소들을 포함한다. 교차점의 다른 실시형태에서, PCM은 OTS 선택기와 직렬이다. 다른 실시형태에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍 가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로 사용될 수 있다. 일부 경우에서, 전도성 브리지 메모리 요소는, 하나는 비교적 불활성인 것(예컨대, 텅스텐)이고 다른 하나는 전기화학적으로 활성인 것(예컨대, 은 또는 구리)인 2개의 고체 금속 전극들을 포함할 수 있으며, 이때 2개의 전극들 사이에 고체 전해질의 박막이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 걸친 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기 저항 랜덤 액세스 메모리(MRAM)는 자기 저장 요소들을 사용하여 데이터를 저장한다. 자기 저장 요소들은 얇은 절연 층에 의해 분리된 2개의 강자성 층들로부터 형성되며, 이들 각각은 자화를 유지할 수 있다. 필드 제어된 MRAM의 경우, 2개의 층들 중 하나의 층은 특정 극성으로 설정된 영구 자석이고; 다른 층의 자화는 외부 필드의 그것을 저장 메모리에 매칭시키도록 변경될 수 있다. MRAM 셀들의 다른 유형이 가능하다. 메모리 디바이스가 MRAM 셀들의 그리드로부터 구축될 수 있다. 프로그래밍에 대한 일 실시형태에서, 각각의 메모리 셀은 서로에 대해 직각으로 배열되고, 셀에 평행하고, 하나는 셀 위에 그리고 하나는 셀 아래에 있는, 한 쌍의 기록 라인들 사이에 놓인다. 일부 MRAM 셀들의 경우, 전류가 그들을 통과할 때, 유도 자기장이 생성된다. MRAM 기반 메모리 실시형태들이 아래에서 더 상세히 논의될 것이다.
상변화 메모리(PCM: phase change memory)는 칼코게나이드 글라스의 고유 거동을 이용한다. 일 실시형태는 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 소스로부터의 광 펄스)로 게르마늄 원자들의 배위 상태를 간단히 변화시킴으로써 비열적 상변화들을 달성한다. 메모리 셀들은 PCM 재료의 배위를 변경하거나 그것을 비정질 상태와 결정질 상태 사이에서 스위칭할 수 있는 전류 펄스들에 의해 프로그래밍된다. 본원에서 "펄스"의 사용은 사각 펄스를 요구하는 것이 아니라 음파, 전류, 전압, 광, 또는 다른 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다. 그리고, 기록을 위해 강제된 전류는, 예를 들어 피크 값으로 신속하게 구동되고, 이어서, 예를 들어, 200 ns 에지 속도로 선형으로 하강될 수 있다. 이러한 피크 전류 강제는 워드 라인 또는 비트 라인을 따라 메모리 셀의 위치에 의해 가변하는 구역화된 전압 컴플라이언스에 의해 제한될 수 있다. 일 실시형태에서, 상변화 메모리 셀은 OTS와 같은 임계치 스위칭 선택기와 직렬인 상변화 메모리 요소를 갖는다.
당업자는, 본원에 설명된 기술이 단일의 특정 메모리 구조체, 메모리 구성, 또는 재료 조성으로 제한되는 것이 아니라, 본원에 설명된 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 그 기술의 사상 및 범위 내의 많은 관련 메모리 구조체들을 포괄한다는 것을 인식할 것이다.
도 2a의 요소들은 2개의 부분들, 즉 메모리 구조체(202) 및 다른 요소들 모두를 포함하는 주변 회로부로 그룹화될 수 있다. 메모리 회로의 중요한 특성은 그 용량인데, 이는 메모리 구조체(202)에 대해 주어지는 메모리 다이(292)의 면적을 증가시킴으로써 증가될 수 있지만; 그러나, 이것은 주변 회로부에 이용 가능한 메모리 다이의 면적을 감소시키거나 또는 칩 영역과 관련되는 비용을 증가시킨다. 이것은 이러한 주변 요소들에 매우 심각한 제약들을 부과할 수 있다. 예를 들어, 이용 가능한 면적 내에 감지 증폭기 회로들을 맞게 채워야 할 필요성은 감지 증폭기 설계 아키텍처들에 대한 상당한 제약일 수 있다. 시스템 제어 로직(260)에 대하여, 감소된 면적 이용 가능성은 온칩으로 구현될 수 있는 이용 가능한 기능들을 제한할 수 있다. 그 결과, 메모리 다이(292)의 설계에 있어서의 기본 트레이드오프(trade-off)는 메모리 구조체(202)에 충당할 면적의 양과 주변 회로부에 충당할 면적의 양이다. 그러한 트레이드오프들은 워드 라인 및 비트 라인 상의 구동 회로들 사이의 메모리의 더 큰 x-y 어레이들의 사용으로부터 더 많은 IR 강하를 초래할 수 있고, 이는 결국 워드 라인 및 비트 라인을 따른 메모리 셀 위치에 의한 전압 컴플라이언스의 구역화 및 전압 제한의 사용으로부터 더 유리할 수 있다.
메모리 구조체(202) 및 주변 회로부가 종종 상충하는 다른 영역은 이러한 영역들을 형성하는 데 수반되는 처리에 있는데, 그 이유는 이러한 영역들이 종종 상이한 처리 기술들 및 단일 다이 상에 상이한 기술들을 가지는 데 있어서 트레이드오프를 수반하기 때문이다. 예를 들어, 감지 증폭기 회로들, 전하 펌프들, 상태 머신 내의 로직 요소들, 및 시스템 제어 로직(260) 내의 다른 주변 회로부와 같은 요소들은 종종 PMOS 디바이스들을 채용한다. 일부 경우에서, 메모리 구조체는 CMOS 디바이스들에 기초할 것이다. CMOS 다이를 제조하기 위한 처리 작업들은 많은 양태들에서 NMOS 전용 기술들에 대해 최적화된 처리 작업들과는 상이할 것이다.
이들 제한을 개선하기 위해, 하기에 기술되는 실시형태들은 도 2a의 요소들을 별도로 형성된 다이들 상으로 분리시키며, 그러면 이러한 다이들은 함께 본딩될 수 있다. 도 2b는 집적 메모리 조립체(270) 및 메모리 제어기(102)를 갖는 메모리 조립체(100)를 도시한다. 집적 메모리 조립체(270)는 메모리 구조체 다이(280) 및 제어 다이(290)를 갖는다. 집적 메모리 조립체(270)는 메모리 제어기(102)와 통신 가능 상태이다. 메모리 구조체(202)는 메모리 구조체 다이(280) 상에 형성되고, 하나 이상의 제어 회로를 포함하는 주변 회로부 요소들 중 일부 또는 전부가 제어 다이(290) 상에 형성된다. 예를 들어, 메모리 구조체 다이(280)는 MRAM 메모리, PCM 메모리, ReRAM 메모리, 또는 다른 메모리 유형의 메모리 셀들의 어레이와 같은 메모리 요소들만으로 형성될 수 있다. 이어서, 주변 회로부 - 디코더들 및 감지 증폭기들과 같은 요소들도 포함함 - 의 일부 또는 전부가 제어 다이 상으로 이동될 수 있다. 이것은, 반도체 다이 각각이 그의 기술에 따라 개별적으로 최적화될 수 있게 한다. 이것은 주변 요소들에 대한 더 많은 공간을 허용하며, 이는 그들이 메모리 셀 어레이를 보유하는 동일한 다이의 가장자리들로 한정된다면 쉽게 포함될 수 없던 추가적인 능력들을 이제 포함시킬 수 있다. 이어서, 2개의 다이는 본딩된 다중 다이 집적 메모리 조립체로 함께 본딩될 수 있고, 이때 하나의 다이 상의 어레이는 다른 다이 상의 주변 요소들에 접속된다. 하기는 하나의 메모리 다이 및 하나의 제어 다이의 집적 메모리 조립체에 초점을 맞출 것이지만, 다른 실시형태들은, 예를 들어 2개의 메모리 다이 및 하나의 제어 다이와 같은 추가적인 다이를 사용할 수 있다.
도 2a의 202에서와 같이, 도 2b에서의 메모리 구조체 다이(280)는 다수의 독립적으로 액세스 가능한 어레이들 또는 "타일들"을 포함할 수 있다 시스템 제어 로직(260), 로우 제어 회로부(220), 및 컬럼 제어 회로부(210)는 제어 다이(290) 내에 위치된다. 일부 실시형태에서, 컬럼 제어 회로부(210)의 전부 또는 일부와 로우 제어 회로부(220)의 전부 또는 일부가 메모리 구조체 다이(280) 상에 위치된다. 일부 실시형태에서, 시스템 제어 로직(260) 내의 회로부의 일부가 메모리 구조체 다이(280) 상에 위치된다.
도 2b는 전기 경로들(293)을 통해 메모리 구조체 다이(280) 상의 메모리 구조체(202)에 커플링된 제어 다이(290) 상의 컬럼 제어 회로부(210)를 도시한다. 예를 들어, 전기 경로들(293)은 컬럼 디코더(212), 컬럼 드라이버 회로부(214) 및 블록 선택(216)과 메모리 구조체(202)의 비트 라인들 사이의 전기 접속을 제공할 수 있다. 전기 경로들은 메모리 구조체 다이(280)의 대응하는 패드들에 본딩된 제어 다이(290) 상의 패드들을 통해 제어 다이(290) 내의 컬럼 제어 회로부(210)로부터 연장될 수 있으며, 이들은 메모리 구조체(202)의 비트 라인들에 접속된다. 메모리 구조체(202)의 각각의 비트 라인은 컬럼 제어 회로부(210)에 접속하는, 한 쌍의 본드 패드들을 포함한, 전기 경로들(293) 중의 대응하는 전기 경로를 가질 수 있다. 유사하게, 로우 디코더(222), 로우 드라이버들(224), 블록 선택(226), 및 감지 증폭기들(228)을 포함하는 로우 제어 회로부(220)는 전기 경로들(294)을 통해 메모리 구조체(202)에 결합된다. 각각의 전기 경로(294)는, 예를 들어 워드 라인에 대응할 수 있다. 제어 다이(290)와 메모리 구조체 다이(280) 사이에 추가적인 전기 경로들이 또한 제공될 수 있다.
이하의 논의에서, 도 2a 및 도 2b의 메모리 구조체(202)는 교차점 아키텍처의 맥락에서 논의될 것이다. 교차점 아키텍처에서, 제1 세트의 전도성 라인들 또는 와이어들, 예컨대 워드 라인들은 아래에 놓인 기판에 대해 제1 방향으로 이어지고, 제2 세트의 전도성 라인들 또는 와이어들, 예컨대 비트 라인들은 아래에 놓인 기판에 대해 제2 방향으로 이어진다. 메모리 셀들은 워드 라인들 및 비트 라인들의 교점에 위치된다. 이들 교차점들에서의 메모리 셀들은 전술된 것들을 포함한, 다수의 기술들 중 임의의 것에 따라 형성될 수 있다. 이하의 논의는 선택 가능 메모리 비트를 포함하도록 오보닉 임계치 스위치(OTS)와 같은 임계치 스위칭 선택기와 직렬인 MTJ를 갖는 메모리 셀을 이용하는 교차점 아키텍처에 기초하는 실시형태들에 주로 초점을 맞출 것이다. 그러나, 실시형태들은 각각이 OTS 선택기와 직렬인 MTJ를 갖는 메모리 셀들을 갖는 교차점 아키텍처로 제한되지 않는다.
교차점 메모리 어레이의 리프레시 기술은 다양한 유형의 메모리 및 메모리 시스템에서 사용될 수 있다. 도 3은 호스트 시스템(120)에 접속된 비휘발성 메모리 시스템(또는 더 간단히 "메모리 시스템")(100)의 일 실시형태의 블록선도이다. 도 3의 메모리 시스템(100)뿐만 아니라, 호스트(120)는 교차점 어레이의 리프레시를 위해 본원에 제시된 기술을 구현할 수 있다. 메모리 다이(292) 및/또는 제어 다이(290)는 로컬 메모리(140), 메모리(104) 및/또는 호스트 메모리(124) 중 임의의 것에서 사용될 수 있다. 일 실시형태에서, 메모리 셀은 OTS와 같은 임계치 스위칭 선택기와 직렬인 프로그래밍 가능 저항 메모리 요소(예를 들어, MTJ 요소)를 갖는다. 많은 상이한 유형의 메모리 시스템이 본원에 제안된 기술과 함께 사용될 수 있다. 예시적인 메모리 시스템들은 DIMM(dual in-line memory module), 솔리드스테이트 드라이브(SSD: solid state drive), 메모리 카드 및 임베디드 메모리 디바이스를 포함하지만; 그러나, 다른 유형의 메모리 시스템들이 또한 사용될 수 있다.
도 3의 메모리 시스템(100)은 메모리 제어기(102), 데이터를 저장하기 위한 메모리(104), 및 로컬 메모리(140)(예컨대, MRAM, ReRAM, DRAM)를 포함한다. 로컬 메모리(140)는 비휘발성일 수 있고, 전원이 끊긴 후에 데이터를 보유할 수 있다. 대안적으로, 로컬 메모리(140)는 휘발성 또는 비휘발성이고, 전원이 켜진 후 데이터로부터 그것을 재로딩함으로써 전원이 끊긴 후에 데이터를 보유할 것으로 예상되지 않을 수 있다. 일부 실시형태에서, 로컬 메모리(140)는 DRAM 또는 DRAM 대체품이다. 일부 실시형태에서, 로컬 메모리(140)는 MRAM이다. 그러나, 전원이 끊긴 후에 데이터를 반드시 보유할 필요는 없다. 일부 실시형태에서, 로컬 메모리 내 MRAM은 전원이 끊긴 후에 데이터를 보유할 것이다. 일 실시형태에서, 메모리 제어기(102) 및/또는 로컬 메모리 제어기(164)는 로컬 메모리(140)에서의 교차점 어레이에서의 프로그래밍 가능 저항 메모리 셀들에 대한 액세스를 제공한다. 예를 들어, 메모리 제어기(102)는 로컬 메모리(140) 내의 MRAM 셀들의 교차점 어레이에서 액세스를 제공할 수 있다. 다른 실시형태들에서, 메모리 제어기(102) 또는 인터페이스(126) 또는 이들 둘 모두는 제거되고, 메모리 패키지들(104)은 DDRn과 같은 버스를 통해 호스트(120)에 직접 접속된다. 또는, 그들은 호스트 메모리 관리 유닛(MMU: Memory Management Unit)에 접속된다. 다른 경우에, 메모리 제어기(102) 또는 부분들은, 예컨대, 호스트 또는 MMU로의/로부터의 DDRn 인터페이스와 함께 메모리 상에 패리티 비트들, ECC, 및 마모 레벨을 제공함으로써, 호스트에 대한 메모리(104)의 직접 접속을 위해 메모리(104)로 이동된다. 본 문서 전체에 걸쳐 사용되는 바와 같은, 용어 메모리 시스템은 메모리 시스템(100)으로 제한되지 않는다. 예를 들어, 로컬 메모리(140) 또는 로컬 메모리(140)와 로컬 메모리 제어기(164)의 조합이 메모리 시스템으로 간주될 수 있다. 마찬가지로, 호스트 메모리(124) 또는 호스트 프로세서(122)와 호스트 메모리(124)의 조합이 메모리 시스템으로 간주될 수 있다.
도 3에 도시된 메모리 시스템(100)의 컴포넌트들은 전기 회로들이다. 메모리 제어기(102)는 호스트 인터페이스(152), 프로세서(156), ECC 엔진(158), 메모리 인터페이스(160), 및 로컬 메모리 제어기(164)를 갖는다. 호스트 인터페이스(152)는 호스트(120)에 접속되어 그와 통신한다. 호스트 인터페이스(152)는 또한 네트워크 온 칩(NOC: network-on-chip)(154)에 접속된다. NOC는 집적 회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온칩 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속들에 비해 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 시스템 온 칩(SoC: system on chip)의 확장성 및 복합 SoC들의 전력 효율을 개선한다. NOC의 배선들 및 링크들은 많은 신호에 의해 공유된다. 높은 레벨의 병렬성이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 집적 서브시스템들의 복잡도가 계속 증가함에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 지점간 신호 배선들, 공유 버스들, 또는 브리지들을 갖는 세그먼트화된 버스들)에 비해 향상된 성능(예컨대, 스루풋) 및 확장성을 제공한다. 다른 실시형태들에서, NOC(154)는 버스에 의해 대체될 수 있다. NOC(154)에 접속되고 그와 통신하는 것은 프로세서(156), ECC 엔진(158), 메모리 인터페이스(160), 및 로컬 메모리 제어기(164)이다. 로컬 메모리 제어기(164)는 로컬 고속 메모리(140)(예컨대, MRAM)를 동작시키고 그와 통신하는 데 사용된다. 다른 실시형태들에서, 로컬 고속 메모리(140)는 DRAM, SRAM 또는 다른 유형의 휘발성 메모리일 수 있다.
ECC 엔진(158)은 오류 정정 서비스들을 수행한다. 예를 들어, ECC 엔진(158)은 메모리(140 또는 104)로부터 페치된 데이터의 오류 정정을 위한 데이터 인코딩 및 디코딩을 수행한다. 일 실시형태에서, ECC 엔진(158)은 소프트웨어에 의해 프로그래밍되는 전기 회로이다. 예를 들어, ECC 엔진(158)은 프로그래밍될 수 있는 프로세서일 수 있다. 다른 실시형태들에서, ECC 엔진(158)은 어떠한 소프트웨어도 없는 맞춤형 전용 하드웨어 회로이다. 일 실시형태에서, ECC 엔진(158)의 기능은 프로세서(156)에 의해 구현된다. 일 실시형태에서, 로컬 메모리(140)는 마모 레벨 엔진을 갖거나 갖지 않는 ECC 엔진을 갖는다. 일 실시형태에서, 메모리(104)는 마모 레벨 엔진을 갖거나 갖지 않는 ECC 엔진을 갖는다.
프로세서(156)는 프로그래밍, 소거, 판독, 및 마모 레벨을 포함하는 메모리 관리 프로세스들과 같은 다양한 제어기 메모리 동작들을 수행한다. 일 실시형태에서, 프로세서(156)는 펌웨어에 의해 프로그래밍된다. 다른 실시형태들에서, 프로세서(156)는 어떠한 소프트웨어도 없는 맞춤형 전용 하드웨어 회로이다. 프로세서(156)는 또한, 소프트웨어/펌웨어 프로세스로서 또는 전용 하드웨어 회로로서 변환 모듈을 구현한다. 많은 시스템에서, 비휘발성 메모리는 하나 이상의 메모리 다이와 연관된 물리적 어드레스들을 사용하여 저장 시스템에 내부적으로 어드레싱된다. 그러나, 호스트 시스템은 논리적 어드레스들을 사용하여 다양한 메모리 위치들을 어드레싱할 것이다. 이것은, 호스트가 연속적인 논리적 어드레스들에 데이터를 할당하게 하는 한편, 저장 시스템이 하나 이상의 메모리 다이의 위치들 중에서 그것이 원하는 대로 데이터를 자유롭게 저장할 수 있게 한다. 이러한 시스템을 구현하기 위해, 메모리 제어기(102)(예컨대, 변환 모듈)는 호스트에 의해 사용되는 논리적 어드레스와 메모리 다이에 의해 사용되는 물리적 어드레스 사이의 어드레스 변환을 수행한다. 하나의 예시적인 구현예는, 논리 어드레스들과 물리적 어드레스들 사이의 전류 변환을 식별하는 테이블들(즉, 위에서 언급된 L2P 테이블들)을 유지하는 것이다. L2P 테이블에서의 엔트리는 논리적 어드레스 및 대응하는 물리적 어드레스의 식별을 포함할 수 있다. 논리적 어드레스 대 물리적 어드레스 테이블들(또는 L2P 테이블들)이 단어 "테이블들"을 포함하지만, 그들이 문자 그대로 테이블들일 필요는 없다. 오히려, 논리적 어드레스 대 물리적 어드레스 테이블들(또는 L2P 테이블들)은 임의의 유형의 데이터 구조일 수 있다. 일부 실시형태에서, 저장 시스템의 메모리 공간은 매우 커서 로컬 메모리(140)가 L2P 테이블들의 전부를 보유할 수 없다. 이러한 경우에, L2P 테이블들의 전체 세트는 메모리(104)에 저장되고, L2P 테이블들의 서브세트는 로컬 고속 메모리(140)에 캐싱된다(L2P 캐시).
메모리 인터페이스(160)는 비휘발성 메모리(104)와 통신한다. 일 실시형태에서, 비휘발성 메모리(104)는 교차점 어레이로 된 프로그래밍 가능 저항 메모리 셀들을 포함한다. 각각의 프로그래밍 가능 저항 메모리 셀은 임계치 스위칭 선택기와 직렬인 프로그래밍 가능 저항 메모리 요소를 갖는다. 일부 실시형태에서, 임계치 스위칭 선택기는 본원에 기술된 바와 같이 리프레시된다.
일 실시형태에서, 메모리 인터페이스는 토글 모드 인터페이스를 제공한다. 다른 인터페이스들이 또한 사용될 수 있다. 일부 예시적인 구현예들에서, 메모리 인터페이스(160)(또는 제어기(102)의 다른 부분)는 데이터를 하나 이상의 메모리 다이에 송신하고 데이터를 하나 이상의 메모리 다이로부터 수신하기 위한 스케줄러 및 버퍼를 구현한다.
일 실시형태에서, 메모리(104)는 복수의 메모리 패키지들을 포함한다. 각각의 메모리 패키지는 하나 이상의 메모리 다이를 포함한다. 따라서, 메모리 제어기(102)는 하나 이상의 메모리 다이에 접속된다. 일 실시형태에서, 메모리 패키지는 프로그래밍 가능 저항 랜덤 액세스 메모리(예컨대, ReRAM, MRAM, FeRAM 또는 RRAM) 또는 상변화 메모리(PCM)에 기초한 저장 클래스 메모리(SCM)와 같은 유형들의 메모리를 포함할 수 있다. 일 실시형태에서, 메모리 제어기(102)는 메모리 패키지(104) 내의 교차점 어레이로 된 메모리 셀들에 대한 액세스를 제공한다.
메모리 제어기(102)는 예를 들어, 컴퓨팅 익스프레스 링크(CXL: Compute Express Link)와 같은 프로토콜을 구현하는 인터페이스(152)를 통해 호스트 시스템(120)과 통신한다. 또는, 이러한 제어기는 제거될 수 있으며, 메모리 패키지들은 예를 들어, 호스트 버스, DDRn 상에 직접 배치될 수 있다. 메모리 시스템(100)과 함께 작동하기 위해, 호스트 시스템(120)은 버스(128)를 따라 접속되는 호스트 프로세서(122), 호스트 메모리(124), 및 인터페이스(126)를 포함한다. 호스트 메모리(124)는 호스트의 물리적 메모리이고, DRAM, SRAM, ReRAM, MRAM, 비휘발성 메모리 또는 다른 유형의 저장소일 수 있다. 일 실시형태에서, 호스트 메모리(124)는 프로그래밍 가능 저항 메모리 셀들의 교차점 어레이를 포함하고, 이때 각각의 메모리 셀은 프로그래밍 가능 저항 메모리 요소 및 메모리 요소와 직렬인 2 단자 임계치 선택기 요소를 포함한다. 일부 실시형태에서, 임계치 스위칭 선택기는 본원에 기술된 바와 같이 리프레시된다.
호스트 시스템(120)은 메모리 시스템(100)의 외부에 있고 그것과는 별개이다. 일 실시형태에서, 메모리 시스템(100)은 호스트 시스템(120)에 임베딩된다. 호스트 메모리(124)는 본원에서 메모리 시스템으로 지칭될 수 있다. 호스트 프로세서(122)와 호스트 메모리(124)의 조합은 본원에서 메모리 시스템으로 지칭될 수 있다. 일 실시형태에서, 이러한 호스트 메모리는 MRAM을 사용하는 교차점 메모리일 수 있다.
본 문헌의 목적을 위해, 어구 "제어 회로"는 메모리 제어기(102), 시스템 제어 로직(260), 컬럼 제어 회로부(210), 로우 제어 회로부(220), 마이크로제어기, 상태 기계, 호스트 프로세서(122), 및/또는 다른 제어 회로부, 또는 비휘발성 메모리를 제어하는 데 사용되는 다른 유사한 회로들 중 하나 이상을 포함할 수 있다. 제어 회로는 하드웨어만을, 또는 하드웨어와 (펌웨어를 포함한) 소프트웨어의 조합을 포함할 수 있다. 예를 들어, 본원에서 기술되는 기능들을 수행하도록 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일 실시예이다. 제어 회로는 프로세서, FPGA, ASIC, 집적 회로, 또는 다른 유형의 회로를 포함할 수 있다. 이러한 제어 회로부는 전력 공급부와 같은 고정 전압으로 구동되는 전부 온(fully-on) 상태인 트랜지스터들(전력 공급부에 대한 게이트)을 통한 노드의 접속을 경유하는 다이렉트 드라이브와 같은 드라이버들을 포함할 수 있다. 이러한 제어 회로부는 전류 소스 드라이버를 포함할 수 있다.
본 문헌의 목적들을 위해, 용어 "장치"는 호스트 시스템(120), 호스트 프로세서(122)와 호스트 메모리(124)의 조합, 호스트 메모리(124), 메모리 시스템(100), 메모리 제어기(102), 로컬 메모리(140), 로컬 메모리 제어기(164) 및/또는 메모리 제어기(102) 및 로컬 메모리(140)의 조합, 메모리 패키지(104), 메모리 다이(292), 집적 메모리 조립체(270), 및/또는 제어 다이(290) 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않는다.
도 4a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다. 도 4a의 메모리 구조체(202)는 도 2a 또는 도 2b의 메모리 구조체(202)에 대한 구현예의 일 실시예이고, 여기서 메모리 다이(292) 또는 메모리 구조체 다이(280)는 다수의 그러한 어레이 구조들을 포함할 수 있다. 메모리 구조체(202)는 로컬 메모리(140) 또는 호스트 메모리(124)에 포함될 수 있다. 비트 라인들(BL1 내지 BL5)은 다이의 아래에 놓인 기판(도시되지 않음)에 대해 제1 방향(페이지 내로 이어지는 것으로 표현됨)으로 배열되고, 워드 라인들(WL1 내지 WL5)은 제1 방향에 수직인 제2 방향으로 배열된다. 도 4a는 수평 교차점 구조체의 한 예인데, 여기서 워드 라인들(WL1 내지 WL5) 및 BL1 내지 BL5 둘 모두는 기판에 대해 수평 방향으로 이어지는 한편, 메모리 셀들 - 이들 중 2개가 401에 표시되어 있음 - 은 메모리 셀을 통한 전류(예컨대, Icell로 도시됨)가 수직 방향으로 이어지도록 배향된다. 도 4d에 대하여 이하에서 논의되는 바와 같은, 메모리 셀들의 추가적인 층들을 갖는 메모리 어레이에서, 비트 라인들 및 워드 라인들의 대응하는 추가적인 층들이 있을 것이다.
도 4a에 도시된 바와 같이, 메모리 구조체(202)는 복수의 메모리 셀들(401)을 포함한다. 메모리 셀들(401)은 ReRAM, MRAM, PCM, 또는 프로그래밍 가능 저항을 갖는 다른 재료를 사용하여 구현될 수 있는 것과 같은 재기록 가능 메모리 요소들을 포함할 수 있다. 자기 저항 메모리 요소(예를 들어, MTJ)를 포함하는 메모리 셀은 단순히 MRAM 메모리 셀로서 표시될 것이다. 메모리 셀들(401)은 선택 전압에 대한 전류의 높은 비선형적인 의존성을 제공하는 오보닉 임계치 스위치(OTS), 휘발성 전도성 브리지(VCB: Volatile Conductive Bridge), 금속-절연체-금속(MIM: Metal-Insulator-Metal), 또는 다른 재료를 사용하여 구현될 수 있는 것과 같은 선택기 요소들을 또한 포함할 수 있다. 이하의 논의는 오보닉 임계치 스위치와 직렬로 조합된 자기 저항 메모리 요소로 구성된 메모리 셀들에 초점을 맞출 것이지만, 많은 논의는 더 일반적으로 적용될 수 있다. 제1 메모리 레벨의 메모리 셀들 내의 전류는 화살표(Icell)로 표시된 바와 같이 상향으로 흐르는 것으로 도시되어 있지만, 이하에서 더 상세히 논의되는 바와 같이, 전류는 어느 방향으로든 흐를 수 있다.
도 4b 및 도 4c는 도 4a에서의 교차점 구조의 측면도 및 평면도를 각각 나타낸다. 도 4b의 측면도는 하나의 하단부 와이어, 또는 워드 라인(WL1) 및 상단부 와이어들, 또는 비트 라인들(BL1 내지 BLn)을 도시한다. 각각의 상단부 와이어와 하단부 와이어 사이의 교차점에는 MRAM 메모리 셀(401)이 있지만, PCM, ReRAM, FeRAM, 또는 다른 기술들이 메모리 요소로 사용될 수 있다. 도 4c는 M개의 하단부 와이어들(WL1 내지 WLM) 및 N개의 상단부 와이어들(BL1 내지 BLN)에 대한 교차점 구조를 예시하는 평면도이다. 이진 실시형태에서, 각각의 교차점에서의 MRAM 셀은 2개의 저항 상태들, 즉 하이 및 로우 중 하나로 프로그래밍될 수 있다. MRAM 메모리 셀 설계에 대한 실시형태들 및 그들의 판독을 위한 기술들에 대한 더 상세한 사항들이 하기에 주어진다. 일부 실시형태에서, 이들 와이어들의 세트들은 "타일"로서 연속적으로 배열되고, 이러한 타일들은 모듈을 생성하기 위해 워드 라인(WL) 방향에 인접하게 그리고 비트 라인 방향에 직교하여 쌍을 이룰 수 있다. 이러한 모듈은 2 x 2 타일들로 구성되어 4개의 타일 조합을 형성할 수 있고, 여기서 타일들 사이의 WL 드라이버들은 타일들 사이에서 "중심 구동"되는데, 이때 WL은 라인의 대략적인 중심에서 드라이버를 통해 연속적으로 이어진다. 유사하게, BL 드라이버들은 중심 구동될 BL 방향에서 쌍을 이루는 한 쌍의 타일들 사이에 위치될 수 있고, 그에 의해 드라이버 및 그의 영역이 한 쌍의 타일들 사이에서 공유된다.
도 4a의 교차점 어레이는 워드 라인들 및 비트 라인들의 하나의 층을 갖는 실시형태를 예시하는데, 이때 MRAM 또는 다른 메모리 셀들은 2개의 전도성 라인 세트들의 교점에 위치된다. 메모리 다이의 저장 밀도를 증가시키기 위해, 그러한 메모리 셀들 및 전도성 라인들의 다수의 층들이 형성될 수 있다. 2개 층 실시예가 도 4d에 예시되어 있다.
도 4d는 교차점 아키텍처를 형성하는 2 레벨 메모리 어레이의 일부분의 일 실시형태를 사시도로 도시한다. 도 4a에서와 같이, 도 4d는 제1 워드 라인 층(WL1,1 내지 WL1,4) 및 비트 라인들(BL1 내지 BL5)의 교차점들에서 접속된 구조체(202)의 메모리 셀들(401)의 제1 층(418)을 도시한다. 메모리 셀들의 제2 층(420)은 비트 라인(BL1 내지 BL5) 위에, 그리고 이들 비트 라인과 제2 워드 라인 세트(WL2,1 내지 WL2,4) 사이에 형성된다. 도 4d는 메모리 셀들의 2개의 층들(418, 420)을 도시하지만, 구조체는 워드 라인들 및 비트 라인들의 추가적인 교번하는 층들을 통해 상향 연장될 수 있다. 실시형태에 따라, 도 4d의 어레이의 워드 라인들 및 비트 라인들은, 각각의 층의 전류가 워드 라인 층으로부터 비트 라인 층으로 또는 반대로 흐르도록 판독 동작 또는 프로그래밍 동작을 위해 바이어싱될 수 있다. 2개의 층들은 소정의 동작에 대해 각각의 층에서 동일한 방향으로 전류 흐름을 갖도록, 또는 양의 방향 또는 음의 방향으로의 드라이버 선택에 의해 반대 방향들로 전류 흐름을 갖도록 구조화될 수 있다.
교차점 아키텍처의 사용은 작은 풋프린트를 갖는 어레이들을 허용하고, 여러 개의 이러한 어레이들이 단일 다이 상에 형성될 수 있다. 각각의 교차점에 형성된 메모리 셀들은 저항 유형의 메모리 셀일 수 있고, 여기서 데이터 값들은 상이한 저항 레벨들로 인코딩된다. 실시형태에 따라, 메모리 셀들은 낮은 저항 상태 또는 높은 저항 상태 중 어느 하나를 갖는 이진 값일 수 있거나, 또는 낮은 저항 상태와 높은 저항 상태의 중간에 추가 저항을 가질 수 있는 다중 레벨 셀(MLC: multi-level cell)들일 수 있다. 본원에 기술된 교차점 어레이들은 도 2a의 메모리 다이(292), 도 3의 로컬 메모리(140), 및/또는 도 3의 호스트 메모리(124)에서 사용될 수 있다. ReRAM, PCM, FeRAM, 또는 MRAM과 같은 저항 유형 메모리 셀들은 위에서 언급된 많은 기술들에 따라 형성될 수 있다. 이하의 논의는 주로 이진 값의 MRAM 메모리 셀들을 갖는 교차점 아키텍처를 사용하는 메모리 어레이들의 맥락에서 제시되지만, 많은 논의가 더 일반적으로 적용 가능하다.
도 4a 내지 도 4d의 어레이 구조체들의 선택된 메모리 셀들을 판독하든 또는 기록하든, 선택된 메모리 셀에 대응하는 비트 라인 및 워드 라인이 바이어싱되어, 선택된 메모리 셀에 걸리는 전압, 또는 그를 통한 전류를 배치하고 (이하에 논의될) 도 7a 또는 도 7b와 관련하여 예시된 바와 같은 전자들의 흐름을 유도한다. 본원에서, "선택된 메모리 셀"은, 메모리 셀이 액세스(예컨대, 판독 액세스, 기록 액세스)를 위해 선택됨을 의미한다는 것에 유의한다. "선택되지 않은 메모리 셀"은, 예를 들어, 메모리 셀을 가로지르는 최대 양의 전압과 최소 음의 전압 사이의 대략 중간에 있는 전압에 셀의 WL 또는 BL 또는 둘 모두를 배치함으로써, 메모리 셀이 액세스를 위해 선택되지 않음을 의미한다. MTJ를 낮은 저항 상태(LRS: Low Resistance State)에서 높은 저항 상태(HRS: High Resistance State)로 변경하는 데 필요한 기록 전류는 MTJ를 HRS에서 LRS로 변경하는 데 필요한 기록 전류와 거의 동일할 수 있다. 그러나 LRS에서 HRS로 변경하는 데 필요한 기록 전류의 크기와 HRS에서 LRS로 변경하는 데 필요한 기록 전류의 크기에는 상당한 차이가 있을 수 있다. 예를 들어, 기록 전류의 차이는 20% 이상이 될 수 있다. MTJ의 저항 상태를 변경하는 데 필요한 기록 전류의 크기는 제조 공정에 따라 달라질 수 있다.
일부 바이어싱 기술은 어레이의 비선택된 메모리 셀들에 걸리는 전압을 생성할 수 있고, 이는 비선택된 메모리 셀들에서 전류들을 유도할 수 있다. 이러한 낭비된 전력 소비는 높은 저항 상태 및 낮은 저항 상태 둘 모두에 대해 상대적으로 높은 저항 레벨들을 갖도록 메모리 셀들을 설계함으로써 어느 정도 완화될 수 있지만, 이것은 여전히 증가된 전류 및 전력 소비를 초래할 뿐만 아니라 메모리 셀들 및 어레이의 설계에 추가적인 설계 제약들을 부과할 것이다. 이러한 원하지 않는 전류 누설을 해결하기 위한 하나의 접근법은 각각의 MRAM 또는 다른 저항(예컨대, ReRAM, PCM) 메모리 셀과 직렬로 선택기 요소를 배치하는 것이다. 예를 들어, 선택 트랜지스터가 도 4a 내지 도 4d의 각각의 저항 메모리 셀 요소와 직렬로 배치될 수 있으며, 따라서 메모리 셀들(401)은 이제 선택 트랜지스터 및 프로그래밍 가능 저항의 복합체이다. 그러나, 선택 트랜지스터의 사용은 선택된 메모리 셀의 대응하는 트랜지스터를 턴온할 수 있도록 추가 제어 라인들 및 셀 영역의 도입을 필요로 한다. 추가적으로, 트랜지스터들은 종종 저항 메모리 요소 기록 전류와 동일한 방식으로 스케일링되지 않을 것이며, 따라서 메모리 어레이들이 더 작은 크기들로 이동함에 따라 트랜지스터 기반 선택기들의 사용은 예를 들어 가격 절감에 있어 제한 인자일 수 있다. 선택 트랜지스터들에 대한 대안적인 접근법은 프로그래밍 가능 저항성 요소와 직렬로 2 단자 임계치 스위칭 선택기를 사용하는 것이다. 2 단자 임계치 스위칭 선택기는 전술한 추가 제어 라인들 및 셀 영역이 선택된 메모리 셀의 대응하는 선택 트랜지스터를 턴온할 수 있는 것을 요구하지 않는다. 더욱이, 고성능 트랜지스터와 달리, 2 단자 임계치 스위칭 선택기는 일반적으로 글래스이고 크기를 키우기 위한 텍스처 결정 템플릿을 필요로 하지 않으므로 다수의 메모리 요소 층을 적층함으로써 얻은 3차원 메모리 어레이를 형성하는 데 사용될 수 있다.
도 5a는 MRAM 셀의 구조뿐만 아니라 연관된 드라이버 회로부에 대한 일 실시형태를 예시한다. 도 5a는 전류 강제 접근법을 사용하여 MRAM 셀이 판독, 기록 및 리프레시되는 일 실시형태를 도시한다. MRAM 셀은 하단부 전극(501), 스페이서(512), 임계치 스위칭 선택기(502), 스페이서(514), 이러한 실시예에서 산화마그네슘(MgO)(505)의 분리 또는 터널링 층에 의해 분리된 한 쌍의 자성 층들(기준 층(503) 및 자유 층(507)), 및 이어서 스페이서(509)에 의해 자유 층(507)으로부터 분리된 상단부 전극(511)을 포함한다. 스페이서(509)는 자유 층(507)과 접촉하는 MgO 캐핑 층으로 구성될 수 있다. 스페이서(509)는 추가적인 금속 층들을 또한 포함할 수 있다. 다른 실시형태에서, 기준 층(503) 및 자유 층(507)의 위치들이 스위칭되는데, 이때 기준 층(503)은 MgO(505)의 위에 있고 자유 층(507)은 MgO(505) 아래에 있다. 다른 실시형태에서, 임계치 스위칭 선택기(502)의 위치는 자유 층(507)과 상단부 전극(511)의 사이에 있다.
MRAM 셀의 하단부 전극(501)은 전류 드라이버(520)에 접속되어 있다. 전류 드라이버(520)는 전류 소스(530)에 접속되고, 이는 판독 전류(Iread), 기록 전류(Iwrite) 또는 리프레시 전류(Irefresh)를 제공할 수 있다. 일부 실시형태에서, Iread는 Irefresh와 동일한 크기를 갖는다. 따라서, 전류 드라이버(520)는, 선택될 때, 판독 전류, 기록 전류 또는 리프레시 전류를 하단부 전극(501)으로 구동할 것이다. 전류는 사용되고 있는 기술에 따라, 어느 방향으로든 흐를 수 있다. 본 문서 전체에 걸쳐, 전류 드라이버(520)는 전류의 방향에 관계없이 전류 소스(530)로부터 전도성 라인(예컨대, 전극)으로 전류를 구동시키는 것으로 설명될 것이다.
일부 실시형태에서, 하단부 전극(501)은 워드 라인으로 지칭되고, 상단부 전극(511)은 비트 라인으로 지칭된다. 다른 실시형태들에서, 하단부 전극(501)은 비트 라인으로 지칭되고, 상단부 전극(511)은 워드 라인으로 지칭된다. 메모리 셀의 상태는 기준 층(503) 및 자유 층(507)의 자화의 상대적 배향에 기초한다: 2개의 층이 동일한 방향으로 자화되는 경우, 메모리 셀은 평행(P)의 낮은 저항 상태(LRS)에 있을 것이고; 2개의 층이 반대 배향을 갖는 경우, 메모리 셀은 반평행(AP)의 높은 저항 상태(HRS)에 있을 것이다. MLC 실시형태는 추가적인 중간 상태들을 포함할 것이다. 기준 층(503)의 배향은 고정되어 있고, 도 5의 실시예에서 상향 배향된다. 기준 층(503)은 고정 층(fixed layer) 또는 핀드 층(pinned layer)으로도 알려져 있다. 기준 층(503)은 합성 반강자성(synthetic anti-ferromagnet), 또는 약어 SAF로 통상적으로 지칭되는 구조로 반강자성 결합된 다수의 강자성 층으로 구성될 수 있다.
기준 층(503)의 배향과 동일한 배향 또는 반대 배향을 갖도록 자유 층(507)을 프로그래밍함으로써 MRAM 메모리 셀에 데이터가 기록된다. MRAM 메모리 셀들의 어레이는 모든 MRAM 메모리 셀들을 낮은 저항 상태에 있도록 설정함으로써 초기 또는 소거 상태에 있을 수 있는데, 여기서 그들의 자유 층들 모두는 그들의 기준 층들과 동일한 자기장 배향을 갖는다. 이어서, 메모리 셀들 각각은, 자기장을 기준 층(503)의 자기장과 반대가 되도록 반전시켜 자신의 자유 층(507)을 높은 저항 상태에 있게 함으로써 선택적으로 프로그래밍("기록"으로도 지칭됨)된다. 기준 층(503)은 자유 층(507)을 프로그래밍할 때 그의 배향을 유지하도록 형성된다. 기준 층(503)은 합성 반강자성 층들 및 추가 기준 층들을 포함하는 더 복잡한 설계를 가질 수 있다. 단순화를 위해, 도면들 및 논의는 이들 추가 층들을 생략하고, 주로 셀에서의 터널링 자기 저항을 담당하는 고정 자성 층에만 초점을 맞춘다.
임계치 스위칭 선택기(502)는, 그것이 그의 임계 전압보다 더 높은 전압 또는 그 임계 전류 초과의 전류로 바이어싱될 때까지, 그리고 그의 전압 바이어스가 Vhold("Voffset") 미만으로 또는 Ihold 미만의 전류로 떨어질 때까지 (오프 또는 비전도성 상태에서) 높은 저항을 갖는다. Vt가 초과된 후 Vhold가 스위칭 선택기에 걸쳐 초과되는 동안, 스위칭 선택기는 (온 상태 또는 전도성 상태에서) 낮은 저항을 갖는다. 임계치 스위칭 선택기는, 그의 전류가 유지 전류(Ihold) 아래로 내려가거나, 또는 전압이 유지 전압(Vhold) 아래로 내려갈 때까지 온 상태로 유지된다. 이것이 발생할 때, 임계치 스위칭 선택기는 오프(더 높은) 저항 상태로 복귀한다. 따라서, 교차점에서 메모리 셀을 프로그래밍하기 위해, 연관된 임계치 스위칭 선택기를 턴온하고 메모리 셀을 설정하거나 재설정하기에 충분한 전압이 인가되고; 메모리 셀을 판독하기 위해, 임계치 스위칭 선택기는 메모리 셀의 저항 상태가 결정될 수 있기 전에 턴온됨으로써 유사하게 활성화된다. 임계치 스위칭 선택기에 대한 한 세트의 예들은 오보닉 임계치 스위치(OTS)의 오보닉 임계 스위칭 재료이다. 예시적인 임계 스위칭 재료들은 Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si 및 Ge-Se-As-Te를 포함하고, 이때 원자 백분율(atomic percentage)은 각각의 요소에 대해 몇 퍼센트 내지 90 퍼센트 초과의 범위이다. 일 실시형태에서, 임계치 스위칭 선택기는 2개의 단자 디바이스이다. 임계치 스위칭 선택기(502)는 또한 기준 층(503)과의 인터페이스 상에 추가 전도 층들을 포함할 수 있다. 예를 들어, 스페이서(514)는 스위칭 선택기(502)와 기준 층(503) 사이에 도시된다. 기준 층(503)과의 인터페이스 상의 스페이서 층(514)은 단일 전도 층일 수 있거나 다수의 전도 층들로 구성될 수 있다. 임계치 스위칭 선택기(502)는 또한 하단부 전극(501)과의 인터페이스 상에 추가 전도 층들을 포함할 수 있다. 예를 들어, 스페이서(512)는 스위칭 선택기(502)와 기준 층(503) 사이에 도시된다. 하단부 전극(501)과의 인터페이스 상의 스페이서 층(512)은 단일 전도 층일 수 있거나 다수의 전도 층들로 구성될 수 있다. OTS에 인접한 전도 층들의 예들은 탄소, 탄소 질화물, 탄소 규화물, 탄소 텅스텐, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 탄탈륨, 질화탄탈룸 등을 포함한다. 임계 전압 스위치들은 임계 전압(Vt)을 가지며, 임계 전압(Vt)을 초과하면 디바이스의 저항이 실질적으로 절연 또는 준절연으로부터 전도로 변화한다.
도 5a의 실시형태에서, 전류 강제 접근법이 MRAM 셀에 액세스하는 데 사용된다. 전류 강제 접근법은 임계치 스위칭 선택기(502)를 리프레시하는 데 사용될 뿐만 아니라 MRAM 셀을 판독하거나 기록하는 데에도 사용될 수 있다. 전류 강제 접근법에서, 액세스 전류(예컨대, Iread 또는 Iwrite, Irefresh)는 전류 드라이버(520)에 의해 전극(501)을 통해 구동된다. 전류는 전류 소스(530)에 의해 제공될 것이다. 전류 드라이버(520)는 전극(501)에 대한 로우(row) 드라이버 회로부(예컨대, 어레이 드라이버들(224))의 일부이다. 그러나, 대안적으로, 전류 드라이버(520)는 전극(501)에 대한 컬럼 드라이버 회로부(예컨대, 드라이버 회로부(214))의 일부일 수 있다. 전압(예컨대, Vselect)이 전극(511)에 제공된다. 일 실시형태에서, Vselect는 전압 드라이버(도 5a에는 도시되지 않음)에 의해 제공된다. 임계치 스위칭 선택기(502)가 온 상태에 있는 동안, 액세스 전류는 제1 전도성 라인(예컨대, 워드 라인)의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 제2 전도성 라인(예컨대, 비트 라인)의 일부분을 통해 구동된다. 본원에서, 용어들 "판독 전류"(Iread) 및 "기록 전류"(Iwrite)는 MRAM 셀들(또는 다른 프로그래밍 가능 저항 셀들)을 통해 구동되는 액세스 전류들과 관련하여 사용될 것이다. 기록 전류는 MRAM 셀의 상태를 변경할 수 있다. 한 예로서, 50 ns 동안 약 30 uA의 기록 전류는 MTJ 상태를 P 상태에서 AP 상태로 스위칭하기 위해 RA10 Ω μm2에서 대략 20 나노미터의 임계 치수(CD: Critical Dimension)를 갖는 MRAM 셀에 대해 사용될 수 있다. 판독 전류들은, 제한된 시간, 예컨대 20 ns 미만 동안 인가되는 경우 기록 전류의 약 절반일 수 있다. MRAM 셀을 통해 일 방향으로 흐르는 기록 전류는 AP 상태 MRAM 셀을 AP 상태에서 P 상태로 변경할 것이다. MRAM 셀을 통해 다른 방향으로 흐르는 기록 전류는 P 상태 MRAM 셀을 P 상태에서 AP 상태로 변경할 것이다. 일반적으로, 판독 전류는 바람직하게는 판독 동안 MRAM 셀의 상태를 P 상태에서 AP 상태로 또는 AP 상태에서 P 상태로 변경하지 않도록 충분히 낮게 설정될 것이고 판독 지속 사간은 충분히 짧게 설정될 것이다. 전형적으로, MTJ 상태를 P 상태로부터 AP 상태로 스위칭하는 데 필요한 기록 전류는 MTJ 상태를 AP 상태로부터 P 상태로 스위칭하는 데 필요한 기록 전류보다 절대 크기가 더 크다. 일부 실시형태에서, 리프레시 전류는 판독 전류와 대략 동일한 크기를 갖는다.
도 7b와 관련하여 하기에 더 완전히 논의되는 바와 같이, 일부 실시형태에서, 판독 전류가 반평행-평행(P2AP: anti-parallel-to-parallel) 방향으로 또는 대안적으로 평행-반평행(AP2P: parallel-to-anti-parallel) 방향으로 인가될 수 있다. 일부 실시형태에서, MRAM 셀은 자기 참조 판독(SRR: self-referenced-read)을 수행함으로써 판독된다. SRR 동작은 2개의 판독 동작들 및 하나 또는 2개의 기록 동작들을 포함할 수 있는데, 이는, 알려진 프로그래밍된 상태에서의 비트의 저항에 대한 초기 비트 상태 저항의 직접 비교에 이어서, 그것이 제1 기록 후 초기 상태와는 상이한 경우 재기록함으로써 초기 비트 상태의 복구를 허용하지만; 판독 동작에 이어서 SRR 판독 후 비트의 상태에 대한 별개의 기록 커맨드가 뒤따르는 경우, 원래의 비트 상태는 기록의 실행에 앞서 복구될 필요는 없다. 일 실시형태에서, SRR은 제1 판독(P2AP 방향으로 Read1), 제1 기록(AP 상태로의 Write 1), 및 제2 판독(P2AP 방향으로 Read2), 이어서 선택적인 제2 기록(초기에 P 상태에서 있던 비트들에 대해 P 상태로의 Write 2)을 갖는다. P2AP 방향에서의 Read1으로 인한 메모리 셀의 전압 레벨은, 예를 들어 커패시터에 저장되고; 또는 아날로그-디지털 변환기에 의한 디지털 비트들 및 Read2에서의 사용 후까지 메모리에, 예를 들어 SRAM에 저장된 비트들로의 변환에 의해 저장된다. 커패시터에 저장된 상태는, 예를 들어, 저장 커패시터에 접속된 커패시터의 하나의 단자 상의 전압을 강제함으로써 +150 mv 또는 -150 mv로 조정될 수 있다. 또는, 디지털로 저장된 레벨은 저장된 비트들에 예를 들어 150 mV를 디지털 방식으로 가산하거나 감산함으로써 조정될 수 있다. 150 mV는 전형적인 비트 저항에 더 많이 의존하거나 또는 덜 의존하도록 조정될 수 있다. 예를 들어, 비트 낮은 저항 상태가 25 kΩ(킬로옴)이고 높은 저항 상태가 50 kΩ인 경우, 차이는 25 kΩ이다. 판독 전류가 15 μA이면, 25 kΩ x 15 μA = 375 mV인 경우 상태들 사이의 차이 전압은, 150 mv의 선택을 허용 가능하게 하지만, 아마도 예를 들어 187 mV가 더 최적임을 시사한다.
다음으로, 메모리 셀은 AP 상태(Write 1)에 기록된다. (Write 1 후) P2AP 방향에서의 Read2로 인한 감지된 전압 레벨은 Read1로부터 저장되고 조정된 전압 레벨과 비교되며, Read1과 Read2는 모두 P2AP 방향으로 수행되었다. 예를 들어 150 mV를 초과하는, Read2와 Read1 사이의 전압 레벨의 적절한 변화는 MRAM 셀이 원래 P 상태에 있었음을 나타낸다. 전압의 변화가 150 mV 미만인 경우, MRAM 셀은 원래 AP 상태(기록이 비트 상태를 지향시켰음)에 있었다. 비트 AP2P의 선택적인 Write 2는 비트가 원래 P 상태에 있었고 Write 1에 의해 AP 상태로 스위칭되면 수행된다. 대안적으로, SRR은 제1 판독(AP2P 방향에서의 Read1), 제1 (P상태로의 Write 1), 및 제2 판독(AP2P 방향에서의 Read2)을 갖는다. AP2P 방향에서의 Read1로 인한 메모리 셀의 전압 레벨은, 예를 들어 -150 mV에 의해 저장 및 조정된다. 다음으로, 메모리 셀은 P 상태(Write 1)에 기록된다. AP2P 방향에서의 Read2로 인한 전압 레벨은 AP2P 방향에서의 Read1로 인한 조정된 전압 레벨과 비교된다. 전압 레벨의 적절한 변화는 MRAM 셀이 원래 AP 상태에 있었음을 나타낸다. 선택적 Write 2는 비트가 원래 AP 상태에 있었고 Write 1에 의해 P 상태로 스위칭되면 수행된다. 일부 실시형태에서, Read1, Write1 및 Read2에 동일한 극성이 사용되고, 이는 Read1과 Read2 사이에서 선택기를 스위칭 오프하는 것을 회피한다. 일부 실시형태에서, Write2는 지연되어 다른 동작들이 수행된 후에만 수행된다. 일부 실시형태에서, Write1은 Read1 동안 인가된 판독 전류의 지속 시간을 연장함으로써 수행된다.
일 실시형태에서, MRAM 셀은 전극(501)을 통해, 예를 들어 15 μA의 전류를 구동시키는 동안, 전극(511)에, 예를 들어 0 V를 인가함으로써 판독된다. 이러한 판독 전류는 전극(501)으로부터 전극(511)으로 흐를 것이다. 판독은 P2AP 방향으로의 Read1 또는 Read2일 수 있다는 것에 유의한다. P2AP는 P로부터 AP로, 또는 AP로부터 AP로 비트를 기록할 방향으로의 전류 흐름들을 의미한다. 일부 실시형태에서, 데이터는 양극성 기록 동작을 사용하여 MRAM 셀에 기록된다. 일 실시형태에서, MRAM 셀은 전극(501)을 통해, 예를 들어 -30 μA의 기록 전류를 구동시키는 동안, 전극(511)에, 예를 들어 3 V를 인가함으로써 AP 상태로부터 P 상태로 기록된다. 이러한 기록 전류는 상단부 전극(511)으로부터 하단부 전극(501)으로 흐를 것이다. 일 실시형태에서, MRAM 셀은 하단부 전극(501)을 통해, 예를 들어 30 μA의 전류를 구동하는 동안, 상단부 전극(511)에, 예를 들어 0 V를 인가함으로써 P 상태로부터 AP 상태로 기록된다. 이러한 기록 전류는 전극(501)에서 전극(511)으로 흐를 것이다.
도 5a의 접근법에 대한 대안으로서, 선택 전압이 전극(501)에 인가될 수 있고, 이때 액세스 전류는 전극(511)을 통해 인가된다. 이러한 일 실시형태에서, MRAM 셀은 상단부 전극(511)을 통해, 예를 들어 -15 μA의 판독 전류를 구동하는 동안, 하단부 전극(501)에, 예를 들어 3 V를 인가함으로써 판독된다. 이러한 판독 전류는 하단부 전극(501)으로부터 상단부 전극(511)으로 흐를 것이다.
일 실시형태에서, MRAM 셀은 상단부 전극(511)을 통해, 예를 들어 30 μA의 기록 전류를 구동하는 동안, 하단부 전극(501)에, 예를 들어 -3 V를 인가함으로써 AP 상태로부터 P 상태로 기록된다. 전자 전류는 하단부 전극(501)으로부터 상단부 전극(511)으로 흐를 것이다. 일 실시형태에서, MRAM 셀은 상단부 전극(511)을 통해, 예를 들어 -30 μA의 전류를 구동하는 동안, 하단부 전극(501)에, 예를 들어 0 V를 인가함으로써 P 상태로부터 AP 상태로 기록된다. 전자 전류는 상단부 전극(511)에서 하단부 전극(501)으로 흐를 것이다. 판독 전류가 인가되는 지속 시간은 기록 전류가 인가되는 지속 시간과 실질적으로 상이할 수 있다. 예를 들어, 셀을 통한 전류가 감소되어 0이 되거나, 인가되는 지속 시간 동안 셀을 방해할 가능성이 무시해도 될 수준의 양으로 감소되기 전에, 기록 전류가 50 ns에 대해 인가될 수 있는 반면, 판독 전류는 20 ns에 대해 인가될 수 있다. 기록 전류와 판독 전류의 지속 시간은 또한 예를 들어 20 ns와 같이, 동일하거나 실질적으로 유사할 수 있다. 기록 시간은 기록 전류를 증가시킴으로써 감소될 수 있다. 각각의 판독은 10 μA 및 40μ A와 같은, 기록보다 상당히 더 낮은 인가된 전류에서 각각 수행될 수 있다. 판독 전류를 감소시키는 것은 감지 증폭기에서의 판독 신호 차이(판독 전류 x 더 높은 저항 - 판독 전류 x 낮은 저항)를 감소시킨다. 이 논의에서, 비트의 자화를 P 또는 AP 상태로 스위칭하기 위한 전류 극성의 방향은 기준 층 설계 및 자유 층에 대한 기준 층의 위치에 기초하여 변화할 수 있다는 것이 또한 이해된다.
도 5b는 MRAM 셀의 구조뿐만 아니라 연관된 드라이버 회로부에 대한 일 실시형태를 예시한다. 도 5b는 전압 강제 접근법을 사용하여 MRAM 셀이 판독, 기록 및 리프레시되는 일 실시형태를 도시한다. 전압 드라이버(570)는 하단부 전극(501)에 전압을 제공한다. 전압 Vselect는 전압 드라이버(도 5b에는 도시되지 않음)에 의해 상단부 전극에 제공된다.
도 6는 교차점 어레이에서 더 상세히 구현될 수 있을 때의 MRAM 메모리 셀 설계에 대한 일 실시형태를 예시한다. 교차점 어레이에 배치될 때, MRAM 메모리 셀들의 상단부 전극 및 하단부 전극들은 어레이의 상단부 및 하단부 와이어들일 것이다. 여기에 도시된 실시형태에서, 하단부 전극은 워드 라인(601)이고 상단부 전극은 메모리 셀의 비트 라인(611)이지만, 이들은 다른 실시형태들에서 반전될 수 있다. 워드 라인(601)과 비트 라인(611) 사이에는 기준 층(603) 및 자유 층(607)이 있고, 이들은 MgO 배리어(605)에 의해 다시 분리된다. 도 6에 도시된 실시형태에서, MgO 캡(608)이 또한 자유 층(607)의 상단에 형성되고, 전도성 스페이서(606)가 비트 라인(611)과 MgO 캡(608) 사이에 형성된다. 기준 층(603)은 다른 전도성 스페이서(602)에 의해 워드 라인(601)으로부터 분리된다. 임계치 스위칭 선택기(502)는 기준 층(603)과 전도성 스페이서(602) 사이에 존재할 수 있다. 메모리 셀 구조의 양측에는 라이너(621, 623)가 있고, 여기서 이들은 동일한 구조의 일부일 수 있지만 도 6의 단면에서는 별개로 나타난다. 라이너(621, 623)의 양측에는 교차점 구조의 달리 비어 있는 영역을 채우는 데 사용되는 충전 재료(625, 627) 중 일부가 도시되어 있다.
자유 층 설계(607)와 관련하여, 실시형태들은 약 1 nm 내지 2 nm 정도의 두께를 갖는 CoFe 또는 CoFeB 합금을 포함하고, 여기서 Ir 층은 MgO 배리어(605)에 가까운 자유 층에 산재될 수 있고, 자유 층(607)은 Ta, W, 또는 Mo로 도핑되거나 산재될 수 있다. 기준 층(603)에 대한 실시형태들은 Ir 또는 Ru 스페이서, 또는 그 둘 모두의 조합 또는 합금(602)과 커플링된 CoFeB 및 Co/Pt 다중층의 이중층을 포함할 수 있다. MgO 캡(608)은 선택적이지만, 자유 층(607)의 이방성을 증가시키고 그 주요 스위칭 전류를 감소시키는 데 사용될 수 있다. 전도성 스페이서는, 특히, Ta, W, Ru, CN, TiN, 및 TaN과 같은 전도성 금속일 수 있다. 자유 층은 또한, W, Ta, W와 같은 사이사이의 전도성 층들, 또는 MgO와 같은 사이사이의 터널링 층들을 갖는 다수의 자유 층들로 구성된 복합 자유 층일 수 있다.
이하의 논의는 주로 수직 스핀 전달 토크 MRAM 메모리 셀에 대하여 논의될 것이고, 여기서 도 5 및 도 6의 자유 층(507/607)은 자유 층의 평면에 수직인 스위칭 가능한 자화 방향을 포함한다. 스핀 전달 토크(STT)는 자기 터널 접합부(MTJ) 내의 자성 층의 배향이 스핀 분극 전류(spin-polarized current)를 사용하여 수정될 수 있는 효과이다. (전자과 같은) 전하 캐리어는 캐리어에 고유한 소량의 각 운동량인 스핀으로 알려진 특성을 갖는다. 전류는 대체적으로 분극되지 않는다(예: 50% 스핀업 전자 및 50% 스핀다운 전자로 이루어짐). 스핀 분극 전류는 어느 하나의 스핀의 더 많은 전자(예를 들어, 대다수의 스핀업 전자 또는 대다수의 스핀다운 전자)를 갖는 전류이다. 두꺼운 자성 층(기준 층)에 전류를 통과시킴으로써, 스핀 분극 전류가 생성될 수 있다. 이러한 스핀 분극 전류가 제2 자성 층(자유 층)으로 주입되는 경우, 각 운동량이 이러한 제2 자성 층으로 전달되어, 제2 자성 층의 자화 방향을 변경할 수 있다. 이것은 스핀 전달 토크로 지칭된다. 도 7a 및 도 7b는 MRAM 메모리를 프로그래밍하거나 또는 이에 기록하기 위한 스핀 전달 토크의 사용을 예시한다. 스핀 전달 토크 자기 랜덤 액세스 메모리(STT MRAM: Spin transfer torque magnetic random access memory)는 다른 MRAM 변형들에 비해 더 낮은 전력 소비 및 더 양호한 확장성의 이점들을 갖는다. 토글 MRAM과 같은 다른 MRAM 구현예들과 비교하여, STT 스위칭 기술은 상대적으로 낮은 전력을 필요로 하고, 인접한 비트 교란들의 문제를 사실상 제거하고, 더 높은 메모리 셀 밀도들(감소된 MRAM 셀 크기)에 대한 더 양호한 스케일링을 갖는다. 후자의 문제는 또한 STT MRAM에 유리하며, 여기서 자유 층 자화 및 기준 층 자화는 평면 내(in-plane)보다는 오히려, 필름 평면에 수직으로 배향된다.
STT 현상이 전자 거동의 관점에서 더 쉽게 기술됨에 따라, 도 7a 및 도 7b 및 그들의 논의는 전자 전류의 관점에서 주어지며, 여기서 기록 전류의 방향은 전자 흐름의 방향으로서 정의된다. 따라서, 도 7a 및 도 7b를 참조하여 용어 "기록 전류"는 전자 전류를 지칭한다. 전자는 음전하를 띠기 때문에, 전자 전류는 통상적으로 정의된 전류와 반대 방향으로 존재할 것이므로, 전자 전류는 더 높은 전압 레벨로부터 더 낮은 전압 레벨로의 통상적인 전류 흐름 대신, 더 낮은 전압 레벨로부터 더 높은 전압 레벨을 향해 흐를 것이다.
도 7a 및 도 7b는, 기준 층 자화 및 자유 층 자화 둘 모두가 수직 방향에 있는 STT-스위칭 MRAM 메모리 셀(700)의 한 예의 단순화된 개략적 표현을 도시하면서, STT 메커니즘에 의한 MRAM 메모리 셀의 기록을 예시한다. 메모리 셀(700)은 상부 강자성 층(710), 하부 강자성 층(712), 및 2개의 강자성 층 사이의 절연 층으로서의 터널 배리어(TB: tunnel barrier)(714)을 포함하는 자기 터널 접합부(MTJ)(702)를 포함한다. 이러한 실시예에서, 상부 강자성 층(710)은 자유 층(FL)이고, 그 자화 방향은 전환될 수 있다. 하부 강자성 층(712)은 기준(또는 고정) 층(RL)이고, 그 자화 방향은 전환될 수 없다. 자유 층(710)에서의 자화가 기준 층(RL)(712)에서의 자화에 평행할 때, 메모리 셀(700) 양단의 저항은 상대적으로 낮다. 자유 층(FL)(710)에서의 자화가 기준 층(RL)(712)에서의 자화에 반평행할 때, 메모리 셀(700) 양단의 저항은 상대적으로 높다. 메모리 셀(700) 내의 데이터("0" 또는 "1")는 강제함을 통해서와 같이 메모리 셀(700)의 저항을 측정함으로써 판독된다. 이와 관련하여, 메모리 셀(700)에 부착된 전기 도체(706/708)가 MRAM 데이터를 판독하는 데 이용된다. 설계상, 평행 구성 및 반평행 구성 둘 모두가 정지 상태에서 그리고/또는 판독 동작 동안(충분히 낮은 판독 전류에서) 안정된 상태로 유지된다.
기준 층(RL)(712) 및 자유 층(FL)(710) 둘 모두에 대해, 자화 방향은 수직 방향(즉, 자유 층에 의해 정의되는 평면에 수직이고 기준 층에 의해 정의되는 평면에 수직)이다. 도 7a 및 도 7b는 평면에 수직인, 기준 층(RL)(712)의 자화 방향을 업(up)으로, 그리고 자유 층(FL)(710)의 자화 방향을 위와 아래 사이에서 스위칭 가능한 것으로 도시한다.
일 실시형태에서, 터널 배리어(714)은 산화마그네슘(MgO)으로 제조되지만, 다른 재료들이 또한 사용될 수 있다. 자유 층(710)은 그의 자화 방향을 변경/전환하는 능력을 가진 강자성 금속이다. Co, Fe 및 그들의 합금과 같은 전이 금속에 기초한 다중층이 자유 층(710)을 형성하는 데 사용될 수 있다. 일 실시형태에서, 자유 층(710)은 코발트, 철 및 붕소의 합금을 포함한다. 기준 층(712)은 코발트 및 백금 및/또는 코발트와 철의 합금의 다수 층을 포함한(그러나 이들로 제한되지 않는) 많은 상이한 유형의 재료들일 수 있다.
MRAM 메모리 셀 비트 값을 "설정"(즉, 자유 층 자화의 방향을 선택)하기 위해, 도 7a에 도시된 바와 같이, 전자 전류(750)가 도체(708)로부터 도체(706)로 인가된다(따라서, 전류가 반대 방향으로 흐름). 전자 전류(750)를 생성하기 위해, 상단부 도체(706)는 전자의 음전하로 인해 하단부 도체(708)보다 더 높은 전압 레벨에 배치된다. 기준 층(712)이 강자성 금속이기 때문에, 전자 전류(750) 내의 전자들은 그들이 기준 층(712)을 통과할 때 스핀 분극된다. 스핀 분극 전자가 터널 배리어(714)을 가로질러 터널링할 때, 각 운동량의 보존이 자유 층(710) 및 기준 층(712) 둘 모두에 스핀 전달 토크를 부여하는 결과를 가져올 수 있지만, 이러한 토크는 기준 층(712)의 자화 방향에 영향을 주기에는 (설계상) 부적절하다. 대조적으로, 이러한 스핀 전달 토크는 자유 층(710)의 초기 자화 배향이 기준 층(712)에 반평행(AP)한 경우, 자유 층(710)에서의 자화 배향을 기준 층(712)의 자화 배향에 평행(P)하게 되도록 전환하기에 (설계상) 충분하고, 이는 반평행-평행(AP2P) 기록으로 지칭된다. 이어서, 평행한 자화들은 이러한 전자 전류가 턴오프되기 전에 그리고 후에 안정된 상태로 유지될 것이다.
대조적으로, 자유 층(710) 및 기준 층(712) 자화들이 초기에 평행한 경우, 자유 층(710)의 자화 방향은 전술한 경우와는 반대 방향의 전자 전류의 인가에 의해 기준 층(712)에 반평행하게 되도록 스위칭될 수 있다. 예를 들어, 전자 전류(752)는, 하부 도체(708) 상에 더 높은 전압 레벨을 배치함으로써, 도 7b에 도시된 바와 같이 도체(706)로부터 도체(708)로 인가된다. 이것은, P 상태에 있는 자유 층(710)을 AP 상태로 기록할 것이고, 이는 평행-반평행(P2AP) 기록으로 지칭된다. 따라서, 동일한 STT 물리학에 의해, 자유 층(710)의 자화 방향은 전자 전류 방향(극성)의 신중한 선택에 의해 2개의 안정된 배향들 중 어느 하나로 결정론적으로 설정될 수 있다.
메모리 셀(700) 내의 데이터("0" 또는 "1")는 메모리 셀(700)의 저항을 측정함으로써 판독될 수 있다. 낮은 저항은 전형적으로 "0" 비트를 나타내고, 높은 저항은 전형적으로 "1" 비트를 나타내지만, 때때로 교대 방식이 발생한다. 도 7a에서 750으로 도시된 바와 같이 흐르는("AP2P 방향"), 도체(708)에서 도체(706)로 전자 전류를 인가함으로써 판독 전류가 메모리 셀에 걸쳐(예컨대, MTJ(702)에 걸쳐) 인가될 수 있고; 대안적으로, 전자 전류는 도체(706)에서 도체(708)로 인가되어 도 7b에서 752로 도시된 바와 같이("P2AP 방향") 흐를 수 있다. 잘 이해되는 바와 같이, 전자 전류는 통상적으로 정의된 전류와 반대 방향으로 흐른다. 판독 동작에서, 전자 전류가 너무 높으면, 이것은 메모리 셀에 저장된 데이터를 교란시키고 그의 상태를 변경할 수 있다. 예를 들어, 전자 전류 Read1이 도 7b의 P2AP 방향을 사용하는 경우, 너무 높은 전류 또는 전압 레벨은, Read1 동안 비트 전압이 저장되기 전에 낮은 저항 P 상태의 임의의 메모리 셀들을 높은 저항 AP 상태로 스위칭할 수 있다. 결과적으로, MRAM 메모리 셀이 어느 방향으로든 판독될 수 있지만, 다른 실시예들에서, 기록 동작의 방향성 성질은 하나의 판독 방향을 다른 판독 방향보다 선호하게 만들 수 있다. 예를 들어, 소정의 판독 전류에 대해, 오류율은 P2AP 방향에서 SRR을 행할 때 더 적을 수 있다.
도 7a 및 도 7b의 논의는 판독 전류 및 기록 전류를 위한 전자 전류의 맥락에서 있었지만, 후속 논의는 달리 명시되지 않는 한 통상적인 전류의 맥락에서 있을 것이다.
도 8a 및 도 8b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이 내로의 임계치 스위칭 선택기들의 통합을 위한 실시형태들을 예시한다. 도 8a 및 도 8b의 예들은, 도 4d에 도시된 바와 같지만 측면도로, 2 층 교차점 어레이에서의 2개의 MRAM 셀들(층 1 셀, 층 2 셀)을 도시한다. 도 8a에 도시된 바와 같이, MRAM 층들의 배향을 층 1 셀 및 층 2 셀에서 동일하게 유지하면 제조 공정이 각각의 층에 대해 동일할 수 있다. 도 8a 및 도 8b는 워드 라인 1(800)의 하부 제1 전도성 라인, 워드 라인 2(820)의 상부 제1 전도성 라인, 및 비트 라인(810)의 중간 제2 전도성 라인을 도시한다. 이들 도면들에서, 이들 라인들 모두는 제시의 편의를 위해 페이지를 가로질러 좌측에서 우측으로 이어지는 것으로 도시되어 있지만, 교차점 어레이에서, 그들은 도 4d의 사시도에서와 같이 더 정확하게 표현될 것이며, 여기서 워드 라인들, 또는 제1 전도성 라인들 또는 와이어들은 아래에 있는 기판의 표면에 평행한 일 방향으로 이어지고, 비트 라인들, 또는 제2 전도성 라인들 또는 와이어들은 제1 방향에 대체로 직교하는 기판의 표면에 평행한 제2 방향으로 이어진다. MRAM 메모리 셀들은 또한 단순화된 형태로 표현되어, 기준 층, 자유 층, 및 중간 터널 배리어만을 도시하지만, 실제 구현예에서는 전형적으로 도 5 및 도 6에 대하여 전술된 추가 구조를 포함할 것이다.
자유 층(801), 터널 배리어(803), 및 기준 층(805)을 포함하는 MTJ 요소(802)는 임계치 스위칭 선택기(809) 위에 형성되고, 여기서 MTJ 요소(802) 및 임계치 스위칭 선택기(809)의 이러한 직렬 조합은 함께 비트 라인(810)과 워드 라인 1(800) 사이에 층 1 셀을 형성한다. MTJ 요소(802) 및 임계치 스위칭 선택기(809)의 직렬 조합은, 임계치 스위칭 선택기(809)가 턴온될 때, 대체로, 도 7a 및 도 7b와 관련하여 전술된 바와 같이 동작한다. 처음에, 임계치 스위칭 선택기(809)가 임계치 스위칭 선택기(809)의 임계 전압(Vth) 초과의 전압을 인가함으로써 턴온될 필요가 있지만, 이어서 바이어싱 전류 또는 전압은 후속의 판독 또는 기록 동작 동안 선택기가 계속 온 상태로 유지되도록 임계치 스위칭 선택기(809)의 유지 전류 또는 유지 전압보다 충분히 높게 유지되어야 할 필요가 있다.
제2 층 상에서, 자유 층(811), 터널 배리어(813), 및 기준 층(815)을 포함하는 MTJ 요소(812)가 임계치 스위칭 선택기(819) 위에 형성되고, 이때 MTJ 요소(812)와 임계치 스위칭 선택기(819)의 직렬 조합은 함께 비트 라인(810)과 워드 라인 2(820) 사이에 층 2 셀을 형성한다. 층 2 셀은 층 1 셀에 대해서와 같이 동작할 것이지만, 하부 도체는 이제 비트 라인(810)에 대응하고 상부 도체는 이제 워드 라인, 즉 워드 라인 2(820)에 대응한다. 추가적인 쌍을 이루는 층들은 유사하게, WL1, BL1, WL2의 패턴을 갖는, 그들 사이의 다른 비트 라인을 공유할 수 있거나; WL3, BL2, WL4의 패턴을 갖는, 그들 사이의 다른 비트 라인을 공유할 수 있거나; 또는 WL1, BL1, WL2, BL2와 같은 패턴으로 별개의 비트 라인들을 갖는다.
도 8a의 실시형태에서, 임계치 스위칭 선택기(809/819)는 MTJ 요소(802/812) 아래에 형성되지만, 대안적인 실시형태들에서, 임계치 스위칭 선택기는 하나 또는 둘 모두의 층들에 대한 MTJ 요소 위에 형성될 수 있다. 도 7a 및 도 7b에 대하여 논의된 바와 같이, MRAM 메모리 셀은 방향성이다. 도 8a에서, MTJ 요소들(802, 812)은 동일한 배향을 갖는데, 이때 자유 층(801/811)은 (도시되지 않은 기판에 대해) 기준 층(805/815) 위에 있다. 동일한 구조를 갖는 전도성 라인들 사이에 층들을 형성하는 것은, 특히 2개의 층들 각각뿐만 아니라 더 많은 층들을 갖는 실시형태들에서 후속 층들이 동일한 처리 시퀀스에 따라 형성될 수 있기 때문에 처리와 관련하여 다수의 이점들을 가질 수 있다.
도 8b는 층 2 셀에서 기준 층 및 자유 층의 위치들이 반전되는 것을 제외하고는, 도 8a의 것과 유사하게 배열되는 대안적인 실시형태를 예시한다. 더 구체적으로, 도 8a에서와 같이, 워드 라인 1(850)과 비트 라인(860) 사이에서, 층 1 셀은 기준 층(855) 위에 차례로 형성되는 터널 배리어(853) 위에 형성된 자유 층(851)을 갖는 MTJ 요소를 포함하는데, 이때 MTJ 요소(852)는 임계치 스위칭 선택기(859) 위에 형성된다. 도 8b의 실시예의 제2 층은 다시, 비트 라인(860)과 워드 라인 2(870) 사이에서 임계치 스위칭 선택기(869) 위에 형성된 MTJ 요소(862)를 갖지만, 도 8a에 비해, 이때 MTJ 요소(862)는 반전되어, 기준 층(861)이 이제 터널 배리어(863) 위에 형성되고 자유 층(865)이 이제 터널 배리어(863) 아래에 형성된다. 대안적으로, MTJ 요소(862)의 구성은 층 1 셀에 대해 사용될 수 있고, MTJ 요소(852)의 구성은 층 2 셀에 대해 사용될 수 있다.
도 8b의 실시형태는 층들의 형성을 위해 상이한 프로세싱 시퀀스를 필요로 하지만, 일부 실시형태에서, 그것은 이점들을 가질 수 있다. 특히, MTJ 구조의 방향성은 도 8b의 실시형태를 매력적인 것으로 만들 수 있는데, 그 이유는 (기준 및 자유 층들과 관련하여) 동일한 방향으로 기록하거나 판독할 때, 비트 라인이 하부 층 및 상부 층 둘 모두에 대해 동일하게 바이어싱될 것이고, 워드 라인들 둘 모두가 동일하게 바이어싱될 것이기 때문이다. 예를 들어, 층 1 및 층 2 메모리 셀들 둘 모두가 (기준 층 및 자유 층과 관련하여) P2AP 방향에서 감지되는 경우, 비트 라인 층(860)은 P2AP 방향에서와 같이 바이어싱될 것이고, 비트 라인 층(860)은 상부 및 하부 셀 둘 모두에 대해 낮게(예컨대, 0V) 바이어싱되며, 이때 워드 라인 1(850) 및 워드 라인 2(870) 둘 모두는 더 높은 전압 레벨로 바이어싱된다. 유사하게, 기록과 관련하여, 높은 저항 AP 상태로 기록하기 위해, 비트 라인(860)은 상부 및 하부 셀 둘 모두에 대해 낮게(예컨대, 0V) 바이어싱되고, 이때 워드 라인 1(850) 및 워드 라인 2(870) 둘 모두가 더 높은 전압 레벨로 바이어싱된다.
MRAM 메모리 셀로부터 데이터를 판독하거나 또는 MRAM 메모리 셀에 데이터를 기록하기 위해, 메모리 셀을 통해 전류를 전달하는 것을 수반한다. 임계치 스위칭 선택기가 MTJ 요소와 직렬로 배치되는 실시형태들에서, 전류가 MTJ 요소를 통과할 수 있기 전에, 임계치 스위칭 선택기와 MTJ 요소의 직렬 조합에 걸리는 충분한 전압과 그를 통한 충분한 전류를 인가함으로써 임계치 스위칭 선택기가 턴온될 필요가 있다.
도 9a는 교차점 아키텍처를 갖는 메모리 구조체(202)의 일부분의 일 실시형태를 도시한다. 도 9a에 도시된 구조는 교차점 어레이 또는 타일(900)로 지칭될 수 있다. 전형적으로, 메모리 구조체(202)에는 이러한 타일(900)이 많이 있다. 타일(900)은 하나의 층을 갖는 2차원 구조로 도시되지만, 도 4d의 어레이에서와 같이 다수의 층을 가질 수 있다. 일반적으로, 한 번에 한 타일에서 제한된 개수의 메모리 셀에 액세스할 수 있다. 일부 경우에서, 한 시점에 타일의 단일 메모리 셀 하나만 액세스된다. 그러나 일반적으로 많은 타일이 병렬로 액세스될 수 있다. 이러한 방식으로 ECC 코드워드는 서로 다른 타일에 병렬로 액세스하여 기록, 판독 또는 리프레시(임계치 스위칭 선택기 리프레시를 포함함)될 수 있다. 일부 실시형태에서, 베이(bay)에는 많은 타일(900)이 있고, 메모리 구조체(202)에는 다수의 베이가 있다.
타일(202)은 제1 전도성 라인들(906a 내지 906h)의 세트 및 제2 전도성 라인들(908a 내지 908d)의 세트를 갖는다. 일 실시형태에서, 제1 전도성 라인들(906a 내지 906h)의 세트는 워드 라인들이고 제2 전도성 라인들(908a 내지 908b)의 세트는 비트 라인들이다. 논의의 용이함을 위해, 제1 전도성 라인들(906a 내지 906h)의 세트는 워드 라인들로 지칭될 수 있고 제2 전도성 라인들(908a 내지 908b)의 세트는 비트 라인들로 지칭될 수 있다. 그러나, 제1 전도성 라인들(906a 내지 906h)의 세트가 비트 라인들일 수 있고 제2 전도성 라인들(908a 내지 908b)의 세트가 워드 라인들일 수 있다.
타일(202)은 다수의 프로그래밍 가능 저항 메모리 셀들(401)을 갖는다. 각각의 메모리 셀(401)은 제1 전도성 라인들(906) 중 하나의 제1 전도성 라인과 제2 전도성 라인들(908) 중 하나의 제2 전도성 라인 사이에 접속된다. 각각의 메모리 셀(401)은 임계치 스위칭 선택기 요소(502)와 직렬인 MTJ 요소(902)를 갖는다. 따라서, 각각의 메모리 셀("비트")(401)은 MRAM 셀 또는 비트로서 지칭될 수 있다. 임계치 스위칭 선택기(502)는 임계치 스위칭 선택기(502)의 임계 전압을 초과하는 전압 레벨의 인가에 응답하여 더 낮은 저항을 갖고서 전도성이 되도록 구성되고, 스위칭 선택기(502)를 통한 전류가 선택기 유지 전류 미만으로 감소될 때까지 더 낮은 저항을 갖고서 전도성으로 유지된다. 임계치 스위칭 선택기 요소(502)는 2 단자 디바이스일 수 있다. 일 실시형태에서, 임계치 스위칭 선택기 요소(502)는 OTS를 포함한다.
각각의 제1 전도성 라인(906)은 WL 드라이버들(910a 내지 910h) 중 하나에 의해 구동될 수 있다. 예를 들어, 제1 전도성 라인(906a)은 WL 드라이버(910a)에 의해 구동될 수 있고, 제1 전도성 라인(906b)은 WL 드라이버(910b)에 의해 구동될 수 있는 등이다. 각각의 제2 전도성 라인(908)은 BL 드라이버들(912a 내지 912d) 중 하나에 의해 구동된다. 예를 들어, 제2 전도성 라인(908a)은 BL 드라이버(912a)에 의해 구동되고, 제2 전도성 라인(908b)은 BL 드라이버(912b)에 의해 구동되는 등이다. 일 실시형태에서, 워드 라인들 및 비트 라인들은 워드 라인 또는 비트 라인의 일 단부로부터 구동된다. 도 9a는 워드 라인들 및 비트 라인들이 일 단부로부터 구동되는 이러한 일 실시형태를 도시한다. 대안적인 실시형태에서, 비트 라인들 및/또는 워드 라인들은 중간점으로부터 구동된다. 중간점으로부터 워드 라인 또는 비트 라인을 구동하는 것은 최악의 경우의 IR 강하를 감소시킨다.
드라이버(910)는 구동될 WL(906)을 선택하는 디코딩 회로부에 의해 선택된 워드 라인에 접속될 수 있다. 디코딩 회로부는 어레이의 각 WL(906)에 대해 별도의 드라이버(910)가 필요하지 않도록 구성될 수 있다. 디코딩 회로부는 각각의 선택된 WL(906g)을 별개의 전류 드라이버에 연결함과 동시에, 선택되지 않은 WL을 Vunsel_WL에 연결된 노드에 연결할 수 있다. 마찬가지로, 디코딩 회로부는 선택되지 않은 BL을 Vunsel_BL에 연결된 다른 노드에 연결하고, 선택된 각 BL(908b)을 Vunsel_BL에 연결된 노드에 연결하도록 구성될 수 있다.
논의를 위해, 메모리 셀(401a)이 액세스를 위해 선택되고 있다. 이는 판독, 기록 액세스 또는 리프레시 액세스(예를 들어, 임계치 스위칭 선택기 리프레시)일 수 있다. 선택된 메모리 셀(401a)은 선택된 워드 라인(906g) 및 선택된 비트 라인(908b)의 교차점에 있다. 다른 메모리 셀들은 액세스를 위해 선택되지 않는다(즉, 비선택된 메모리 셀들임). 모든 다른 워드 라인들 및 모든 다른 비트 라인들은 그들을 Vmid, 예를 들어, 1.65 V(구동 컴플라이언스 전압, 예를 들어 3.3 V의 대략 1/2)와 같은 비선택 전압으로 강제함으로써 선택되지 않는다. 메모리 셀(401)(예를 들어, 셀(401a))을 선택하기 위해, 저전압과 같은 선택 전압(Vselect_BL)이 선택된 비트 라인(예컨대, 비트 라인(908b))에 제공되고 액세스 전류가 선택된 워드 라인(예컨대, 워드 라인(906g))을 통해 구동된다. 액세스 전류는 선택된 워드 라인의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 선택된 비트 라인의 일부분을 통해 흐를 수 있다. 비선택 전압(Vunsel_BL)이 비선택된 비트 라인들(예컨대, 비트 라인들(908a, 908c, 908d))에 제공된다. 일 실시형태에서, Vselect_BL은, Iaccess가 선택된 워드 라인에 인가된다고 가정하면, 선택된 메모리 셀 내의 임계치 스위칭 선택기(502)가 턴온되도록 하는 크기를 갖는다. 예를 들어, Vselect_BL은 대략 0 V일 수 있다. 반면에, Vunsel_BL은, 비선택된 메모리 셀 내의 임계치 스위칭 선택기(502)가 턴온되지 않도록 하는 크기를 갖는데, 예를 들어, Vselect_BL은 양의 전력 공급이 3.3 V인 경우 대략 1.65 V일 수 있다. 워드 라인 드라이버(910g)는 선택된 워드 라인(906g)의 적어도 일부분을 통해 액세스 전류(Iaccess)를 구동한다. 이러한 액세스 전류는 또한 선택기(502)가 온이라고 가정하면, 선택된 메모리 셀(401a)을 통해 그리고 선택된 비트 라인(908b)의 일부에서 흐를 수 있다. 예를 들어, 이러한 선택된 WL은 예를 들어 3.3 V의 컴플라이언스 전압을 갖는 전류 소스에 의해 판독하기 위해 15 μa만큼 또는 기록하기 위해 30 μa만큼 높게 구동될 수 있다. 일 실시형태에서, Iaccess는 리프레시 동작 동안에 사용되는 리프레시 전류이다. 일 실시형태에서, 리프레시 전류는 판독 전류와 대략 동일한 크기를 갖는다. 일 실시예로서, 리프레시 전류는 15 μa이다. 일 실시형태에서, 선택된 메모리 셀(401a)의 임계치 전압 선택기(502)는 전류 강제 접근법을 사용하여 리프레시된다.
WL 드라이버들(910)은 전류를 소싱(sourcing)하거나 또는 전류를 싱크(sink)하도록 구성된다. 따라서, Iaccess는 선택된 워드 라인(뿐만 아니라 선택된 비트 라인)을 통해 어느 방향으로든 흐를 수 있다. 본원에서 사용되는 관례에 의해, 전류 드라이버(910)가 전류 소스로 사용될 때, 액세스 전류의 크기는 양의 값이다. 본원에서 사용되는 관례에 의해, 전류 드라이버(910)가 전류 싱크(current sink)로 사용될 때, 액세스 전류의 크기는 음의 값이다. 전류 드라이버(910)가 전류를 소싱하든 또는 싱크하든, 본원에서 이것은 선택된 워드 라인으로 전류를 강제하거나 또는 그를 통해 전류를 구동시키는 것으로 지칭될 것이다. 일 실시형태에서, 비선택된 워드 라인들(예컨대, 906a, 906b, 906c, 906d, 906e, 906f, 및 906h)을 통해 누설 이외의 어떠한 전류도 강제되지 않는다. 본원에서, 예를 들어 20 nm CD의 경우, 대략 3.3 V의 전압 컴플라이언스로 판독을 위한 15 μa 또는 기록을 위한 30 μa에서, 강제된 "선택된 워드 라인"은, 워드 라인이 선택된 메모리 셀에 접속되고, 이러한 셀이 대략 0 V에서 "선택된" 비트 라인에 대한 그의 접속에 의해 추가로 결정된다는 것을 의미한다. 반대 극성을 기록하기 위해, 선택된 워드 라인은, 예를 들어 -30 μa로 강제되고, 선택된 비트 라인은 3.3 V로 강제된다. 다른 셀 단자가 Vmid, 예컨대 1.65 V에서 비선택된 비트 라인에 접속되는 경우, 선택된 워드 라인은 또한 비선택된 메모리 셀들에 접속될 수 있다. "비선택된 워드 라인"은 워드 라인이 비선택된 메모리 셀들에만 접속됨을 의미한다. 다시 말하면, 선택되지 않은 워드 라인에 접속되는 모든 메모리 셀들은, 예를 들어 선택되지 않은 WL이, 예를 들어, Vp(3.3 V)에 대해 Vmid(1.65 V)에서 강제될 때; 또는 비선택된 BL이, 예를 들어 Vmid(1.65 V)에서 강제될 때, 비선택된 메모리 셀들이다. 본원에서, "선택된 비트 라인"은, 예를 들어 P2AP를 판독 및 기록하는 경우 거의 0 V에서, 또는 AP1P를 기록하는 경우 거의 Vp(예를 들어, 약 3.3 V)에서 비트 라인이 적어도 하나의 선택된 메모리 셀에 접속됨을 의미한다는 것에 유의한다. "비선택된 비트 라인"은 비트 라인이 비선택된 메모리 셀들에만 접속됨을 의미한다. 다시 말하면, 선택되지 않은 비트 라인에 접속되는 모든 메모리 셀들은 선택되지 않은 메모리 셀들이고, 예를 들어 BL은 Vp = 3.3 V에 대해 1.65 V에 있다. 위에서 언급된 바와 같이, 선택된 메모리 셀은 판독하거나 또는 기록하도록 액세스를 위해 선택되는 메모리 셀이다. 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인 사이에 접속된다.
도 9a의 실시예에서는, 교차점 어레이 내에 비트 라인들보다 더 많은 워드 라인들이 있다. 일 실시형태에서, 교차점 어레이 내에 워드 라인들보다 더 많은 비트 라인들이 있다. 일 실시형태에서, 교차점 어레이에서 비트 라인들의 수는 워드 라인들의 수와 동일하다. 도 9a의 실시예에서는, 교차점 어레이 내에 비트 라인들보다 2배 많은 워드 라인들이 있지만; 상이한 비율이 사용될 수 있다. 그에 의해, 상이한 타일 크기들이 실현될 수 있다. 예를 들어, 타일(900)은 1024 BL X 2048 WL을 가질 수 있으며, 이는 4개의 타일들(900) 사이에서 WL 및 BL을 중심 구동함으로써 2048 x 4096 셀들의 모듈로 구성될 수 있다.
일부 실시형태에서, 프로그래밍 가능 저항 메모리 셀들은 전압 강제 접근법을 사용하여 판독, 기록 및/또는 리프레시된다. 도 9b는 전압 강제 접근법이 사용되는 교차점 아키텍처를 갖는 메모리 구조체(202)의 일부분의 일 실시형태를 도시한다. 이 아키텍처는 도 9a의 아키텍처가 유사하기에 상세히 논의되지 않을 것이다. 도 9b에서, 액세스 전압 Vaccess 는 워드 라인(906g) 상에서 구동되는 반면, 선택 전압 Vselect_BL은 비트 라인(908b) 상에서 구동되어 메모리 셀(401a)을 선택한다. 이러한 방식으로 메모리 셀(401a)이 판독, 기록 및/또는 리프레시될 수 있다. 일 실시형태에서, 임계치 전압 선택기(502)는 전압 강제 접근법을 사용하여 리프레시된다.
도 10는 교차점 메모리 어레이에서의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하는 프로세스(1000)의 일 실시형태의 흐름도이다. 프로그래밍 가능 저항 메모리 셀(401)의 임계치 스위칭 선택기(502)를 리프레시하면 임계치 스위칭 선택기(502)의 Vt를 재설정할 것이다. 일 실시형태에서, 임계치 스위칭 선택기(502)의 Vt는 상향 드리프트하여, 리프레시에 의해 Vt를 대략 가장 낮은 값으로 재설정할 것이다. 임계치 스위칭 선택기(502)가 리프레시 동작들 사이에 재설정되는 Vt의 일부 변화가 있을 수 있다. 프로세스(1000)는 하나의 프로그래밍 가능 저항 메모리 셀(401)의 임계치 스위칭 선택기(502)를 리프레시하는 것을 설명하지만, 프로그래밍 가능 저항 메모리 셀 그룹의 임계치 스위칭 선택기(502)를 재설정하기 위해 병렬로 적용될 수도 있다. 프로그래밍 가능 저항 메모리 셀 그룹은 다수의 타일(900) 내에 있을 수 있다. 일 실시형태에서, 타일(900)당 단일 메모리 셀의 임계치 스위칭 선택기(502)는 프로세스(1000)를 사용하여 병렬로 재설정된다. 일 실시형태에서, 타일(900)당 다수의 메모리 셀의 임계치 스위칭 선택기(502)는 프로세스(1000)를 사용하여 병렬로 재설정된다. 일 실시형태에서, 프로그래밍 가능 저항 메모리 셀은 MRAM 셀이다. 일 실시형태에서, 임계치 스위칭 선택기(502)는 OTS이다. 일 실시형태에서, 프로그래밍 가능 저항 메모리 셀은 OTS와 직렬로 연결된 MTJ 요소를 갖는다.
단계 1002는 프로그래밍 가능 저항 메모리 셀(401)에 연결된 제1 전도성 라인 및 제2 전도성 라인에 신호를 인가하여 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기(502)를 턴온하는 것을 포함한다. 일 실시형태에서, 전류 강제 접근법은 제2 전도성 라인에 선택 전압을 인가하는 동안 제1 전도성 라인으로 전류를 구동하는 데 사용된다. 일 실시형태에서, 전압 강제 접근법은 제2 전도성 라인에 선택 전압을 인가하는 동안 제1 전도성 라인으로 전압을 구동하는 데 사용된다. 전류 강제 접근법이나 전압 강제 접근법을 사용하면 제1 전도성 라인 상의 전압이 시간이 지남에 따라 증가할 수 있다. 일 실시형태에서, 제2 도전성 라인 상의 전압은 약 0 V이고 리프레시 동작 동안 거의 변하지 않는다. 결과적으로 프로그래밍 가능 저항 메모리 셀에 걸리는 전압은 시간이 지남에 따라 상승할 수 있다. 어떤 시점에서, 프로그래밍 가능 저항 메모리 셀에 걸리는 전압은 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기(502)를 턴온하기에 충분하다.
단계 1004는 선택기 리프레시 동작을 종료하는지에 대한 결정이다. 일 실시형태에서, 선택기 리프레시 동작은 사전 결정된 시간에 종료된다. 일 실시형태에서, 사전 결정된 시간은 신호(전류 또는 전압)가 제1 전도성 라인에 처음 인가될 때 시작된다. 일 실시형태에서, 선택기 리프레시 동작은 임계치 스위칭 선택기가 턴온되었음을 검출하는 것에 응답하여 종료된다.
단계 1006은 임계치 스위칭 선택기의 Vt를 재설정한 후 리프레시 동작을 종료하기 위해 임계치 스위칭 선택기를 턴오프하는 것을 포함한다. 다양한 실시형태에서, 선택기 리프레시 동작은 판독 또는 기록 동작보다 빠르다. 또한, 선택기 리프레시 동작은 프로그래밍 가능 저항 메모리 셀의 데이터 리프레시 동작보다 빠르다. 따라서 선택기 리프레시 동작은 판독 동작이나 데이터 리프레시 동작에 비해 속도가 빠르고 전류/전력 소모가 적다. 낮은 전류/전력 소비로 인해 선택기 리프레시 동작이 대규모 프로그래밍 가능 저항 메모리 셀 그룹에서 병렬로 수행될 수 있다. 또한, 선택기 리프레시 동작의 속도로 인해 선택기 리프레시 동작이 데이터 리프레시 동작보다 더 자주 수행될 수 있다.
도 11은 프로그래밍 가능 저항 메모리 셀을 판독하고 프로그래밍 가능 저항 메모리 셀의 선택기를 리프레시하는 프로세스(1100)의 일 실시형태의 흐름도이다. 프로세스(1000)와 유사하게, 프로세스(1100)는 프로그래밍 가능 저항 메모리 셀 그룹에서 병렬로 수행될 수 있다. 판독 동작과 선택기 리프레시는 서로 다른 시간에 수행된다. 본원에 언급된 바와 같이, 선택기 리프레시 동작은 임계치 스위칭 선택기를 턴온하는 것으로 인해 임계치 스위칭 선택기의 Vt를 재설정할 것이다. 판독 동작은 또한 임계치 스위칭 선택기를 턴온하기 때문에 임계치 스위칭 선택기의 Vt를 재설정할 수도 있다. 그러나 선택기 리프레시 동작은 판독 동작보다 훨씬 짧은 시간 동안 임계치 스위칭 선택기를 온 상태로 유지한다. 따라서 선택기 리프레시 동작은 판독 동작보다 빠르고 전류/전력을 덜 소모한다. 또한 선택기 리프레시 동작은 판독 동작보다 프로그래밍 가능 저항 메모리 요소에 스트레스를 덜 준다.
단계 1102는 메모리 셀(401)의 임계치 스위칭 선택기(502)를 턴온함으로써 그리고 메모리 셀의 프로그래밍 가능 저항 메모리 요소의 상태를 판독하기 위해 제1 기간 동안 임계치 스위칭 선택기를 온으로 유지함으로써 프로그래밍 가능 저항 메모리 셀을 판독하는 것을 포함한다. 일부 실시형태에서, 단계 1102는 데이터 리프레시 동작에서 수행될 수 있다. 일 실시형태에서, 메모리 셀(401)의 상태를 판독하는 것은 워드 라인 상의 전압을 샘플링하는 것을 포함한다. 일 실시형태에서, 메모리 셀(401)의 상태를 판독하는 것은 비트 라인 상의 전류를 샘플링하는 것을 포함한다. 다른 기술들이 메모리 셀(401)의 상태를 판독하는 데 사용될 수 있다. 그러나, 메모리 셀의 상태를 판독하기 위해서는 임계치 스위칭 선택기(502)가 온이어야 한다. 메모리 셀의 상태를 판독할 수 있기 전에 조건이 안정화되도록 임계치 스위칭 선택기(502)가 온으로 스위칭된 후 일반적으로 약간의 시간이 걸린다는 점에 유의한다. 예를 들어, 워드 라인 상의 전압은 임계치 스위칭 선택기(502)가 스위칭된 후 안정화되는 데 시간이 필요할 수 있다.
단계 1104는 임계치 스위칭 선택기(502)를 턴온함으로써 그리고 임계치 스위칭 선택기(502)의 Vt를 재설정하기 위해 제2 기간 동안 임계치 스위칭 선택기(502)를 온으로 유지함으로써 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기(502)를 리프레시하는 것을 포함한다. 제2 기간은 제1 기간보다 짧다. 따라서 선택기 리프레시는 판독 동작보다 시간이 덜 걸리고 전력/전류를 덜 소비한다. 또한 선택기 리프레시는 판독 동작보다 프로그래밍 가능 저항 메모리 요소에 스트레스를 덜 준다. 일 실시형태에서, 프로세스(1000)는 단계 1104를 수행하는 데 사용된다. 단계 1104는 단계 1102가 단계 1104 바로 앞에 있는지 여부에 관계 없이 동일한 동작으로 수행될 수 있다는 것이 이해된다.
일부 실시형태에서, 메모리 시스템은 임계치 스위칭 선택기 리프레시 및 프로그래밍 가능 저항 메모리 요소의 별도의 데이터 리프레시를 수행한다. 도 12은 하나 이상의 교차점 어레이를 갖는 메모리 구조체에서의 리프레시의 프로세스(1200)의 일 실시형태의 흐름도이다. 프로세스(1200)는 선택기를 리프레시하고 프로그래밍 가능 저항 메모리 요소에 저장된 데이터를 리프레시하는 데 사용되지만 속도는 다르다.
단계 1202는 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 제1 속도로 리프레시하는 것을 포함한다. 제1 속도는 특정 메모리 셀의 선택기를 리프레시하는 시간 간격을 나타낸다. 일 실시형태에서, 프로세스(1000)는 단계 1202에서 사용된다. 제1 속도는 초당 1회에서 시간당 1회 사이의 속도로 각각의 특정 메모리 셀에 대한 임계치 스위칭 선택기(502)를 리프레시할 수 있다. 그러나 제1 속도는 초당 1회보다 더 빈번할 수도 있고 시간당 1회보다 덜 빈번할 수 있다.
단계 1204는 제1 속도보다 낮은 제2 속도로 메모리 셀의 프로그래밍 가능 저항 메모리 요소를 리프레시하는 것을 포함한다. 제2 속도는 특정 메모리 셀의 프로그래밍 가능 저항 메모리 요소를 리프레시하는 시간 간격을 나타낸다. 제2 속도는 시간당 1회에서 한 달에 1회 사이의 속도로 각 특정 메모리 셀의 메모리 요소를 리프레시할 수 있다. 그러나, 제2 속도는 시간당 1회보다 더 빈번하거나 한 달에 1회보다 덜 빈번할 수 있다. 프로그래밍 가능 저항 메모리 요소를 리프레시하면 메모리 요소의 데이터를 리프레시할 수 있다. 이 데이터 리프레시를 위한 하나의 기술은 메모리 셀 그룹을 판독하고, 데이터를 디코딩 및 오류 정정하고, 정정된 데이터를 그룹에 다시 기록하는 것이다. 프로그래밍 가능 저항 메모리 요소를 리프레시하면 임계치 스위칭 선택기도 리프레시할 수 있다. 따라서, 임계치 스위칭 선택기(502)와 MTJ 요소(902) 모두 리프레시가 예정된 경우, 단계 1202를 수행하는 대신 단계 1204가 수행될 수 있다.
도 13a는 리프레시 속도의 일 실시형태를 예시하는 테이블(1300)을 도시한다. 테이블(1300)은 두 가지 유형의 리프레시 동작, 즉 임계치 스위칭 선택기(S)의 리프레시와 프로그래밍 가능 저항 메모리 요소(M)의 데이터 리프레시를 포괄한다. 일 실시형태에서, 프로그래밍 가능 저항 메모리 요소는 자기 저항 요소를 포함한다. 일 실시형태에서, 프로그래밍 가능 저항 메모리 요소는 MTJ를 포함한다. 각 반복마다 총 "i"회의 리프레시 동작이 수행된다. 각 반복의 제1 i-1 리프레시 동작은 선택기 리프레시(S)이며, 각 반복의 최종 리프레시 동작은 프로그래밍 가능 저항 메모리 요소 리프레시(M)이다. i의 값은 예를 들어 2와 100 사이일 수 있다. 따라서 "i"가 2인 경우, 임계치 스위칭 선택기 리프레시 속도는 프로그래밍 가능 저항 메모리 요소 리프레시 속도의 2배가 될 것이다. "i"가 100인 경우, 임계치 스위칭 선택기 리프레시 속도는 프로그래밍 가능 저항 메모리 요소 리프레시 속도의 100배가 될 것이다.
도 13b는 메모리 요소 데이터 리프레시보다 더 높은 속도로 임계치 스위칭 선택기 리프레시를 수행하는 프로세스(1320)의 일 실시형태의 흐름도이다. 프로세스는 도 13a의 테이블(1300)을 기반으로 하며, 동시에 리프레시 동작을 수행하는 메모리 셀 그룹에 속한다. 단계 1322는 리프레시 동작 카운터를 0으로 설정하는 것을 포함한다. 카운터는 선택기 리프레시 동작들을 카운팅할 것이다. 카운터는 메모리 요소 데이터 리프레시에 대한 선택기 리프레시 동작 횟수의 비율의 역할을 한다. 사용된다.
단계 1324는 이 메모리 셀 그룹에 대해 리프레시 동작을 수행할 시간인지 여부의 결정이다. 일 실시형태에서, 이 그룹에 대한 리프레시 동작은 어떤 일정한 간격(예를 들어, 초당 1회, 6분당 1회, 시간당 1회 등)으로 수행된다. 일 실시형태에서, 메모리 셀들의 그룹은 ECC 코드워드를 저장한다. 일 실시형태에서, 메모리 셀들의 그룹은 다수의 ECC 코드워드를 저장한다. 일 실시형태에서, 메모리 셀들의 그룹은 ECC 크로스워드이며, 이는 메모리 셀이 다수의 ECC 코드워드로부터 선택되지만 각 ECC 코드워드의 메모리 셀 중 서브세트(즉, 전체보다 적은)만이 선택된다는 것을 의미한다. ECC 크로스워드에 대한 추가적인 상세 내용이 아래에서 논의된다.
단계 1326은 카운터가 i-1에 도달했는지 여부의 결정이다. 그렇지 않다면, 단계 1328에서 임계치 스위칭 선택기(502)의 리프레시가 수행된다. 이는 임계치 스위칭 선택기(502)의 Vt를 재설정하지만 프로그래밍 가능 저항 메모리 요소의 데이터를 리프레시하지 않을 것이다. 일 실시형태에서, 프로세스(1000)는 단계 1328에서 사용된다. 단계 1330에서, 카운터는 증분된다. 그 후 프로세스는 단계 1324로 복귀한다. 카운터가 i-1에 도달하면, 단계 1332에서 메모리 요소의 데이터가 리프레시된다. 이는 또한 임계치 스위칭 선택기(502)를 리프레시할 것이다. 즉, 단계 1332는 또한 임계치 스위칭 선택기(502)의 Vt를 재설정할 것이다. 그 후, 단계 1322에서 카운터가 재설정된다.
위에서 언급한 바와 같이, 임계치 선택기 리프레시 동작을 종료할 시기를 결정하는 하나의 방법은 사전 결정된 시간을 기반으로 한다. 도 14a는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스(1400)의 일 실시형태의 흐름도이다. 프로세스(1400)는 프로세스(1000)의 단계 1104의 일 실시형태에서 사용된다. 프로세스(1400)는 도 11의 단계 1104의 일 실시형태에서 사용된다. 프로세스(1400)는 도 12의 단계 1202의 일 실시형태에서 사용된다. 프로세스(1400)는 전류 강제 접근법을 사용한다. 도 15a 및 도 15b는 선택된 워드 라인(WL)에 대한 전류 파형 및 전압 파형을 각각 도시하고 프로세스(1400)와 관련하여 논의될 것이다. 프로세스(1400)는 다수의 메모리 셀에 대해 병렬로 수행될 수 있다.
단계 1402는 선택된 BL에 선택 전압을 인가하는 동안 선택된 WL에 전류를 구동하여 선택된 WL을 충전하는 것을 포함한다. 임계치 스위칭 선택기(502)를 리프레시하도록 선택된 메모리 셀은 선택된 WL 및 선택된 BL에 연결된다. 일 실시형태에서, 전류는 약 15 uA이다.
단계 1404는 선택된 WL에 전류 인가가 시작된 이후 사전 정해진 시간이 경과했는지 여부를 결정하는 것이다. 그렇지 않으면, 선택한 WL에 전류가 계속 인가되어 선택한 WL 전압이 상승한다. 도 15a는 선택된 WL로 구동되는 전류를 도시한다. t1에서, 전류는 선택된 WL로 구동되기 시작한다. 사전 정해진 시간은 전류가 턴오프되는 시점인 t1과 t3 사이의 시간 간격이다. 도 15b는 선택된 WL 상의 전압을 도시한다. t1에서, 선택한 WL 상의 전압이 증가하기 시작한다. 전압은 임계치 스위칭 선택기가 턴온되는 t2까지 증가한다.
임계치 스위칭 선택기(502)는 t1과 t2 사이에서 오프된다. t1과 t2 사이에서, 전류는 워드 라인 전압이 증가하게 한다. 전류는 또한 경로에서의 임의의 누설을 지원한다. 따라서, 임계치 스위칭 선택기(502) 및 저항성 MTJ 요소(902)의 직렬 조합에 걸리는 전압은 임계치 스위칭 선택기가 오프 상태에 있기 때문에 t1과 t2 사이에서 상승한다. 임계치 스위칭 선택기(502)가 오프일 때 그 저항은 매우 높아서 대부분의 워드 라인 전압이 임계치 스위칭 선택기(502)를 가로질러 나타난다. 임계치 스위칭 선택기(502)에 걸리는 전압이 임계치 스위칭 선택기(502)의 임계 전압 Vth에 도달하면, 턴온되어 (t2에서) 낮은 저항 상태로 스위칭할 것이다.
도 15a를 참조하면, 전류는 t2와 t3 사이에서 Irefresh로 유지된다. 도 15b를 참조하면, 임계치 스위칭 선택기(502)는 t2와 t3 사이에서 온 상태로 (낮은 저항 상태로) 유지된다. 일단 임계치 스위칭 선택기(502)가 (t2에서) 온 상태에 있으면, Irefresh 전류는 선택된 메모리 셀(401)을 통해 흐를 것이다. 리프레시 전류가 Irefresh에 고정되어 유지됨에 따라, 메모리 셀 양단에 걸리는 전압은 MTJ 요소(902)의 직렬 저항 및 임계치 스위칭 선택기(502)의 온 상태 저항에 따른 레벨로 떨어질 것이다.
메모리 셀이 2개의 상태들만을 저장하는 이진 실시형태의 경우, 메모리 셀은 높은 저항, AP 상태, 예를 들어 50 kΩ을 가질 것이고, 예를 들어 낮은 저항, P 상태, 예를 들어 25 kΩ을 가질 것이다. 직렬로 연결된 MTJ 요소(902)에 걸리는 생성된 전압, 및 높은 저항 상태(HRS)와 낮은 저항 상태(LRS)에 대해 Irefresh전류에 응답한 임계치 스위칭 선택기(502)는 각각 라인들(1510 및 1512)로 도시되어 있다. 여기서의 논의는 임계치 스위칭 선택기와 직렬로 배치되는 MRAM 기반 메모리 셀의 맥락에 있지만, 이러한 판독 기술은 PCM 또는 ReRAM 디바이스와 같은 다른 프로그래밍 가능 저항 메모리 셀들에 유사하게 적용될 수 있다.
단계 1406은 사전 결정된 시간의 경과에 응답하여 전류를 차단하는 것이다. 전류를 차단하면 리프레시 동작이 종료된다. 언급한 바와 같이, 전류는 시간 t3에서 차단된다(도 15a 참조). 도 15b를 참조하면, WL 전압은 전류 차단에 응답하여 0으로 떨어질 것이다. 그러나 워드라인에는 약간의 커패시턴스가 있다는 점에 유의한다. 따라서 WL 전압은 t2 또는 t3 시점에 즉시 떨어지지 않을 것이다. 따라서, 도 15a와 도 15b의 도시된 파형은 다소 이상화되어 있다.
시간 t3은 리프레시되는 그룹 내의 임계치 스위칭 선택기(502)의 대부분이 t3 이전에 턴온되도록 엔지니어링 분석에 기초하여 결정될 수 있다. 그룹 내의 임계치 스위칭 선택기(502) 중 일부가 t3 이전에 턴온되지 않을 가능성이 있다. 시간 t3은 임계치 스위칭 선택기(502)가 턴온된 마지막 시간 이후의 시간 간격에 기초할 수도 있다.
임계치 스위칭 선택기(502)는 예를 들어 판독 동작에 비해 상대적으로 짧은 시간 동안 온 상태인 점에 유의한다. 메모리 셀의 마모율은 임계치 스위칭 선택기(502)가 온 상태인 시간 길이에 따라 달라진다. 따라서, 선택기 리프레시 동작은 더 긴 시간 동안 임계치 스위칭 선택기(502)를 온으로 갖는 판독 동작보다 메모리 셀에 대한 마모를 덜 야기할 것이다.
드문 경우에서, 임계치 스위칭 선택기를 리프레시하면 MTJ 자유 층 판독 교란 이벤트가 검출되지 않을 수 있다. 임계치 스위칭 선택기를 턴온하면 MTJ 자유 층을 교란할 수 있는 전류 스파이크가 발생할 수 있으며 이를 스냅백 이벤트(snapback event)라고 한다. MTJ 자유 층의 교란이 너무 심하면 (나중에 셀을 판독할 때) 판독 오류가 발생할 수 있다. 검출되지 않는 판독 교란 이벤트가 검출되지 않는 이유는 선택기 리프레시 동작이 메모리 셀에 저장된 데이터를 판독하고 리프레시하지 않기 때문이다. 그러나, 메모리 시스템은 일반적으로 오류율이 너무 높지 않은 경우 이러한 경우를 허용하도록 설계된다. 예를 들어, 메모리 시스템은 10^-5의 스냅백 판독 오류율 버짓으로 설계될 수 있다. 리프레시 동안 MTJ 자유 층 판독 교란 가능성은 스냅백 판독 오류율 버짓에 영향을 줄 수 있다.
위에서 언급한 바와 같이, 임계치 선택기 리프레시 동작을 종료할 시기를 결정하는 하나의 방법은 임계치 스위칭 선택기의 턴온 검출을 기반으로 한다. 도 14b는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스(1450)의 일 실시형태의 흐름도이다. 프로세스(1450)는 프로세스(1000)의 일 실시형태이다. 프로세스(1450)는 도 11의 단계 1104의 일 실시형태에서 사용된다. 프로세스(1450)는 도 12의 단계 1202의 일 실시형태에서 사용된다. 프로세스(1450)는 전류 강제 접근법을 사용한다.
단계 1452는 선택된 BL에 선택 전압을 인가하는 동안 선택된 WL에 전류를 구동하여 선택된 WL을 충전하는 것을 포함한다. 임계치 스위칭 선택기(502)를 리프레시하도록 선택된 메모리 셀은 선택된 WL 및 선택된 BL에 연결된다. 일 실시형태에서, 전류는 약 15 uA이다.
단계 1454는 전류에 응답하여 임계치 스위칭 선택기(502)가 턴온되었는지 여부를 결정하는 것을 포함한다. 일 실시형태에서, 선택된 워드 라인 상의 전압은 WL 전압이 떨어지는 도 15b의 t2에서 이벤트를 검출하도록 모니터링된다. 일 실시형태에서, 선택된 WL 전압의 변화율은 임계치 스위칭 선택기(502)가 턴온되기 전에 양의 값이다. 임계치 스위칭 선택기(502)가 턴온된 후에 선택된 WL 전압의 변화율은 음의 값이다. 따라서, 일 실시형태에서, 회로부는 선택된 WL 전압의 음의 변화율을 모니터링한다. 일 실시형태에서, 선택된 BL의 전류는 임계치 스위칭 선택기(502)가 턴온되는 것에 응답하여 BL이 증가하는 지점을 검출하도록 모니터링된다. 다른 실시형태에서, 회로부는 충분한 양의 시간이 경과한 후에 선택기가 턴온되지 않은 경우 선택된 WL 전압이 예상 WL 전압보다 작은지 여부를 모니터링한다.
단계 1456은 스위칭 선택기(502)가 턴온되었다는 검출에 응답하여 전류를 차단하는 것이다. 전류를 차단하면 리프레시 동작이 종료된다.
전술한 바와 같이, 일부 실시형태에서 선택기 리프레시에서 전압 강제 접근법이 사용된다. 도 16a는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스(1600)의 일 실시형태의 흐름도이다. 프로세스(1600)는 전압 강제 접근법을 사용한다. 프로세스(1600)는 프로세스(1000)의 일 실시형태이다. 프로세스(1600)는 도 11의 단계 1104의 일 실시형태에서 사용된다. 프로세스(1600)는 도 12의 단계 1202의 일 실시형태에서 사용된다.
단계 1602는 선택된 BL에 선택 전압을 인가하는 동안 선택된 WL에 전압을 구동하여 선택된 WL을 충전하는 것을 포함한다. 임계치 스위칭 선택기(502)를 리프레시하도록 선택된 메모리 셀은 선택된 WL 및 선택된 BL에 연결된다. 초기에는 전류 강제 접근법의 경우 도 15b의 t1에서와 같이 전압이 낮을 수 있다. 선택한 WL이 충전되면 WL 전압도 올라간다. 일 실시형태에서, 최대 WL 전압은 약 3 V 또는 3.5 V이다. 도 15b의 실시예와 마찬가지로. 임계치 스위칭 선택기(502)는 전압이 임계치 스위칭 선택기(502)의 Vt에 도달할 때 턴온될 것이다. 임계치 스위칭 선택기(502)의 Vt는 이 최대 전압보다 낮아야 한다. 임계치 스위칭 선택기(502)를 리프레시하면 Vt가 이 최대 전압 이상으로 드리프트하는 것을 방지한다.
단계 1604는 선택된 WL에 전압 인가가 시작된 이후 사전 정해진 시간이 경과했는지 여부를 결정하는 것이다. 그렇지 않으면, 선택한 WL에 전압이 계속 인가되어 선택한 WL 전압이 상승한다. 단계 1606은 사전 정해진 시간이 경과되면 선택된 WL 및/또는 BL에 대한 전압 인가를 중단하고 리프레시 동작을 종료한다.
도 16b는 임계치 스위칭 선택기의 리프레시를 수행하는 프로세스(1650)의 일 실시형태의 흐름도이다. 프로세스(1650)는 전압 강제 접근법을 사용하지만, 임계치 스위칭 선택기(502)가 턴온하는 것을 검출한 것에 응답하여 리프레시 동작이 종료된다는 점에서 다르다. 프로세스(1650)는 프로세스(1000)의 일 실시형태이다. 프로세스(1650)는 도 11의 단계 1104의 일 실시형태에서 사용된다. 프로세스(1650)는 도 12의 단계 1202의 일 실시형태에서 사용된다.
단계 1652는 선택된 BL에 선택 전압을 인가하는 동안 선택된 WL에 전압을 구동하여 선택된 WL을 충전하는 것을 포함한다. 단계 1652는 단계 1602와 유사하다.
단계 1654는 전압에 응답하여 임계치 스위칭 선택기(502)가 턴온되었는지 여부를 결정하는 것을 포함한다. 일 실시형태에서, 선택된 BL의 전류는 임계치 스위칭 선택기(502)가 턴온되는 것에 응답하여 BL 전류가 증가하는 지점을 검출하도록 모니터링된다. 단계 1656은 스위칭 선택기(502)가 턴온된 것을 검출한 것에 응답하여 선택된 WL 및/또는 BL에 대한 전압을 차단하는 것이다. 전압을 차단하면 리프레시 동작이 종료된다.
도 17a는 MTJ 요소의 리프레시 프로세스(1700)의 일 실시형태의 흐름도이다. 프로세스(1700)는 MRAM 셀 그룹에 대해 병렬로 수행될 수 있다. 프로세스(1700)는 "고속 판독"으로 지칭되는 것을 사용한다. 프로세스(1700)는 도 12의 단계 1204의 일 실시형태에서 사용된다. 프로세스(1700)는 도 13b의 단계 1332의 일 실시형태에서 사용된다. 일 실시형태는 전류 강제 접근법을 사용한다. 일 실시형태는 전압 강제 접근법을 사용한다. 단계 1702는 MRAM 셀에 신호를 인가하여 임계치 스위칭 선택기(502)를 턴온하는 것을 포함한다. 단계 1704는 임계치 스위칭 선택기(502)가 온 상태로 남아 있는 상태에서 MTJ 자유 층의 상태를 판독하는 것을 포함한다. ECC 코드워드를 저장하는 메모리 셀 그룹의 각각의 상태를 판독한 후, ECC 코드워드의 임의의 오류를 정정하기 위해 오류 검출 및 정정이 적용될 수 있다.
도 17b 및 도 17c는 전류 강제 접근법을 사용하는 MTJ 요소의 리프레시 실시형태 동안 선택된 워드 라인(WL)에 대한 전류 및 전압 파형을 각각 도시한다. 도 17b는 선택된 WL로 구동되는 전류(Iread)를 도시한다. t1에서, 전류는 선택된 WL로 구동되기 시작한다. 도 17c는 선택된 WL 상의 전압을 도시한다. t1에서, 선택한 WL 상의 전압이 증가하기 시작한다. 전압은 임계치 스위칭 선택기가 턴온되는 t2까지 증가한다.
임계치 스위칭 선택기(502)는 t1과 t2 사이에서 오프된다. t1과 t2 사이에서, 전류는 워드 라인 전압이 증가하게 한다. 전류는 또한 경로에서의 임의의 누설을 지원한다. 임계치 스위칭 선택기(502)에 걸리는 전압이 임계치 스위칭 선택기(502)의 임계 전압 Vth에 도달하면, 턴온되어 (t2에서) 낮은 저항 상태로 스위칭할 것이다. 따라서, 임계치 스위칭 선택기(502) 및 저항성 MTJ 요소(902)의 직렬 조합에 걸리는 전압은 임계치 스위칭 선택기가 오프 상태에 있기 때문에 t1과 t2 사이에서 상승한다.
도 17b를 참조하면, 전류는 t2와 t4 사이에서 Iread로 유지된다. 도 17c를 참조하면, 임계치 스위칭 선택기(502)는 t2와 t4 사이에서 온 상태로 유지된다(낮은 저항 상태에 있음). 도 17b 및 도 17c의 시간 t1, t2, t3은 도 15a 및 도 15b의 선택기 리프레시 파형의 실시형태에서의 시간 t1, t2 및 t3에 대응한다. 일단 임계치 스위칭 선택기(502)가 (t2에서) 온 상태에 있으면, Iread 전류는 선택된 메모리 셀(401)을 통해 흐를 것이다. 리프레시 전류가 Irefresh에 고정되어 유지됨에 따라, 메모리 셀에 걸리는 전압은 MTJ 요소(902)의 직렬 저항 및 임계치 스위칭 선택기(502)의 온 상태 저항에 따른 레벨로 떨어질 것이다.
메모리 셀이 2개의 상태들만을 저장하는 이진 실시형태의 경우, 메모리 셀은 높은 저항, AP 상태, 예를 들어 50 kΩ을 가질 것이고, 예를 들어 낮은 저항, P 상태, 예를 들어 25 kΩ을 가질 것이다. 직렬로 연결된 MTJ 요소(902)에 걸리는 생성된 전압, 및 높은 저항 상태(HRS)와 낮은 저항 상태(LRS)에 대해 Iread전류에 응답한 임계치 스위칭 선택기(502)는 각각 라인들(1710 및 1712)로 도시되어 있다. MTJ 자유 층의 상태를 결정하기 위해 t2와 t4 사이에서 메모리 셀이 판독된다. MTJ 요소의 리프레시를 위해 적어도 t4까지 임계치 스위칭 선택기(502)가 온이라는 점에 유의해야 하며, 이는 임계치 스위칭 선택기(502)가 선택기 리프레시에서보다 훨씬 더 오랫동안 온이라는 것을 의미한다.
단계 1706은 MTJ를 리프레시하려는 경우 각각의 메모리 셀의 MTJ 자유 층 자기 상태를 기록하는 것을 포함한다. 따라서, ECC 코드워드가 저장되어 있는 그룹의 데이터가 리프레시된다. 단계 1706은 도 17b 및 도 17c에 도시되어 있지 않지만, MRAM 셀을 통해 기록 전류를 강제하는 것을 포함할 수 있다.
도 18은 MTJ 요소의 리프레시 프로세스(1800)의 일 실시형태의 흐름도이다. 프로세스(1800)는 "자기 참조 판독"(SRR)으로 지칭되는 것을 사용한다. 프로세스(1800)는 도 12의 단계 1204의 일 실시형태에서 사용된다. 프로세스(1800)는 도 13b의 단계 1332의 일 실시형태에서 사용된다. 일 실시형태는 전류 강제 접근법을 사용한다. 일 실시형태는 전압 강제 접근법을 사용한다. SRR은 파괴적 SRR로 지칭될 수 있으며, 이는 메모리 셀의 원래 상태가 SRR 동안 변경될 수 있음을 의미한다.
프로세스(1800)는 하나의 메모리 셀의 MTJ 요소를 리프레시하는 것을 기술하고, 코드 워드 그룹(상이한 타일들 또는 타일들의 그룹들에 존재할 수 있음)에서 mRAM 셀들 상에서 병렬로 수행될 수 있다. 일 실시형태에서, 프로세스(1800)는 메모리 다이(292) 내의 제어 회로에 의해 수행된다. 일 실시형태에서, 프로세스(1800)는 제어 다이(290) 내의 제어 회로에 의해 수행된다. 일 실시형태에서, 프로세스(1800)는 호스트(120) 내의 제어 회로(예컨대, 호스트 프로세서(122))에 의해 수행된다. 프로세스(1800)는 도 19a 및 도 19b와 관련하여 논의될 것이다. 도 19a는 SRR를 사용하는 전류 강제 MTJ 요소의 일 실시형태 동안 선택된 워드 라인을 통해 구동되는 액세스 전류에 대한 전류 대 시간을 도시한다. 도 19b는 전류 강제 SRR의 일 실시형태 동안 선택된 MRAM 셀에 걸리는 전압에 대한 전압 대 시간을 도시한다.
단계 1801은 선택된 MRAM 셀의 임계치 스위칭 선택기를 턴온시키기 위해, 선택된 비트 라인에 선택 전압을 인가하는 동안, 제1 판독 전류를 선택된 워드 라인으로 구동시켜 선택된 워드 라인을 충전하는 것을 포함한다. 도 19a 및 도 19b는 이제 하나의 MRAM 셀(401)과 관련하여 논의되어 단계 1801에 대해 더 자세하게 설명될 것이다. 도 19a를 참조하면, 전류는 시간 t1에서 Iread로 증가된다. 도 19b를 참조하면, 메모리 셀(401)에 걸리는 전압은 t1에서 t2까지 증가한다. 임계치 스위칭 선택기(502)는 t1과 t2 사이에서 오프된다. t1과 t2 사이에서, 전류는 워드 라인 전압이 증가하게 한다. 전류는 또한 경로에서의 임의의 누설을 포함한다. 임계치 스위칭 선택기(502)에 걸리는 전압이 임계치 스위칭 선택기(502)의 임계 전압 Vth에 도달하면, 이는 턴온될 것이고 전압은 (t2에서) 선택된 셀(401)의 일부인 MTJ(902)의 상태에 따라 LRS(1912) 또는 HRS(1910) 전압으로 떨어질 것이다. 따라서, 임계치 스위칭 선택기(502) 및 저항성 MTJ 요소(902)의 직렬 조합에 걸리는 전압은 임계치 스위칭 선택기가 오프 상태에 있기 때문에 t1과 t2 사이에서 상승한다.
단계 1802는 임계치 스위칭 선택기가 온 상태로 유지되는 동안, 제1 판독 전류를 선택된 MRAM 셀을 통해 구동시키는 것을 포함한다. 도 9와 관련하여, Iaccess는 전류 드라이버(910g)에 의해, 선택된 제1 전도성 라인(906g)을 통해 구동되어, 예를 들어 15 μA의 전류를 사용하여 메모리 셀(401a)을 통해 Iaccess를 구동한다. 도 9와 관련하여, Vselect_BL는 전압 드라이버(912b)에 의해 제2 전도성 라인(908b)에 인가된다. 일 실시형태에서, 예를 들어, Iaccess는 15 μA이고 Vselect_BL는 0 V이다. 다른 실시형태에서, 약 25 kΩ의 낮은 저항 상태와 약 50 kΩ의 높은 저항 상태를 가질 수 있는 RA 10을 가진 20 nm CD MRAM에 대해 전류는 -15 μA이고 Vselect_BL는 3.3 V이다.
도 19a 및 도 19b는 이제 하나의 MRAM 셀(401)과 관련하여 논의되어 단계 1802에 대해 더 자세하게 설명될 것이다. 도 19a를 참조하면, 전류는 t2와 t4 사이에서 Iread로 유지된다. 도 19b를 참조하면, 임계치 스위칭 선택기(502)는 t2와 t4 사이에서 온 상태로 유지된다(낮은 저항 상태에 있음). 일단 임계치 스위칭 선택기(502)가 (t2에서) 온 상태에 있으면, Iread 전류는 선택된 메모리 셀(401)을 통해 흐를 것이다. 액세스 전류가 Iread에 고정되어 유지됨에 따라, 메모리 셀에 걸리는 전압은 MTJ 요소(902)의 직렬 저항 및 임계치 스위칭 선택기(502)의 온 상태 저항에 따른 레벨로 떨어질 것이다. 메모리 셀이 2개의 상태들만을 저장하는 이진 실시형태의 경우, 메모리 셀은 높은 저항, AP 상태, 예를 들어 50 kΩ을 가질 것이고, 예를 들어 낮은 저항, P 상태, 예를 들어 25 kΩ을 가질 것이다. 직렬로 연결된 MTJ 요소(902)에 걸리는 생성된 전압, 및 높은 저항 상태(HRS)와 낮은 저항 상태(LRS)에 대해 Iread전류에 응답한 임계치 스위칭 선택기(502)는 각각 라인들(1910 및 1912)로 도시되어 있다. 여기서의 논의는 임계치 스위칭 선택기와 직렬로 배치되는 MTJ 기반 메모리 셀의 맥락에 있지만, 이러한 판독 기술은 PCM 또는 ReRAM 디바이스와 같은 다른 프로그래밍 가능 저항 메모리 셀들에 유사하게 적용될 수 있다.
다시 도 18로 돌아가면, 단계 1804는 선택된 메모리 셀에 걸리는 전압을 감지하는 것을 포함한다. 단계 1804는 또한, 예를 들어, 커패시터 상에 감지된 전압을 저장하는 것을 포함할 수 있다. 단계 1805는 기준 전압(예를 들어, 150 mV)을 추가하거나(Deck1) 차감함으로써(Deck2) 저장된 전압을 조정하는 것을 포함한다. 일 실시형태에서, Deck1 및 Deck2는 2개의 상이한 층들이다(도 4d의 418, 420 참조).
단계 1806은 선택된 비트 라인에 선택 전압을 인가하여 선택된 MRAM 셀을 통해 기록 전류를 강제하는 동안 선택된 워드 라인을 통해 기록 전류를 구동하는 것을 포함한다. 도 9와 관련하여, Iaccess는 전류 드라이버(910g)에 의해, 선택된 제1 전도성 라인(906g)을 통해 구동되어 메모리 셀(401a)을 통해 Iaccess를 강제한다. 도 9와 관련하여, Vselect_BL는 전압 드라이버(912b)에 의해 제2 전도성 라인(908b)에 인가된다. 일 실시형태에서, 기록을 위한 Iaccess는 30 μA이고 Vselect_BL는 0 V이다. 다른 실시형태에서, 기록을 위한 Iaccess는 -30 μA이고 Vselect_BL는 3.3 V이다.
도 19a 및 도 19b는 이제 하나의 MRAM 셀(401)과 관련하여 논의되어 단계 1806에 대해 더 자세하게 설명될 것이다. 도 19a와 관련하여, 액세스 전류는 시간 t4에서 Iwrite로 증가되어 t6까지 Iwrite를 유지한다. 도 19b를 참조하면, t4에서, MRAM 셀(401)에 걸리는 전압은 증가한다. MRAM 셀(401)이 HRS(라인(1910))에 있었다면, MRAM 셀에 걸리는 전압은 t4에서 라인(1920)에 의해 표시된 레벨로 증가하고 t6까지 그 레벨을 유지할 것이다. HRS가 AP 상태인 것을 상기한다. 따라서, 이 MRAM 셀은 AP 상태로 유지될 것이다.
MRAM 셀(401)이 LRS(라인(1912))에 있었다면, MRAM 셀에 걸리는 전압은 MTJ P-상태(MTJ 셀(401)의 LRS)를 AP 상태(MTJ 셀(401)의 HRS)로 스위칭한 결과로서 t4에서 라인(1922)에 표시된 레벨로 증가할 것이다. 도 19b는 라인(1922)이 t5에서 증가하여 라인(1920)과 만나는 것을 도시한다. 이는 MRAM 셀이 P 상태(LRS)로부터 AP 상태(HRS)로 스위칭되었음을 나타낸다.
다시 도 18을 참조하면, 단계 1808은 임계치 스위칭 선택기가 온 상태로 유지되는 동안, 제2 판독 전류를 선택된 워드 라인을 통해 구동시키는 것을 포함한다. 단계 1808은 선택된 MRAM 셀을 통해 제2 액세스 전류를 강제하기 위해, 판독 전류를 선택된 워드 라인으로 구동시키는 동안, 선택된 비트 라인에 선택 전압을 인가하는 것을 포함한다. 일 실시형태에서, 제2 액세스 전류는 제1 액세스 전류와 동일한 방향 및 실질적으로 동일한 크기를 갖는다. 도 9와 관련하여, Iaccess는 전류 드라이버(910g)에 의해, 선택된 제1 전도성 라인(906g)을 통해 구동되어 메모리 셀(401a)을 통해 Iaccess를 강제한다. 도 9와 관련하여, Vselect는 전압 드라이버(912b)에 의해 제2 전도성 라인(908b)에 인가된다. 일 실시형태에서, Iaccess는 15 μA이고 Vselect는 0 V이다.
도 19a 및 도 19b는 이제 하나의 MRAM 셀(401)과 관련하여 논의되어 단계 1808에 대해 더 자세하게 설명될 것이다. 도 19a와 관련하여, 액세스 전류는 시간 t6에서 Iwrite로부터 Iread로 감소되어 t7까지 Iread를 유지한다. 도 19b를 참조하면, 메모리 셀(401)에 걸리는 전압은 t6에서 1930으로 표시된 레벨로 감소하고, t7까지 이러한 레벨에서 유지된다. 라인(1930)이 HRS 레벨에 있다는 것에 유의한다. 또한, MRAM 셀의 초기 상태에 관계없이, MRAM 셀을 단계 1808에서 HRS 상태(AP-상태)에 배치하였다는 것을 상기한다.
다시 도 18로 돌아가면, 단계 1810은 선택된 메모리 셀에 걸리는 전압을 감지하는 것을 포함한다. 단계 1810은 또한 단계 1810에서 감지된 전압을 (단계 1805에서 조정된 바와 같은) 저장된 전압과 비교하는 것을 포함한다.
단계 1812는 선택된 MRAM 셀의 사전 판독 상태를 결정하는 것을 포함한다. 단계 1812는 (단계 1805에 의해 조정된 바와 같은) 선택된 메모리 셀을 통해 제1 판독 전류를 구동시키는 것으로부터의 저장된 전압을 선택된 메모리 셀을 통해 제2 판독 전류를 강제하는 것으로부터의 전압과 비교하는 것에 기초한다.
도 19a 및 도 19b는 이제 하나의 MRAM 셀(401)과 관련하여 논의되어 단계 1812에 대해 더 자세하게 설명될 것이다. 제1 판독 전류를 인가하는 것으로부터 선택된 워드 라인 상의 제1 전압은 t2와 t4 사이의 전압일 것이다. 따라서, 제1 전압은 HRS 레벨(1910) 또는 LRS 레벨(1912)이다. 이러한 제1 전압은, 예를 들어, 워드 라인 전압을 사용하여 감지 커패시터를 충전함으로써 단계 1804에 저장될 수 있다는 것에 유의한다. 그러나, 이러한 전압은 단계 1805에서 설명된 바와 같이 조정된다. 제2 판독 전류를 인가하는 것으로부터 선택된 워드 라인 상의 제2 전압은 t6와 t7 사이의 전압일 것이다. 이러한 제2 전압은 전형적으로 약 HRS 레벨(1910)일 것이다. 그러나, 제2 전압은 HRS 레벨(1910)과 약간 상이할 수 있다. 따라서, 제1(조정된) 전압을 제2 전압과 비교하는 것은 MRAM 셀이 t2와 t4 사이에서 HRS 레벨(1910)에 있었는지 또는 LRS 레벨(1912)에 있었는지 여부를 결정하는 데 사용될 수 있다. 비교를 용이하게 하기 위해, AP 상태에 대한 Read1 전류에 의해 생성된 레벨은 저장되고, HRS와 LRS 사이의 전압 차이의 약 절반, 예를 들어 150 mV만큼 양으로 조정될 수 있다. 대안적으로, Read1 전류가 P 상태에 대한 것인 경우, 레벨은 음으로 조정될 수 있다. 이러한 선택들은 당업자에게 명백한 바와 같이 MRAM 셀 배향에 따라 반대가 될 수도 있다.
도 18을 다시 참조하면, 단계 1814에서, MRAM 셀 그룹에 저장된 ECC 코드워드 데이터의 임의의 오류를 정정하기 위해 오류 검출 및 정정이 적용될 수 있다. 단계 1816은 메모리 셀을 기록하여 데이터를 리프레시하는 것을 포함한다. 단계 1816은 선택된 워드 라인을 통해 기록 전류를 구동하여 데이터를 리프레시하는 것을 포함한다.
일부 실시형태에서, 임계치 스위칭 선택기 리프레시는 프로그래밍 가능 저항 메모리 셀 그룹에 대해 병렬로 수행된다. 선택기 리프레시 동작이 병렬로 수행되는 프로그래밍 가능 저항 메모리 셀들의 그룹을 선택기 리프레시 그룹이라 지칭한다. 동일한 그룹은 또한 병렬로 메모리 요소 리프레시를 수행할 수 있으며, 이는 본원에서 메모리 요소 리프레시 그룹으로 지칭될 수 있다. 리프레시 그룹을 형성하는 다수의 방법이 있다.
도 20은 프로그래밍 가능 저항 메모리 셀의 타일을 포함하는 뱅크(2000)를 도시한다. 뱅크(2000)는 다수의 타일(900-1 내지 900-8)로 분할된다. 이 실시예에서는 8개의 타일(900)이 도시되어 있지만, 뱅크당 8개보다 많거나 적은 타일이 있을 수 있다. 각각의 타일(900)은 다수의 프로그래밍 가능 저항 메모리 셀을 갖는다. 일 실시형태에서, 선택기 리프레시 그룹은 각각의 타일(900)에 하나의 메모리 셀을 갖는다. 일 실시형태에서, 선택기 리프레시 그룹은 각각의 타일(900)에 다수의 메모리 셀을 갖는다. 일 실시형태에서, 타일(900)은 2차원(예를 들어, 단일 층) 교차점 어레이를 포함한다. 일 실시형태에서, 타일(900)은 3차원(예를 들어, 다층) 교차점 어레이를 포함한다.
도 20은 8개의 프로그래밍 가능 저항 메모리 셀(401-1, 401-2, 401-3, 401-4, 401-5, 401-6, 401-7, 401-8)을 갖는 선택기 리프레시 그룹(2004)을 도시한다. 일 실시형태에서, 선택기 리프레시 그룹(2004)은 ECC 코드워드를 저장하는 메모리 셀에 대응한다. ECC 코드워드는 데이터 비트들과 패리티 비트들 둘 모두를 포함한다. 따라서 전체 ECC 코드워드는 선택기 리프레시를 병렬로 수행할 수 있으므로 매우 효율적인 리프레시가 가능할 수 있다. ECC 코드워드는 도 20에 도시된 예시적인 8비트보다 더 많은(또는 더 적은) 비트를 가질 수 있다는 점에 유의한다.
언급된 바와 같이, 선택기 리프레시 그룹(2004)은 하나 이상의 ECC 코드워드를 커버하는 메모리 셀을 포함할 수 있다. 도 21은 24개의 프로그래밍 가능 저항 메모리 셀을 갖는 선택기 리프레시 그룹(2004)을 도시한다. 셀의 각 로우는 ECC 코드워드(2006)에 대응한다. 따라서, 메모리 셀(401)의 상단 로우는 제1 ECC 코드워드(2006a)에 대응하고, 메모리 셀(401)의 중간 로우는 제2 ECC 코드워드(2006b)에 대응하며, 메모리 셀(401)의 하단 로우는 제3 ECC 코드워드(2006c)에 대응한다. 따라서, 3개의 전체 ECC 코드워드 모두는 선택기 리프레시를 병렬로 수행할 수 있으므로 뱅크의 모든 비트를 리프레시하는 데 필요한 전체 시간이 줄어든다.
n개의 ECC 코드워드(2006)가 선택기 리프레시를 병렬로 수행하는 일 실시형태에서, 각 타일(900)의 n개의 메모리 셀은 선택기 리프레시를 위해 선택되며, 여기서 n은 1보다 큰 정수이다. 일 실시형태에서, 이들 n개의 메모리 셀은 동일한 워드 라인에 연결되지만, n개의 상이한 비트 라인들에 연결된다. 일 실시형태에서, 이들 n개의 메모리 셀은 비트 워드 라인에 연결되지만, n개의 상이한 워드 라인들에 연결된다. 그러나, n개의 메모리 셀 모두가 동일한 도체 라인(WL 또는 BL)에 연결될 필요는 없다. 예를 들어, n/2개의 메모리 셀은 제1 워드 라인에 연결되고, n/2개의 메모리 셀은 제2 워드 라인에 연결될 수 있으며, 메모리 셀은 n개의 서로 다른 비트 라인들에 연결될 수 있다. 각 타일(900) 내에서 n개의 메모리 셀이 선택되는 다른 가능성도 존재한다.
일 실시형태에서, 전류 강제 동작을 사용할 것인지 전압 강제 동작을 사용할 것인지의 선택은 선택기 리프레시 그룹에 얼마나 많은 ECC 코드워드들이 있는지에 따라 달라질 수 있다. 일 실시형태에서, 선택기 리프레시 그룹에 하나의 ECC 코드워드가 있는 경우 전류 강제 동작이 사용되지만, 선택기 리프레시 그룹에 다수의 ECC 코드워드가 있는 경우 전압 강제 동작이 사용된다. 그러나 선택적으로 선택기 리프레시 그룹에 하나의 ECC 코드워드가 있는 경우 전압 강제 동작을 사용할 수 있다. 마찬가지로 선택적으로 선택기 리프레시 그룹에 다수의 ECC 코드워드가 있는 경우 전류 강제 동작을 사용할 수 있다.
본원에 언급된 바와 같이, 임계치 스위칭 선택기의 Vt는 마지막 재설정 이후 드리프트된다. 그러나 ECC 코드워드에 대응하는 메모리 셀을 판독하는 행위는 임계치 스위칭 선택기의 Vt를 재설정할 수도 있다. 따라서 Vt 드리프트와 ECC 코드워드를 마지막으로 판독한 시간 사이에 상관관계가 있을 수 있다. 이러한 상관 드리프트는 ECC 코드워드를 성공적으로 디코딩하기에는 ECC 코드워드에 너무 많은 오류가 있다는 위험을 잠재적으로 증가시킬 수 있다. 일 실시형태에서, 선택기 리프레시 그룹은 많은 상이한 ECC 코드워드들을 저장하는 메모리 셀을 포함한다. 그러나 선택기 리프레시 그룹은 소정의 ECC 코드워드를 저장하는 모든 메모리 셀을 포함하지 않는다. 도 22는 선택기 리프레시 그룹(2004)이 본원에서 ECC 크로스워드로 지칭되는 일 실시형태를 도시한다. 도 22의 실시예에서, 선택기 리프레시 그룹(2004)은 8개의 메모리 셀(401)을 포함하며, 각각은 서로 다른 ECC 코드워드에 대응한다. 일 실시형태에서, 각각의 ECC 코드워드로부터의 단일 비트는 선택기 리프레시 그룹(2004)에 포함된다. 그러나, 각 ECC 코드워드의 다수의 비트가 선택기 리프레시 그룹(2004)에 포함될 수 있다. 이러한 "ECC 크로스워드"로부터 선택기 리프레시 그룹을 구성하면 ECC 코드워드에서 다수의 비트 오류가 발생할 위험을 줄일 수 있다. 실제로 ECC 코드워드의 메모리 셀의 Vt 드리프트 양은 넓은 범위의 시간을 가질 수 있다.
도 23은 선택기 리프레시 그룹이 본원에서 ECC 크로스워드로 지칭되는 다른 실시형태를 도시한다. 도 23의 실시예에서, 선택기 리프레시 그룹(2004)은 각 타일(900)로부터 2개의 메모리 셀(401)을 포함한다. 도 23의 실시예에서, 선택기 리프레시 그룹에는 16개의 메모리 셀(401)이 있다. 일 실시형태에서, 이들 16개의 메모리 셀(401)은 16개의 서로 다른 ECC 코드워드로부터 유래된다. 일 실시형태에서, 선택기 리프레시 그룹의 메모리 셀(401) 중 일부는 동일한 ECC 코드워드에서 나올 수 있다.
도 24는 적어도 하나의 교차점 어레이를 갖는 메모리 구조체(202)의 모든 메모리 셀의 임계치 스위칭 선택기(502)를 주기적으로 리프레시하는 프로세스(2400)의 일 실시형태의 흐름도이다. 프로세스(2400)에서, 한 그룹의 메모리 셀들은 동시에 선택기 리프레시를 경험한다. 프로세스(2400)는 리프레시될 때까지 모든 선택기 리프레시 그룹(2004)을 통해 순환한다. 그 다음 프로세스는 일정한 간격으로 반복되어 모든 메모리 셀의 선택기가 목표 속도로 리프레시될 것이다. 선택기 리프레시 그룹(2004)은 도 20 내지 도 23과 관련하여 위에서 논의된 선택기 리프레시 그룹(2004) 중 임의의 것일 수 있지만 이에 제한되지는 않는다. 일 실시형태에서, 메모리 시스템(100)은 각 선택기 리프레시 그룹(2004)에 어떤 메모리 셀이 있는지 정의하는 정보를 보유한다. 이 정보는 각 선택기 리프레시 그룹(2004)의 메모리 셀의 물리적 어드레스를 결정하는 데 사용될 수 있다.
단계 2402는 다음 선택기 리프레시 그룹의 물리적 어드레스에 액세스하는 것을 포함한다. 단계 2404는 이들 물리적 어드레스에서 메모리 셀(401)에 대한 임계치 스위칭 선택기(502)를 리프레시하는 것을 포함한다. 일 실시형태에서, 프로세스(1000)(도 10 참조)는 선택기 리프레시 그룹(2004)의 각 메모리 셀에 대해 병렬로 수행된다. 단계 2406은 이 리프레시 사이클 동안 리프레시될 다른 선택기 리프레시 그룹(2004)이 있다는 결정이다. 그렇다면, 프로세스(2400)는 단계 2402로 복귀한다. 모든 선택기 리프레시 그룹(2004)이 이 사이클 동안 리프레시되었을 때, 메모리 시스템은 선택기 리프레시의 다른 사이클을 위한 시간인지 여부를 결정한다(단계 2408). 일 실시형태에서, 메모리 시스템(예를 들어, 메모리 제어기(102) 또는 시스템 제어 로직(260))은 사이클들 사이의 시간을 추적한다. 메모리 시스템이 리프레시 동작의 다른 사이클을 위한 시간이라고 결정하면, 프로세스는 메모리 구조체의 각 메모리 셀의 다음 선택기 리프레시를 위해 단계 2402로 복귀한다.
일 실시형태에서, 하나의 메모리 셀의 임계치 스위칭 선택기 리프레시는 다른 메모리 셀의 판독 동작의 일부와 동시에 수행된다. 이렇게 하면 리프레시 시간이 효과적으로 숨겨진다. 이들 2개의 메모리 셀은 동일한 타일(900)에 있을 수 있다. 이들 2개의 메모리 셀은 공통 전도성 라인(예를 들어, WL, BL)을 공유(즉, 연결)할 수 있다. 도 25는 다른 메모리 셀의 판독 동작과 함께 하나의 메모리 셀의 임계치 스위칭 선택기 리프레시를 수행하는 프로세스(2500)의 일 실시형태를 나타내는 흐름도이다. 프로세스(2500)는 전류 강제 접근법 또는 전압 강제 접근법을 사용할 수 있다. 판독 동작은 고속 판독(전류 강제 접근법의 경우 도 17b, 도 17c 참조) 또는 SRR(전류 강제 접근법의 경우 도 19a, 도 19b 참조)일 수 있다. 단계 2502는 판독을 위해 선택된 제1 메모리 셀의 제1 임계치 스위칭 선택기(502)와 임계치 스위칭 선택기 리프레시를 위해 선택된 제2 메모리 셀의 제2 임계치 스위칭 선택기(502)를 동시에 턴온하는 것을 포함한다. 일 실시형태에서, 이들 2개의 메모리 셀은 교차점 어레이의 하나의 전도성 라인을 공유한다. 도 9a를 참조하면, 2개의 메모리 셀(401)은 각각 동일한 워드 라인(예를 들어, WL 라인(906g))에 연결될 수 있지만, 서로 다른 비트 라인들(예를 들어, BL(908b 및 908d))에 연결될 수 있다. 대안적으로, 2개의 메모리 셀(401)은 각각 동일한 비트 라인(예를 들어, BL 라인(908b))에 연결되지만 서로 다른 워드 라인들(예를 들어, WL(906g 및 906b))에 연결될 수 있다.
메모리 셀이 동일한 워드 라인에 연결되는 일 실시형태에서, 임계치 스위칭 선택기(502)를 턴온하는 것은 2개의 메모리 셀과 연관된 2개의 BL에 선택 전압을 인가하면서 선택된 워드 라인에 리프레시 전류를 구동하는 것을 포함한다. 대안적으로, 선택된 WL을 충전하기 위해 선택된 워드 라인에 전압이 인가되는 전압 강제 접근법이 사용될 수 있다.
메모리 셀들이 동일한 비트 라인에 연결되는 일 실시형태에서, 임계치 스위칭 선택기(502)를 턴온하는 것은 2개의 메모리 셀에 연결된 공통 BL에 선택 전압을 인가하는 동안 리프레시 전류를 서로 다른 2개의 워드 라인으로 구동하는 것을 포함할 수 있다. 대안적으로, 전압 강제 접근법이 사용될 수 있다.
단계 2504는 임계치 스위칭 선택기 리프레시를 위해 선택된 제2 메모리 셀(401)의 제2 임계치 스위칭 선택기(502)를 턴오프하는 것을 포함한다. 단계 2504는 임계치 스위칭 선택기(502)의 Vt가 재설정된 후에 수행된다. 도 17c의 실시예에서, 단계 2504는 t3에서 수행된다. 도 19b의 실시예에서, 단계 2504는 t3에서 수행된다.
2개의 메모리 셀이 서로 다른 비트 라인들에 연결되는 일 실시형태에서, 단계 2504는 선택기 리프레시를 위해 선택된 제2 메모리 셀에 연결된 비트 라인의 전압을 변경하는 것을 포함한다. 예를 들어, 초기에 비트 라인 전압을 0 V로 하여 비트 라인을 선택할 수 있다. 단계 2504에서, 비트 라인 전압은 제2 임계치 스위칭 선택기(502) 양단에 Vhold 미만이 되는 전압으로 변경될 수 있으며, 여기서 제2 임계치 스위칭 선택기(502)는 차단될 것이다.
2개의 메모리 셀이 서로 다른 워드 라인들에 연결되는 일 실시형태에서, 단계 2504는 선택기 리프레시를 위해 선택된 제2 메모리 셀에 연결된 워드 라인의 신호를 변경하는 것을 포함한다. 전류 강제 접근법의 단계 2504에서, 제2 메모리 셀에 연결된 워드 라인으로의 전류가 제거될 수 있으며, 여기서 제2 임계치 스위칭 선택기(502)는 차단될 것이다. 대안적으로, 전압 강제 접근법이 사용될 수 있다.
단계 2506은 선택된 메모리 셀을 판독하는 동안 판독을 위해 선택된 메모리 셀의 임계치 스위칭 선택기(502)를 온 상태로 유지하는 것을 포함한다. 이 단계는 임계치 스위칭 선택기 리프레시를 위해 선택된 메모리 셀(401)의 임계치 스위칭 선택기(502)를 턴오프한 후에 수행된다. 도 17c의 실시예에서, 판독을 위해 선택된 메모리 셀의 임계치 스위칭 선택기(502)는 시간 t3 이후 적어도 t4까지 온 상태로 유지된다. 메모리 셀 판독은 t3과 t4 사이의 내부 동안 적어도 부분적으로 발생한다. 도 19b의 실시예에서, 판독을 위해 선택된 메모리 셀의 임계치 스위칭 선택기(502)는 시간 t3 이후 적어도 t4까지 온 상태로 유지된다. 메모리 셀 판독은 t3과 t4 사이의 내부 동안 적어도 부분적으로 발생한다.
전술한 내용을 고려하여, 제1 실시형태에 따르면 장치는 하나 이상의 교차점 어레이와 통신하도록 구성된 하나 이상의 제어 회로를 포함한다는 것을 알 수 있다. 각각의 어레이는 복수의 제1 전도성 라인, 복수의 제2 전도성 라인, 및 프로그래밍 가능 저항 메모리 셀을 포함한다. 각각의 프로그래밍 가능 저항 메모리 셀은 임계치 전압을 갖는 2단자 임계 스위칭 선택기와 직렬로 연결된 프로그래밍 가능 저항 메모리 요소를 포함한다. 각 메모리 셀은 제1 전도성 라인들 중 하나의 제1 전도성 라인과 제2 전도성 라인들 중 하나의 제2 전도성 라인 사이에 연결된다. 하나 이상의 제어 회로는 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온함으로써 그리고 선택된 프로그래밍 가능 저항 메모리 셀의 프로그래밍 가능 저항 메모리 요소의 상태를 판독하기 위해 제1 기간 동안 임계치 스위칭 선택기를 온으로 유지함으로써 선택된 프로그래밍 가능 저항 메모리 셀을 판독하도록 구성된다. 하나 이상의 제어 회로는 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온함으로써 그리고 임계치 스위칭 선택기의 임계치 전압을 재설정하는 제1 기간보다 짧은 제2 기간 동안 임계치 스위칭 선택기를 온으로 유지함으로써 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하도록 구성된다.
제2 실시형태에서, 제1 실시형태의 향상을 위해, 하나 이상의 제어 회로는 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 특정 프로그래밍 가능 저항 메모리 셀에 신호들을 인가하여 임계치 스위칭 선택기를 턴온하는 것을 포함하여 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 제1 속도로 리프레시하도록 구성된다. 하나 이상의 제어 회로는 특정 프로그래밍 가능 저항 메모리 셀에 신호들을 인가하여 특정 프로그래밍 가능 저항 메모리 셀의 프로그래밍 가능 저항 메모리 요소에 저장된 데이터를 리프레시하는 것을 포함하여, 제1 속도보다 낮은 제2 속도로 각각의 프로그래밍 가능 저항 메모리 셀의 프로그래밍 가능 저항 메모리 요소를 리프레시하도록 구성된다.
제3 실시형태에서, 제1 실시형태 또는 제2 실시형태의 향상을 위해, 하나 이상의 제어 회로는 임계치 스위칭 선택기를 턴온하고 제2 기간 동안 임계치 스위칭 선택기를 온으로 유지하기 위해 사전 결정된 기간 동안 선택된 프로그래밍 가능 저항 메모리 셀에 신호를 인가하도록 구성된다.
제4 실시형태에서, 제1 실시형태 또는 제2 실시형태의 향상을 위해, 하나 이상의 제어 회로는 선택된 프로그래밍 가능 저항 메모리 셀에 신호를 인가하여 임계치 스위칭 선택기를 턴온하도록; 신호에 응답하여 임계치 스위칭 선택기가 턴온되었음을 검출하도록; 그리고 제2 기간 동안 임계치 스위칭 선택기를 온으로 유지하기 위해 임계치 스위칭 선택기가 턴온되었음을 검출하는 것에 응답하여 선택된 프로그래밍 가능 저항 메모리로부터 신호를 제거하여 임계치 스위칭 선택기를 턴오프하도록 구성된다.
제5 실시형태에서, 제1 실시형태 내지 제4 실시형태 중 어느 한 실시형태의 향상을 위해, 하나 이상의 제어 회로는, i)
선택기 리프레시 그룹 내의 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기의 리프레시를 위한 선택기 리프레시 그룹을 선택하고 - 선택기 리프레시 그룹은 하나 이상의 교차점 어레이의 복수의 프로그래밍 가능 저항 메모리 셀을 포함함 -; ii)
프로그래밍 가능 저항 메모리 셀에 저장된 데이터를 리프레시하지 않고 선택된 선택기 리프레시 그룹 내의 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기의 임계치 전압을 재설정하고; iii)
하나 이상의 교차점 어레이의 다른 선택기 리프레시 그룹에 대해 상기 i) 및 상기 ii)를 반복하고; 그리고 iv)
상기 i), 상기 ii) 및 상기 iii)을 일정한 간격으로 반복하여 각각의 선택기 리프레시 그룹의 임계치 스위칭 선택기를 주기적으로 리프레시하도록 구성된다.
제6 실시형태에서, 제5 실시형태의 향상을 위해, 각각의 선택기 리프레시 그룹은 복수의 ECC 코드워드를 저장하도록 구성된다.
제7 실시형태에서, 제5 실시형태의 향상을 위해, 각각의 선택기 리프레시 그룹은 ECC 크로스워드를 저장하도록 구성되며, 여기서 각각의 ECC 크로스워드는 복수의 서로 다른 ECC 코드워드에 대응하고 서로 다른 ECC 코드워드의 비트의 서브세트만을 포함한다.
제8 실시형태에서, 제1 실시형태 내지 제7 실시형태 중 어느 하나의 실시형태의 향상을 위해, 하나 이상의 제어 회로는 판독을 위해 선택되는 제1 프로그래밍 가능 저항 메모리 셀의 제1 임계치 스위칭 선택기와 임계치 스위칭 선택기 리프레시를 위해 선택되는 제2 프로그래밍 가능 저항 메모리 셀의 제2 임계치 스위칭 선택기를 동시에 턴온하도록 구성된다. 하나 이상의 제어 회로는 제2 임계치 스위칭 선택기의 Vt를 재설정한 후에 제2 프로그래밍 가능 저항 메모리 셀의 제2 임계치 스위칭 선택기를 턴오프하도록 구성된다. 하나 이상의 제어 회로는 제2 임계치 스위칭 선택기를 턴오프한 후 제1 프로그래밍 가능 저항 메모리 셀을 판독하는 동안 제1 임계치 스위칭 선택기를 온 상태로 유지하도록 구성된다.
제9 실시형태에서, 제8 실시형태의 향상을 위해, 하나 이상의 제어 회로는 제1 메모리 셀에 연결된 제1 비트 라인과 제2 메모리 셀에 연결된 제2 비트 라인에 선택 전압을 인가하여 제2 임계치 스위칭 선택기를 턴온함과 동시에 제1 임계치 스위칭 선택기를 턴온하는 동안에 제1 메모리 셀과 제2 메모리 셀 둘 모두에 연결되는 선택된 제1 전도성 라인을 통해 전류를 구동하도록 구성된다. 하나 이상의 제어 회로는 제2 비트 라인에 인가되는 선택 전압을 비선택 전압으로 변경하여 제2 임계치 스위칭 선택기에 대한 리프레시 동작을 종료하도록 구성된다. 하나 이상의 제어 회로는 선택된 제1 전도성 라인을 통해 전류를 계속 구동하면서 제1 비트 라인에 인가되는 선택 전압을 선택 전압으로 유지하여 제1 메모리 셀을 판독하도록 구성된다.
제10 실시형태에서, 제1 실시형태 내지 제9 실시형태 중 어느 하나의 실시형태의 향상을 위해, 하나 이상의 제어 회로는 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하는 리프레시 동작 동안 선택된 프로그래밍 가능 저항 메모리 셀에 연결된 선택된 제1 전도성 라인을 통해 전류를 강제하여 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온하도록 구성된다. 하나 이상의 제어 회로는 전류를 제거하여 임계치 스위칭 선택기를 턴오프하여 리프레시 동작을 종료하도록 구성된다.
제11 실시형태에서, 제1 실시형태 내지 제10 실시형태 중 어느 하나의 실시형태의 향상을 위해, 하나 이상의 제어 회로는 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하는 리프레시 동작 동안 선택된 프로그래밍 가능 저항 메모리 셀에 연결된 선택된 제1 전도성 라인에 전압을 인가하여 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온하도록 구성된다. 하나 이상의 제어 회로는 전압을 제거하여 임계치 스위칭 선택기를 턴오프하여 리프레시 동작을 종료하도록 구성된다.
제12 실시형태에서, 제1 실시형태 내지 제11 실시형태 중 어느 하나의 실시형태의 향상을 위해, 프로그래밍 가능 저항 메모리 요소는 자기 터널 접합(MTJ)을 포함하고 임계치 스위칭 선택기는 오보닉 임계치 스위치(OTS: Ovonic Threshold Switch)를 포함한다.
추가 실시형태는 하나 이상의 교차점 어레이를 갖는 메모리 구조체의 자기 저항 메모리 셀(MRAM 셀)을 리프레시하는 방법을 포함한다. 각각의 MRAM 셀은 임계치 스위칭 선택기가 턴온되는 임계치 전압을 갖는 임계치 스위칭 선택기와 직렬로 연결된 자기 저항 요소를 갖는다. 방법은 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 특정 MRAM 셀에 제1 신호들을 인가하여 임계치 스위칭 선택기를 턴온하는 것을 포함하여, 각각의 MRAM 셀의 임계치 스위칭 선택기를 제1 속도로 리프레시하는 단계를 포함한다. 방법은 특정 MRAM 셀에 제2 신호들을 인가하여 특정 MRAM 셀의 자기 저항 요소에 저장된 데이터를 리프레시하는 단계를 포함하여, 제1 속도보다 낮은 제2 속도로 각각의 MRAM 셀의 자기 저항 요소를 리프레시하는 단계를 포함한다.
추가적인 실시형태는 복수의 교차점 어레이를 갖는 메모리 구조체를 포함하는 메모리 시스템을 포함한다. 각각의 교차점 어레이는 복수의 제1 전도성 라인, 복수의 제2 전도성 라인, 및 자기 저항 메모리(MRAM) 셀을 포함한다. 각각의 MRAM 셀은 임계치 스위칭 선택기와 직렬로 연결된 자기 저항 메모리 요소를 포함한다. 각각의 메모리 셀은 제1 전도성 라인들 중 하나의 제 1 전도성 라인과 제2 전도성 라인들 중 하나의 제2 전도성 라인 사이에 접속된다. 메모리 시스템은 메모리 구조체와 통신하는 하나 이상의 제어 회로를 갖는다. 하나 이상의 제어 회로는: i) 선택기 리프레시 그룹을 선택하도록 - 각각의 선택기 리프레시 그룹은 복수의 교차점 어레이 그룹의 적어도 하나의 메모리 셀을 포함함 -; ii) MRAM 셀에 저장된 데이터를 리프레시하지 않고 선택된 선택기 리프레시 그룹의 각 MRAM 셀의 임계치 스위칭 선택기의 임계치 전압을 재설정하도록; iii) 복수의 다른 선택기 리프레시 그룹에 대해 상기 i) 및 상기 ii)를 반복하도록; 그리고 iv) 상기 i), 상기 ii) 및 상기 iii)을 일정한 간격으로 반복하여 메모리 구조체의 임계치 스위칭 선택기를 주기적으로 리프레시하도록 구성된다.
본 문서의 목적들을 위해, 명세서에서 "실시형태", "일 실시형태", "일부 실시형태들", 또는 "다른 실시형태"에 대한 언급은 상이한 실시형태들 또는 동일한 실시형태를 설명하는 데 사용될 수 있다.
본 문서의 목적들을 위해, 접속은 직접 접속 또는 (예를 들어, 하나 이상의 다른 부분들을 통한) 간접 접속일 수 있다. 일부 경우에서, 소정 요소가 다른 요소에 접속되거나 결합되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다. 2개의 디바이스들은 그들이 그들 사이에서 전자 신호들을 통신할 수 있도록 그들이 직접적으로 또는 간접적으로 접속되는 경우에 "통신 상태에" 있다.
본 문서의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 이해될 수 있다.
본 문서의 목적들을 위해, 추가적인 맥락 없이, "제1" 물체, "제2" 물체, 및 "제3" 물체와 같은 숫자와 관련된 용어들의 사용은 물체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 물체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.
전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 총망라하거나 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기의 교시 내용에 비추어 많은 수정 및 변형이 가능하다. 설명된 실시형태들은 제안된 기술의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었으며, 이에 의해 당업자가 다양한 실시형태들에서 그리고 고려되는 특정 용도에 적합한 바와 같은 다양한 수정을 갖고서 그것을 가장 잘 이용할 수 있게 하였다. 범위는 본 명세서에 첨부된 청구범위에 의해 한정되는 것으로 의도된다.
Claims (20)
- 장치로서,
하나 이상의 교차점 어레이와 통신하도록 구성된 하나 이상의 제어 회로를 포함하고, 각각의 어레이는 복수의 제1 전도성 라인, 복수의 제2 전도성 라인, 및 프로그래밍 가능 저항 메모리 셀을 포함하고 각각의 프로그래밍 가능 저항 메모리 셀은 임계치 전압을 갖는 2 단자 임계치 스위칭 선택기와 직렬인 프로그래밍 가능 저항 메모리 요소를 포함하고, 각각의 메모리 셀은 상기 제1 전도성 라인들 중 하나의 제1 전도성 라인과 상기 제2 전도성 라인들 중 하나의 제2 전도성 라인 사이에 연결되고, 상기 하나 이상의 제어 회로는,
선택된 프로그래밍 가능 저항 메모리 셀의 상기 임계치 스위칭 선택기를 턴온하고 그리고 상기 선택된 프로그래밍 가능 저항 메모리 셀의 상기 프로그래밍 가능 저항 메모리 요소의 상태를 판독하기 위해 제1 시간 기간 동안 상기 임계치 스위칭 선택기를 온으로 유지함으로써 선택된 프로그래밍 가능 저항 메모리 셀을 판독하고; 그리고
상기 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온하고 그리고 상기 임계치 스위칭 선택기의 임계치 전압을 재설정하는 상기 제1 시간 기간보다 짧은 제2 시간 기간 동안 상기 임계치 스위칭 선택기를 온으로 유지함으로써 상기 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하도록 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
각각의 프로그래밍 가능 저항 메모리 셀의 상기 임계치 스위칭 선택기를 제1 속도로 리프레시하고 - 상기 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 특정 프로그래밍 가능 저항 메모리 셀에 신호들을 인가하여 상기 임계치 스위칭 선택기를 턴온하는 것을 포함함 -; 그리고
제1 속도보다 낮은 제2 속도로 각각의 프로그래밍 가능 저항 메모리 셀의 프로그래밍 가능 저항 메모리 요소를 리프레시하도록 - 특정 프로그래밍 가능 저항 메모리 셀에 신호들을 인가하여 특정 프로그래밍 가능 저항 메모리 셀의 프로그래밍 가능 저항 메모리 요소에 저장된 데이터를 리프레시하는 것을 포함함 - 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
임계치 스위칭 선택기를 턴온하고 제2 기간 동안 임계치 스위칭 선택기를 온으로 유지하기 위해 사전 결정된 기간 동안 상기 선택된 프로그래밍 가능 저항 메모리 셀에 신호를 인가하도록 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
상기 선택된 프로그래밍 가능 저항 메모리 셀에 신호를 인가하여 상기 임계치 스위칭 선택기를 턴온하고;
신호에 응답하여 상기 임계치 스위칭 선택기가 턴온되었음을 검출하고; 그리고
제2 기간 동안 상기 임계치 스위칭 선택기를 온으로 유지하기 위해 상기 임계치 스위칭 선택기가 턴온되었음을 검출하는 것에 응답하여 상기 선택된 프로그래밍 가능 저항 메모리에서 신호를 제거하여 상기 임계치 스위칭 선택기를 턴오프하도록 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
i) 선택기 리프레시 그룹 내의 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기의 리프레시를 위한 선택기 리프레시 그룹을 선택하고 - 상기 선택기 리프레시 그룹은 하나 이상의 교차점 어레이의 복수의 프로그래밍 가능 저항 메모리 셀을 포함함 -;
ii) 프로그래밍 가능 저항 메모리 셀에 저장된 데이터를 리프레시하지 않고 상기 선택된 선택기 리프레시 그룹 내의 각각의 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기의 임계치 전압을 재설정하고;
iii) 하나 이상의 교차점 어레이의 다른 선택기 리프레시 그룹에 대해 상기 i) 및 상기 ii)를 반복하고; 그리고
iv) 상기 i), 상기 ii) 및 상기 iii)을 일정한 간격으로 반복하여 각각의 선택기 리프레시 그룹의 임계치 스위칭 선택기를 주기적으로 리프레시하도록 구성되는, 장치. - 제5항에 있어서, 각각의 선택기 리프레시 그룹은 복수의 ECC 코드워드를 저장하도록 구성되는, 장치.
- 제5항에 있어서, 각각의 선택기 리프레시 그룹은 ECC 크로스워드를 저장하도록 구성되는, 장치.
- 제1항에 있어서, 상기 하나 이상의 제어 회로는,
판독을 위해 선택되는 제1 프로그래밍 가능 저항 메모리 셀의 제1 임계치 스위칭 선택기와 임계치 스위칭 선택기 리프레시를 위해 선택되는 제2 프로그래밍 가능 저항 메모리 셀의 제2 임계치 스위칭 선택기를 동시에 턴온하고;
상기 제2 임계치 스위칭 선택기의 Vt를 재설정한 후에 상기 제2 프로그래밍 가능 저항 메모리 셀의 제2 임계치 스위칭 선택기를 턴오프하고; 그리고
상기 제2 임계치 스위칭 선택기를 턴오프한 후, 상기 제1 프로그래밍 가능 저항 메모리 셀을 판독하는 동안 상기 제1 임계치 스위칭 선택기를 온 상태로 유지하도록 구성되는, 장치. - 제8항에 있어서, 상기 하나 이상의 제어 회로는,
제1 메모리 셀에 연결된 제1 비트 라인과 제2 메모리 셀에 연결된 제2 비트 라인에 선택 전압을 인가하여 제2 임계치 스위칭 선택기를 턴온함과 동시에 제1 임계치 스위칭 선택기를 턴온하는 동안 상기 제1 메모리 셀과 상기 제2 메모리 셀 둘 모두에 연결되는 선택된 제1 전도성 라인을 통해 전류를 구동하고;
상기 제2 비트 라인에 인가되는 선택 전압을 비선택 전압으로 변경하여 상기 제2 임계치 스위칭 선택기에 대한 리프레시 동작을 종료하고; 그리고
상기 선택된 제1 전도성 라인을 통해 전류를 계속 구동하면서 상기 제1 비트 라인에 인가되는 선택 전압을 상기 선택 전압으로 유지하여 상기 제1 메모리 셀을 판독하도록 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하는 리프레시 동작 동안 상기 선택된 프로그래밍 가능 저항 메모리 셀에 연결된 선택된 제1 전도성 라인을 통해 전류를 강제하여 상기 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온하고; 그리고
상기 전류를 제거하여 상기 임계치 스위칭 선택기를 턴오프하여 상기 리프레시 동작을 종료하도록 구성되는, 장치. - 제1항에 있어서, 상기 하나 이상의 제어 회로는,
선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 리프레시하는 리프레시 동작 동안 상기 선택된 프로그래밍 가능 저항 메모리 셀에 연결된 선택된 제1 전도성 라인에 전압을 인가하여 상기 선택된 프로그래밍 가능 저항 메모리 셀의 임계치 스위칭 선택기를 턴온하고; 그리고
상기 전압을 제거하여 상기 임계치 스위칭 선택기를 턴오프하여 상기 리프레시 동작을 종료하도록 구성되는, 장치. - 제1항에 있어서,
상기 프로그래밍 가능 저항 메모리 요소는 자기 터널 접합부(MTJ)를 포함하고;
상기 임계치 스위칭 선택기는 오보닉 임계치 스위치(OTS)를 포함하는, 방법. - 하나 이상의 교차점 어레이를 갖는 메모리 구조체의 자기 저항 메모리 셀(MRAM 셀)을 리프레시하는 방법으로서, 각각의 MRAM 셀은 상기 임계치 스위칭 선택기가 턴온되는 임계치 전압을 갖는 임계치 스위칭 선택기와 직렬로 연결된 자기 저항 요소를 가지고, 상기 방법은,
각각의 MRAM 셀의 상기 임계치 스위칭 선택기를 제1 속도로 리프레시하는 단계 - 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 특정 MRAM 셀에 제1 신호들을 인가하여 상기 임계치 스위칭 선택기를 턴온하는 것을 포함함 -; 및
제1 속도보다 낮은 제2 속도로 각각의 MRAM 셀의 자기 저항 요소를 리프레시하는 단계 - 특정 MRAM 셀에 제2 신호들을 인가하여 특정 MRAM 셀의 자기 저항 요소에 저장된 데이터를 리프레시하는 단계를 포함함 - 를 포함하는, 하나 이상의 교차점 어레이를 갖는 메모리 구조체의 자기 저항 메모리 셀을 리프레시하는 방법. - 제13항에 있어서, 각각의 MRAM 셀의 상기 임계치 스위칭 선택기를 상기 제1 속도로 리프레시하는 단계 및 상기 제2 속도로 상기 각각의 MRAM 셀의 자기 저항 요소를 리프레시하는 단계는, 복수의 반복에 대해,
특정 MRAM 셀의 자기 저항 요소에 저장된 데이터를 리프레시하지 않고 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 각 반복의 n회 동안 상기 제1 신호들을 상기 특정 MRAM 셀에 인가하여 상기 임계치 스위칭 선택기를 턴온하는 단계; 및
각 반복마다, 상기 임계치 스위칭 선택기의 임계치 전압을 재설정하고 상기 특정 MRAM 셀의 자기 저항 요소에 저장된 데이터를 리프레시하기 위해 상기 특정 MRAM 셀에 상기 제1 신호 및 상기 제2 신호를 인가하여 상기 임계치 스위칭 선택기를 턴온하는 단계를 포함하는, 하나 이상의 교차점 어레이를 갖는 메모리 구조체의 자기 저항 메모리 셀을 리프레시하는 방법. - 메모리 시스템으로서,
복수의 교차점 어레이를 갖는 메모리 구조체 - 각각의 교차점 어레이는 복수의 제1 전도성 라인, 복수의 제2 전도성 라인, 및 자기 저항 메모리(MRAM) 셀을 포함하고, 각각의 MRAM 셀은 임계치 스위칭 선택기와 직렬로 연결된 자기 저항 메모리 요소를 포함하고, 각각의 메모리 셀은 상기 제1 전도성 라인들 중 하나의 제 1 전도성 라인과 상기 제2 전도성 라인들 중 하나의 제2 전도성 라인 사이에 접속됨 -; 및
상기 메모리 구조체와 통신하는 하나 이상의 제어 회로를 포함하고, 상기 하나 이상의 제어 회로는:
i) 선택기 리프레시 그룹을 선택하고 - 각각의 선택기 리프레시 그룹은 복수의 교차점 어레이 그룹의 적어도 하나의 메모리 셀을 포함함 -;
ii) 상기 MRAM 셀에 저장된 데이터를 리프레시하지 않고 상기 선택된 선택기 리프레시 그룹의 상기 각각의 MRAM 셀의 임계치 스위칭 선택기의 임계치 전압을 재설정하고;
iii) 복수의 다른 선택기 리프레시 그룹에 대해 상기 i) 및 상기 ii)를 반복하고; 그리고
iv) 상기 i), 상기 ii) 및 상기 iii)을 일정한 간격으로 반복하여 상기 메모리 구조체의 임계치 스위칭 선택기를 주기적으로 리프레시하도록 구성되는, 메모리 시스템. - 제15항에 있어서, 상기 하나 이상의 제어 회로는:
상기 임계치 스위칭 선택기를 제1 리프레시 속도로 리프레시하고; 그리고
상기 메모리 구조체의 MRAM 셀들에 저장된 데이터를 상기 제1 리프레시 속도보다 작은 제2 리프레시 속도로 리프레시하도록 구성되는, 메모리 시스템. - 제15항에 있어서, 상기 하나 이상의 제어 회로는:
상기 각각의 임계치 스위칭 선택기를 턴온하여 MRAM 셀에 저장된 데이터를 리프레시하지 않고 상기 선택된 선택기 리프레시 그룹의 MRAM 셀의 각각의 임계치 스위칭 선택기의 임계치 전압을 재설정하기 위해 사전 결정된 기간 동안 상기 선택된 선택기 리프레시 그룹의 MRAM 셀에 신호를 인가하도록 구성되는, 메모리 시스템. - 제15항에 있어서, 상기 하나 이상의 제어 회로에 의해 유지되는 각각의 선택기 리프레시 그룹은 복수의 ECC 코드워드를 저장하도록 구성된 메모리 셀들을 포함하는, 메모리 시스템.
- 제15항에 있어서, 상기 하나 이상의 제어 회로에 의해 유지되는 각각의 선택기 리프레시 그룹은 ECC 크로스워드를 저장하도록 구성된 메모리 셀들을 포함하는, 메모리 시스템.
- 제15항에 있어서, 상기 하나 이상의 제어 회로는,
임계치 스위칭 선택기 리프레시를 위해 선택되는 제2 MRAM 셀의 제2 임계치 스위칭 선택기를 턴온하는 것과 동시에 판독을 위해 선택되는 제1 MRAM 셀의 제1 임계치 스위칭 선택기를 턴온하고;
상기 제2 임계치 스위칭 선택기를 재설정한 후 상기 제2 임계치 스위칭 선택기를 턴오프하고; 그리고
상기 제2 임계치 스위칭 선택기를 턴오프한 후, 제1 MRAM 셀을 판독하는 동안 상기 제1 임계치 스위칭 선택기를 온 상태로 유지하도록 구성되는, 메모리 시스템.
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