JP7214793B2 - 閾値スイッチングセレクタを有するクロスポイントメモリにおける電力オフ復元 - Google Patents

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Description

メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。メモリは、不揮発性メモリ又は揮発性メモリを含み得る。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
不揮発性メモリの一例として、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）があり、これは、データを記憶するために電子電荷を使用するいくつかの他のメモリ技術とは対照的に、記憶されたデータを表すために磁化を使用する。一般に、ＭＲＡＭは、半導体基板上に形成された数多くの磁気メモリセルを含み、そこでは、各メモリセルが、（少なくとも）１ビットのデータを表す。データのビットは、メモリセル内の磁気素子の磁化方向を変化させることによって、メモリセルに書き込まれ、ビットは、メモリセルの抵抗を測定することによって読み取られる（低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表す）。本明細書で使用されるとき、磁化方向とは、磁気モーメントが配向する方向である。
ＭＲＡＭは、有望な技術ではあるが、従前のＭＲＡＭメモリセル設計では、高速書き込み動作のための高ビット密度及び高耐久性を達成することは、困難である。
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
ホストに接続されたメモリシステムの一実施形態を示すブロック図である。
フロントエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、コントローラの一部である。
バックエンドプロセッサ回路の一実施形態を示すブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、コントローラの一部である。
メモリパッケージの一実施形態を示すブロック図である。
メモリダイの一実施形態を示すブロック図である。
ウェハ－ウェハ接合を介してメモリ構造に結合された制御回路の一例を示す。 ウェハ－ウェハ接合を介してメモリ構造に結合された制御回路の一例を示す。
斜視でクロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態を示す。
それぞれ、図７Ａのクロスポイント構造の側面図及び上面図を示す。 それぞれ、図７Ａのクロスポイント構造の側面図及び上面図を示す。
斜視でクロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態を示す。
ＭＲＡＭメモリセルの構造の実施形態を示す。
より詳細にクロスポイントアレイで実装される通りのＭＲＡＭメモリセル設計の実施形態を示す。
スピントルク伝達（spin torque transfer、ＳＴＴ）メカニズムを使用することによるＭＲＡＭメモリセルの書き込みを示す。 スピントルク伝達（spin torque transfer、ＳＴＴ）メカニズムを使用することによるＭＲＡＭメモリセルの書き込みを示す。
クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値スイッチングセレクタを組み込むための実施形態を示す。 クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値スイッチングセレクタを組み込むための実施形態を示す。
それぞれ、読み出し動作における図１１Ａ及び図１１Ｂの層１セルの電流及び電圧に対する波形のセットの実施形態である。 それぞれ、読み出し動作における図１１Ａ及び図１１Ｂの層１セルの電流及び電圧に対する波形のセットの実施形態である。
閾値スイッチングセレクタがオフ状態からオン状態に切り替わる際のＭＲＡＭデバイスにわたる電圧の例を示す。
閾値スイッチングセレクタの閾値電圧がドリフトし得るかどうかを判定するための一実施形態の高レベルフローチャートである。
図１５のフローについてのより詳細な実施形態を提供する。 図１５のフローについてのより詳細な実施形態を提供する。 図１５のフローについてのより詳細な実施形態を提供する。
クロスポイント型アーキテクチャを有するメモリアレイでは、第１の導電線セットが基板の表面を横切り、第２の導電線セットが、第１の導電線セットの上に形成され、第１の導電線セットに垂直な方向に基板上を走る。メモリセルは、２セットの導電線のクロスポイント接合部に位置する。メモリセルの実施形態は、セレクタスイッチと直列に接続された、ＭＲＡＭメモリセルなどのプログラム可能な抵抗素子を含むことができる。ある種類のセレクタスイッチは、トランジスタなどの他のスイッチング素子に対して、追加の制御線を必要とせずに少量のエリアに実装することができる、オボニック閾値スイッチなどの、閾値スイッチングセレクタである。特定のレベル、すなわち閾値電圧、を超える電圧が閾値スイッチングセレクタに印加されると、閾値スイッチングセレクタは、導通状態に切り替わる。
閾値スイッチングセレクタは、長期間にわたってオンにされない場合、閾値電圧がより高い値にドリフトする閾値電圧ドリフト特性を呈する。これは、閾値電圧がメモリデバイス上で利用可能な最大電圧レベルを超え得るため、アレイ上に記憶されたデータにアクセスすることを困難にし得るか又は不可能にし得る。たとえ閾値スイッチングセレクタをオンにすることができても、デバイスをオンにしたときに生じる、メモリに印加される電圧が、メモリセル内に記憶されたデータをディスターブするか、又は更にはメモリセルを損傷させ得る。この問題は、長期間にわたってメモリデバイスへの電力が落とされるときに特に深刻である。したがって、以下は、電力が落とされたメモリアレイ上の閾値スイッチングセレクタの閾値電圧が、過剰に高い値にドリフトし得たかどうかを推測するための技術を提示する。このプロセスは、電力投入プロセスにおける試験の一部として実行することができ、読み出しベースの試験又は時間ベースの試験を含むことができる。
図１は、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、クロスポイントメモリアレイで使用される閾値スイッチングセレクタの閾値電圧が過剰にドリフトし得たかどうかを判定するための、本明細書に提示される技術を実装することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術と共に使用することができる。メモリシステムの例としては、ソリッドステートドライブ（「solid state drive、ＳＳＤ」）、ＤＲＡＭ交換のためのデュアルインラインメモリモジュール（dual in-line memory module、ＤＩＭＭ）を含むメモリカード、及び埋め込みメモリデバイスが挙げられる。ただし、他の種類のメモリシステムも使用することができる。
図１のメモリシステム１００は、コントローラ１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ／ＭＲＡＭ）１０６を備える。コントローラ１０２は、フロントエンドプロセッサ（Front End Processor、ＦＥＰ）回路１１０、及び１つ以上のバックエンドプロセッサ（Back End Processor、ＢＥＰ）回路１１２を備える。一実施形態では、ＦＥＰ回路１１０は、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。他の実施形態では、統合コントローラＡＳＩＣは、フロントエンド機能とバックエンド機能との両方を組み合わせることができる。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のＡＳＩＣは、コントローラ１０２がチップ上のシステム（「System on a Chip、ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ回路１１０及びＢＥＰ回路１１２は両方とも、それら自体のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり、各ＢＥＰ回路１１２がスレーブであるマスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行する、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求でメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。加えて、ＢＥＰ回路１１２は、バッファ管理を実行すること、ＦＥＰ回路１１０によって要求される特定の電圧レベルを設定すること、エラー訂正（error correction、ＥＣＣ）を実行すること、メモリパッケージへのトグルモードインターフェースを制御することなどを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージのセットに関与する。
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを備える。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、コントローラ１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４内の各メモリダイは、ＮＡＮＤフラッシュメモリ（二次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ又はＲＲＡＭなど）又は相変化メモリ（phase change memory、ＰＣＭ）に基づく記憶クラスメモリ（storage class memory、ＳＣＭ）などの他の種類のメモリを含むことができる。他の実施形態では、ＢＥＰ又はＦＥＰは、メモリダイ上に含まれ得る。
コントローラ１０２は、例えば、ＮＶＭ Ｅｘｐｒｅｓｓ（NVM Express、ＮＶＭｅ）又はＰＣＩ Ｅｘｐｒｅｓｓ（PCI Express、ＰＣＩｅ）にわたってＣｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ（ＣＸＬ）などのプロトコルを実装するインターフェース１３０を介して、又はＤＤＲ５若しくはＬＰＤＤＲ５などのＪＥＤＥＣ規格のＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ若しくはＬｏｗ－Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ若しくはＬＰＤＤＲ）インターフェースを使用して、ホスト１２０と通信する。メモリシステム１００を用いて動作するために、ホスト１２０は、ホストプロセッサ１２２と、ホストメモリ１２４と、バス１２８に沿って接続されたＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、不揮発性メモリ、又は別の種類のストレージであり得きる。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一実施形態では、メモリシステム１００はホスト１２０内に埋め込まれる。
図２は、ＦＥＰ回路１１０の一実施形態を示すブロック図である。図２は、ホスト１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２とを示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意の種類のプロセッサであり得る。ホストインターフェース１５２はまた、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信する。ＮＯＣは、典型的にはＳｏＣ内のコア間の集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期ロジックを使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣの拡張性、及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及び拡張性をもたらす。ＮＯＣ１５４に接続され、ＮＯＣ１５４と通信するのは、メモリプロセッサ１５６、ＳＲＡＭ１６０及びＤＲＡＭコントローラ１６２である。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、ＤＲＡＭ１０６）を動作させ、そのＤＲＡＭと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を実行し、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４及び１６６である。図２の実施形態では、ＳＳＤコントローラは、２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つ超又は２つ未満のＢＥＰ回路１１２が存在し得る。したがって、２つ超のＰＣＩｅインターフェースが存在し得る。
ＦＥＰ回路１１０はまた、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）、又はより一般的には、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、負荷分散など）、論理－物理アドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ又は他の不揮発性記憶システムの全体動作の管理を実行するメディア管理層（Media Management Layer、ＭＭＬ）１５８を含むことができる。メディア管理層ＭＭＬ１５８は、エラー及びホストとのインターフェースを扱い得るメモリ管理の一部として統合され得る。具体的には、ＭＭＬは、ＦＥＰ回路１１０内のモジュールであってもよく、メモリ管理の内部的特性に関与してもよい。具体的には、ＭＭＬ１５８は、ホストからの書き込みをダイのメモリ構造（例えば、下記の図５及び図６の５０２／６０２）への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。ＭＭＬ１５８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストに可視でないことがあるメモリ構造のこれらの潜在的制約を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。
図３は、ＢＥＰ回路１１２の一実施形態の機能ブロック図である。図３は、ＦＥＰ回路１１０と通信するため（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信するため）のＰＣＩｅインターフェース２００を示す。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣを、１つの大きなＮＯＣに組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータパスコントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に復元され得る様式で組み合わされ、記憶され得る。データパスコントローラ２２２は、メモリパッケージと４つのチャネルを介して通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８に関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルの各々について、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサであり得る。データパスコントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他の種類のコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装することができる。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
図４は、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ２９２を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図３を参照）。いくつかの実施形態では、メモリパッケージは、メモリバスとＴＭインターフェースとに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８つ又は１６個のメモリダイを含むが、他の数のメモリダイを実装することもできる。別の実施形態では、トグルインターフェースは、その代わりに、緩和された時間セット又はより小さいページサイズなどの変動を伴うか又は伴わない、ＪＥＤＥＣ規格のＤＤＲ又はＬＰＤＤＲである。本明細書に記載される技術は、任意の特定のメモリダイに限定されない。
図５は、本明細書に記載される技術を実装することができるメモリシステム５００の一例を描写するブロック図である。メモリシステム５００は、以下に説明するメモリセルのうちのいずれかを含むことができるメモリアレイ５０２を含む。メモリアレイ５０２のアレイ端子線は、行として編成されたワード線の様々な層（複数可）、及び列として編成されたビット線の様々な層（複数可）を含む。ただし、他の配向もまた、実装され得る。メモリシステム５００は、行制御回路５２０を含み、その出力５０８は、メモリアレイ５０２のそれぞれのワード線に接続される。行制御回路５２０は、Ｍ行アドレス信号のグループ、及びシステム制御ロジック回路５６０からの１つ以上の様々な制御信号を受信し、典型的には、読み出し及び書き込み動作の両方についての、行デコーダ５２２、アレイ終端ドライバ５２４、及びブロック選択回路５２６のようなこのような回路を含むことができる。メモリシステム５００はまた、列制御回路５１０も含み、その入力／出力５０６は、メモリアレイ５０２のそれぞれのビット線に接続される。アレイ５０２に対して単一のブロックのみが示されるが、メモリダイは、個々にアクセスすることができる複数のアレイ又は「タイル」を含むことができる。列制御回路５１０は、Ｎ列アドレス信号のグループ、及びシステム制御ロジック５６０からの１つ以上の様々な制御信号を受信し、典型的には、列デコーダ５１２、アレイ終端受信器又はドライバ５１４、ブロック選択回路５１６、並びに読み出し／書き込み回路及びＩ／Ｏマルチプレクサなどの回路を含むことができる。
システム制御ロジック５６０は、ホストからのデータ及び命令を受信し、ホストに出力データ及びステータスを提供する。他の実施形態では、システム制御ロジック５６０は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストと通信する。いくつかの実施形態では、システム制御ロジック５６０は、メモリ動作のダイレベル制御を提供するステートマシンを含むことができる。一実施形態では、ステートマシンは、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシンは、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。別の実施形態では、ステートマシンはマイクロコントローラによって置き換えられ、マイクロコントローラはメモリチップをオン／オフのいずれかにする。システム制御ロジック５６０はまた、メモリ動作中にメモリ５０２の行及び列に供給される電力及び電圧を制御する電力制御モジュールを含むことができ、調整電圧を生成するためのチャージポンプ及びレギュレータ回路を含んでもよい。システム制御ロジック５６０は、メモリシステム５００の動作を制御するために１つ以上のステートマシン、レジスタ、及び他の制御ロジックを含んでもよい。図５は、例えば、以下でより詳細に考察されるように、閾値スイッチングセレクタの閾値電圧Ｖｔｈに関連するプロセスに関連するデータを記憶するために使用することができる、このようなレジスタ５６１を示す。いくつかの実施形態では、システム制御ロジック５６０を含むメモリシステム５００の要素の全ては、単一ダイの一部として形成することができる。他の実施形態では、システム制御ロジック５６０の一部又は全ては、異なるダイ上に形成することができる。
本明細書の目的のために、語句「１つ以上の制御回路」は、システム制御回路５６０又は不揮発性メモリを制御するために使用される他のアナログ回路によって表されるような、コントローラ、ステートマシン、マイクロコントローラ、及び／又は他の制御回路を含むことができる。
一実施形態では、メモリ構造５０２は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを備える。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性エリアを有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意の種類の不揮発性メモリを備え得る。一実施例では、不揮発性メモリセルは、電荷トラップを有する垂直ＮＡＮＤストリングを備える。
別の実施形態では、メモリ構造５０２は、不揮発性メモリセルの２次元メモリアレイを備える。一実施例では、不揮発性メモリセルは、浮遊ゲートを利用するＮＡＮＤフラッシュメモリセルである。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
メモリ構造５０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造５０２のメモリセルに好適な技術の他の例として、ＲｅＲＡＭメモリ（抵抗変化型ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、位相変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造５０２のメモリセルアーキテクチャに好適な技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
別の例は、磁気記憶素子を使用してデータを記憶する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。その素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性層から形成される。２つの層のうちの一方は、特定の極性に設定された永久磁石であり、もう一方の層の磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角で、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。ＭＲＡＭベースのメモリの実施形態について、以下でより詳細に考察する。
位相変化メモリ（Phase change memory、ＰＣＭ）は、カルコゲナイドガラス特有の挙動を活用する。一実施形態は、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用して、単にプログラミング電流パルスでゲルマニウム原子の調整状態を変化させることにより、非熱位相変化を達成する。本明細書では「パルス」の使用には矩形パルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又は他の波を含む。個々の選択可能なメモリセル又はビット内のこのメモリ素子は、オボニック閾値スイッチ又は金属絶縁体基板などのセレクタである更なる直列要素を含んでもよい。
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築、又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、本技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
図５の要素は、メモリセルのメモリ構造５０２の構造と他の要素の全てを含む周辺回路との２つの部分にグループ化することができる。メモリ回路の重要な特性は、メモリ構造５０２の上に与えられるメモリシステム５００のメモリダイのエリアを増加させることによって増大させることができる容量であるが、これにより、周辺回路に利用可能なメモリダイのエリアが低減される。これは、これらの周辺要素に非常に厳しい制限を課すことができる。例えば、センス増幅器回路を利用可能エリア内に適合させる必要性は、センス増幅器設計アーキテクチャに対する著しい制限であり得る。システム制御ロジック５６０に関して、エリアの利用度を低減することにより、オンチップに実装され得る利用可能な機能性を制限することができる。したがって、メモリシステム５００のためのメモリダイの設計における基本的なトレードオフは、メモリ構造５０２に当てられるエリアの量、及び周辺回路に当てられるエリアの量である。
メモリ構造５０２及び周辺回路が競合することの多い別のエリアは、これらの領域を形成することに関与する処理に存在し、これらの領域が、異なる処理技術を伴うこと、及び単一ダイ上に異なる技術を有する点でのトレードオフを伴うことが多いためである。例えば、メモリ構造５０２がＮＡＮＤフラッシュである場合、これはＮＭＯＳ構造であり、一方で、周辺回路は、多くの場合、ＣＭＯＳベースである。例えば、このようなセンス増幅器回路、チャージポンプ、ステートマシン内のロジック素子、及びシステム制御ロジック５６０内の他の周辺回路は、多くの場合、ＰＭＯＳデバイスを用いる。ＣＭＯＳダイを製造するための処理動作は、多くの態様において、ＮＭＯＳフラッシュＮＡＮＤメモリ又は他のメモリセル技術について最適化された処理動作とは異なる。
これらの制限を改善するために、以下に記載される実施形態は、図５の要素を、別個に形成されたダイであって、その後、一緒に接合されるダイ上に分離することができる。より具体的には、メモリ構造５０２は、１つのダイ上に形成することができ、１つ以上の制御回路を含む周辺回路要素の一部又は全部を、別個のダイ上に形成することができる。例えば、メモリダイは、フラッシュＮＡＮＤメモリ、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリ種類のメモリセルのアレイなどのメモリ素子のみから形成することができる。次いで、デコーダ及びセンス増幅器などの要素を更に含む周辺回路の一部又は全てを、別個のダイに移動させることができる。これにより、メモリダイの各々が、その技術に従って個別に最適化されることを可能にする。例えば、ＮＡＮＤメモリダイは、ＣＭＯＳ処理のために最適化することができる別個の周辺回路ダイ上に移動された、ＣＭＯＳ素子を考慮することなく、ＮＭＯＳベースのメモリアレイ構造のために最適化することができる。これにより、周辺要素のためのより多くの空間が可能になり、これは、それら周辺要素がメモリセルアレイを保持する同じダイのマージンに制限されているために容易に組み込まれることができない追加の機能を組み込むことができる。次いで、２つのダイは、接合されたマルチダイメモリ回路内で、他のメモリ回路上の周辺要素に接続された一方のダイ上のアレイと一緒に接合することができる。以下は、１つのメモリダイと１つの周辺回路ダイとの接合メモリ回路に焦点を合わせるが、他の実施形態は、例えば、２つのメモリダイと１つの周辺回路ダイなどの、より多くのダイを使用することができる。
図６Ａ及び図６Ｂは、メモリシステム６００のための接合ダイ対を提供するためにウェハ－ウェハ接合を使用して実装され得る、図５の代替的な配置を示す。図６Ａは、メモリダイ６０１内に形成されたメモリ構造６０２に結合された、周辺回路又は制御ダイ６１１に形成された制御回路を含む、周辺回路の一例を示す。図５の５０２と同様に、メモリダイ６０１は、複数の独立してアクセス可能なアレイ又は「タイル」を含むことができる。共通の構成要素は、図５と同様にラベル付けされる（例えば、５０２はここでは６０２であり、５１０はここでは６１０であるなど）。システム制御ロジック６６０、行制御回路６２０、及び列制御回路６１０（ＣＭＯＳプロセスによって形成され得る）は、制御ダイ６０８内に位置付けられることが分かる。コントローラ１０２からの機能などの追加の要素もまた、制御ダイ６０８内に移動させることができる。システム制御ロジック６６０、行制御回路６２０、及び列制御回路６１０は、一般的なプロセス（例えば、ＣＭＯＳプロセス）によって形成され得、これにより、メモリコントローラ１０２上により典型的に見られる追加要素及び機能は、追加のプロセスステップ（すなわち、コントローラ１０２を製造するために使用される同じプロセスステップを使用して、システム制御ロジック６６０、行制御回路６２０、及び列制御回路６１０を作製し得る）をわずかに必要とするか、全く必要としなくてもよい。したがって、メモリシステム５００のメモリダイなどのダイからそのような回路を移動させる間、そのようなダイを製造するために必要とされるステップの数を減らすことができ、制御ダイ６１１などのダイにそのような回路を追加することは、任意の追加のプロセスステップを必要としなくてもよい。
図６Ａは、電気経路６０６を介してメモリダイ６０１上のメモリ構造６０２に結合された制御ダイ６１１上の列制御回路６１０を示す。例えば、電気経路６０６は、列デコーダ６１２、ドライバ回路６１４、及びブロック選択６１６と、メモリ構造６０２のビット線との間の電気接続を提供し得る。電気経路は、メモリ構造６０２のビット線に接続された、メモリダイ６０１の対応するパッドに接合された制御ダイ６１１上のパッドを介して制御ダイ６１１内の列制御回路６１０から延在してもよい。メモリ構造６０２の各ビット線は、列制御回路６１０に接続する、一対のボンドパッドの対を含む、電気経路６０６内の対応する電気経路を有してもよい。同様に、行デコーダ６２２、アレイドライバ６２４、及びブロック選択６２６を含む、行制御回路６２０は、電気経路６０８を介してメモリ構造６０２に結合される。電気経路６０８の各々は、ワード線、ダミーワード線、又は選択ゲート線に対応し得る。更に、制御ダイ６１１とメモリダイ６０１との間に追加の電気経路が設けられてもよい。
図６Ｂは、接合されたダイ対６００の統合メモリアセンブリの一実施形態の配置に関するより詳細を示すブロック図である。メモリダイ６０１は、メモリセルの平面又はアレイ６０２を含有する。メモリダイ６０１は、追加の平面又はアレイを有してもよい。１つの代表的なビット線（bit line、ＢＬ）及び代表的なワード線（word line、ＷＬ）６６６が、各平面又はアレイ６０２に示される。各平面又はアレイ６０２当たり数千又は数万のそのようなビット線が存在し得る。一実施形態では、アレイ又は平面は、途切れのないワード線と途切れのないビット線の共通のセットを共有する、接続されたメモリセルのグループを表す。
制御ダイ６１１は、多数のワード線ドライバ６５０を含む。各ビット線ドライバ６５０は、１つのビット線に接続されるか、又はいくつかの実施形態では、複数のビット線に接続されてもよい。制御ダイ６１１は、多数のワード線ドライバ６６０（１）～６６０（ｎ）を含む。ワード線ドライバ６６０は、ワード線に電圧を提供するように構成される。この例では、メモリセルのアレイ又は平面当たり「ｎ」本のワード線が存在する。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の１つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ６６０は、メモリダイ６０１内のワード線に電圧を提供する。図６Ａに関して上で考察されたように、制御ダイ６１１はまた、ワード線ドライバ６６０及び／又はビット線ドライバ６５０のための電圧を提供するために使用され得る、図６Ｂに表されていないチャージポンプ、電圧発生器などを含み得る。
制御ダイ６０１は、制御ダイ６０１の第１の主面６８２上に、多数のボンドパッド６７０ａ、６７０ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）から電圧を受け取るために、「ｎ」個のボンドパッド６７０ａが存在し得る。アレイ６０２に関連付けられた各ビット線に対して１つのボンドパッド６７０ｂが存在し得る。参照番号６７０は、一般に、主面６８２上のボンドパッドを参照するために使用される。
いくつかの実施形態では、コードワードの各データビット及び各パリティビットは、異なるボンドパッド対６７０ｂ、６７４ｂを介して転送される。コードワードのビットは、ボンドパッド対６７０ｂ、６７４ｂを介して平行に転送されてもよい。これは、例えば、メモリコントローラ１０２と統合メモリアセンブリ６００との間でデータを転送することに対して、非常に効率的なデータ転送を提供する。例えば、メモリコントローラ１０２と統合メモリアセンブリ６００との間のデータバスは、例えば、並列に転送される８ビット、１６ビット、又はおそらく３２ビットを提供し得る。しかしながら、メモリコントローラ１０２と統合メモリアセンブリ６００との間のデータバスは、これらの例に限定されない。このようなＥＣＣは、いくつかの実施形態では、メモリダイ上に実装されてもよい。
制御ダイ６１１は、制御ダイ６１１の第１の主面６８４上に、多数のボンドパッド６７４ａ、６７４ｂを有する。対応する「ｎ」個のワード線ドライバ６６０（１）～６６０（ｎ）からメモリダイ６０１に電圧を送達するために、「ｎ」個のボンドパッド６７４ａが存在し得る。アレイ６０２に関連付けられた各ビット線に対して１つのボンドパッド６７４ｂが存在し得る。参照番号６７４は、一般に、主面６８２上のボンドパッドを参照するために使用される。ボンドパッド対６７０ａ／６７４ａ及びボンドパッド対６７０ｂ／６７４ｂが存在し得ることに留意されたい。いくつかの実施形態では、ボンドパッド６７０及び／又は６７４は、フリップチップボンドパッドである。
一実施形態では、ボンドパッド６７０のパターンは、ボンドパッド６７４のパターンと一致する。ボンドパッド６７０は、ボンドパッド６７４に接合される（例えば、フリップチップ接合される）。したがって、ボンドパッド６７０、６７４は、メモリダイ６０１を制御ダイ６１１に電気的及び物理的に結合する。また、ボンドパッド６７０、６７４は、メモリダイ６０１と制御ダイ６１１との間の内部信号転送を可能にする。したがって、メモリダイ６０１及び制御ダイ６１１は、ボンドパッドと一緒に接合される。図６Ａは、１つのメモリダイ６０１に接合された１つのコントロールダイ６１１を示しており、別の実施形態では、１つのコントロールダイ６１１は、複数のメモリダイ６０１に接合される。
本明細書では、「内部信号転送」は、制御ダイ６１１とメモリダイ６０１との間の信号転送を意味する。内部信号転送は、制御ダイ６１１上の回路がメモリダイ６０１内のメモリ動作を制御することを可能にする。したがって、ボンドパッド６７０、６７４は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ６０１内のメモリ動作に関係する任意の信号を参照する。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
ボンドパッド６７０、６７４は、例えば、銅、アルミニウム、及びこれらの合金から形成され得る。ボンドパッド６７０、６７４と主面（６８２～６８４）との間にライナーが存在してもよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド６７０、６７４及びライナーは、蒸着及び／又はめっき技術によって適用されてもよい。ボンドパッド及びライナーは共に７２０ｎｍの厚さを有し得るが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
金属相互接続及び／又はビアは、ダイ内の様々な要素をボンドパッド６７０、６７４に電気的に接続するために使用され得る。金属相互接続及び／又はビアによって実装され得るいくつかの導電経路が示される。例えば、センス増幅器は、経路６６４によってボンドパッド６７４ｂに電気的に接続され得る。図６Ａに関して、電気経路６０６は、経路６６４、ボンドパッド６７４ｂ、及びボンドパッド６７０ｂに対応することができる。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。なお、ＢＬは、ボンドパッド６７０ｂへの直接接続を必ずしも行わない。ワード線ドライバ６６０は、経路６６２によってボンドパッド６７４ａに電気的に接続され得る。図６Ａに関して、電気経路６０８は、経路６６２、ボンドパッド６７４ａ、及びボンドパッド６７０ａに対応し得る。経路６６２は、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別個の導電経路を備えてもよいことに留意されたい。同様に、各ワード線ドライバ６６０（１）～６６０（ｎ）に対して別個のボンドパッド６７４ａが存在してもよい。メモリダイ６０１のブロック２内のワード線は、経路６６４によってボンドパッド６７０ａに電気的に接続され得る。図６Ｂでは、ブロック内の対応する「ｎ」本のワード線に対して「ｎ」本の経路６６４が存在する。各経路６６４に対して、ボンドパッド６７０ａ、６７４ａの別個の対が存在し得る。
図５を参照すると、図６Ａのオンダイ制御回路はまた、そのロジック素子内の追加機能を含むことができ、メモリコントローラ１０２及び一部のＣＰＵ機能で典型的に見られるものよりも典型的な能力を有するが、特定の機能も適用することができる。
以下では、図５に示される他の回路の全て又はサブセットと組み合わせられた、又は図６Ａの制御ダイ６１１及び図５の同様の要素上の、システム制御ロジック５６０／６６０、列制御回路５１０／６１０、行制御回路５２０／６２０、及び／又はコントローラ１０２（又は同等に機能する回路）は、本明細書に記載される機能を実行する１つ以上の制御回路の一部と見なすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。
以下の考察では、図５及び図６Ａのメモリアレイ５０２／６０２は、主としてクロスポイントアーキテクチャの文脈で考察されるが、より多くの考察をより一般的に適用することができる。クロスポイントアーキテクチャでは、ワード線などの第１の導電線セット又は導電ワイヤセットが、その下にある基板に対して第１の方向に走り、ビット線等などの第２の導電線セット又は導電ワイヤセットが、その下の基板に対して第２の方向に走る。メモリセルは、ワード線とビット線との交点に置かれる。これらのクロスポイントにおけるメモリセルは、上述のものを含む多数の技術のいずれかに従って形成することができる。以下の考察は、ＭＲＡＭメモリセルを使用するクロスポイントアーキテクチャに基づく実施形態に主に焦点を当てる。
図７Ａは、斜視でクロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態を示す。図７Ａのメモリアレイ５０２／６０２は、図５のメモリアレイ５０２又は図６Ａのメモリアレイ６０２の実装の一例であり、メモリダイは、複数のそのようなアレイ構造を含むことができる。ビット線ＢＬ１～ＢＬ５は、ダイの下にある基板（図示せず）に対して第１の方向（ページ内に走るものとして表される）に配置され、ワード線ＷＬ１～ＷＬ５は、第１の方向に垂直な第２の方向に配置される。図７Ａは、ワード線ＷＬ１～ＷＬ５及びＢＬ１～ＢＬ５が両方とも基板に対して水平方向に走る水平クロスポイント構造の例であり、一方、メモリセル（そのうちの２つが７０１で示される）は、メモリセル（Ｉｃｅｌｌで示されるような）を通る電流が垂直方向に走るように配向される水平クロスポイント構造の例である。メモリセルの追加層を有するメモリアレイでは、図７Ｄに関して考察されたように、ビット線及びワード線の対応する追加層が存在する。
図７Ａに示すように、メモリアレイ５０２／６０２は、複数のメモリセル７０１を含む。メモリセル７０１は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＦｅＲＡＭ、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリセルを含んでもよい。以下の考察は、ＭＲＡＭメモリセルに焦点を当てるが、より多くの考察をより一般的に適用することができる。第１のメモリレベルのメモリセル内の電流は、矢印Ｉｃｅｌｌによって示されるように上方に流れるものとして示されるが、電流は、以下でより詳細に考察されるようにいずれかの方向に流れることができる。
図７Ｂ及び図７Ｃは、それぞれ、図７Ａのクロスポイント構造の側面図及び上面図を示す。図７Ｂの側面図は、１つの下部ワイヤ、又はワード線、ＷＬ１、及び上部ワイヤ、又はビット線、ＢＬ１～ＢＬｎを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントは、ＭＲＡＭメモリセル１２０１であるが、ＰＣＭ、ＦｅＲＡＭ、ＲｅＲＡＭ、又は他の技術を使用することができる。図７Ｃは、Ｍ本の下部ワイヤＷＬ１～ＷＬＭ及びＮ本の上部ワイヤＢＬ１～ＢＬＮのクロスポイント構造を示す上面図である。バイナリ実施形態では、各クロスポイントにおけるＭＲＡＭセルは、高低の２つの抵抗状態のうちの１つにプログラムすることができる。ＭＲＡＭメモリセル設計の実施形態及びそれらのプログラミングのための技術について、以下により詳細に説明する。
図７Ａのクロスポイントアレイは、ワード線及びビット線の１つの層を有し、２セットの導電線の交点に位置するＭＲＡＭ又は他のメモリセルを有する実施形態を示す。メモリダイの記憶密度を高めるために、そのようなメモリセル及び導電線の複数の層を形成することができる。２層の例を図７Ｄに示す。
図７Ｄは、斜視でクロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態を示す。図７Ａと同様に、図７Ｄは、ワード線ＷＬ１，１～ＷＬ１，４及びビット線ＢＬ１～ＢＬ５の第１の層のクロスポイントで接続されたアレイ５０２／６０２のメモリセル７０１の第１の層７１８を示す。メモリセル７２０の第２の層は、ビット線ＢＬ１～ＢＬ５の上に、及びこれらのビット線と第２のワード線セットＷＬ２，１～ＷＬ２，４との間に形成される。図７Ｄは、メモリセルの２つの層７１８及び７２０を示すが、その構造は、ワード線及びビット線の追加の交互層を通って上方に延在することができる。実施形態に応じて、図７Ｄのアレイのワード線及びビット線は、各層内の電流がワード線層からビット線層又はその逆に流れるように、読み出し又はプログラム動作のためにバイアスすることができる。２つの層は、所与の動作のために各層内で同じ方向に電流の流れを有するように、例えば、読み出しのためのビット線からワード線への電流の流れを有するように、又は、例えば、層１の読み出しのためのワード線からビット線へ、及び層２の読み出しのためのビット線からワード線への電流の流れを有するように構造化することができる。
クロスポイントアーキテクチャの使用は、小さい設置面積を有するアレイを可能にし、そのようなアレイのいくつかを単一のダイ上に形成することができる。各クロスポイントで形成されたメモリセルは、データ値が異なる抵抗レベルとして符号化される抵抗変化型のメモリセルであり得る。実施形態に応じて、メモリセルは、低抵抗状態又は高抵抗状態のいずれかを有するバイナリ値型であり得、又は低抵抗状態と高抵抗状態との間に追加の抵抗を有することができるマルチレベルセル（multi-level cell、ＭＬＣ）であり得る。ここで説明されるクロスポイントアレイは、ローカルメモリ１０６又はその両方を置き換えるために、図４のメモリダイ２９２として使用することができる。抵抗変化型メモリセルは、ＲｅＲＡＭ、ＦｅＲＡＭ、ＰＣＭ又はＭＲＡＭなど、上記の技術の多くに従って形成することができる。以下の考察は、主として、バイナリ値型ＭＲＡＭメモリセルを有するクロスポイントアーキテクチャを使用するメモリアレイの文脈で提示されるが、この考察の多くはより一般的に適用可能である。
図８は、ＭＲＡＭメモリセルの構造の実施形態を示す。メモリセルの対応するワード線とビット線との間にメモリセルに印加される電圧は、電圧ソースＶａｐｐ８１３として表される。メモリセルは、下部電極８０１と、分離又はトンネル層（この例では、酸化マグネシウム（magnesium oxide、ＭｇＯ）８０５）によって分離された一対の磁性層（基準層８０３及び自由層８０７）と、次いでスペーサ８０９によって自由層８０７から分離された上部電極８１１と、を含む。メモリセルの状態は、基準層８０３及び自由層８０７の磁化の相対的な向きに基づいており、２つの層が同じ方向に磁化される場合には、メモリセルは、平行（parallel、Ｐ）低抵抗状態（low resistance state、ＬＲＳ）であり、また、それらが反対の向きを有する場合、メモリセルは、逆平行（anti-parallel、ＡＰ）高抵抗状態（high resistance state、ＨＲＳ）である。ＭＬＣの実施形態は、追加の中間状態を含む。基準層８０３の向きは固定され、図１５の例では上向きに配向される。基準層８０３はまた、固定層又はピン層としても知られている。
データは、自由層８０７を同じ向き又は反対の向きのいずれかにプログラミングすることによってＭＲＡＭメモリセルに書き込まれる。基準層８０３は、自由層８０７をプログラミングする際にその配向を維持するように形成される。基準層８０３は、合成反強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び考察は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁気層上のみに焦点を合わせる。
図９は、より詳細にクロスポイントアレイで実装される通りのＭＲＡＭメモリセル設計の実施形態を示す。クロスポイントアレイに配置されるとき、ＭＲＡＭメモリセルの上部及び下部電極は、アレイの隣接するワイヤの層のうちの２つ、例えば、２つのレベル又は２つのデッキアレイの上部及び下部ワイヤのうちの２つである。本明細書に示される実施形態では、下部電極はワード線９０１であり、上部電子はメモリセルのビット線９１１であるが、いくつかの実施形態では、メモリ素子の向きを反転させることによって反転させることができる。ワード線９０１とビット線９１１との間には、基準層９０３及び自由層９０７であり、これらは再びＭｇＯバリア９０５により分離される。図９に示される実施形態では、ＭｇＯキャップ９０８もまた、自由層９０７の上部に形成され、導電性スペーサ９０９は、ビット線９１１とＭｇＯキャップ９０８との間に形成される。基準層９０３は、別の導電性スペーサ９０２によってワード線９０１から分離される。メモリセル構造の両側にはライナー９２１及び９２３があり、これらは同じ構造の一部であり得るが、図９の断面では別個に見える。ライナー９２１、９２３の両側には、クロスポイント構造の他の空の領域を充填するために使用される充填材料９２５、９２７の一部が示される。
自由層設計９０７に関しては、実施形態は、約１～２ｎｍほどの厚さを有するＣｏＦｅ又はＣｏＦｅＢ合金を含み、Ｉｒ層は、ＭｇＯバリア９０５に近い自由層内に分散することができ、自由層９０７は、Ｔａ、Ｗ、又はＭｏでドープすることができる。基準層９０３の実施形態は、Ｉｒ又はＲｕスペーサ９０２と結合されたＣｏＦｅＢ及びＣｏＰｔ多層の二重層を含むことができる。ＭｇＯキャップ９０８は、任意選択であるが、自由層９０７の異方性を増加させるために使用することができる。導電性スペーサは、とりわけ、Ｔａ、Ｗ、Ｒｕ、ＣＮ、ＴｉＮ、及びＴａＮなどの導電性金属であり得る。
ＭＲＡＭに記憶されたデータ状態を感知するために、Ｖａｐｐによって表されるメモリセルに電圧が印加されて、その抵抗状態を決定する。ＭＲＡＭメモリセルを読み取るために、電圧差Ｖａｐｐをいずれかの方向に印加することができるが、ＭＲＡＭメモリセルは、方向性を有し、これにより、一部の状況では、一方の方向で他方の方向に読み出すことが好ましい。例えば、ＡＰ（高抵抗状態、ＨＲＳ）にビットを書き込むための最適な電流振幅は、５０％以上Ｐ（低抵抗状態）に書き込むよりも大きくてもよく、それにより、ＡＰ（２ＡＰ）への読み出しの場合にビットエラー率（読み出しディスターブ）が起こりにくくなる。これらの状況の一部及び結果として得られる読み出しの方向性については、以下に考察する。図１０Ａ及び図１０Ｂに関して更に考察されるように、バイアスの方向性は特に、ＭＲＡＭメモリセルのプログラミングのためのいくつかの実施形態に入る。
以下の考察は、主に、垂直なスピン移動トルクＭＲＡＭメモリセルに関して考察され、図８及び図９の自由層８０７／９０７は、自由層の平面に垂直な切換可能な磁化方向を含む。スピントランスファートルク（「ＳＴＴ」）は、磁気トンネル接合内の磁気層の配向が、スピン偏極電流を使用して変更され得る効果である。電荷キャリア（電子など）は、キャリアに固有のわずかな量の角運動量であるスピンとして知られる特性を有する。電流は、一般に、非偏極である（例えば、５０％のスピン上向き電子及び５０％のスピン下向き電子からなる）。スピン偏極電流は、どちらかのスピンの電子がより多い電流である（例えば、過半量のスピン上向き電子、又は過半量のスピン下向き電子）。電流を厚い磁気層（基準層）に流すことによって、スピン偏極電流を生成することができる。このスピン偏極電流が、第２の磁気層（自由層）に方向付けられた場合、角運動量は、この第２の磁気層に伝達することができ、第２の磁気層の磁化方向を変化させることができる。これは、スピントランスファートルクと呼ばれる。図１０Ａ及び図１０Ｂは、ＭＲＡＭメモリをプログラム又は書き込みするためのスピントランスファートルクの使用を示す。スピントランスファートルク磁気ランダムアクセスメモリ（spin transfer torque magnetic random access memory、ＳＴＴ ＭＲＡＭ）は、トグルＭＲＡＭなどのＭＲＡＭ変種よりも低い電力消費及び良好なスケーラビリティという利点を有する。他のＭＲＡＭ実装形態と比較すると、ＳＴＴ切り替え技術は、相対的に低い電力を必要とし、隣接するビットの乱れという問題を実質的に排除し、より高いメモリセル密度（ＭＲＡＭセルサイズの低減）のためのより有利なスケーリングを有する。後者の課題はまた、自由層磁化及び基準層磁化が、平面内ではなく、膜面に対して垂直に配向されるＳＴＴ ＭＲＡＭにも有利である。
ＳＴＴ現象が電子挙動に関してより容易に説明されるため、図１０Ａ及び図１０Ｂ並びにそれらの考察は、電子の流れに関して与えられ、ここで、書き込み電流の方向は電子の流れの方向として定義される。したがって、図１０Ａ及び図１０Ｂを参照して、用語「書き込み電流」は、電子電流を指す。電子が負に充電されると、電子電流は、従来定義された電流とは反対の方向になり、それにより、電子電流は、より高い電圧レベルからより低い電圧レベルへの従来の電流の流れの代わりに、より高い電圧レベルからより高い電圧レベルに流れる。
図１０Ａ及び図１０Ｂは、ＳＴＴメカニズムを使用することによるＭＲＡＭメモリセルの書き込みを示し、基準層磁化及び自由層磁化の両方が垂直方向にあるＳＴＴ－スイッチングＭＲＡＭメモリセル１０００の一例の簡略化された概略図を示す。メモリセル１０００は、上部強磁性層１０１０、下部強磁性層１０１２、及びそれら２つの強磁性層の間の絶縁層としてのトンネルバリア（tunnel barrier、ＴＢ）１０１４を含む磁気トンネル接合（magnetic tunnel junction、ＭＴＪ）１００２を備える。この例では、上部強磁性層１０１０は、自由層ＦＬであり、その磁化方向は、切り替え可能である。下部強磁性層１０１２は、基準（又は固定）層ＲＬであり、その磁化方向は、切り替え不可能である。自由層１０１０内の磁化が基準層ＲＬ１０１２内の磁化に対して平行である場合、メモリセル１０００の両端間抵抗は、相対的に低い。自由層ＦＬ１０１０内の磁化が、基準層ＲＬ１０１２内の磁化に対して逆平行である場合、メモリセル１０００の両端間抵抗は、相対的に高い。メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み取られる。その際、メモリセル１０００に取り付けられた導電体１００６／１００８を利用してＭＲＡＭデータを読み取る。設計によって、平行及び逆平行の両方の構成は、静穏状態及び／又は読み取り動作中において（十分に低い読み取り電流で）安定した状態を保つ。
基準層ＲＬ１０１２及び自由層ＦＬ１０１０の両方について、磁化方向は、垂直方向にある（すなわち、自由層によって画定された平面に対して垂直であり、基準層によって画定された平面に対して垂直である）。図１０Ａ及び図１０Ｂは、基準層ＲＬ１０１２の磁化方向を上向きとして示し、自由層ＦＬ１０１０の磁化方向を、平面に対して垂直である上向きと下向きとの間で切り替え可能であるものとして示す。
一実施形態では、トンネルバリア１０１４は、酸化マグネシウム（ＭｇＯ）で作製されるが、他の材料もまた、使用され得る。自由層１０１０は、強磁性金属であり、その磁化方向を変化／切り替えを行う能力を所有する。Ｃｏ、Ｆｅなどの遷移金属、及びそれらの合金に基づく多層を使用して、自由層１０１０を形成することができる。一実施形態では、自由層１０１０は、コバルト、鉄、及びホウ素の合金を含む。基準層１０１２としては、コバルト及び白金、並びに／又はコバルト及び鉄の合金を含む、多くの異なる種類の材料であり得る（ただし、これらに限定されない）。
図１０Ａに描写されるように、ＭＲＡＭメモリセルビット値を「設定する」（すなわち、自由層の磁化方向を選択する）ために、電子書き込み電流１０５０が、導電体１００８から導電体１００６に印加される。電子書き込み電流１０５０を生成するために、上部導電体１００６は、電子の負電荷により、下部導電体１００８よりも高い電圧レベルに置かれる。電子書き込み電流１０５０内の電子は、基準層１０１２が強磁性金属であるため、その電子が基準層１０１２を通過するとき、スピン偏極される。スピン偏極電子がトンネルバリア１０１４両端間をトンネルするとき、角運動量保存により、結果として、自由層１０１０及び基準層１０１２の両方にスピントランスファートルクを与えることができるが、このトルクは、基準層１０１２の磁化方向に影響を及ぼすには、不十分である（設計によって）。対照的に、自由層１０１０の初期磁化配向が基準層１０１２に対して逆平行（ＡＰ）である場合、このスピントランスファートルクは、基準層１０１２の磁化配向に対して平行（Ｐ）になるように、自由層１０１０内の磁化配向を切り替えるには、十分であり（設計によって）、これは、逆平行－平行（anti-parallel-to-parallel、ＡＰ２Ｐ）書き込みと称される。次いで、平行である磁化は、このような電子書き込み電流がオフになる前後では、安定したままの状態である。
対照的に、自由層１０１０の磁化及び基準層１０１２の磁化が、初期に平行である場合、自由層１０１０の磁化方向は、前述の場合とは反対方向の電子書き込み電流の印加によって、基準層１０１２に対して逆平行になるように切り替えることができる。例えば、電子書き込み電流１０５２は、より高い電圧レベルを下部導電体１００８上に配置することによって、図１０Ｂに描写されるように導電体１００６から導電体１００８に印加される。これにより、Ｐ状態の自由層１０１０はＡＰ状態に書き込まれ、これは、平行－逆平行（Ｐ２ＡＰ）書き込みと称される。したがって、同じＳＴＴ物理特性によって、自由層１０１０の磁化方法は、電子書き込み電流方向（極性）の賢明な選択によって、２つの安定した配向のうちのいずれかに、確定的に設定されることができる。
メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み取ることができる。低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表すが、代替の規則が生じる場合がある。読み出し電流は、図１０Ａの１０５０（「ＡＰ２Ｐ方向」）に示されるように流れる、導電体１００８から導電体１００６に電子読み出し電流を印加することによって（例えば、磁気トンネル接合１００２を横切って）読み出し電流を印加することができ、あるいは、電子読み出し電流は、図１０Ｂの１０５２（「Ｐ２ＡＰ方向」）に示されるように流れる、導電体１００６から導電体１００８に印加することができる。読み出し動作では、電子書き込み電流が高すぎる場合、それにより、メモリセルに記憶されたデータをディスターブし、その状態を変更することができる。例えば、電子読み出し電流が図１０ＢのＰ２ＡＰ方向を使用する場合、電流又は電圧レベルが高すぎると、低抵抗Ｐ状態の任意のメモリセルを高抵抗ＡＰ状態に切り替えることができる。その結果、ＭＲＡＭメモリセルはいずれの方向にも読み取られ得るが、書き込み動作の方向性は、ビットをその方向に書き込むためにより多くの電流が必要であるため、一方の読み出し方向を他の方向（様々な実施形態では、Ｐ２ＡＰ方向）よりも好ましくさせる場合がある。
図１０Ａ及び図１０Ｂの考察は、読み出し及び書き込み電流のための電子電流の文脈であったが、以降の考察は、特に指定がない限り、従来の電流の文脈に従う。
図７Ａ～図７Ｄのアレイ構造において選択されたメモリセルを読み出すか書き込むかにかかわらず、選択されたものに対応するビット線及びワード線をバイアスして、選択されたメモリセルに電圧を与え、図１０Ａ又は図１０Ｂに関連して例示されるように電子の流れを誘導する。これはまた、アレイの非選択メモリセル全体に電圧を印加することになり、非選択メモリセル内の電流を誘導することができる。この浪費された電力消費は、高抵抗状態及び低抵抗状態の両方に対して比較的高い抵抗レベルを有するようにメモリセルを設計することによってある程度軽減することができるが、これは、電流及び電力消費の増加、並びにメモリセル及びアレイの設計上に追加の設計制約を与えることになる。
この不必要な電流漏れに対処する１つのアプローチは、各ＭＲＡＭ又は他の抵抗性の（例えば、ＲｅＲＡＭ、ＰＣＭ、及びＦｅＲＡＭ）メモリセルと直列にセレクタ素子を配置することである。例えば、選択トランジスタを、図７Ａ～図７Ｄの各抵抗メモリセル素子と直列に配置することができ、これにより、要素７０１は、セレクタとプログラム可能な抵抗との複合体となる。しかしながら、トランジスタの使用は、選択されたメモリセルの対応するトランジスタをオンにすることができる追加の制御線の導入を必要とする。加えて、メモリアレイがより小さいサイズに移動するにつれてトランジスタベースのセレクタの使用が制限因子となり得るように、トランジスタは、抵抗メモリ素子と同じ様式でスケーリングされないことが多い。
セレクタ素子への代替的なアプローチは、プログラム可能な抵抗素子と直列の閾値スイッチングセレクタデバイスの使用である。閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされると高い抵抗を有し（オフ又は非導通状態にある）、その閾値電圧よりも高い電圧にバイアスされると低い抵抗を有する（オン又は導通状態にある）。閾値スイッチングセレクタは、その電流が保持電流未満に低下させられるか、又は電圧が保持電圧未満に低下させられるまで、オンのままである。これが起こると、閾値スイッチングセレクタはオフ状態に戻る。したがって、メモリセルをクロスポイントでプログラムするために、関連する閾値スイッチングセレクタをオンにしてメモリセルを設定又はリセットするのに十分な電圧又は電流が印加され、メモリセルを読み出すために、メモリセルの抵抗状態を判定することができる前に、閾値スイッチングセレクタがオンにされることによって、同様に起動されなければならない。閾値スイッチングセレクタのための実施例の一セットは、オボニック閾値スイッチ（Ovonic Threshold Switch、ＯＴＳ）のオボニック閾値スイッチング材料である。
図１１Ａ及び図１１Ｂは、クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値スイッチングセレクタを組み込むための実施形態を示す。図１１Ａ及び図１１Ｂの実施例は、側面図であるが図７Ｄにおいて示されるような２層のクロスポイントアレイにおける２つのＭＲＡＭセルを示す。図１１Ａ及び図１１Ｂは、ワード線１ １１００の下部の第１の導電線、ワード線２ １１２０の上部の第１の導電線、及びビット線１１１０の中間の第２の導電線を示す。これらの図では、これらの線の全ては、提示を容易にするためにページ全体にわたって左から右に走っていることが示されており、これらの線は、図７Ｄの斜視図で表されるようにより正確に表される。図７Ｄでは、ワード線、又は第１の導電線若しくはワイヤは、下にある基板の表面及びビット線に平行な一方向に走り、又は第２の導電線若しくはワイヤは、その第１の方向にほぼ直交する基板の表面に平行な第２の方向に走っている。ＭＲＡＭメモリセルはまた、基準層、自由層、及び中間トンネルバリアのみを示す単純化された形態で表されるが、実際の実装では、典型的には、図９に関して上述した追加の構造を含む。
自由層１１０１、トンネルバリア１１０３、及び基準層１１０５を含むＭＲＡＭセル１１０２は、閾値スイッチングセレクタ１１０９の上方に形成され、ＭＲＡＭデバイス１１０２と閾値スイッチングセレクタ１１０９とのこの直列の組み合わせは、ビット線１１１０とワード線１ １１００との間に層１セルを形成する。ＭＲＡＭデバイス１１０２と閾値スイッチングセレクタ１１０９との直列の組み合わせは、閾値スイッチングセレクタ１１０９がオンにされたときに、閾値スイッチングセレクタ１１０９にわたるいくつかの電圧降下以外に、図１０Ａ及び図１０Ｂに関して上述したように動作する。しかしながら、最初に、閾値スイッチングセレクタ１１０９は、閾値スイッチングセレクタ１１０９の閾値電圧Ｖｔｈを上回る電圧を印加することによってオンにされる必要がある。次いで、バイアス電流又は電圧は、それが後続の読み出し又は書き込み動作中にオンになるように、閾値スイッチングセレクタ１１０９の保持電流又は保持電圧よりも十分に高く維持される必要がある。
第２の層上では、ＭＲＡＭセル１１１２は、自由層１１１１と、トンネルバリア１１１３と、閾値スイッチングセレクタ１１１９の上方に形成される基準層１１１５を含み、ＭＲＡＭデバイス１１１２と閾値スイッチングセレクタ１１１９との直列の組み合わせにより、ビット線１１１０とワード線２ １１２０との間に層２セルが形成される。層２セルは、層１セルと同様に動作するが、下部導電体はビット線１１１０に対応し、上部導電体はここではワード線、ワード線２ １１２０である。
図１１Ａの実施形態では、閾値スイッチングセレクタ１１０９／１１１９は、ＭＲＡＭデバイス１１０２／１１１２の下方に形成されるが、代替実施形態では、閾値スイッチングセレクタは、一方又は両方の層についてＭＲＡＭデバイスの上方に形成され得る。図１０Ａ及び図１０Ｂに関して考察されたように、ＭＲＡＭメモリセルは方向性である。図１１Ａでは、ＭＲＡＭデバイス１１０２及び１１１２は、基準層１１０５／１１１５の上方（図示されない基板に対して）の自由層１１０１／１１１１と同じ向きを有する。同じ構造を有する導電線間に層を形成することは、特に、２つの層、並びにより多くの層を有する実施形態における後続の層の各々が同じ処理シーケンスに従って形成することができるという、処理に対して多くの利点を有することかできる。
図１１Ｂは、層２のセルにおいて、基準層及び自由層の位置が逆になることを除いて、図１１Ａと同様に配置された代替実施形態を示す。より具体的には、図１１Ａのようにワード線１ １１５０とビット線１１６０との間に、層セル１は、トンネルバリア１１５３の上に形成された自由層１１５１を有するＭＲＡＭ構造１１５２を含み、トンネルバリア１１５３は、基準層１１５５の上に形成され、このＭＲＡＭ構造１１５２は、閾値スイッチングセレクタ１１５９の上に形成される。図１１Ｂの実施形態の第２の層は、再び、ビット線１１６０とワード線２ １１７０との間の閾値スイッチングセレクタ１１６９の上に形成されたＭＲＡＭデバイス１１６２を有するが、図１１Ａに対してＭＲＡＭデバイス１１６２を反転させた状態で、トンネルバリア層１１６３の上に形成された基準層１１６１と、トンネルバリア層１１６３の下に形成された自由層１１６５とを有する。
図１１Ｂの実施形態は、層を形成するための異なる処理シーケンスを必要とするが、いくつかの実施形態では、それは利点を有することができる。具体的には、（基準層及び自由層に関して）同じ方向での書き込み又は読み出し時には、ビット線は下部層及び上部層の両方に対して同じくバイアスされ、両方のワード線が同じくバイアスされるため、ＭＲＡＭ構造の方向性は、図１１Ｂの実施形態を魅力的にすることができる。例えば、層１及び層２のメモリセルの両方がＰ２ＡＰ方向（基準層及び自由層に関して）で感知される場合、ビット線層１１６０は、Ｐ２ＡＰ方向などにバイアスされ、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスされ、ワード線１ １１５０及びワード線２ １１７０は両方ともより高い電圧レベルにバイアスされる。同様に、書き込みに関して、高抵抗ＡＰ状態に書き込むために、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスされ、ワード線１ １１５０及びワード線２ １１７０は両方とも、より高い電圧レベルにバイアスされ、低抵抗Ｐ状態に書き込むために、ビット線１１６０は高電圧レベルにバイアスされ、ワード線１ １１５０及びワード線２ １１７０は両方とも低電圧レベルにバイアスされる。これに対して、図１１Ａの実施形態については、ビット線及びワード線は、下位レベルに対して上位レベルでこれらの動作のいずれかを実行するために、それらのバイアスレベルを反転させる必要がある。
ＭＲＡＭメモリセルへのデータの読み出し又は書き込みのいずれかには、メモリセルに電流を通過させることを含む。閾値スイッチングセレクタがＭＲＡＭデバイスと直列に配置される実施形態では、電流がＭＲＡＭデバイスを通過することができる前に、閾値スイッチングセレクタ及びＭＲＡＭデバイスの直列の組み合わせにわたって十分な電圧を印加することによって、閾値スイッチングセレクタをオンにする必要がある。図１２及び図１３は、読み出し動作の文脈において、閾値スイッチングセレクタのこのアクティブ化をより詳細に考慮する。
図１２及び図１３は、それぞれ、読み出し動作における図１１Ａ及び図１１Ｂの層１セルの電流及び電圧の波形のセットの実施形態であり、図１２及び図１３の時間軸は、同じスケールで整列される。読み出し動作のための本実施形態では、ワード線１ １１００／１１５０が高くバイアスされ、かつビット線１１１０／１１６０が低く（例えば、０Ｖ）設定されるＰ２ＡＰ方向において読み出しが実行され、その結果、（従来の）電流は、自由層１１０１／１１５１を通過する前に基準層１１０５／１１５５を通過するように、上向きに流れる。（従来の電流とは対照的に、電子電流に関しては、電子の流れは、図１０Ｂに示すようになる。）
図１２及び図１３の実施形態では、強制電流アプローチが使用され、メモリは、基準層側から、その線の駆動回路内の電流源からの読み出し電流Ｉｒｅａｄで駆動される。実線１２０１によって図１２に示されるように、電流はＩｒｅａｄの値まで上昇し、電流読み出し動作の持続時間にわたってそこに保持される。この電流は、図１１Ａ及び図１１Ｂの層１メモリセルのワード線１ １１００／１１５０などの選択されたメモリセルに電流を供給する線を移動させ、また経路内の漏れも支持する。図１３の１２５１に示すように、閾値スイッチングセレクタと抵抗ＭＲＡＭ素子との並列の組み合わせにわたる電流は、閾値スイッチングセレクタがオフ状態にあるときに上昇する。１２５３で閾値切り替えスイッチングセレクタにわたる電圧が閾値スイッチングセレクタの閾値電圧Ｖｔｈに達すると、それはオンになり、低抵抗状態に切り替わる。
閾値スイッチングセレクタがオン状態になると、Ｉｒｅａｄ電流は、選択されたメモリセルを通って流れる。これは、図１２の破線１２０３によって示されており、閾値スイッチングセレクタスイッチが１２５３でオンに切り替わったときに、電流がメモリセルを通って再送信され、ゼロからＩｒｅａｄにジャンプする。電流レベルがＩｒｅａｄで固定されて保持されると、メモリセルにわたる電圧は、ＭＲＡＭデバイスの直列抵抗及び閾値スイッチングセレクタのオン状態抵抗に依存するレベルに低下する。バイナリ実施形態では、メモリセルは、高抵抗逆平行状態及び低抵抗平行状態を有する。高抵抗状態（ＨＲＳ）及び低抵抗状態（ＬＲＳ）に対するＩｒｅａｄ電流に応答して、直列接続されたＭＲＡＭデバイスと閾値スイッチングセレクタ、及びＮ本のワード線のうちの１本及びＮ本のビット線のうちの１本に電流を導く直列復号トランジスタにわたって結果として得られた電圧は、それぞれ１２５５及び１２５３として示される。次いで、結果として得られた電圧差をセンス増幅器によって測定して、メモリセルに記憶されたデータ状態を決定することができる。本明細書での考察は、閾値スイッチングセレクタと直列に配置されているＭＲＡＭベースメモリセルの文脈であるが、この読み出し技術は、ＰＣＭ、ＦｅＲＡＭ、又はＲｅＲＡＭデバイスなどの他のプログラム可能な抵抗メモリセルに同様に適用することができる。
図１３は、電圧が、１２５３でＶｔｈに達するまで１２５１で上昇し、次いで、１２５５で高抵抗状態レベル又は１２５３で低抵抗状態のいずれかに降下するまでを示す。実際のデバイスでは、抵抗及び静電容量により、１２５３での電圧スパイクが１２５５又は１２５３のいずれかに降下する際、多少の遅延が存在する。これは、低抵抗状態の例について図１４によって示される。
図１４は、閾値スイッチングセレクタがオフ状態からオン状態に切り替わる際のＭＲＡＭデバイスにわたる電圧の例を示す。図１３と比較して、図１４は、ＭＲＡＭデバイスのみにわたる電圧ＶＭＲＡＭを示し、図１３は、閾値スイッチングセレクタ及びＭＲＡＭデバイスとの直列の組み合わせにわたる電圧を表す。最初に、閾値スイッチングセレクタがオンになる前では、印加電圧がＶｔｈ電圧まで上昇する際、ＭＲＡＭデバイス全体の電圧はゼロになる。閾値スイッチングセレクタがオンになると、電流はＭＲＡＭデバイスを通って流れ始め、ＭＲＡＭデバイスにわたる電圧は、Ｖｔｈレベルにスパイクされ、閾値スイッチングセレクタにわたる電圧Ｖｈｏｌｄだけ降下する。その結果、ＶＭＲＡＭは、０Ｖ～ΔＶ＝（Ｖｔｈ－Ｖｈｏｌｄ）までジャンプし、その後、印加されたＩｒｅａｄ、ＶＭＲＡＭ（ＬＲＳ）に応答して、低抵抗状態でＭＲＡＭデバイスにわたる電圧降下を減衰させる。
ＶＭＲＡＭ電圧が漸近線ＶＭＲＡＭ（ＬＲＳ）レベル付近まで低下する速度は、（Ｖｔｈ－Ｖｈｏｌｄ）とＶＭＲＡＭ（ＬＲＳ）との間の差である「スナップバック電圧」ΔＶからのスパイクの大きさ、並びに、電荷がデバイスから流出することができる速度であって、セレクタがオンにされるときのＭＲＡＭ及びセレクタの内部抵抗、メモリセルのＲ－Ｃ特性、及びそれが接続される線に依存する、速度に依存する。損失は、より低い容量及びより低い抵抗に対してより速くなる。この挙動は、メモリセルの動作に関するいくつかの実際的な結果を有する。
第１の結果は、図１４に示されるように、低抵抗状態及び高抵抗状態の両方が減衰することであり、図１４は低抵抗状態を示す。高抵抗状態は、同様の挙動を示すが、より高い漸近状態Ｖｆｉｎａｌが経路抵抗×Ｉｒｅａｄによって決定される。これら２つの状態の間を区別するために、十分なマージンで分離される必要があり、それにより、２つの状態が明確に定義されかつ差動可能な電圧レベルを有するために十分な時間が経過した後まで検知動作を実行することができない。
別の結果として、スパイクは、メモリセルに記憶されたデータをディスターブすることができることである。図１０Ａ及び図１０Ｂに関して考察されたように、電流をメモリセルに通過させることによってＭＲＡＭメモリの状態を変更することができ、それにより、メモリセルにわたる電圧及び／又はメモリセルを通る電流が十分に長いほど十分に高い場合には、電流の方向に応じて、図１０Ｂに示されるように平行状態を逆平行状態に変更するか（Ｐ２ＡＰ書き込み）、又は図１０Ａに示すように逆平行状態を平行状態に変更する（ＡＰ２Ｐ書込み）ことになる。例えば、図１２及び図１３の読み出しプロセスは、Ｐ２ＡＰ方向で実行されるものとして説明されており、それにより、図１４の波形によるディスターブが、データ状態を記憶することができる前に低抵抗状態メモリセルを高抵抗状態に切り替えることができる。
上述のように、閾値スイッチングセレクタは、メモリセルへのアクセスを制御する。具体的には、電圧又は電流をメモリセルに印加してその抵抗状態を変化させるために、対応するセレクタは、最初に、十分に高い電圧、例えば、動作閾値電圧Ｖｔｈよりも高い大きさの電圧を印加することによって導通状態に切り替えられなければならない。セレクタが非導通状態にあるとき、例えば、セレクタの両端電圧が動作閾値電圧よりも低い大きさのとき、メモリセルは分離され、その既存の抵抗状態を維持する。
閾値スイッチングセレクタの閾値電圧Ｖｔｈ及び保持電圧Ｖｈｏｌｄは、セレクタ材料組成物、厚さ、電極組成物、セレクタライナー材料、ヒートシンク、及びサイクリング履歴を含む、セレクタの固有及び外因性特性の両方に依存する。Ｇｅ、Ｓｅ、Ｔｅ、及びＡｓの二元、三元、又は四元の合金から構成され、Ｂ、Ｃ、Ｓｉ、Ｎ、Ｏ、Ｚｎ、及び／又はＩｎがドープされた、カルコゲナイドセレクタは、０．５～６Ｖの範囲の閾値電圧及び０．５～３Ｖの保持電圧を有することができる。正確な電圧は、一般的により高い閾値電圧、及び場合によってはわずかに高いオフセット電圧を有するより厚いセレクタの厚さに依存する。閾値スイッチングセレクタのＶｔｈ値が高くなるほど、そのオフ状態はより有効であるが、図１３に示すようにスパイクは大きくなる。その結果、セレクタ設計の選択は、それが適用される特定のメモリアプリケーションに基づく決定である。
オボニック閾値スイッチなどの閾値スイッチングセレクタのための材料の１つの特性は、材料の閾値電圧Ｖｔｈが、経時的にドリフトし、デバイスがより具体的には閾値スイッチングセレクタが最後にオンにしてからの時間に基づいてエイジングするにつれて、高くなり得ることである。これは、エラー率（ビットディスターブ）の増加及び耐久性の低下などの問題を生じさせ得る。より高い電圧が印加されて閾値スイッチングセレクタをオンにする必要があり、それにより、Ｖｔｈが高すぎる場合には、より高い電圧レベルを生成する能力が利用可能でない限り、メモリセルはもはやアクセス可能でなくなり得、更には、メモリデバイスが閾値スイッチングセレクタをオンにすることができる場合であっても、これは、図１３の電圧スパイクがより大きくなり、抵抗メモリセルへのデータディスターブ又は損傷の可能性を増加させ得るからである。
以下の考察は、抵抗メモリ素子と直列の閾値スイッチングセレクタを使用するメモリデバイスの電源オフ復元のための技術を提示する。ＭＲＡＭベースのクロスポイントメモリ構造との文脈で提示されるが、それは、注目する閾値スイッチングセレクタの特性であるため、この技術は、抵抗ＰＣＭ又はＲｅＲＡＭなどの不揮発性素子が閾値スイッチングセレクタと直列である他のメモリセルに、より一般的に適用され得る。したがって、開示された技術は、メモリセルが導電線の直交層（例えば、タングステン又は銅ワイヤ）の間に接続される任意の形態のクロスポイントアレイでの使用に好適である。
上で考察されたように、直列接続された閾値スイッチングセレクタ（例えば、オボニック閾値スイッチ）は、セレクタに印加されたときに、選択されたメモリセルに対してより低いＶｈｏｌｄ電圧に切り替える電圧Ｖｔｈを有する。実際には、実際のメモリデバイスで使用される場合、その値は、デバイスの形成に関与する処理によって変動し得、それにより、所与のデバイスＶｔｈの範囲は、例えば、１．６Ｖ～２．３５Ｖの処理によって変化する。Ｖｔｈ値は、時間１ディケード当たり１０～５０ｍＶなどの「ドリフト」に起因して経時的に増加し得る。その結果、Ｖｔｈ値のドリフトは、例えば、１０ディケードにわたって５００ｍＶだけＶｔｈの変動を更に増加させることができ、おそらく、より高いＶｔｈ値を２．８５Ｖまで上昇させることができる。場合によっては、一般的なエイジング又は摩耗に起因して、Ｖｔｈはドリフトし得るが、ドリフトの量は、主に、メモリセルが最後に起動され、閾値スイッチングセレクタがオンにされた時間に基づく。デバイスが使用中であり、電源がオンのとき、「摩耗レベリング」アルゴリズムなどの技術により、１０時間などの期間内に各メモリセルにアクセスすることができる。このようなメカニズムを介して、Ｖｔｈのドリフトを動作中で制限することができるが、そのようなドリフトのアクティブ管理は、数年の長さであり得る電源オフの間には不可能である。
処理され得るＶｔｈの最大値は、メモリデバイス上の利用可能な電源によって制限される。デバイスの電源オフ中に過剰のＶｔｈドリフトが存在する場合、Ｖｔｈは、デバイスがメモリセルに印加することができる電圧を超える場合があり、これは、電源レベルからメモリセルへの経路の任意の損失（すなわち、任意の漏れ電流と経路抵抗との積）を引いた値となる。これに打ち勝つために、メモリセルが選択し、Ｖｔｈがリセットされることを確実にするために、電力投入中に、利用可能な電源レベルを一時的に増加させることができる。しかしながら、これは、チャージポンプ及び追加の調整回路などの回路の導入を必要とし得、これは、そうでなければメモリデバイス上で利用可能ではなく、最大面積を使用し、複雑性及び電力消費を増加させる。
必要な電圧が利用可能である場合であっても、閾値スイッチングセレクタのＶｔｈのいかなる増加も、ターンオン時に「スナップバック」電圧ΔＶ＝（Ｖｔｈ－Ｖｈｏｌｄ）を増加させ、このスパイク（図１４に示すように）が、直列接続されたＭＲＡＭデバイス（又は、より一般的には、閾値スイッチングセレクタと直列に接続された他のメモリデバイス）にわたって課される。より高い最大Ｖｔｈに起因するΔＶにおける増加は、読み出しの選択時にレベルが記憶される前に、ＭＲＡＭメモリセルスイッチに記憶されたビットが切り替わる確率を増加させることができる。例えば、書き込みにおける直列接続されたＭＲＡＭと閾値スイッチングセレクタのＡＰ方向への読み出し（Ｐ２ＡＰ）は、ＰからＡＰへのビット切り替えをリスクとする一方、ＡＰ状態に既にあるビットは「安全」である。読み出し開始時にいずれかのビット状態が可能であるので、ΔＶが大きすぎる場合、ＭＲＡＭデバイスのデータコンテンツは、誘発されたトランジェントによって失われ、記憶されたユーザデータの復元不可能な破損を生じさせ得る。このメカニズムは、異なってもよいが、閾値スイッチングセレクタと共に使用される他の形態のメモリ技術（ＲｅＲＡＭ、ＰＣＭなど）は、同様に、そのような大きなトランジェントからのデータディスターブ又は損傷を経験することができる。
データがデバイスに記憶され、次いで電源がオフにされると、電源オン前のデバイス時間及び全てのビットのアクセスは、通常動作におけるビットアクセス間で、例えば１０時間の「電源オン」時間を超えることができる。そのような時間は、例えば、各ビットが特定の時間及び／又は再配置された摩耗レベリングによって、全てのビットのアクセスが保証され得る。電源オンなしの貯蔵寿命データ保持のための埋め込み型不揮発性メモリ（embedded non-volatile memory、ｅＮＶＭ）の期待は、１０年までの範囲であり得る。デバイスが３ヶ月で指定されるために、Ｖｔｈが過剰にドリフトする場合、顧客は、電力なしでデバイスをより長い間記憶するが、デバイスのデータは、（例えば、「瞬間的な」）メモリから直接使用される代わりにストレージから再ロードされる必要があり得る。したがって、この課題は、ＶｔｈドリフトがＶｔｈの許容最大値を超えたかどうかを決定し、メモリ又は再ロードに記憶されたデータに依存するかどうかを決定することである。
図１５は、閾値スイッチングセレクタのＶｔｈが、高すぎる値にドリフトした可能性があるかどうかを判定して、データをメモリデバイスに再ロードするべきであることを決定するための一実施形態の高レベルフローチャートである。図１６～図１８は、実施形態のより詳細な提示を提供する。図１５のフローでは、プロセスは、以前にプログラムされて動作中にあり、その後、電力が落とされる、メモリデバイスの動作のためのものである。
ステップ１５０１では、メモリデバイスは電力が落とされる。これは、システム制御ロジック５６０／６６０から、コントローラ１０２から、又はホスト１２０からなど、システムの制御回路からのコマンドに応答し得る適切なシャットダウンの一部、又は電力損失による不適切なシャットダウンであり得る。電力を落とすことが適切なシャットダウンである場合、いくつかの実施形態では、電力を落とすための時間値をレジスタ５６１／６６１又はコントローラ１０２内のレジスタなどのレジスタに保存することができる。いくつかの実施形態では、システム制御ロジック５６０／６６０は、適切な又は不適切なシャットダウンのいずれかの場合に言及され得るタイムスタンプを維持し、かつ定期的に更新することができる。
いくつかの後続の時間において、デバイスは、ステップ１５０３で電力投入され、電力投入コマンドは、アクセス要求の一部など、システム制御ロジック５６０／６６０から、コントローラ１０２から、又はホスト１２０から受け取ることができる。電力投入手順の一部として、ステップ１５０５は、閾値スイッチングセレクタのＶｔｈ値が、高すぎる値にドリフトした可能性が高いかどうかを判定する。実施形態に応じて、デバイスのタイムオフ、又はこれらの組み合わせを追跡することによって、試験プロセスを通してＶｔｈを推測することができ、これらはそれぞれ、図１６、図１７、及び図１８によって更に例示される。読み出し又は他の動作を実行するためにデバイスが電力投入された場合に、ステップ１５０５が、Ｖｔｈ値がかなり離れてドリフトしたようには見えないと判定した場合、この動作はステップ１５０７で実行することができる。
ステップが、Ｖｔｈ値が過剰にドリフトしていると判定した場合、１５０７の動作が実行され得る前に、デバイス内に記憶されたデータを再ロードするなどの是正措置がステップ１５０９でとられる。ステップ１５０９からの経路は、いくつかの実施形態では、データ再ロードに必要な時間により、動作を中止することができるため、破線として示される。デバイスはまた、データを再ロードするべきであるという通知をコントローラ１０２又はホスト１２０に送信することができる。いくつかの実施形態では、データは、メモリシステム上の他の不揮発性位置から、又はバックアップとして機能するホストから、例えばＨＤＤ又はＳＳＤから再ロードすることができる。例えば、ＭＲＡＭクロスポイントメモリが、コントローラ１０２によって使用されるローカルメモリ１０６として使用される場合、データはまた、それが再ロードされる場所から、メモリシステムのメモリパッケージ１０４などのマスストレージメモリに記憶され得る。データが冗長に記憶される場合（ＲＡＩＤ配列のように）、メモリパッケージ１０４内の１つのデバイス上のデータをメモリパッケージ１０４内の他の位置から置き換えることができる。他の場合には、メモリデバイス上に記憶されたデータは、復元され、スクラブされることができ、それにより、たとえ多くのディスターブを伴ってデータを読み取ることができる場合であっても、データコンテンツは、コントローラのＥＣＣ能力を介して復元可能であり、メモリデバイスに書き換えられ得る。
一セットの実施形態では、閾値スイッチングセレクタの閾値電圧は、ドリフトが過剰であるかどうかを判定するために、電力投入中の試験プロセスとして推測される。試験プロセスでは、メモリセルのサブセットが読み出される（又は、読み取られるように試みる）。この試験の実現可能性は、メモリインターフェースが、試験を行うのに十分長い再スタート時の電源オン遅延を可能にするかどうかに依存する。１つの試験は、図５～図６Ｂの５０２／６０２のメモリアレイ（複数可）（「タイル」）内のメモリセルを選択する行制御回路５２０／６２０及び列制御回路５１０／６１０の同じ選択回路を使用する単純なターンオン検出試験である。メモリセルを、ワード線を駆動するために行制御回路５２０／６２０のアレイドライバ５２４／６２４に接続し、ビット線を駆動するために列制御回路５１０／６１０のドライバ回路５１４／６１４に接続する際のワイヤの抵抗により、メモリセルで見られる電圧は、メモリセル位置に依存する量だけドライバによって提供される電圧とは異なる。これを考慮するために、いくつかの実施形態では、ターンオン検出試験は、アレイ上に見られ得る任意のＩ－Ｒ電圧降下を最大化するために、ワイヤ抵抗（例えば、図６Ｂに示されるアレイ６０２の左上角）に沿って最も遠い「遠い遠い」メモリセルにアクセスすることによって、この効果を複製することができる。メモリセルがオンになると、Ｖｔｈが過剰ではないと決定することができる。
電力投入中の代替的な読み出し試験プロセスでは、動作中に既知の値のセットを有するように維持される専用のプログラムされたコードワード（２５６ビット以上）をメモリアレイに記憶することができる。電力投入中、既知の専用コードワードを読み出すことができ、読み出しとしての値を、ビットエラーの数を決定するために記憶された既知の値と比較することができる。ビットエラーの数が所与のターゲット（例えば、１％）を超える場合、ドリフトは過剰であると判定される。電力投入読み出し試験のいずれかについて、最悪のケースをより確実に試験するために、両方の試験を適切に低い電源電圧で実行して、過剰なドリフトの検出を確実にすることができる。アレイが、より低いレベルでＶｔｈ読み出し試験に失敗した場合、１つの取り得る是正措置は、データコンテンツを抽出してスクラブすることができるかどうかを見るために、より高い電圧でメモリを読み出すことになり得る。
図１６は、電力投入プロセスの一部として読み出し試験を使用することによって過剰なＶｔｈドリフトを判定するための一実施形態のフローチャートである。ステップ１６０１では、電力投入コマンドが、図５のメモリデバイス５００、又は図６Ａ及び図６Ｂのメモリダイ６０１若しくはメモリシステム６００などのメモリデバイスによって受信される。電力投入コマンドは、先行する電力を落とすことが発生したレベルに応じて、システム制御ロジック５６０／６６０から、又はコントローラ１０２若しくはホスト１２０から受け取ることができる。
ステップ１６０３で、電力投入シーケンスが開始される。関与する通常の動作に加えて、メモリセルの選択されたサブセット上の読み出し試験が実行されて、デバイスへの電力が落とされた間に実質的なＶｔｈドリフトがあったかどうかを判定する。読み出し試験は、上記の実施例と同様に、例えば、デバイス上の１つ以上のアレイからワード線又はビット線を読み取ること、メモリセルをアクセス回路に接続する導電線に沿ってドライバ５２４／６２４及び５１４／６１４から最も離れた「遠い遠い」メモリセルにアクセスすること、又はこの目的のために既知のデータパターンを記憶するメモリセルのセットを読み出すことなどによって、実行することができる。これらの読み出し試験のいずれかについて十分な動作マージンを確保するために、試験は、標準的なデータアクセス読み出し動作で使用されるレベルに対して低下したアレイドライバ５２４／６２４及びドライバ回路５１４／６１４からの読み出し電圧及び／又は電流レベルを使用して実行することができる。いくつかの実施形態では、閾値スイッチングセレクタの一部又は全てをオンにするために低下した電圧及び／又は電流が不十分である場合、その標準読み出しレベル又は更には上昇した読み出しレベルをアレイドライバ５２４／６２４及びドライバ回路５１４／６１４によって印加して、閾値スイッチングセレクタをオンにするのに十分であるかどうかを見てもよい。
図１３に関して考察されたように、ドリフトされた閾値スイッチングセレクタの閾値電圧は、選択プロセス中に印加される最大電圧を超えることが可能である。この場合、閾値スイッチングセレクタは、データ再ロードプロセス中にはオンせず、チップ上のユーザデータは破損することになる。ドリフトされた閾値スイッチングセレクタがオンになることを確実にするために、いくつかの実施形態では、最大利用可能電圧を一時的に増加させることができる。最大利用可能電圧は、制御回路によるターンオン上昇中に、行制御回路５２０／６２０、列制御回路５１０／６１０、又はその両方に利用可能な電圧を増加させることによって、増加させることができる。利用可能な電圧が供給電圧によって既に制限されている場合、供給電圧は、回路（例えば、システム制御ロジック５６０／６６０内の発電回路内のレギュレータ又はチャージポンプ）を通じて一時的に上昇させることができる。オン状態でない閾値スイッチングセレクタの十分に低い故障率を確実にするために、より高い利用可能電圧が選択される。例えば、利用可能な電圧の増加は、０．１～１．０Ｖの範囲であり得る。メモリダイ上の閾値スイッチングセレクタの全てをより高い電圧でサイクルさせると、利用可能な電圧をデータ読み出しに使用される通常値に戻し、データをストレージから再ロードすることができる。データ再ロードに先行して全てのセレクタをサイクルする必要性は、データ再ロードプロセスがチップ上のセレクタの全てをサイクルする場合に回避することができる。より高い利用可能な供給電圧は、行制御回路５２０／６２０及び列制御回路５１０／６１０、内のトランジスタに印加されるより高いゲート電圧、並びにより高いソース電圧及びドレイン電圧を可能にすることができる。両方とも、制御回路によってクロスポイントアレイに供給され得る、利用可能な電圧及び電流を増加させる影響を有する。選択プロセスが、要求された電圧ではなく要求された電流を供給することができる回路によって実行される場合、より高い利用可能な電圧は、より高い電流を供給することを可能にし、それにより、選択されたセルにより高い電圧を印加することが可能になる。
ステップ１６０５は、デバイスが試験を合格するかどうかを判定する。試験は、例えば、システム制御ロジック５６０／６６０によって実行することができるが、他の実施形態では、システム内でより高いレベルで実行することができる。例えば、試験がＥＣＣコードワードのデコードを伴う場合、ＥＣＣエンジン２２６／２５６を使用するために、コントローラ１０２において試験を実行することができる。単純な読み出し動作の場合、試験は、メモリセルのサブセット、又はサブセットのいくつかの閾値数が、低抵抗レベル又は高抵抗レベルのいずれかでメモリセルを流れるかどうかを検出することによって、オンに失敗するかどうかを単に見ることができる。
読み出し試験が、所定のパターンを記憶するメモリセルのセットを読み出す実施形態の場合である場合、試験は、読み出されたデータを記憶されたような既知のパターンのデータと単に比較するためのシステム制御ロジック５６０／６６０における比較であり得る。例えば、システム制御ロジック５６０／６６０は、レジスタ５６１／６６１内のデータパターンのコピーを維持することができる。ステップ１６０５の判定は、次いで、読み出されたデータがパターンと一致するか、又は閾値ビットエラー率内で一致するかどうかに基づき得る。
ステップ１６０５でメモリアレイ（複数可）がＶｔｈ読み出し試験に合格した場合、ステップ１６１１で、電力投入プロセスが完了し、アレイが電力投入された読み出し、プログラム、又は他の動作を実行することができる。代わりに、ステップ１６０５で試験に合格しなかった場合、ステップ１６０７で、システム制御ロジック５６０／６６０は、過剰のＶｔｈドリフトが存在する可能性が高いことをコントローラ１０２及び／又はホスト１２０に通知することができる。ステップ１６１１で、次に、図１５のステップ１５０９に関して上述したように実行することができるステップ１６０９でデータを再ロードする。実施形態に応じて、ステップ１６０７及び１６０９で多くの変形が利用可能である。例えば、ステップ１６０７での通知に応答して、コントローラ１０２又はホスト１２０は、ステップ１６０９でデータを再ロードする前に、又はその代わりに、メモリ５００／６００に命令して先に進めてかつメモリを読み出すかそうでない場合は別の方法でアクセスしようと試み得る。例えば、低下した読み出し電圧及び／又は電流レベルを使用して試験を実施した場合、電圧及び／又は電流レベルに対して、標準のレベル又は更には上昇したレベルでアクセスを試みることができる。再ロードが大量の時間を取り得るため、ホスト１２０又はコントローラ１０２は、データが再ロードされると、ステップ１６１１でのアクセスを待って続行することを決定してもよく、又は利用可能であれば、冗長ストレージ位置からのそのデータの動作又はアクセスをキャンセルすることを決定してもよい。いくつかの実施形態では、再ロードは優先順位付けされた様式で実行することができ、アクセスされるべきデータは、バックグラウンド動作であり得る他のアドレスでデータを再ロードする前に、最初にホストに提供される。
別の実施形態のセットでは、電源オフ追跡アプローチを使用することができる。このアプローチでは、コントローラ１０２、システム、又は（電力を落とさない場合）制御ロジック５６０／６６０は、タイムスタンプを維持及び定期的に更新することなどによって、そのシリアルＩＤオンチップを使用して、タイム「オフ」の追跡を維持すること又は無効にすることができ、それにより、タイムオフの持続時間を追跡して、電力投入なしの時間が過剰であるかどうかを判定することができる。他の実施形態では、電源オフ時の時間は、メモリデバイスのシステム制御ロジック５６０／６６０上のレジスタ５６１／６６１において、又はシステム若しくはコントローラ１０２のレベルで、ログされ得、電力投入時にモードレジスタとして読み出されて電源オフ時間が過剰であったかどうかを判定することができる。先行する電力を落としてからの時間が、例えば３ヶ月などのいくつかの閾値を超えた場合、コントローラ１０２、ホスト１２０、又はシステム制御ロジック５６０／６６０は、Ｖｔｈが過剰に増加したかどうかを判定し、保存されたデータに依存する代わりにデータを再ロードすることを決定することができる。これは、データのビットエラー率ＢＥＲが過剰に増加し得、再ロードされない限り、復元され得ないからである。
図１７は、メモリデバイスへの電力が落とされた時間量に基づいて、電源オフ追跡アプローチによって過剰なＶｔｈドリフトが存在し得るかどうかを判定するための一実施形態のフローチャートである。ステップ１７０１は、ステップ１７０３の電力投入シーケンスのより典型的な部分と同様に、図１６のステップ１６０１とほぼ同じにすることができる。ステップ１７０３は、メモリが、Ｖｔｈ値が過剰にドリフトした可能性が高いかどうかをどのように判定するかという点でステップ１６０３と異なる。
より具体的には、ステップ１７０３では、電源オフ追跡アプローチが使用される。上述の２つの段落で考察されたように、コントローラ１０２、システム、又は（電力が落とされていない場合の）制御ロジック５６０／６６０は、タイムスタンプを維持しかつ定期的に更新することによって、又は電力投入中の時間を、レジスタ５６１／６６１を使用することにより、又はシステム若しくはコントローラ１０２のレベルでログして電源オフ時間が過剰であったかどうかを判定するために電力投入時にモードレジスタとして読み出すことによって、時間「オフ」の追跡を維持することができる。ステップ１７０５は、デバイスが試験に合格するかどうかを判定し、この試験は、例えば、システム制御ロジック５６０／６６０によって実行され得るが、他の実施形態では、システム内でより高いレベルで実行され得る。図１７の実施形態では、試験は、先行する電力を落としてからの時間に基づくものであり、例えば３ヶ月などのいくつかの閾値を超えるかどうかを判定することに基づく。コントローラ１０２、ホスト１２０、又はシステム制御ロジック５６０／６６０は、ステップ１７０５で経過時間の間のＶｔｈ値が閾値を超えたかどうかを判定することができる。ステップ１７０５の結果に基づいて、フローは、図１６のステップ１６０７、１６０９、及び１６１１に関して上述した通りであり得るステップ１７０７、１７０９、及び１７１１に継続することができる。
図１８は、図１６及び図１７のアプローチを組み合わせる実施形態のフローチャートである。メモリシステムは、電力手続きのために割り当てられる指定された時間量を有することがある。図１６のプロセスは、メモリデバイスにアクセスされた最後の時間からの時間量を決定するよりも典型的には時間がかかるアレイ上のメモリセルの一部の読み出しを伴う。図１８のハイブリッドアプローチでは、図１７の時間ベースのアプローチが最初にチェックされ、経過時間が閾値を超える場合、読み出しに基づく試験が実行される。
図１８のフローでは、ステップ１８０１、１８０３、及び１８０５は、ステップ１７０１、１７０３、及び１７０５に関して上述した通りであり得る。ただし、ステップ１８０５の試験が合格された場合に、フローはステップ１８１５に進む一方で（図１６のステップ１６１１又は図１７のステップ１７１１に関して上述した通りにすることができる）、試験に合格しなかった場合には、フローはステップ１８０７に進むということを除く。読み出しベースの試験は、ステップ１８０７及び１８０９において実行される。選択されたメモリセルのセットがステップ１８０７で読み出され、これは、図１７のステップ１７０３の電力投入シーケンスのこの部分に関して上で考察された通りであり得る。ステップ１８０９は、図１６のステップ１６０５に関して上述した通りであり得る読み出しベースの試験を実行する。上で考察されたように、いくつかの実施形態では、閾値スイッチングセレクタの閾値電圧が、高すぎる値にドリフトしたと判定したことに応じて、閾値スイッチングセレクタをオンにするための利用可能な電圧は、第１の最大値から第２の最大値へと増加し、メモリダイ上のセレクタの全てがサイクルされ、セレクタをオンにするための利用可能な電圧は、第１の最大値に戻され、データはアレイに再ロードされる。ステップ１８０９の試験に合格した場合、フローはステップ１８１５に進むことができる。ステップ１８０９の試験に合格しなかった場合、フローはステップ１８１１及び１８１３に進み、これは、図１６のステップ１６０７及び１６０９に関して上述した通りであり得る。
第１の態様セットによれば、装置は、複数の不揮発性メモリセルの１つ以上のアレイに接続するように構成された制御回路を備え、各メモリセルは、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を備える。制御回路は、アクセス動作のために１つ以上のアレイを電力投入することと、１つ以上のアレイに電力を投入することに続いて、アレイのメモリセルのうちの１つ以上に対するアクセス動作を実行することと、１つ以上のアレイへの電力を落とすことと、を行うように構成される。制御回路はまた、１つ以上のアレイへの電力を落とすことに続いて、アクセス動作を実行するために１つ以上のアレイに電力を投入した後、かつアクセス動作を実行する前に、閾値選択デバイスの閾値電圧が過剰なドリフトを呈するかどうかを判定することと、閾値選択デバイスの閾値電圧が過剰なドリフトを呈すると判定したことに応じて、１つ以上のアレイにデータを再ロードすることと、を行うように構成される。
追加の態様では、方法は、メモリアレイへの電力を落とすことであって、メモリアレイが、複数のメモリセルを含み、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を含む、電力を落とすこと、を含む。この方法はまた、後続してメモリアレイに電力を投入することを含み、電力投入は、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたかどうかを判定することを含む。閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたと判定したことに応じて、メモリアレイに記憶されたデータを再ロードする。
別の態様セットでは、不揮発性メモリデバイスは、メモリアレイと、メモリアレイに接続された１つ以上の制御回路とを含む。メモリアレイは、クロスポイントアーキテクチャを有し、メモリセルがアレイの各クロスポイントに位置し、メモリセルの各々が、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリデバイスを含む。１つ以上の制御回路は、電力投入プロセスの一部として、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたかどうかを判定するように構成され、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたと判定することに応じて、メモリアレイに記憶されたデータを再ロードする。
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態を記述するために使用されることがある。
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
本明細書の目的のために、物体の「セット」という用語は、複数の物体のうちの１つ以上の物体の「セット」を指すことがある。
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図するものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明された実施形態は、提案された技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用に適するように様々な修正を伴って、この技術を最もよく利用することを可能にする。本範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図される。

Claims (16)

  1. １つ以上のアレイと、制御回路と、を備える装置であって、
    前記１つ以上のアレイの各々が、
    １つ以上の第１の導電線と、
    １つ以上の第２の導電線と、
    前記第１の導電線のうちの対応する１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、
    前記制御回路は、前記複数の不揮発性メモリセルの前記１つ以上のアレイに接続するように構成され、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を備え、
    前記制御回路が、
    アクセス動作のために前記１つ以上のアレイに電力を投入することと、
    前記１つ以上のアレイに電力を投入することに続いて、前記アレイの前記メモリセルのうちの１つ以上に対する前記アクセス動作を実行することと、
    前記１つ以上のアレイへの電力を落とすことと、
    前記１つ以上のアレイへの電力を落とすことに続いて、アクセス動作を実行するために前記１つ以上のアレイに電力を投入した後、かつ前記アクセス動作を実行する前に、
    前記メモリセルのサブセットに対して読み出し動作を実行することと、
    前記メモリセルの前記サブセットから読み出されたデータを既知のパターンと比較することと、
    前記メモリセルの前記サブセットから読み出された前記データを前記既知のパターンと比較することに基づいて、閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈するかどうかを判定することと、
    前記閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈すると判定したことに応じて、前記１つ以上のアレイにデータを再ロードすることと、を行うように構成されている、装置。
  2. １つ以上のアレイと、制御回路と、を備える装置であって、
    前記１つ以上のアレイの各々が、
    １つ以上の第１の導電線と、
    １つ以上の第２の導電線と、
    前記第１の導電線のうちの対応する１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、
    前記制御回路は、前記複数の不揮発性メモリセルの前記１つ以上のアレイに接続するように構成され、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を備え、
    前記制御回路が、
    アクセス動作のために前記１つ以上のアレイに電力を投入することと、
    前記１つ以上のアレイに電力を投入することに続いて、前記アレイの前記メモリセルのうちの１つ以上に対する前記アクセス動作を実行することと、
    前記１つ以上のアレイへの電力を落とすことと、
    前記１つ以上のアレイへの電力を落とすことに続いて、アクセス動作を実行するために前記１つ以上のアレイに電力を投入した後、かつ前記アクセス動作を実行する前に、
    アクセス動作を実行するために前記１つ以上のアレイに電力を投入することと、前記１つ以上のアレイの前記先行する電力を落とすこととの間の時間の時間値を決定することと、
    閾値選択デバイスの前記閾値電圧が、決定された前記時間値に基づいて過剰なドリフトを呈するかどうかを判定することと、
    前記閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈すると判定したことに応じて、前記１つ以上のアレイにデータを再ロードすることと、を行うように構成されている、装置。
  3. １つ以上のアレイと、制御回路と、を備える装置であって、
    前記１つ以上のアレイの各々が、
    １つ以上の第１の導電線と、
    １つ以上の第２の導電線と、
    前記第１の導電線のうちの対応する１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、
    前記制御回路は、前記複数の不揮発性メモリセルの前記１つ以上のアレイに接続するように構成され、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を備え、
    前記制御回路が、
    アクセス動作のために前記１つ以上のアレイに電力を投入することと、
    前記１つ以上のアレイに電力を投入することに続いて、前記アレイの前記メモリセルのうちの１つ以上に対する前記アクセス動作を実行することと、
    前記１つ以上のアレイへの電力を落とすことと、
    前記１つ以上のアレイへの電力を落とすことに続いて、アクセス動作を実行するために前記１つ以上のアレイに電力を投入した後、かつ前記アクセス動作を実行する前に、閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈するかどうかを判定することと、
    前記閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈すると判定したことに応じて、前記閾値選択デバイスが過剰なドリフトを呈することを前記装置が接続されているホストに通知することと、
    前記閾値選択デバイスが過剰なドリフトを呈することを前記ホストが通知されたことに応じたホストコマンドに応答して、前記１つ以上のアレイにデータを再ロードすることと、を行うように構成されている、装置。
  4. 前記制御回路が制御ダイ上に形成され、前記装置が、
    不揮発性メモリセルの前記１つ以上のアレイを含むメモリダイであって、前記制御ダイとは別個に形成され、前記制御ダイに接合されている、メモリダイを更に備える、請求項１－３の何れか１項に記載の装置。
  5. 前記抵抗素子が、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリデバイスである、請求項１－３の何れか１項に記載の装置。
  6. 前記抵抗素子が、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）メモリデバイスである、請求項１－３の何れか１項に記載の装置。
  7. 前記抵抗素子が、相変化メモリ（ＰＣＭ）メモリデバイスである、請求項１－３の何れか１項に記載の装置。
  8. 前記制御回路が、
    第１の読み出し電圧を選択された複数の前記メモリセルに印加することと、
    前記選択された複数の前記メモリセルが印加された第１の読み出し電圧に応じて導通したかどうかを判定することと、
    前記選択された複数の前記メモリセルが印加された第１の読み出し電圧に応じて導通したかどうかに基づいて、前記閾値選択デバイスの前記閾値電圧が過剰なドリフトを呈するかどうかを判定することと、を行うように更に構成されている、請求項１－３の何れか１項に記載の装置。
  9. 前記第１の読み出し電圧が、前記メモリセルに記憶されたデータ状態を判定するために読み出し動作で使用されるよりも低い電圧レベルである、請求項８に記載の装置。
  10. 前記第１の読み出し電圧が、前記メモリセルに記憶されたデータ状態を判定するために読み出し動作で使用されるよりも高い電圧レベルである、請求項８に記載の装置。
  11. メモリアレイへの電力を落とすことであって、前記メモリアレイが、複数のメモリセルを含み、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を含む、電力を落とすことと、
    続いて、前記メモリアレイに電力を投入することと、
    を含む方法であって、
    前記メモリアレイに電力を投入することが、
    前記メモリセルの所定のサブセットを読み出すことと、
    前記メモリセルの前記所定のサブセットの読み出しの結果と既知のパターンとの比較を実行することと、
    前記比較に基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、
    前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたと判定することに応じて、前記メモリアレイに記憶されたデータを再ロードすることと、を含む、方法。
  12. メモリアレイへの電力を落とすことであって、前記メモリアレイが、複数のメモリセルを含み、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を含む、電力を落とすことと、
    続いて、前記メモリアレイに電力を投入することと、
    を含む方法であって、
    前記メモリアレイに電力を投入することが、
    前記メモリアレイに電力を投入することと前記メモリアレイの先行する電力を落とすこととの間の時間の時間値を決定することと、
    前記時間値が閾値を超えているかどうかを判定することと、
    前記時間値が前記閾値を超えているかどうかに基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、
    前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたと判定することに応じて、前記メモリアレイに記憶されたデータを再ロードすることと、を含む、方法。
  13. 前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することが、
    読み出し電圧を前記メモリセルのサブセットに印加することと、
    前記読み出し電圧に応じて導通状態になっているメモリセルの前記サブセットの数を決定することと、
    前記読み出し電圧に応じて導通状態になっているメモリセルの前記サブセットの前記数に基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、を含む、請求項１１または１２に記載の方法。
  14. 不揮発性メモリデバイスであって、
    クロスポイントアーキテクチャを有するメモリアレイであって、メモリセルが前記メモリアレイの各クロスポイントに位置し、前記メモリセルの各々が、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成されている閾値スイッチングセレクタと直列に接続された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリデバイスを含む、メモリアレイと、
    前記メモリアレイに接続され、かつ電力投入プロセスの一部として、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定するように構成された１つ以上の制御回路であって、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたと判定することに応じて、前記メモリアレイに記憶されたデータを再ロードする、１つ以上の制御回路と、
    を備え、
    前記１つ以上の制御回路が、
    前記メモリセルの所定のサブセットを読み出すことと、
    前記メモリセルの前記所定のサブセットを読み出しの結果と既知のパターンとの比較を実行することと、
    前記比較に基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、
    を行うように構成されている、不揮発性メモリデバイス。
  15. 不揮発性メモリデバイスであって、
    クロスポイントアーキテクチャを有するメモリアレイであって、メモリセルが前記メモリアレイの各クロスポイントに位置し、前記メモリセルの各々が、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成されている閾値スイッチングセレクタと直列に接続された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリデバイスを含む、メモリアレイと、
    前記メモリアレイに接続され、かつ電力投入プロセスの一部として、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定するように構成された１つ以上の制御回路であって、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたと判定することに応じて、前記メモリアレイに記憶されたデータを再ロードする、１つ以上の制御回路と、
    を備え、
    前記１つ以上の制御回路が、
    前記電力投入プロセスと前記メモリアレイの先行する電力を落とすこととの間の時間の時間値を決定することと、
    前記時間値が閾値を超えているかどうかを判定することと、
    前記時間値が前記閾値を超えているかどうかに基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、
    を行うように構成されている、不揮発性メモリデバイス。
  16. 前記１つ以上の制御回路が、
    読み出し電圧を前記メモリセルのサブセットに印加することと、
    前記読み出し電圧に応じて導通状態になっているメモリセルの前記サブセットの数を決定することと、
    前記読み出し電圧に応じて導通状態になっているメモリセルの前記サブセットの前記数に基づいて、前記閾値スイッチングセレクタの前記閾値電圧が高すぎる値にドリフトしたかどうかを判定することと、を行うように更に構成されている、請求項１４または１５に記載の不揮発性メモリデバイス。
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