クロスポイント型アーキテクチャを有するメモリアレイでは、第1の導電線セットが基板の表面を横切り、第2の導電線セットが、第1の導電線セットの上に形成され、第1の導電線セットに垂直な方向に基板上を走る。メモリセルは、2セットの導電線のクロスポイント接合部に位置する。メモリセルの実施形態は、セレクタスイッチと直列に接続された、MRAMメモリセルなどのプログラム可能な抵抗素子を含むことができる。ある種類のセレクタスイッチは、トランジスタなどの他のスイッチング素子に対して、追加の制御線を必要とせずに少量のエリアに実装することができる、オボニック閾値スイッチなどの、閾値スイッチングセレクタである。特定のレベル、すなわち閾値電圧、を超える電圧が閾値スイッチングセレクタに印加されると、閾値スイッチングセレクタは、導通状態に切り替わる。
閾値スイッチングセレクタは、長期間にわたってオンにされない場合、閾値電圧がより高い値にドリフトする閾値電圧ドリフト特性を呈する。これは、閾値電圧がメモリデバイス上で利用可能な最大電圧レベルを超え得るため、アレイ上に記憶されたデータにアクセスすることを困難にし得るか又は不可能にし得る。たとえ閾値スイッチングセレクタをオンにすることができても、デバイスをオンにしたときに生じる、メモリに印加される電圧が、メモリセル内に記憶されたデータをディスターブするか、又は更にはメモリセルを損傷させ得る。この問題は、長期間にわたってメモリデバイスへの電力が落とされるときに特に深刻である。したがって、以下は、電力が落とされたメモリアレイ上の閾値スイッチングセレクタの閾値電圧が、過剰に高い値にドリフトし得たかどうかを推測するための技術を提示する。このプロセスは、電力投入プロセスにおける試験の一部として実行することができ、読み出しベースの試験又は時間ベースの試験を含むことができる。
図1は、ホスト120に接続されたメモリシステム100の一実施形態のブロック図である。メモリシステム100は、クロスポイントメモリアレイで使用される閾値スイッチングセレクタの閾値電圧が過剰にドリフトし得たかどうかを判定するための、本明細書に提示される技術を実装することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術と共に使用することができる。メモリシステムの例としては、ソリッドステートドライブ(「solid state drive、SSD」)、DRAM交換のためのデュアルインラインメモリモジュール(dual in-line memory module、DIMM)を含むメモリカード、及び埋め込みメモリデバイスが挙げられる。ただし、他の種類のメモリシステムも使用することができる。
図1のメモリシステム100は、コントローラ102、データを記憶するための不揮発性メモリ104、及びローカルメモリ(例えば、DRAM/ReRAM/MRAM)106を備える。コントローラ102は、フロントエンドプロセッサ(Front End Processor、FEP)回路110、及び1つ以上のバックエンドプロセッサ(Back End Processor、BEP)回路112を備える。一実施形態では、FEP回路110は、特定用途向け集積回路(Application Specific Integrated Circuit、ASIC)上に実装される。一実施形態では、各BEP回路112は、別個のASIC上に実装される。他の実施形態では、統合コントローラASICは、フロントエンド機能とバックエンド機能との両方を組み合わせることができる。BEP回路112及びFEP回路110の各々のASICは、コントローラ102がチップ上のシステム(「System on a Chip、SoC」)として製造されるように、同じ半導体上に実装される。FEP回路110及びBEP回路112は両方とも、それら自体のプロセッサを含む。一実施形態では、FEP回路110及びBEP回路112は、FEP回路110がマスターであり、各BEP回路112がスレーブであるマスタースレーブ構成として機能する。例えば、FEP回路110は、メモリ管理(例えば、ガベージコレクション、ウェアレベリングなど)、論理アドレス変換、ホストとの通信、DRAM(ローカル揮発性メモリ)の管理、及びSSD(又は他の不揮発性記憶システム)の全体動作の管理を実行する、フラッシュ変換層(Flash Translation Layer、FTL)又はメディア管理層(Media Management Layer、MML)を実装する。BEP回路112は、FEP回路110の要求でメモリパッケージ/ダイ内のメモリ動作を管理する。例えば、BEP回路112は、読み出し、消去、及びプログラミングプロセスを実行することができる。加えて、BEP回路112は、バッファ管理を実行すること、FEP回路110によって要求される特定の電圧レベルを設定すること、エラー訂正(error correction、ECC)を実行すること、メモリパッケージへのトグルモードインターフェースを制御することなどを行うことができる。一実施形態では、各BEP回路112は、それ自体のメモリパッケージのセットに関与する。
一実施形態では、不揮発性メモリ104は、複数のメモリパッケージを備える。各メモリパッケージは、1つ以上のメモリダイを含む。したがって、コントローラ102は、1つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ104内の各メモリダイは、NANDフラッシュメモリ(二次元NANDフラッシュメモリ及び/又は3次元NANDフラッシュメモリを含む)を利用する。他の実施形態では、メモリパッケージは、抵抗変化型ランダムアクセスメモリ(ReRAM、MRAM、FeRAM又はRRAMなど)又は相変化メモリ(phase change memory、PCM)に基づく記憶クラスメモリ(storage class memory、SCM)などの他の種類のメモリを含むことができる。他の実施形態では、BEP又はFEPは、メモリダイ上に含まれ得る。
コントローラ102は、例えば、NVM Express(NVM Express、NVMe)又はPCI Express(PCI Express、PCIe)にわたってCompute Express Link(CXL)などのプロトコルを実装するインターフェース130を介して、又はDDR5若しくはLPDDR5などのJEDEC規格のDouble Data Rate若しくはLow-Power Double Data Rate(DDR若しくはLPDDR)インターフェースを使用して、ホスト120と通信する。メモリシステム100を用いて動作するために、ホスト120は、ホストプロセッサ122と、ホストメモリ124と、バス128に沿って接続されたPCIeインターフェース126とを含む。ホストメモリ124は、ホストの物理メモリであり、DRAM、SRAM、MRAM、不揮発性メモリ、又は別の種類のストレージであり得きる。ホスト120は、メモリシステム100の外部にあり、メモリシステム100とは別個である。一実施形態では、メモリシステム100はホスト120内に埋め込まれる。
図2は、FEP回路110の一実施形態を示すブロック図である。図2は、ホスト120と通信するPCIeインターフェース150と、そのPCIeインターフェースと通信するホストプロセッサ152とを示す。ホストプロセッサ152は、実装に好適な、当該技術分野において既知の任意の種類のプロセッサであり得る。ホストインターフェース152はまた、ネットワークオンチップ(network-on-chip、NOC)154と通信する。NOCは、典型的にはSoC内のコア間の集積回路上の通信サブシステムである。NOCは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期ロジックを使用することができる。NOC技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。NOCは、他の設計と比較して、SoCの拡張性、及び複雑なSoCの電力効率を向上させる。NOCのワイヤ及びリンクは、多くの信号によって共有される。NOC内の全てのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、NOCは、以前の通信アーキテクチャ(例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス)と比較して、向上した性能(スループットなど)及び拡張性をもたらす。NOC154に接続され、NOC154と通信するのは、メモリプロセッサ156、SRAM160及びDRAMコントローラ162である。DRAMコントローラ162は、DRAM(例えば、DRAM106)を動作させ、そのDRAMと通信するために使用される。SRAM160は、メモリプロセッサ156によって使用されるローカルRAMメモリである。メモリプロセッサ156は、FEP回路を実行し、様々なメモリ動作を実行するために使用される。また、NOCと通信するのは、2つのPCIeインターフェース164及び166である。図2の実施形態では、SSDコントローラは、2つのBEP回路112を含む。したがって、2つのPCIeインターフェース164/166が存在する。各PCIeインターフェースは、BEP回路112のうちの1つと通信する。他の実施形態では、2つ超又は2つ未満のBEP回路112が存在し得る。したがって、2つ超のPCIeインターフェースが存在し得る。
FEP回路110はまた、フラッシュ変換層(Flash Translation Layer、FTL)、又はより一般的には、メモリ管理(例えば、ガベージコレクション、ウェアレベリング、負荷分散など)、論理-物理アドレス変換、ホストとの通信、DRAM(ローカル揮発性メモリ)の管理、及びSSD又は他の不揮発性記憶システムの全体動作の管理を実行するメディア管理層(Media Management Layer、MML)158を含むことができる。メディア管理層MML158は、エラー及びホストとのインターフェースを扱い得るメモリ管理の一部として統合され得る。具体的には、MMLは、FEP回路110内のモジュールであってもよく、メモリ管理の内部的特性に関与してもよい。具体的には、MML158は、ホストからの書き込みをダイのメモリ構造(例えば、下記の図5及び図6の502/602)への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。MML158は、1)メモリの耐久性が限られている場合があること、2)メモリ構造がページの倍数単位でのみ書き込むことができること、及び/又は3)メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。MML158は、ホストに可視でないことがあるメモリ構造のこれらの潜在的制約を理解する。したがって、MML158は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。
図3は、BEP回路112の一実施形態の機能ブロック図である。図3は、FEP回路110と通信するため(例えば、図2のPCIeインターフェース164及び166のうちの1つと通信するため)のPCIeインターフェース200を示す。PCIeインターフェース200は、2つのNOC202及び204と通信している。一実施形態では、2つのNOCを、1つの大きなNOCに組み合わせることができる。各NOC(202/204)は、XORエンジン(224/254)及びECCエンジン(226/256)を介して、SRAM(230/260)、バッファ(232/262)、プロセッサ(220/250)、及びデータパスコントローラ(222/252)に接続される。ECCエンジン226/256は、当該技術分野において既知のように、エラー訂正を実行するために使用される。XORエンジン224/254は、データをXOR演算するために使用され、その結果、データは、プログラミングエラーがある場合に復元され得る様式で組み合わされ、記憶され得る。データパスコントローラ222は、メモリパッケージと4つのチャネルを介して通信するためのインターフェースモジュールに接続される。したがって、上部NOC202は、メモリパッケージと通信するための4つのチャネルのためのインターフェース228に関連付けられ、下部NOC204は、メモリパッケージと通信するための4つの追加のチャネルのためのインターフェース258に関連付けられる。各インターフェース228/258は、4つのトグルモードインターフェース(TMインターフェース)、4つのバッファ、及び4つのスケジューラを含む。チャネルの各々について、1つのスケジューラ、バッファ、及びTMインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサであり得る。データパスコントローラ222/252は、プロセッサ、FPGA、マイクロプロセッサ、又は他の種類のコントローラであり得る。XORエンジン224/254及びECCエンジン226/256は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、XORエンジン224/254及びECCエンジン226/256は、ソフトウェアで実装することができる。スケジューラ、バッファ、及びTMインターフェースは、ハードウェア回路である。
図4は、メモリバス(データ線及びチップイネーブル線)294に接続された複数のメモリダイ292を含むメモリパッケージ104の一実施形態のブロック図である。メモリバス294は、BEP回路112のTMインターフェースと通信するためのトグルモードインターフェース296に接続する(例えば、図3を参照)。いくつかの実施形態では、メモリパッケージは、メモリバスとTMインターフェースとに接続された小型コントローラを含むことができる。メモリパッケージは、1つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、8つ又は16個のメモリダイを含むが、他の数のメモリダイを実装することもできる。別の実施形態では、トグルインターフェースは、その代わりに、緩和された時間セット又はより小さいページサイズなどの変動を伴うか又は伴わない、JEDEC規格のDDR又はLPDDRである。本明細書に記載される技術は、任意の特定のメモリダイに限定されない。
図5は、本明細書に記載される技術を実装することができるメモリシステム500の一例を描写するブロック図である。メモリシステム500は、以下に説明するメモリセルのうちのいずれかを含むことができるメモリアレイ502を含む。メモリアレイ502のアレイ端子線は、行として編成されたワード線の様々な層(複数可)、及び列として編成されたビット線の様々な層(複数可)を含む。ただし、他の配向もまた、実装され得る。メモリシステム500は、行制御回路520を含み、その出力508は、メモリアレイ502のそれぞれのワード線に接続される。行制御回路520は、M行アドレス信号のグループ、及びシステム制御ロジック回路560からの1つ以上の様々な制御信号を受信し、典型的には、読み出し及び書き込み動作の両方についての、行デコーダ522、アレイ終端ドライバ524、及びブロック選択回路526のようなこのような回路を含むことができる。メモリシステム500はまた、列制御回路510も含み、その入力/出力506は、メモリアレイ502のそれぞれのビット線に接続される。アレイ502に対して単一のブロックのみが示されるが、メモリダイは、個々にアクセスすることができる複数のアレイ又は「タイル」を含むことができる。列制御回路510は、N列アドレス信号のグループ、及びシステム制御ロジック560からの1つ以上の様々な制御信号を受信し、典型的には、列デコーダ512、アレイ終端受信器又はドライバ514、ブロック選択回路516、並びに読み出し/書き込み回路及びI/Oマルチプレクサなどの回路を含むことができる。
システム制御ロジック560は、ホストからのデータ及び命令を受信し、ホストに出力データ及びステータスを提供する。他の実施形態では、システム制御ロジック560は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストと通信する。いくつかの実施形態では、システム制御ロジック560は、メモリ動作のダイレベル制御を提供するステートマシンを含むことができる。一実施形態では、ステートマシンは、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシンは、ソフトウェアを使用せず、ハードウェア(例えば電気回路)内に完全に実装される。別の実施形態では、ステートマシンはマイクロコントローラによって置き換えられ、マイクロコントローラはメモリチップをオン/オフのいずれかにする。システム制御ロジック560はまた、メモリ動作中にメモリ502の行及び列に供給される電力及び電圧を制御する電力制御モジュールを含むことができ、調整電圧を生成するためのチャージポンプ及びレギュレータ回路を含んでもよい。システム制御ロジック560は、メモリシステム500の動作を制御するために1つ以上のステートマシン、レジスタ、及び他の制御ロジックを含んでもよい。図5は、例えば、以下でより詳細に考察されるように、閾値スイッチングセレクタの閾値電圧Vthに関連するプロセスに関連するデータを記憶するために使用することができる、このようなレジスタ561を示す。いくつかの実施形態では、システム制御ロジック560を含むメモリシステム500の要素の全ては、単一ダイの一部として形成することができる。他の実施形態では、システム制御ロジック560の一部又は全ては、異なるダイ上に形成することができる。
本明細書の目的のために、語句「1つ以上の制御回路」は、システム制御回路560又は不揮発性メモリを制御するために使用される他のアナログ回路によって表されるような、コントローラ、ステートマシン、マイクロコントローラ、及び/又は他の制御回路を含むことができる。
一実施形態では、メモリ構造502は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの3次元メモリアレイを備える。メモリ構造は、シリコン(又は他の種類の)基板上に配置された活性エリアを有するメモリセルのアレイの1つ以上の物理レベルに、モノリシックに形成される任意の種類の不揮発性メモリを備え得る。一実施例では、不揮発性メモリセルは、電荷トラップを有する垂直NANDストリングを備える。
別の実施形態では、メモリ構造502は、不揮発性メモリセルの2次元メモリアレイを備える。一実施例では、不揮発性メモリセルは、浮遊ゲートを利用するNANDフラッシュメモリセルである。他の種類のメモリセル(例えば、NOR型フラッシュメモリ)も使用することができる。
メモリ構造502に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造326を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造502のメモリセルに好適な技術の他の例として、ReRAMメモリ(抵抗変化型ランダムアクセスメモリ)、磁気抵抗メモリ(例えば、MRAM、スピントランスファートルクMRAM、スピン軌道トルクMRAM)、位相変化メモリ(例えばPCM)などが挙げられる。メモリ構造502のメモリセルアーキテクチャに好適な技術の例として、2次元アレイ、3次元アレイ、クロスポイントアレイ、積層型2次元アレイ、垂直ビット線アレイなどが挙げられる。
ReRAMクロスポイントメモリの一例として、X線及びY線(例えば、ワード線及びビット線)によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、2つの電極間に固体電解質薄膜を有する、2つの固体金属電極を含んでもよく、一方は、比較的不活性であり(例えば、タングステン)、他方は、他の電気化学的に活性である(例えば、銀又は銅)。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
別の例は、磁気記憶素子を使用してデータを記憶する磁気抵抗ランダムアクセスメモリ(MRAM)である。その素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、2つの強磁性層から形成される。2つの層のうちの一方は、特定の極性に設定された永久磁石であり、もう一方の層の磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角で、セルに平行に、セルの1つ上及び1つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。MRAMベースのメモリの実施形態について、以下でより詳細に考察する。
位相変化メモリ(Phase change memory、PCM)は、カルコゲナイドガラス特有の挙動を活用する。一実施形態は、GeTe-Sb2Te3超格子を使用して、単にプログラミング電流パルスでゲルマニウム原子の調整状態を変化させることにより、非熱位相変化を達成する。本明細書では「パルス」の使用には矩形パルスを必要としないが、(連続的又は非連続的な)音の振動若しくはバースト、電流、電圧光、又は他の波を含む。個々の選択可能なメモリセル又はビット内のこのメモリ素子は、オボニック閾値スイッチ又は金属絶縁体基板などのセレクタである更なる直列要素を含んでもよい。
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築、又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、本技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
図5の要素は、メモリセルのメモリ構造502の構造と他の要素の全てを含む周辺回路との2つの部分にグループ化することができる。メモリ回路の重要な特性は、メモリ構造502の上に与えられるメモリシステム500のメモリダイのエリアを増加させることによって増大させることができる容量であるが、これにより、周辺回路に利用可能なメモリダイのエリアが低減される。これは、これらの周辺要素に非常に厳しい制限を課すことができる。例えば、センス増幅器回路を利用可能エリア内に適合させる必要性は、センス増幅器設計アーキテクチャに対する著しい制限であり得る。システム制御ロジック560に関して、エリアの利用度を低減することにより、オンチップに実装され得る利用可能な機能性を制限することができる。したがって、メモリシステム500のためのメモリダイの設計における基本的なトレードオフは、メモリ構造502に当てられるエリアの量、及び周辺回路に当てられるエリアの量である。
メモリ構造502及び周辺回路が競合することの多い別のエリアは、これらの領域を形成することに関与する処理に存在し、これらの領域が、異なる処理技術を伴うこと、及び単一ダイ上に異なる技術を有する点でのトレードオフを伴うことが多いためである。例えば、メモリ構造502がNANDフラッシュである場合、これはNMOS構造であり、一方で、周辺回路は、多くの場合、CMOSベースである。例えば、このようなセンス増幅器回路、チャージポンプ、ステートマシン内のロジック素子、及びシステム制御ロジック560内の他の周辺回路は、多くの場合、PMOSデバイスを用いる。CMOSダイを製造するための処理動作は、多くの態様において、NMOSフラッシュNANDメモリ又は他のメモリセル技術について最適化された処理動作とは異なる。
これらの制限を改善するために、以下に記載される実施形態は、図5の要素を、別個に形成されたダイであって、その後、一緒に接合されるダイ上に分離することができる。より具体的には、メモリ構造502は、1つのダイ上に形成することができ、1つ以上の制御回路を含む周辺回路要素の一部又は全部を、別個のダイ上に形成することができる。例えば、メモリダイは、フラッシュNANDメモリ、MRAMメモリ、PCMメモリ、ReRAMメモリ、又は他のメモリ種類のメモリセルのアレイなどのメモリ素子のみから形成することができる。次いで、デコーダ及びセンス増幅器などの要素を更に含む周辺回路の一部又は全てを、別個のダイに移動させることができる。これにより、メモリダイの各々が、その技術に従って個別に最適化されることを可能にする。例えば、NANDメモリダイは、CMOS処理のために最適化することができる別個の周辺回路ダイ上に移動された、CMOS素子を考慮することなく、NMOSベースのメモリアレイ構造のために最適化することができる。これにより、周辺要素のためのより多くの空間が可能になり、これは、それら周辺要素がメモリセルアレイを保持する同じダイのマージンに制限されているために容易に組み込まれることができない追加の機能を組み込むことができる。次いで、2つのダイは、接合されたマルチダイメモリ回路内で、他のメモリ回路上の周辺要素に接続された一方のダイ上のアレイと一緒に接合することができる。以下は、1つのメモリダイと1つの周辺回路ダイとの接合メモリ回路に焦点を合わせるが、他の実施形態は、例えば、2つのメモリダイと1つの周辺回路ダイなどの、より多くのダイを使用することができる。
図6A及び図6Bは、メモリシステム600のための接合ダイ対を提供するためにウェハ-ウェハ接合を使用して実装され得る、図5の代替的な配置を示す。図6Aは、メモリダイ601内に形成されたメモリ構造602に結合された、周辺回路又は制御ダイ611に形成された制御回路を含む、周辺回路の一例を示す。図5の502と同様に、メモリダイ601は、複数の独立してアクセス可能なアレイ又は「タイル」を含むことができる。共通の構成要素は、図5と同様にラベル付けされる(例えば、502はここでは602であり、510はここでは610であるなど)。システム制御ロジック660、行制御回路620、及び列制御回路610(CMOSプロセスによって形成され得る)は、制御ダイ608内に位置付けられることが分かる。コントローラ102からの機能などの追加の要素もまた、制御ダイ608内に移動させることができる。システム制御ロジック660、行制御回路620、及び列制御回路610は、一般的なプロセス(例えば、CMOSプロセス)によって形成され得、これにより、メモリコントローラ102上により典型的に見られる追加要素及び機能は、追加のプロセスステップ(すなわち、コントローラ102を製造するために使用される同じプロセスステップを使用して、システム制御ロジック660、行制御回路620、及び列制御回路610を作製し得る)をわずかに必要とするか、全く必要としなくてもよい。したがって、メモリシステム500のメモリダイなどのダイからそのような回路を移動させる間、そのようなダイを製造するために必要とされるステップの数を減らすことができ、制御ダイ611などのダイにそのような回路を追加することは、任意の追加のプロセスステップを必要としなくてもよい。
図6Aは、電気経路606を介してメモリダイ601上のメモリ構造602に結合された制御ダイ611上の列制御回路610を示す。例えば、電気経路606は、列デコーダ612、ドライバ回路614、及びブロック選択616と、メモリ構造602のビット線との間の電気接続を提供し得る。電気経路は、メモリ構造602のビット線に接続された、メモリダイ601の対応するパッドに接合された制御ダイ611上のパッドを介して制御ダイ611内の列制御回路610から延在してもよい。メモリ構造602の各ビット線は、列制御回路610に接続する、一対のボンドパッドの対を含む、電気経路606内の対応する電気経路を有してもよい。同様に、行デコーダ622、アレイドライバ624、及びブロック選択626を含む、行制御回路620は、電気経路608を介してメモリ構造602に結合される。電気経路608の各々は、ワード線、ダミーワード線、又は選択ゲート線に対応し得る。更に、制御ダイ611とメモリダイ601との間に追加の電気経路が設けられてもよい。
図6Bは、接合されたダイ対600の統合メモリアセンブリの一実施形態の配置に関するより詳細を示すブロック図である。メモリダイ601は、メモリセルの平面又はアレイ602を含有する。メモリダイ601は、追加の平面又はアレイを有してもよい。1つの代表的なビット線(bit line、BL)及び代表的なワード線(word line、WL)666が、各平面又はアレイ602に示される。各平面又はアレイ602当たり数千又は数万のそのようなビット線が存在し得る。一実施形態では、アレイ又は平面は、途切れのないワード線と途切れのないビット線の共通のセットを共有する、接続されたメモリセルのグループを表す。
制御ダイ611は、多数のワード線ドライバ650を含む。各ビット線ドライバ650は、1つのビット線に接続されるか、又はいくつかの実施形態では、複数のビット線に接続されてもよい。制御ダイ611は、多数のワード線ドライバ660(1)~660(n)を含む。ワード線ドライバ660は、ワード線に電圧を提供するように構成される。この例では、メモリセルのアレイ又は平面当たり「n」本のワード線が存在する。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の1つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ660は、メモリダイ601内のワード線に電圧を提供する。図6Aに関して上で考察されたように、制御ダイ611はまた、ワード線ドライバ660及び/又はビット線ドライバ650のための電圧を提供するために使用され得る、図6Bに表されていないチャージポンプ、電圧発生器などを含み得る。
制御ダイ601は、制御ダイ601の第1の主面682上に、多数のボンドパッド670a、670bを有する。対応する「n」個のワード線ドライバ660(1)~660(n)から電圧を受け取るために、「n」個のボンドパッド670aが存在し得る。アレイ602に関連付けられた各ビット線に対して1つのボンドパッド670bが存在し得る。参照番号670は、一般に、主面682上のボンドパッドを参照するために使用される。
いくつかの実施形態では、コードワードの各データビット及び各パリティビットは、異なるボンドパッド対670b、674bを介して転送される。コードワードのビットは、ボンドパッド対670b、674bを介して平行に転送されてもよい。これは、例えば、メモリコントローラ102と統合メモリアセンブリ600との間でデータを転送することに対して、非常に効率的なデータ転送を提供する。例えば、メモリコントローラ102と統合メモリアセンブリ600との間のデータバスは、例えば、並列に転送される8ビット、16ビット、又はおそらく32ビットを提供し得る。しかしながら、メモリコントローラ102と統合メモリアセンブリ600との間のデータバスは、これらの例に限定されない。このようなECCは、いくつかの実施形態では、メモリダイ上に実装されてもよい。
制御ダイ611は、制御ダイ611の第1の主面684上に、多数のボンドパッド674a、674bを有する。対応する「n」個のワード線ドライバ660(1)~660(n)からメモリダイ601に電圧を送達するために、「n」個のボンドパッド674aが存在し得る。アレイ602に関連付けられた各ビット線に対して1つのボンドパッド674bが存在し得る。参照番号674は、一般に、主面682上のボンドパッドを参照するために使用される。ボンドパッド対670a/674a及びボンドパッド対670b/674bが存在し得ることに留意されたい。いくつかの実施形態では、ボンドパッド670及び/又は674は、フリップチップボンドパッドである。
一実施形態では、ボンドパッド670のパターンは、ボンドパッド674のパターンと一致する。ボンドパッド670は、ボンドパッド674に接合される(例えば、フリップチップ接合される)。したがって、ボンドパッド670、674は、メモリダイ601を制御ダイ611に電気的及び物理的に結合する。また、ボンドパッド670、674は、メモリダイ601と制御ダイ611との間の内部信号転送を可能にする。したがって、メモリダイ601及び制御ダイ611は、ボンドパッドと一緒に接合される。図6Aは、1つのメモリダイ601に接合された1つのコントロールダイ611を示しており、別の実施形態では、1つのコントロールダイ611は、複数のメモリダイ601に接合される。
本明細書では、「内部信号転送」は、制御ダイ611とメモリダイ601との間の信号転送を意味する。内部信号転送は、制御ダイ611上の回路がメモリダイ601内のメモリ動作を制御することを可能にする。したがって、ボンドパッド670、674は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ601内のメモリ動作に関係する任意の信号を参照する。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び/又は電流を感知することを含み得るが、これらに限定されない。
ボンドパッド670、674は、例えば、銅、アルミニウム、及びこれらの合金から形成され得る。ボンドパッド670、674と主面(682~684)との間にライナーが存在してもよい。ライナーは、例えば、チタン/窒化チタンスタックで形成されてもよい。ボンドパッド670、674及びライナーは、蒸着及び/又はめっき技術によって適用されてもよい。ボンドパッド及びライナーは共に720nmの厚さを有し得るが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
金属相互接続及び/又はビアは、ダイ内の様々な要素をボンドパッド670、674に電気的に接続するために使用され得る。金属相互接続及び/又はビアによって実装され得るいくつかの導電経路が示される。例えば、センス増幅器は、経路664によってボンドパッド674bに電気的に接続され得る。図6Aに関して、電気経路606は、経路664、ボンドパッド674b、及びボンドパッド670bに対応することができる。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。なお、BLは、ボンドパッド670bへの直接接続を必ずしも行わない。ワード線ドライバ660は、経路662によってボンドパッド674aに電気的に接続され得る。図6Aに関して、電気経路608は、経路662、ボンドパッド674a、及びボンドパッド670aに対応し得る。経路662は、各ワード線ドライバ660(1)~660(n)に対して別個の導電経路を備えてもよいことに留意されたい。同様に、各ワード線ドライバ660(1)~660(n)に対して別個のボンドパッド674aが存在してもよい。メモリダイ601のブロック2内のワード線は、経路664によってボンドパッド670aに電気的に接続され得る。図6Bでは、ブロック内の対応する「n」本のワード線に対して「n」本の経路664が存在する。各経路664に対して、ボンドパッド670a、674aの別個の対が存在し得る。
図5を参照すると、図6Aのオンダイ制御回路はまた、そのロジック素子内の追加機能を含むことができ、メモリコントローラ102及び一部のCPU機能で典型的に見られるものよりも典型的な能力を有するが、特定の機能も適用することができる。
以下では、図5に示される他の回路の全て又はサブセットと組み合わせられた、又は図6Aの制御ダイ611及び図5の同様の要素上の、システム制御ロジック560/660、列制御回路510/610、行制御回路520/620、及び/又はコントローラ102(又は同等に機能する回路)は、本明細書に記載される機能を実行する1つ以上の制御回路の一部と見なすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア(ファームウェアを含む)との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、FGA、ASIC、集積回路、又は他の種類の回路を含むことができる。
以下の考察では、図5及び図6Aのメモリアレイ502/602は、主としてクロスポイントアーキテクチャの文脈で考察されるが、より多くの考察をより一般的に適用することができる。クロスポイントアーキテクチャでは、ワード線などの第1の導電線セット又は導電ワイヤセットが、その下にある基板に対して第1の方向に走り、ビット線等などの第2の導電線セット又は導電ワイヤセットが、その下の基板に対して第2の方向に走る。メモリセルは、ワード線とビット線との交点に置かれる。これらのクロスポイントにおけるメモリセルは、上述のものを含む多数の技術のいずれかに従って形成することができる。以下の考察は、MRAMメモリセルを使用するクロスポイントアーキテクチャに基づく実施形態に主に焦点を当てる。
図7Aは、斜視でクロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態を示す。図7Aのメモリアレイ502/602は、図5のメモリアレイ502又は図6Aのメモリアレイ602の実装の一例であり、メモリダイは、複数のそのようなアレイ構造を含むことができる。ビット線BL1~BL5は、ダイの下にある基板(図示せず)に対して第1の方向(ページ内に走るものとして表される)に配置され、ワード線WL1~WL5は、第1の方向に垂直な第2の方向に配置される。図7Aは、ワード線WL1~WL5及びBL1~BL5が両方とも基板に対して水平方向に走る水平クロスポイント構造の例であり、一方、メモリセル(そのうちの2つが701で示される)は、メモリセル(Icellで示されるような)を通る電流が垂直方向に走るように配向される水平クロスポイント構造の例である。メモリセルの追加層を有するメモリアレイでは、図7Dに関して考察されたように、ビット線及びワード線の対応する追加層が存在する。
図7Aに示すように、メモリアレイ502/602は、複数のメモリセル701を含む。メモリセル701は、ReRAM、MRAM、PCM、FeRAM、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリセルを含んでもよい。以下の考察は、MRAMメモリセルに焦点を当てるが、より多くの考察をより一般的に適用することができる。第1のメモリレベルのメモリセル内の電流は、矢印Icellによって示されるように上方に流れるものとして示されるが、電流は、以下でより詳細に考察されるようにいずれかの方向に流れることができる。
図7B及び図7Cは、それぞれ、図7Aのクロスポイント構造の側面図及び上面図を示す。図7Bの側面図は、1つの下部ワイヤ、又はワード線、WL1、及び上部ワイヤ、又はビット線、BL1~BLnを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントは、MRAMメモリセル1201であるが、PCM、FeRAM、ReRAM、又は他の技術を使用することができる。図7Cは、M本の下部ワイヤWL1~WLM及びN本の上部ワイヤBL1~BLNのクロスポイント構造を示す上面図である。バイナリ実施形態では、各クロスポイントにおけるMRAMセルは、高低の2つの抵抗状態のうちの1つにプログラムすることができる。MRAMメモリセル設計の実施形態及びそれらのプログラミングのための技術について、以下により詳細に説明する。
図7Aのクロスポイントアレイは、ワード線及びビット線の1つの層を有し、2セットの導電線の交点に位置するMRAM又は他のメモリセルを有する実施形態を示す。メモリダイの記憶密度を高めるために、そのようなメモリセル及び導電線の複数の層を形成することができる。2層の例を図7Dに示す。
図7Dは、斜視でクロスポイントアーキテクチャを形成する2レベルメモリアレイの一部分の実施形態を示す。図7Aと同様に、図7Dは、ワード線WL1,1~WL1,4及びビット線BL1~BL5の第1の層のクロスポイントで接続されたアレイ502/602のメモリセル701の第1の層718を示す。メモリセル720の第2の層は、ビット線BL1~BL5の上に、及びこれらのビット線と第2のワード線セットWL2,1~WL2,4との間に形成される。図7Dは、メモリセルの2つの層718及び720を示すが、その構造は、ワード線及びビット線の追加の交互層を通って上方に延在することができる。実施形態に応じて、図7Dのアレイのワード線及びビット線は、各層内の電流がワード線層からビット線層又はその逆に流れるように、読み出し又はプログラム動作のためにバイアスすることができる。2つの層は、所与の動作のために各層内で同じ方向に電流の流れを有するように、例えば、読み出しのためのビット線からワード線への電流の流れを有するように、又は、例えば、層1の読み出しのためのワード線からビット線へ、及び層2の読み出しのためのビット線からワード線への電流の流れを有するように構造化することができる。
クロスポイントアーキテクチャの使用は、小さい設置面積を有するアレイを可能にし、そのようなアレイのいくつかを単一のダイ上に形成することができる。各クロスポイントで形成されたメモリセルは、データ値が異なる抵抗レベルとして符号化される抵抗変化型のメモリセルであり得る。実施形態に応じて、メモリセルは、低抵抗状態又は高抵抗状態のいずれかを有するバイナリ値型であり得、又は低抵抗状態と高抵抗状態との間に追加の抵抗を有することができるマルチレベルセル(multi-level cell、MLC)であり得る。ここで説明されるクロスポイントアレイは、ローカルメモリ106又はその両方を置き換えるために、図4のメモリダイ292として使用することができる。抵抗変化型メモリセルは、ReRAM、FeRAM、PCM又はMRAMなど、上記の技術の多くに従って形成することができる。以下の考察は、主として、バイナリ値型MRAMメモリセルを有するクロスポイントアーキテクチャを使用するメモリアレイの文脈で提示されるが、この考察の多くはより一般的に適用可能である。
図8は、MRAMメモリセルの構造の実施形態を示す。メモリセルの対応するワード線とビット線との間にメモリセルに印加される電圧は、電圧ソースVapp813として表される。メモリセルは、下部電極801と、分離又はトンネル層(この例では、酸化マグネシウム(magnesium oxide、MgO)805)によって分離された一対の磁性層(基準層803及び自由層807)と、次いでスペーサ809によって自由層807から分離された上部電極811と、を含む。メモリセルの状態は、基準層803及び自由層807の磁化の相対的な向きに基づいており、2つの層が同じ方向に磁化される場合には、メモリセルは、平行(parallel、P)低抵抗状態(low resistance state、LRS)であり、また、それらが反対の向きを有する場合、メモリセルは、逆平行(anti-parallel、AP)高抵抗状態(high resistance state、HRS)である。MLCの実施形態は、追加の中間状態を含む。基準層803の向きは固定され、図15の例では上向きに配向される。基準層803はまた、固定層又はピン層としても知られている。
データは、自由層807を同じ向き又は反対の向きのいずれかにプログラミングすることによってMRAMメモリセルに書き込まれる。基準層803は、自由層807をプログラミングする際にその配向を維持するように形成される。基準層803は、合成反強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び考察は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁気層上のみに焦点を合わせる。
図9は、より詳細にクロスポイントアレイで実装される通りのMRAMメモリセル設計の実施形態を示す。クロスポイントアレイに配置されるとき、MRAMメモリセルの上部及び下部電極は、アレイの隣接するワイヤの層のうちの2つ、例えば、2つのレベル又は2つのデッキアレイの上部及び下部ワイヤのうちの2つである。本明細書に示される実施形態では、下部電極はワード線901であり、上部電子はメモリセルのビット線911であるが、いくつかの実施形態では、メモリ素子の向きを反転させることによって反転させることができる。ワード線901とビット線911との間には、基準層903及び自由層907であり、これらは再びMgOバリア905により分離される。図9に示される実施形態では、MgOキャップ908もまた、自由層907の上部に形成され、導電性スペーサ909は、ビット線911とMgOキャップ908との間に形成される。基準層903は、別の導電性スペーサ902によってワード線901から分離される。メモリセル構造の両側にはライナー921及び923があり、これらは同じ構造の一部であり得るが、図9の断面では別個に見える。ライナー921、923の両側には、クロスポイント構造の他の空の領域を充填するために使用される充填材料925、927の一部が示される。
自由層設計907に関しては、実施形態は、約1~2nmほどの厚さを有するCoFe又はCoFeB合金を含み、Ir層は、MgOバリア905に近い自由層内に分散することができ、自由層907は、Ta、W、又はMoでドープすることができる。基準層903の実施形態は、Ir又はRuスペーサ902と結合されたCoFeB及びCoPt多層の二重層を含むことができる。MgOキャップ908は、任意選択であるが、自由層907の異方性を増加させるために使用することができる。導電性スペーサは、とりわけ、Ta、W、Ru、CN、TiN、及びTaNなどの導電性金属であり得る。
MRAMに記憶されたデータ状態を感知するために、Vappによって表されるメモリセルに電圧が印加されて、その抵抗状態を決定する。MRAMメモリセルを読み取るために、電圧差Vappをいずれかの方向に印加することができるが、MRAMメモリセルは、方向性を有し、これにより、一部の状況では、一方の方向で他方の方向に読み出すことが好ましい。例えば、AP(高抵抗状態、HRS)にビットを書き込むための最適な電流振幅は、50%以上P(低抵抗状態)に書き込むよりも大きくてもよく、それにより、AP(2AP)への読み出しの場合にビットエラー率(読み出しディスターブ)が起こりにくくなる。これらの状況の一部及び結果として得られる読み出しの方向性については、以下に考察する。図10A及び図10Bに関して更に考察されるように、バイアスの方向性は特に、MRAMメモリセルのプログラミングのためのいくつかの実施形態に入る。
以下の考察は、主に、垂直なスピン移動トルクMRAMメモリセルに関して考察され、図8及び図9の自由層807/907は、自由層の平面に垂直な切換可能な磁化方向を含む。スピントランスファートルク(「STT」)は、磁気トンネル接合内の磁気層の配向が、スピン偏極電流を使用して変更され得る効果である。電荷キャリア(電子など)は、キャリアに固有のわずかな量の角運動量であるスピンとして知られる特性を有する。電流は、一般に、非偏極である(例えば、50%のスピン上向き電子及び50%のスピン下向き電子からなる)。スピン偏極電流は、どちらかのスピンの電子がより多い電流である(例えば、過半量のスピン上向き電子、又は過半量のスピン下向き電子)。電流を厚い磁気層(基準層)に流すことによって、スピン偏極電流を生成することができる。このスピン偏極電流が、第2の磁気層(自由層)に方向付けられた場合、角運動量は、この第2の磁気層に伝達することができ、第2の磁気層の磁化方向を変化させることができる。これは、スピントランスファートルクと呼ばれる。図10A及び図10Bは、MRAMメモリをプログラム又は書き込みするためのスピントランスファートルクの使用を示す。スピントランスファートルク磁気ランダムアクセスメモリ(spin transfer torque magnetic random access memory、STT MRAM)は、トグルMRAMなどのMRAM変種よりも低い電力消費及び良好なスケーラビリティという利点を有する。他のMRAM実装形態と比較すると、STT切り替え技術は、相対的に低い電力を必要とし、隣接するビットの乱れという問題を実質的に排除し、より高いメモリセル密度(MRAMセルサイズの低減)のためのより有利なスケーリングを有する。後者の課題はまた、自由層磁化及び基準層磁化が、平面内ではなく、膜面に対して垂直に配向されるSTT MRAMにも有利である。
STT現象が電子挙動に関してより容易に説明されるため、図10A及び図10B並びにそれらの考察は、電子の流れに関して与えられ、ここで、書き込み電流の方向は電子の流れの方向として定義される。したがって、図10A及び図10Bを参照して、用語「書き込み電流」は、電子電流を指す。電子が負に充電されると、電子電流は、従来定義された電流とは反対の方向になり、それにより、電子電流は、より高い電圧レベルからより低い電圧レベルへの従来の電流の流れの代わりに、より高い電圧レベルからより高い電圧レベルに流れる。
図10A及び図10Bは、STTメカニズムを使用することによるMRAMメモリセルの書き込みを示し、基準層磁化及び自由層磁化の両方が垂直方向にあるSTT-スイッチングMRAMメモリセル1000の一例の簡略化された概略図を示す。メモリセル1000は、上部強磁性層1010、下部強磁性層1012、及びそれら2つの強磁性層の間の絶縁層としてのトンネルバリア(tunnel barrier、TB)1014を含む磁気トンネル接合(magnetic tunnel junction、MTJ)1002を備える。この例では、上部強磁性層1010は、自由層FLであり、その磁化方向は、切り替え可能である。下部強磁性層1012は、基準(又は固定)層RLであり、その磁化方向は、切り替え不可能である。自由層1010内の磁化が基準層RL1012内の磁化に対して平行である場合、メモリセル1000の両端間抵抗は、相対的に低い。自由層FL1010内の磁化が、基準層RL1012内の磁化に対して逆平行である場合、メモリセル1000の両端間抵抗は、相対的に高い。メモリセル1000内のデータ(「0」又は「1」)は、メモリセル1000の抵抗を測定することによって読み取られる。その際、メモリセル1000に取り付けられた導電体1006/1008を利用してMRAMデータを読み取る。設計によって、平行及び逆平行の両方の構成は、静穏状態及び/又は読み取り動作中において(十分に低い読み取り電流で)安定した状態を保つ。
基準層RL1012及び自由層FL1010の両方について、磁化方向は、垂直方向にある(すなわち、自由層によって画定された平面に対して垂直であり、基準層によって画定された平面に対して垂直である)。図10A及び図10Bは、基準層RL1012の磁化方向を上向きとして示し、自由層FL1010の磁化方向を、平面に対して垂直である上向きと下向きとの間で切り替え可能であるものとして示す。
一実施形態では、トンネルバリア1014は、酸化マグネシウム(MgO)で作製されるが、他の材料もまた、使用され得る。自由層1010は、強磁性金属であり、その磁化方向を変化/切り替えを行う能力を所有する。Co、Feなどの遷移金属、及びそれらの合金に基づく多層を使用して、自由層1010を形成することができる。一実施形態では、自由層1010は、コバルト、鉄、及びホウ素の合金を含む。基準層1012としては、コバルト及び白金、並びに/又はコバルト及び鉄の合金を含む、多くの異なる種類の材料であり得る(ただし、これらに限定されない)。
図10Aに描写されるように、MRAMメモリセルビット値を「設定する」(すなわち、自由層の磁化方向を選択する)ために、電子書き込み電流1050が、導電体1008から導電体1006に印加される。電子書き込み電流1050を生成するために、上部導電体1006は、電子の負電荷により、下部導電体1008よりも高い電圧レベルに置かれる。電子書き込み電流1050内の電子は、基準層1012が強磁性金属であるため、その電子が基準層1012を通過するとき、スピン偏極される。スピン偏極電子がトンネルバリア1014両端間をトンネルするとき、角運動量保存により、結果として、自由層1010及び基準層1012の両方にスピントランスファートルクを与えることができるが、このトルクは、基準層1012の磁化方向に影響を及ぼすには、不十分である(設計によって)。対照的に、自由層1010の初期磁化配向が基準層1012に対して逆平行(AP)である場合、このスピントランスファートルクは、基準層1012の磁化配向に対して平行(P)になるように、自由層1010内の磁化配向を切り替えるには、十分であり(設計によって)、これは、逆平行-平行(anti-parallel-to-parallel、AP2P)書き込みと称される。次いで、平行である磁化は、このような電子書き込み電流がオフになる前後では、安定したままの状態である。
対照的に、自由層1010の磁化及び基準層1012の磁化が、初期に平行である場合、自由層1010の磁化方向は、前述の場合とは反対方向の電子書き込み電流の印加によって、基準層1012に対して逆平行になるように切り替えることができる。例えば、電子書き込み電流1052は、より高い電圧レベルを下部導電体1008上に配置することによって、図10Bに描写されるように導電体1006から導電体1008に印加される。これにより、P状態の自由層1010はAP状態に書き込まれ、これは、平行-逆平行(P2AP)書き込みと称される。したがって、同じSTT物理特性によって、自由層1010の磁化方法は、電子書き込み電流方向(極性)の賢明な選択によって、2つの安定した配向のうちのいずれかに、確定的に設定されることができる。
メモリセル1000内のデータ(「0」又は「1」)は、メモリセル1000の抵抗を測定することによって読み取ることができる。低抵抗は、典型的には「0」ビットを表し、高抵抗は、典型的には「1」ビットを表すが、代替の規則が生じる場合がある。読み出し電流は、図10Aの1050(「AP2P方向」)に示されるように流れる、導電体1008から導電体1006に電子読み出し電流を印加することによって(例えば、磁気トンネル接合1002を横切って)読み出し電流を印加することができ、あるいは、電子読み出し電流は、図10Bの1052(「P2AP方向」)に示されるように流れる、導電体1006から導電体1008に印加することができる。読み出し動作では、電子書き込み電流が高すぎる場合、それにより、メモリセルに記憶されたデータをディスターブし、その状態を変更することができる。例えば、電子読み出し電流が図10BのP2AP方向を使用する場合、電流又は電圧レベルが高すぎると、低抵抗P状態の任意のメモリセルを高抵抗AP状態に切り替えることができる。その結果、MRAMメモリセルはいずれの方向にも読み取られ得るが、書き込み動作の方向性は、ビットをその方向に書き込むためにより多くの電流が必要であるため、一方の読み出し方向を他の方向(様々な実施形態では、P2AP方向)よりも好ましくさせる場合がある。
図10A及び図10Bの考察は、読み出し及び書き込み電流のための電子電流の文脈であったが、以降の考察は、特に指定がない限り、従来の電流の文脈に従う。
図7A~図7Dのアレイ構造において選択されたメモリセルを読み出すか書き込むかにかかわらず、選択されたものに対応するビット線及びワード線をバイアスして、選択されたメモリセルに電圧を与え、図10A又は図10Bに関連して例示されるように電子の流れを誘導する。これはまた、アレイの非選択メモリセル全体に電圧を印加することになり、非選択メモリセル内の電流を誘導することができる。この浪費された電力消費は、高抵抗状態及び低抵抗状態の両方に対して比較的高い抵抗レベルを有するようにメモリセルを設計することによってある程度軽減することができるが、これは、電流及び電力消費の増加、並びにメモリセル及びアレイの設計上に追加の設計制約を与えることになる。
この不必要な電流漏れに対処する1つのアプローチは、各MRAM又は他の抵抗性の(例えば、ReRAM、PCM、及びFeRAM)メモリセルと直列にセレクタ素子を配置することである。例えば、選択トランジスタを、図7A~図7Dの各抵抗メモリセル素子と直列に配置することができ、これにより、要素701は、セレクタとプログラム可能な抵抗との複合体となる。しかしながら、トランジスタの使用は、選択されたメモリセルの対応するトランジスタをオンにすることができる追加の制御線の導入を必要とする。加えて、メモリアレイがより小さいサイズに移動するにつれてトランジスタベースのセレクタの使用が制限因子となり得るように、トランジスタは、抵抗メモリ素子と同じ様式でスケーリングされないことが多い。
セレクタ素子への代替的なアプローチは、プログラム可能な抵抗素子と直列の閾値スイッチングセレクタデバイスの使用である。閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされると高い抵抗を有し(オフ又は非導通状態にある)、その閾値電圧よりも高い電圧にバイアスされると低い抵抗を有する(オン又は導通状態にある)。閾値スイッチングセレクタは、その電流が保持電流未満に低下させられるか、又は電圧が保持電圧未満に低下させられるまで、オンのままである。これが起こると、閾値スイッチングセレクタはオフ状態に戻る。したがって、メモリセルをクロスポイントでプログラムするために、関連する閾値スイッチングセレクタをオンにしてメモリセルを設定又はリセットするのに十分な電圧又は電流が印加され、メモリセルを読み出すために、メモリセルの抵抗状態を判定することができる前に、閾値スイッチングセレクタがオンにされることによって、同様に起動されなければならない。閾値スイッチングセレクタのための実施例の一セットは、オボニック閾値スイッチ(Ovonic Threshold Switch、OTS)のオボニック閾値スイッチング材料である。
図11A及び図11Bは、クロスポイントアーキテクチャを有するMRAMメモリアレイに閾値スイッチングセレクタを組み込むための実施形態を示す。図11A及び図11Bの実施例は、側面図であるが図7Dにおいて示されるような2層のクロスポイントアレイにおける2つのMRAMセルを示す。図11A及び図11Bは、ワード線1 1100の下部の第1の導電線、ワード線2 1120の上部の第1の導電線、及びビット線1110の中間の第2の導電線を示す。これらの図では、これらの線の全ては、提示を容易にするためにページ全体にわたって左から右に走っていることが示されており、これらの線は、図7Dの斜視図で表されるようにより正確に表される。図7Dでは、ワード線、又は第1の導電線若しくはワイヤは、下にある基板の表面及びビット線に平行な一方向に走り、又は第2の導電線若しくはワイヤは、その第1の方向にほぼ直交する基板の表面に平行な第2の方向に走っている。MRAMメモリセルはまた、基準層、自由層、及び中間トンネルバリアのみを示す単純化された形態で表されるが、実際の実装では、典型的には、図9に関して上述した追加の構造を含む。
自由層1101、トンネルバリア1103、及び基準層1105を含むMRAMセル1102は、閾値スイッチングセレクタ1109の上方に形成され、MRAMデバイス1102と閾値スイッチングセレクタ1109とのこの直列の組み合わせは、ビット線1110とワード線1 1100との間に層1セルを形成する。MRAMデバイス1102と閾値スイッチングセレクタ1109との直列の組み合わせは、閾値スイッチングセレクタ1109がオンにされたときに、閾値スイッチングセレクタ1109にわたるいくつかの電圧降下以外に、図10A及び図10Bに関して上述したように動作する。しかしながら、最初に、閾値スイッチングセレクタ1109は、閾値スイッチングセレクタ1109の閾値電圧Vthを上回る電圧を印加することによってオンにされる必要がある。次いで、バイアス電流又は電圧は、それが後続の読み出し又は書き込み動作中にオンになるように、閾値スイッチングセレクタ1109の保持電流又は保持電圧よりも十分に高く維持される必要がある。
第2の層上では、MRAMセル1112は、自由層1111と、トンネルバリア1113と、閾値スイッチングセレクタ1119の上方に形成される基準層1115を含み、MRAMデバイス1112と閾値スイッチングセレクタ1119との直列の組み合わせにより、ビット線1110とワード線2 1120との間に層2セルが形成される。層2セルは、層1セルと同様に動作するが、下部導電体はビット線1110に対応し、上部導電体はここではワード線、ワード線2 1120である。
図11Aの実施形態では、閾値スイッチングセレクタ1109/1119は、MRAMデバイス1102/1112の下方に形成されるが、代替実施形態では、閾値スイッチングセレクタは、一方又は両方の層についてMRAMデバイスの上方に形成され得る。図10A及び図10Bに関して考察されたように、MRAMメモリセルは方向性である。図11Aでは、MRAMデバイス1102及び1112は、基準層1105/1115の上方(図示されない基板に対して)の自由層1101/1111と同じ向きを有する。同じ構造を有する導電線間に層を形成することは、特に、2つの層、並びにより多くの層を有する実施形態における後続の層の各々が同じ処理シーケンスに従って形成することができるという、処理に対して多くの利点を有することかできる。
図11Bは、層2のセルにおいて、基準層及び自由層の位置が逆になることを除いて、図11Aと同様に配置された代替実施形態を示す。より具体的には、図11Aのようにワード線1 1150とビット線1160との間に、層セル1は、トンネルバリア1153の上に形成された自由層1151を有するMRAM構造1152を含み、トンネルバリア1153は、基準層1155の上に形成され、このMRAM構造1152は、閾値スイッチングセレクタ1159の上に形成される。図11Bの実施形態の第2の層は、再び、ビット線1160とワード線2 1170との間の閾値スイッチングセレクタ1169の上に形成されたMRAMデバイス1162を有するが、図11Aに対してMRAMデバイス1162を反転させた状態で、トンネルバリア層1163の上に形成された基準層1161と、トンネルバリア層1163の下に形成された自由層1165とを有する。
図11Bの実施形態は、層を形成するための異なる処理シーケンスを必要とするが、いくつかの実施形態では、それは利点を有することができる。具体的には、(基準層及び自由層に関して)同じ方向での書き込み又は読み出し時には、ビット線は下部層及び上部層の両方に対して同じくバイアスされ、両方のワード線が同じくバイアスされるため、MRAM構造の方向性は、図11Bの実施形態を魅力的にすることができる。例えば、層1及び層2のメモリセルの両方がP2AP方向(基準層及び自由層に関して)で感知される場合、ビット線層1160は、P2AP方向などにバイアスされ、ビット線1160は、上部セル及び下部セルの両方に対して低く(例えば、0V)バイアスされ、ワード線1 1150及びワード線2 1170は両方ともより高い電圧レベルにバイアスされる。同様に、書き込みに関して、高抵抗AP状態に書き込むために、ビット線1160は、上部セル及び下部セルの両方に対して低く(例えば、0V)バイアスされ、ワード線1 1150及びワード線2 1170は両方とも、より高い電圧レベルにバイアスされ、低抵抗P状態に書き込むために、ビット線1160は高電圧レベルにバイアスされ、ワード線1 1150及びワード線2 1170は両方とも低電圧レベルにバイアスされる。これに対して、図11Aの実施形態については、ビット線及びワード線は、下位レベルに対して上位レベルでこれらの動作のいずれかを実行するために、それらのバイアスレベルを反転させる必要がある。
MRAMメモリセルへのデータの読み出し又は書き込みのいずれかには、メモリセルに電流を通過させることを含む。閾値スイッチングセレクタがMRAMデバイスと直列に配置される実施形態では、電流がMRAMデバイスを通過することができる前に、閾値スイッチングセレクタ及びMRAMデバイスの直列の組み合わせにわたって十分な電圧を印加することによって、閾値スイッチングセレクタをオンにする必要がある。図12及び図13は、読み出し動作の文脈において、閾値スイッチングセレクタのこのアクティブ化をより詳細に考慮する。
図12及び図13は、それぞれ、読み出し動作における図11A及び図11Bの層1セルの電流及び電圧の波形のセットの実施形態であり、図12及び図13の時間軸は、同じスケールで整列される。読み出し動作のための本実施形態では、ワード線1 1100/1150が高くバイアスされ、かつビット線1110/1160が低く(例えば、0V)設定されるP2AP方向において読み出しが実行され、その結果、(従来の)電流は、自由層1101/1151を通過する前に基準層1105/1155を通過するように、上向きに流れる。(従来の電流とは対照的に、電子電流に関しては、電子の流れは、図10Bに示すようになる。)
図12及び図13の実施形態では、強制電流アプローチが使用され、メモリは、基準層側から、その線の駆動回路内の電流源からの読み出し電流Ireadで駆動される。実線1201によって図12に示されるように、電流はIreadの値まで上昇し、電流読み出し動作の持続時間にわたってそこに保持される。この電流は、図11A及び図11Bの層1メモリセルのワード線1 1100/1150などの選択されたメモリセルに電流を供給する線を移動させ、また経路内の漏れも支持する。図13の1251に示すように、閾値スイッチングセレクタと抵抗MRAM素子との並列の組み合わせにわたる電流は、閾値スイッチングセレクタがオフ状態にあるときに上昇する。1253で閾値切り替えスイッチングセレクタにわたる電圧が閾値スイッチングセレクタの閾値電圧Vthに達すると、それはオンになり、低抵抗状態に切り替わる。
閾値スイッチングセレクタがオン状態になると、Iread電流は、選択されたメモリセルを通って流れる。これは、図12の破線1203によって示されており、閾値スイッチングセレクタスイッチが1253でオンに切り替わったときに、電流がメモリセルを通って再送信され、ゼロからIreadにジャンプする。電流レベルがIreadで固定されて保持されると、メモリセルにわたる電圧は、MRAMデバイスの直列抵抗及び閾値スイッチングセレクタのオン状態抵抗に依存するレベルに低下する。バイナリ実施形態では、メモリセルは、高抵抗逆平行状態及び低抵抗平行状態を有する。高抵抗状態(HRS)及び低抵抗状態(LRS)に対するIread電流に応答して、直列接続されたMRAMデバイスと閾値スイッチングセレクタ、及びN本のワード線のうちの1本及びN本のビット線のうちの1本に電流を導く直列復号トランジスタにわたって結果として得られた電圧は、それぞれ1255及び1253として示される。次いで、結果として得られた電圧差をセンス増幅器によって測定して、メモリセルに記憶されたデータ状態を決定することができる。本明細書での考察は、閾値スイッチングセレクタと直列に配置されているMRAMベースメモリセルの文脈であるが、この読み出し技術は、PCM、FeRAM、又はReRAMデバイスなどの他のプログラム可能な抵抗メモリセルに同様に適用することができる。
図13は、電圧が、1253でVthに達するまで1251で上昇し、次いで、1255で高抵抗状態レベル又は1253で低抵抗状態のいずれかに降下するまでを示す。実際のデバイスでは、抵抗及び静電容量により、1253での電圧スパイクが1255又は1253のいずれかに降下する際、多少の遅延が存在する。これは、低抵抗状態の例について図14によって示される。
図14は、閾値スイッチングセレクタがオフ状態からオン状態に切り替わる際のMRAMデバイスにわたる電圧の例を示す。図13と比較して、図14は、MRAMデバイスのみにわたる電圧VMRAMを示し、図13は、閾値スイッチングセレクタ及びMRAMデバイスとの直列の組み合わせにわたる電圧を表す。最初に、閾値スイッチングセレクタがオンになる前では、印加電圧がVth電圧まで上昇する際、MRAMデバイス全体の電圧はゼロになる。閾値スイッチングセレクタがオンになると、電流はMRAMデバイスを通って流れ始め、MRAMデバイスにわたる電圧は、Vthレベルにスパイクされ、閾値スイッチングセレクタにわたる電圧Vholdだけ降下する。その結果、VMRAMは、0V~ΔV=(Vth-Vhold)までジャンプし、その後、印加されたIread、VMRAM(LRS)に応答して、低抵抗状態でMRAMデバイスにわたる電圧降下を減衰させる。
VMRAM電圧が漸近線VMRAM(LRS)レベル付近まで低下する速度は、(Vth-Vhold)とVMRAM(LRS)との間の差である「スナップバック電圧」ΔVからのスパイクの大きさ、並びに、電荷がデバイスから流出することができる速度であって、セレクタがオンにされるときのMRAM及びセレクタの内部抵抗、メモリセルのR-C特性、及びそれが接続される線に依存する、速度に依存する。損失は、より低い容量及びより低い抵抗に対してより速くなる。この挙動は、メモリセルの動作に関するいくつかの実際的な結果を有する。
第1の結果は、図14に示されるように、低抵抗状態及び高抵抗状態の両方が減衰することであり、図14は低抵抗状態を示す。高抵抗状態は、同様の挙動を示すが、より高い漸近状態Vfinalが経路抵抗×Ireadによって決定される。これら2つの状態の間を区別するために、十分なマージンで分離される必要があり、それにより、2つの状態が明確に定義されかつ差動可能な電圧レベルを有するために十分な時間が経過した後まで検知動作を実行することができない。
別の結果として、スパイクは、メモリセルに記憶されたデータをディスターブすることができることである。図10A及び図10Bに関して考察されたように、電流をメモリセルに通過させることによってMRAMメモリの状態を変更することができ、それにより、メモリセルにわたる電圧及び/又はメモリセルを通る電流が十分に長いほど十分に高い場合には、電流の方向に応じて、図10Bに示されるように平行状態を逆平行状態に変更するか(P2AP書き込み)、又は図10Aに示すように逆平行状態を平行状態に変更する(AP2P書込み)ことになる。例えば、図12及び図13の読み出しプロセスは、P2AP方向で実行されるものとして説明されており、それにより、図14の波形によるディスターブが、データ状態を記憶することができる前に低抵抗状態メモリセルを高抵抗状態に切り替えることができる。
上述のように、閾値スイッチングセレクタは、メモリセルへのアクセスを制御する。具体的には、電圧又は電流をメモリセルに印加してその抵抗状態を変化させるために、対応するセレクタは、最初に、十分に高い電圧、例えば、動作閾値電圧Vthよりも高い大きさの電圧を印加することによって導通状態に切り替えられなければならない。セレクタが非導通状態にあるとき、例えば、セレクタの両端電圧が動作閾値電圧よりも低い大きさのとき、メモリセルは分離され、その既存の抵抗状態を維持する。
閾値スイッチングセレクタの閾値電圧Vth及び保持電圧Vholdは、セレクタ材料組成物、厚さ、電極組成物、セレクタライナー材料、ヒートシンク、及びサイクリング履歴を含む、セレクタの固有及び外因性特性の両方に依存する。Ge、Se、Te、及びAsの二元、三元、又は四元の合金から構成され、B、C、Si、N、O、Zn、及び/又はInがドープされた、カルコゲナイドセレクタは、0.5~6Vの範囲の閾値電圧及び0.5~3Vの保持電圧を有することができる。正確な電圧は、一般的により高い閾値電圧、及び場合によってはわずかに高いオフセット電圧を有するより厚いセレクタの厚さに依存する。閾値スイッチングセレクタのVth値が高くなるほど、そのオフ状態はより有効であるが、図13に示すようにスパイクは大きくなる。その結果、セレクタ設計の選択は、それが適用される特定のメモリアプリケーションに基づく決定である。
オボニック閾値スイッチなどの閾値スイッチングセレクタのための材料の1つの特性は、材料の閾値電圧Vthが、経時的にドリフトし、デバイスがより具体的には閾値スイッチングセレクタが最後にオンにしてからの時間に基づいてエイジングするにつれて、高くなり得ることである。これは、エラー率(ビットディスターブ)の増加及び耐久性の低下などの問題を生じさせ得る。より高い電圧が印加されて閾値スイッチングセレクタをオンにする必要があり、それにより、Vthが高すぎる場合には、より高い電圧レベルを生成する能力が利用可能でない限り、メモリセルはもはやアクセス可能でなくなり得、更には、メモリデバイスが閾値スイッチングセレクタをオンにすることができる場合であっても、これは、図13の電圧スパイクがより大きくなり、抵抗メモリセルへのデータディスターブ又は損傷の可能性を増加させ得るからである。
以下の考察は、抵抗メモリ素子と直列の閾値スイッチングセレクタを使用するメモリデバイスの電源オフ復元のための技術を提示する。MRAMベースのクロスポイントメモリ構造との文脈で提示されるが、それは、注目する閾値スイッチングセレクタの特性であるため、この技術は、抵抗PCM又はReRAMなどの不揮発性素子が閾値スイッチングセレクタと直列である他のメモリセルに、より一般的に適用され得る。したがって、開示された技術は、メモリセルが導電線の直交層(例えば、タングステン又は銅ワイヤ)の間に接続される任意の形態のクロスポイントアレイでの使用に好適である。
上で考察されたように、直列接続された閾値スイッチングセレクタ(例えば、オボニック閾値スイッチ)は、セレクタに印加されたときに、選択されたメモリセルに対してより低いVhold電圧に切り替える電圧Vthを有する。実際には、実際のメモリデバイスで使用される場合、その値は、デバイスの形成に関与する処理によって変動し得、それにより、所与のデバイスVthの範囲は、例えば、1.6V~2.35Vの処理によって変化する。Vth値は、時間1ディケード当たり10~50mVなどの「ドリフト」に起因して経時的に増加し得る。その結果、Vth値のドリフトは、例えば、10ディケードにわたって500mVだけVthの変動を更に増加させることができ、おそらく、より高いVth値を2.85Vまで上昇させることができる。場合によっては、一般的なエイジング又は摩耗に起因して、Vthはドリフトし得るが、ドリフトの量は、主に、メモリセルが最後に起動され、閾値スイッチングセレクタがオンにされた時間に基づく。デバイスが使用中であり、電源がオンのとき、「摩耗レベリング」アルゴリズムなどの技術により、10時間などの期間内に各メモリセルにアクセスすることができる。このようなメカニズムを介して、Vthのドリフトを動作中で制限することができるが、そのようなドリフトのアクティブ管理は、数年の長さであり得る電源オフの間には不可能である。
処理され得るVthの最大値は、メモリデバイス上の利用可能な電源によって制限される。デバイスの電源オフ中に過剰のVthドリフトが存在する場合、Vthは、デバイスがメモリセルに印加することができる電圧を超える場合があり、これは、電源レベルからメモリセルへの経路の任意の損失(すなわち、任意の漏れ電流と経路抵抗との積)を引いた値となる。これに打ち勝つために、メモリセルが選択し、Vthがリセットされることを確実にするために、電力投入中に、利用可能な電源レベルを一時的に増加させることができる。しかしながら、これは、チャージポンプ及び追加の調整回路などの回路の導入を必要とし得、これは、そうでなければメモリデバイス上で利用可能ではなく、最大面積を使用し、複雑性及び電力消費を増加させる。
必要な電圧が利用可能である場合であっても、閾値スイッチングセレクタのVthのいかなる増加も、ターンオン時に「スナップバック」電圧ΔV=(Vth-Vhold)を増加させ、このスパイク(図14に示すように)が、直列接続されたMRAMデバイス(又は、より一般的には、閾値スイッチングセレクタと直列に接続された他のメモリデバイス)にわたって課される。より高い最大Vthに起因するΔVにおける増加は、読み出しの選択時にレベルが記憶される前に、MRAMメモリセルスイッチに記憶されたビットが切り替わる確率を増加させることができる。例えば、書き込みにおける直列接続されたMRAMと閾値スイッチングセレクタのAP方向への読み出し(P2AP)は、PからAPへのビット切り替えをリスクとする一方、AP状態に既にあるビットは「安全」である。読み出し開始時にいずれかのビット状態が可能であるので、ΔVが大きすぎる場合、MRAMデバイスのデータコンテンツは、誘発されたトランジェントによって失われ、記憶されたユーザデータの復元不可能な破損を生じさせ得る。このメカニズムは、異なってもよいが、閾値スイッチングセレクタと共に使用される他の形態のメモリ技術(ReRAM、PCMなど)は、同様に、そのような大きなトランジェントからのデータディスターブ又は損傷を経験することができる。
データがデバイスに記憶され、次いで電源がオフにされると、電源オン前のデバイス時間及び全てのビットのアクセスは、通常動作におけるビットアクセス間で、例えば10時間の「電源オン」時間を超えることができる。そのような時間は、例えば、各ビットが特定の時間及び/又は再配置された摩耗レベリングによって、全てのビットのアクセスが保証され得る。電源オンなしの貯蔵寿命データ保持のための埋め込み型不揮発性メモリ(embedded non-volatile memory、eNVM)の期待は、10年までの範囲であり得る。デバイスが3ヶ月で指定されるために、Vthが過剰にドリフトする場合、顧客は、電力なしでデバイスをより長い間記憶するが、デバイスのデータは、(例えば、「瞬間的な」)メモリから直接使用される代わりにストレージから再ロードされる必要があり得る。したがって、この課題は、VthドリフトがVthの許容最大値を超えたかどうかを決定し、メモリ又は再ロードに記憶されたデータに依存するかどうかを決定することである。
図15は、閾値スイッチングセレクタのVthが、高すぎる値にドリフトした可能性があるかどうかを判定して、データをメモリデバイスに再ロードするべきであることを決定するための一実施形態の高レベルフローチャートである。図16~図18は、実施形態のより詳細な提示を提供する。図15のフローでは、プロセスは、以前にプログラムされて動作中にあり、その後、電力が落とされる、メモリデバイスの動作のためのものである。
ステップ1501では、メモリデバイスは電力が落とされる。これは、システム制御ロジック560/660から、コントローラ102から、又はホスト120からなど、システムの制御回路からのコマンドに応答し得る適切なシャットダウンの一部、又は電力損失による不適切なシャットダウンであり得る。電力を落とすことが適切なシャットダウンである場合、いくつかの実施形態では、電力を落とすための時間値をレジスタ561/661又はコントローラ102内のレジスタなどのレジスタに保存することができる。いくつかの実施形態では、システム制御ロジック560/660は、適切な又は不適切なシャットダウンのいずれかの場合に言及され得るタイムスタンプを維持し、かつ定期的に更新することができる。
いくつかの後続の時間において、デバイスは、ステップ1503で電力投入され、電力投入コマンドは、アクセス要求の一部など、システム制御ロジック560/660から、コントローラ102から、又はホスト120から受け取ることができる。電力投入手順の一部として、ステップ1505は、閾値スイッチングセレクタのVth値が、高すぎる値にドリフトした可能性が高いかどうかを判定する。実施形態に応じて、デバイスのタイムオフ、又はこれらの組み合わせを追跡することによって、試験プロセスを通してVthを推測することができ、これらはそれぞれ、図16、図17、及び図18によって更に例示される。読み出し又は他の動作を実行するためにデバイスが電力投入された場合に、ステップ1505が、Vth値がかなり離れてドリフトしたようには見えないと判定した場合、この動作はステップ1507で実行することができる。
ステップが、Vth値が過剰にドリフトしていると判定した場合、1507の動作が実行され得る前に、デバイス内に記憶されたデータを再ロードするなどの是正措置がステップ1509でとられる。ステップ1509からの経路は、いくつかの実施形態では、データ再ロードに必要な時間により、動作を中止することができるため、破線として示される。デバイスはまた、データを再ロードするべきであるという通知をコントローラ102又はホスト120に送信することができる。いくつかの実施形態では、データは、メモリシステム上の他の不揮発性位置から、又はバックアップとして機能するホストから、例えばHDD又はSSDから再ロードすることができる。例えば、MRAMクロスポイントメモリが、コントローラ102によって使用されるローカルメモリ106として使用される場合、データはまた、それが再ロードされる場所から、メモリシステムのメモリパッケージ104などのマスストレージメモリに記憶され得る。データが冗長に記憶される場合(RAID配列のように)、メモリパッケージ104内の1つのデバイス上のデータをメモリパッケージ104内の他の位置から置き換えることができる。他の場合には、メモリデバイス上に記憶されたデータは、復元され、スクラブされることができ、それにより、たとえ多くのディスターブを伴ってデータを読み取ることができる場合であっても、データコンテンツは、コントローラのECC能力を介して復元可能であり、メモリデバイスに書き換えられ得る。
一セットの実施形態では、閾値スイッチングセレクタの閾値電圧は、ドリフトが過剰であるかどうかを判定するために、電力投入中の試験プロセスとして推測される。試験プロセスでは、メモリセルのサブセットが読み出される(又は、読み取られるように試みる)。この試験の実現可能性は、メモリインターフェースが、試験を行うのに十分長い再スタート時の電源オン遅延を可能にするかどうかに依存する。1つの試験は、図5~図6Bの502/602のメモリアレイ(複数可)(「タイル」)内のメモリセルを選択する行制御回路520/620及び列制御回路510/610の同じ選択回路を使用する単純なターンオン検出試験である。メモリセルを、ワード線を駆動するために行制御回路520/620のアレイドライバ524/624に接続し、ビット線を駆動するために列制御回路510/610のドライバ回路514/614に接続する際のワイヤの抵抗により、メモリセルで見られる電圧は、メモリセル位置に依存する量だけドライバによって提供される電圧とは異なる。これを考慮するために、いくつかの実施形態では、ターンオン検出試験は、アレイ上に見られ得る任意のI-R電圧降下を最大化するために、ワイヤ抵抗(例えば、図6Bに示されるアレイ602の左上角)に沿って最も遠い「遠い遠い」メモリセルにアクセスすることによって、この効果を複製することができる。メモリセルがオンになると、Vthが過剰ではないと決定することができる。
電力投入中の代替的な読み出し試験プロセスでは、動作中に既知の値のセットを有するように維持される専用のプログラムされたコードワード(256ビット以上)をメモリアレイに記憶することができる。電力投入中、既知の専用コードワードを読み出すことができ、読み出しとしての値を、ビットエラーの数を決定するために記憶された既知の値と比較することができる。ビットエラーの数が所与のターゲット(例えば、1%)を超える場合、ドリフトは過剰であると判定される。電力投入読み出し試験のいずれかについて、最悪のケースをより確実に試験するために、両方の試験を適切に低い電源電圧で実行して、過剰なドリフトの検出を確実にすることができる。アレイが、より低いレベルでVth読み出し試験に失敗した場合、1つの取り得る是正措置は、データコンテンツを抽出してスクラブすることができるかどうかを見るために、より高い電圧でメモリを読み出すことになり得る。
図16は、電力投入プロセスの一部として読み出し試験を使用することによって過剰なVthドリフトを判定するための一実施形態のフローチャートである。ステップ1601では、電力投入コマンドが、図5のメモリデバイス500、又は図6A及び図6Bのメモリダイ601若しくはメモリシステム600などのメモリデバイスによって受信される。電力投入コマンドは、先行する電力を落とすことが発生したレベルに応じて、システム制御ロジック560/660から、又はコントローラ102若しくはホスト120から受け取ることができる。
ステップ1603で、電力投入シーケンスが開始される。関与する通常の動作に加えて、メモリセルの選択されたサブセット上の読み出し試験が実行されて、デバイスへの電力が落とされた間に実質的なVthドリフトがあったかどうかを判定する。読み出し試験は、上記の実施例と同様に、例えば、デバイス上の1つ以上のアレイからワード線又はビット線を読み取ること、メモリセルをアクセス回路に接続する導電線に沿ってドライバ524/624及び514/614から最も離れた「遠い遠い」メモリセルにアクセスすること、又はこの目的のために既知のデータパターンを記憶するメモリセルのセットを読み出すことなどによって、実行することができる。これらの読み出し試験のいずれかについて十分な動作マージンを確保するために、試験は、標準的なデータアクセス読み出し動作で使用されるレベルに対して低下したアレイドライバ524/624及びドライバ回路514/614からの読み出し電圧及び/又は電流レベルを使用して実行することができる。いくつかの実施形態では、閾値スイッチングセレクタの一部又は全てをオンにするために低下した電圧及び/又は電流が不十分である場合、その標準読み出しレベル又は更には上昇した読み出しレベルをアレイドライバ524/624及びドライバ回路514/614によって印加して、閾値スイッチングセレクタをオンにするのに十分であるかどうかを見てもよい。
図13に関して考察されたように、ドリフトされた閾値スイッチングセレクタの閾値電圧は、選択プロセス中に印加される最大電圧を超えることが可能である。この場合、閾値スイッチングセレクタは、データ再ロードプロセス中にはオンせず、チップ上のユーザデータは破損することになる。ドリフトされた閾値スイッチングセレクタがオンになることを確実にするために、いくつかの実施形態では、最大利用可能電圧を一時的に増加させることができる。最大利用可能電圧は、制御回路によるターンオン上昇中に、行制御回路520/620、列制御回路510/610、又はその両方に利用可能な電圧を増加させることによって、増加させることができる。利用可能な電圧が供給電圧によって既に制限されている場合、供給電圧は、回路(例えば、システム制御ロジック560/660内の発電回路内のレギュレータ又はチャージポンプ)を通じて一時的に上昇させることができる。オン状態でない閾値スイッチングセレクタの十分に低い故障率を確実にするために、より高い利用可能電圧が選択される。例えば、利用可能な電圧の増加は、0.1~1.0Vの範囲であり得る。メモリダイ上の閾値スイッチングセレクタの全てをより高い電圧でサイクルさせると、利用可能な電圧をデータ読み出しに使用される通常値に戻し、データをストレージから再ロードすることができる。データ再ロードに先行して全てのセレクタをサイクルする必要性は、データ再ロードプロセスがチップ上のセレクタの全てをサイクルする場合に回避することができる。より高い利用可能な供給電圧は、行制御回路520/620及び列制御回路510/610、内のトランジスタに印加されるより高いゲート電圧、並びにより高いソース電圧及びドレイン電圧を可能にすることができる。両方とも、制御回路によってクロスポイントアレイに供給され得る、利用可能な電圧及び電流を増加させる影響を有する。選択プロセスが、要求された電圧ではなく要求された電流を供給することができる回路によって実行される場合、より高い利用可能な電圧は、より高い電流を供給することを可能にし、それにより、選択されたセルにより高い電圧を印加することが可能になる。
ステップ1605は、デバイスが試験を合格するかどうかを判定する。試験は、例えば、システム制御ロジック560/660によって実行することができるが、他の実施形態では、システム内でより高いレベルで実行することができる。例えば、試験がECCコードワードのデコードを伴う場合、ECCエンジン226/256を使用するために、コントローラ102において試験を実行することができる。単純な読み出し動作の場合、試験は、メモリセルのサブセット、又はサブセットのいくつかの閾値数が、低抵抗レベル又は高抵抗レベルのいずれかでメモリセルを流れるかどうかを検出することによって、オンに失敗するかどうかを単に見ることができる。
読み出し試験が、所定のパターンを記憶するメモリセルのセットを読み出す実施形態の場合である場合、試験は、読み出されたデータを記憶されたような既知のパターンのデータと単に比較するためのシステム制御ロジック560/660における比較であり得る。例えば、システム制御ロジック560/660は、レジスタ561/661内のデータパターンのコピーを維持することができる。ステップ1605の判定は、次いで、読み出されたデータがパターンと一致するか、又は閾値ビットエラー率内で一致するかどうかに基づき得る。
ステップ1605でメモリアレイ(複数可)がVth読み出し試験に合格した場合、ステップ1611で、電力投入プロセスが完了し、アレイが電力投入された読み出し、プログラム、又は他の動作を実行することができる。代わりに、ステップ1605で試験に合格しなかった場合、ステップ1607で、システム制御ロジック560/660は、過剰のVthドリフトが存在する可能性が高いことをコントローラ102及び/又はホスト120に通知することができる。ステップ1611で、次に、図15のステップ1509に関して上述したように実行することができるステップ1609でデータを再ロードする。実施形態に応じて、ステップ1607及び1609で多くの変形が利用可能である。例えば、ステップ1607での通知に応答して、コントローラ102又はホスト120は、ステップ1609でデータを再ロードする前に、又はその代わりに、メモリ500/600に命令して先に進めてかつメモリを読み出すかそうでない場合は別の方法でアクセスしようと試み得る。例えば、低下した読み出し電圧及び/又は電流レベルを使用して試験を実施した場合、電圧及び/又は電流レベルに対して、標準のレベル又は更には上昇したレベルでアクセスを試みることができる。再ロードが大量の時間を取り得るため、ホスト120又はコントローラ102は、データが再ロードされると、ステップ1611でのアクセスを待って続行することを決定してもよく、又は利用可能であれば、冗長ストレージ位置からのそのデータの動作又はアクセスをキャンセルすることを決定してもよい。いくつかの実施形態では、再ロードは優先順位付けされた様式で実行することができ、アクセスされるべきデータは、バックグラウンド動作であり得る他のアドレスでデータを再ロードする前に、最初にホストに提供される。
別の実施形態のセットでは、電源オフ追跡アプローチを使用することができる。このアプローチでは、コントローラ102、システム、又は(電力を落とさない場合)制御ロジック560/660は、タイムスタンプを維持及び定期的に更新することなどによって、そのシリアルIDオンチップを使用して、タイム「オフ」の追跡を維持すること又は無効にすることができ、それにより、タイムオフの持続時間を追跡して、電力投入なしの時間が過剰であるかどうかを判定することができる。他の実施形態では、電源オフ時の時間は、メモリデバイスのシステム制御ロジック560/660上のレジスタ561/661において、又はシステム若しくはコントローラ102のレベルで、ログされ得、電力投入時にモードレジスタとして読み出されて電源オフ時間が過剰であったかどうかを判定することができる。先行する電力を落としてからの時間が、例えば3ヶ月などのいくつかの閾値を超えた場合、コントローラ102、ホスト120、又はシステム制御ロジック560/660は、Vthが過剰に増加したかどうかを判定し、保存されたデータに依存する代わりにデータを再ロードすることを決定することができる。これは、データのビットエラー率BERが過剰に増加し得、再ロードされない限り、復元され得ないからである。
図17は、メモリデバイスへの電力が落とされた時間量に基づいて、電源オフ追跡アプローチによって過剰なVthドリフトが存在し得るかどうかを判定するための一実施形態のフローチャートである。ステップ1701は、ステップ1703の電力投入シーケンスのより典型的な部分と同様に、図16のステップ1601とほぼ同じにすることができる。ステップ1703は、メモリが、Vth値が過剰にドリフトした可能性が高いかどうかをどのように判定するかという点でステップ1603と異なる。
より具体的には、ステップ1703では、電源オフ追跡アプローチが使用される。上述の2つの段落で考察されたように、コントローラ102、システム、又は(電力が落とされていない場合の)制御ロジック560/660は、タイムスタンプを維持しかつ定期的に更新することによって、又は電力投入中の時間を、レジスタ561/661を使用することにより、又はシステム若しくはコントローラ102のレベルでログして電源オフ時間が過剰であったかどうかを判定するために電力投入時にモードレジスタとして読み出すことによって、時間「オフ」の追跡を維持することができる。ステップ1705は、デバイスが試験に合格するかどうかを判定し、この試験は、例えば、システム制御ロジック560/660によって実行され得るが、他の実施形態では、システム内でより高いレベルで実行され得る。図17の実施形態では、試験は、先行する電力を落としてからの時間に基づくものであり、例えば3ヶ月などのいくつかの閾値を超えるかどうかを判定することに基づく。コントローラ102、ホスト120、又はシステム制御ロジック560/660は、ステップ1705で経過時間の間のVth値が閾値を超えたかどうかを判定することができる。ステップ1705の結果に基づいて、フローは、図16のステップ1607、1609、及び1611に関して上述した通りであり得るステップ1707、1709、及び1711に継続することができる。
図18は、図16及び図17のアプローチを組み合わせる実施形態のフローチャートである。メモリシステムは、電力手続きのために割り当てられる指定された時間量を有することがある。図16のプロセスは、メモリデバイスにアクセスされた最後の時間からの時間量を決定するよりも典型的には時間がかかるアレイ上のメモリセルの一部の読み出しを伴う。図18のハイブリッドアプローチでは、図17の時間ベースのアプローチが最初にチェックされ、経過時間が閾値を超える場合、読み出しに基づく試験が実行される。
図18のフローでは、ステップ1801、1803、及び1805は、ステップ1701、1703、及び1705に関して上述した通りであり得る。ただし、ステップ1805の試験が合格された場合に、フローはステップ1815に進む一方で(図16のステップ1611又は図17のステップ1711に関して上述した通りにすることができる)、試験に合格しなかった場合には、フローはステップ1807に進むということを除く。読み出しベースの試験は、ステップ1807及び1809において実行される。選択されたメモリセルのセットがステップ1807で読み出され、これは、図17のステップ1703の電力投入シーケンスのこの部分に関して上で考察された通りであり得る。ステップ1809は、図16のステップ1605に関して上述した通りであり得る読み出しベースの試験を実行する。上で考察されたように、いくつかの実施形態では、閾値スイッチングセレクタの閾値電圧が、高すぎる値にドリフトしたと判定したことに応じて、閾値スイッチングセレクタをオンにするための利用可能な電圧は、第1の最大値から第2の最大値へと増加し、メモリダイ上のセレクタの全てがサイクルされ、セレクタをオンにするための利用可能な電圧は、第1の最大値に戻され、データはアレイに再ロードされる。ステップ1809の試験に合格した場合、フローはステップ1815に進むことができる。ステップ1809の試験に合格しなかった場合、フローはステップ1811及び1813に進み、これは、図16のステップ1607及び1609に関して上述した通りであり得る。
第1の態様セットによれば、装置は、複数の不揮発性メモリセルの1つ以上のアレイに接続するように構成された制御回路を備え、各メモリセルは、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を備える。制御回路は、アクセス動作のために1つ以上のアレイを電力投入することと、1つ以上のアレイに電力を投入することに続いて、アレイのメモリセルのうちの1つ以上に対するアクセス動作を実行することと、1つ以上のアレイへの電力を落とすことと、を行うように構成される。制御回路はまた、1つ以上のアレイへの電力を落とすことに続いて、アクセス動作を実行するために1つ以上のアレイに電力を投入した後、かつアクセス動作を実行する前に、閾値選択デバイスの閾値電圧が過剰なドリフトを呈するかどうかを判定することと、閾値選択デバイスの閾値電圧が過剰なドリフトを呈すると判定したことに応じて、1つ以上のアレイにデータを再ロードすることと、を行うように構成される。
追加の態様では、方法は、メモリアレイへの電力を落とすことであって、メモリアレイが、複数のメモリセルを含み、各メモリセルが、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続されたプログラム可能な抵抗素子を含む、電力を落とすこと、を含む。この方法はまた、後続してメモリアレイに電力を投入することを含み、電力投入は、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたかどうかを判定することを含む。閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたと判定したことに応じて、メモリアレイに記憶されたデータを再ロードする。
別の態様セットでは、不揮発性メモリデバイスは、メモリアレイと、メモリアレイに接続された1つ以上の制御回路とを含む。メモリアレイは、クロスポイントアーキテクチャを有し、メモリセルがアレイの各クロスポイントに位置し、メモリセルの各々が、対応する閾値電圧を超える電圧レベルの印加に応じて導通状態になるように構成された閾値スイッチングセレクタと直列に接続された磁気抵抗ランダムアクセスメモリ(MRAM)メモリデバイスを含む。1つ以上の制御回路は、電力投入プロセスの一部として、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたかどうかを判定するように構成され、閾値スイッチングセレクタの閾値電圧が高すぎる値にドリフトしたと判定することに応じて、メモリアレイに記憶されたデータを再ロードする。
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態を記述するために使用されることがある。
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続(例えば、1つ以上の他の部分を介して)であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。2つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
本明細書の目的のために、追加の文脈がない、「第1の」物体、「第2の」物体、及び「第3の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
本明細書の目的のために、物体の「セット」という用語は、複数の物体のうちの1つ以上の物体の「セット」を指すことがある。
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図するものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明された実施形態は、提案された技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用に適するように様々な修正を伴って、この技術を最もよく利用することを可能にする。本範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図される。