JP2004171746A - データ記憶装置内のメモリセルの選択 - Google Patents

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Abstract

【課題】メモリセルの記憶容量の増大およびコストの削減を実現する、メモリセルの選択回路を提供すること。
【解決手段】データ記憶装置(110,410)は、直列の被制御電流経路を有する複数のシャント素子(120,420)と、プログラム可能な抵抗状態を有する複数のメモリセル(114,414)とを含む。各メモリセル(114,414)は、対応するシャント素子(120,420)の被制御電流経路の両端に接続される。
【選択図】図１

Description

本発明は、複数のメモリセルを含むデータ記憶装置におけるメモリセルの選択に関するものである。
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、フラッシュメモリに代わるメモリとして考えられている不揮発性メモリである。ＭＲＡＭは、フラッシュメモリよりも消費電力が低く、フラッシュメモリよりも遙かに高速に書き込み動作を実行することができ、フラッシュメモリよりもスケーラブルなものである。
ＭＲＡＭメモリセルのレイアウトは効率的で高密度であることが望ましい。効率を改善し、密度を高めることにより、記憶容量を増大させ、ＭＲＡＭ素子のコストを削減することができる。改善すべき一領域は、読み出し及び書き込み動作時にメモリセルを選択するための回路にある。
本発明の一実施形態によれば、データ記憶装置は、互いに直列に接続された被制御電流経路を有する複数のシャント素子と、プログラム可能な抵抗状態を有する複数のメモリセルとを含む。各メモリセルは、対応するシャント素子の被制御電流経路の両端に接続される。
本発明の他の実施形態及び利点は、本発明の原理を例示した図面に関連して取り上げる以下の詳細な説明から明らかとなろう。
図１を参照する。第１のデータ記憶装置110は、複数のメモリセル114のアレイ112と、該メモリセル114の行に沿って延びるワード線116と、メモリセル114の列に沿って延びるビット線118とを含む。各メモリセル114は、前記ワード線116と前記ビット線118との交点に配置される。
各メモリセル114は、少なくとも１つの磁気トンネル接合を含むことが可能である。例示的な磁気トンネル接合は、基準層と、データ層と、該データ層と前記基準層との間に挟まれた絶縁性トンネル障壁とを含む。基準層及びデータ層の磁化が同じ方向にある場合、磁気トンネル接合の向きは「平行」であると言われる。また基準層及びデータ層の磁化が反対方向である場合には、磁気トンネル接合の向きは「反平行」であると言われる。磁気トンネル接合の抵抗は、磁気トンネル接合の相対的な向きの関数となる。磁気トンネル接合は、磁化方向が平行である場合には第１の抵抗状態（ＲN）を有し、磁化方向が反平行である場合には第２の抵抗状態（ＲN＋ΔＲ）を有する。
第１のデータ記憶装置110は更に、書き込み動作中に、選択されたメモリセル114と交差するワード線116及びビット線118に書き込み電流を加え、及び読み出し動作中に、選択されたメモリセル114の抵抗状態を読み取るための、読み出し／書き込み（Ｒ／Ｗ）回路を含む。該Ｒ／Ｗ回路は複数のシャントＦＥＴ120を含む。各列において、シャントＦＥＴ120のドレイン-ソース経路は直列に接続される。各シャントＦＥＴ120のドレイン-ソース経路はまた、対応するメモリセル114の両端に分流を形成するよう接続される。
シャントＦＥＴ120がターンオンされると、そのドレイン-ソース抵抗（ＲON）は、その対応するメモリセル114内の磁気トンネル接合の抵抗よりも著しく（数桁だけ）小さくなる。したがって、ＲON≪ＲN＜（ＲN＋ΔＲ）となる。シャントＦＥＴ120がターンオフされると、そのドレイン-ソース抵抗（ＲOFF）は、その対応するメモリセル内の磁気トンネル接合の抵抗よりも著しく（数桁だけ）大きくなる。したがって、ＲOFF≫（ＲN＋ΔＲ）＞ＲNとなる。
ワード線116はシャントＦＥＴ120のゲートに接続される。ワード線116の各々は、各行をなす複数のシャントＦＥＴのゲートに接続される。
Ｒ／Ｗ回路は更に、複数の「グループ選択」ＦＥＴ122を含む。各グループ選択ＦＥＴ122は、直列接続された経路のブランチをその対応するビット線118に接続するドレイン-ソース経路を有する。グループ選択ＦＥＴ122のゲートにはグループ選択信号（GS）が供給される。
Ｒ／Ｗ回路は更に、Ｒ／Ｗ行選択ロジック124、行電流源126、Ｒ／Ｗ列選択ロジック及び列電流源128、列電圧源130、及びセンス増幅器132を含む。列電圧源130は、書き込み選択ＦＥＴ134及び読み出し選択ＦＥＴ136を含む。各書き込み選択ＦＥＴ134のドレイン-ソース経路は、対応するビット線118と電源電圧（Vdd／2）源との間に接続される。書き込み選択ＦＥＴ134のゲートには書き込み選択信号（WS1〜WS4）が供給される。各読み出し選択ＦＥＴ136のドレイン-ソース経路は、対応するビット線118と読み出し電圧（Vread）源との間に接続される。読み出し選択ＦＥＴ136のゲートには読み出し選択信号（RS1〜RS4）が供給される。
ここで図２ａを参照する。同図には、選択されたメモリセル114（選択されたメモリセル114は丸で囲まれる）の書き込み動作時のＦＥＴ120,122,134,136のオン-オフ状態が示されている。書き込み電流がメモリセル114中に流れるのを防ぐために、グループ選択ＦＥＴ122はターンオフされる。Ｒ／Ｗ行選択ロジック124及び行電流源126は、アドレス（A0,…,AN）をデコードして、選択されたメモリセル114と交差するワード線116に第１の書き込み電流（IW1）が流れるようにする。読み出し選択信号（RS1〜RS4）は読み出し選択ＦＥＴ136をターンオフさせる。書き込み選択信号（WS1,WS2,WS4）は、選択されたメモリセル114と交差しないビット線118に接続された書き込み選択ＦＥＴ134をターンオフさせる。書き込み選択信号（WS3）は、選択されたメモリセル114と交差するビット線118に接続された書き込み選択ＦＥＴ134をターンオンさせる。これにより、Ｒ／Ｗ列選択ロジック及び列電流源128が、選択されたメモリセル114と交差するビット線118に、第２の書き込み電流（IW2）を供給できるようになる。これら２つの書き込み電流（IW1,IW2）が磁界を生成し、該磁界が合成された際に、選択された磁気トンネル接合のデータ層の磁化が所望の方向に向けられる。第２の書き込み電流（IW2）の方向を設定することにより、論理[１]又は論理[０]が書き込まれる。
ここで図２ｂを参照する。同図には、選択されたメモリセル114（該選択されたメモリセル114を丸で囲んで示す）の読み出し動作時のＦＥＴ120,122,134,136の状態が示されている。行電流源及び列電流源126,128は、読み出し動作時にはワード線116及びビット線118に書き込み電流を供給しない。グループ選択ＦＥＴ122がターンオンされ、読み出し電流が、選択されたメモリセル114を流れることが可能になる。書き込み選択信号（WS1〜WS4）は書き込み選択ＦＥＴ134をターンオフさせる。読み出し選択信号（RS1,RS2,RS4）は、選択されたメモリセル114と交差しないビット線118に接続された読み出し選択ＦＥＴ136をターンオフさせる。読み出し選択信号（RS3）は、選択されたメモリセル114と交差するビット線118に接続された読み出し選択ＦＥＴ136をターンオンさせる。Ｒ／Ｗ行選択ロジック124は、アドレス（A0,…,AN）をデコードし、選択されたメモリセル114と交差するワード線116に接続されたシャントＦＥＴ120をターンオフさせる。Ｒ／Ｗ行選択ロジック124は、選択されたメモリセル114と交差しないワード線116に接続されたシャントＦＥＴ120をターンオンさせる。その結果として、読み出し電圧（Vread）が、抵抗及び読み出し選択ＦＥＴ136を介して、選択されたビット線118に加えられる。読み出し電流は、ビット線118から、シャントＦＥＴ120の直列接続されたソース-ドレイン経路を介して、選択されたメモリセル114に到達するまで流れる。選択されたメモリセル114の両端に接続されたシャントＦＥＴ120がターンオフされるため、読み出し電流は、選択されたメモリセル114に流れる。次いで、該読み出し電流は、シャントＦＥＴ120の残りの直列接続されたドレイン-ソース経路を通ってグランド電位まで流れ続ける。したがって、シャントＦＥＴ120は、読み出し電流を分流させ、選択されていないメモリセル114を迂回させる。
センス増幅器132は、ビット線118上の電圧V3を検知して、選択されたメモリセル114の抵抗状態、ひいては論理値を判定する。ＲON≪ＲNであるため、シャントＦＥＴ120による電圧降下は、選択されたメモリセル114による電圧降下に対して比較的小さいものとなる。
ここで図３を参照すると、同図は、第１のデータ記憶装置110の列のための例示的なレイアウトを示している。シャントＦＥＴ120の列は基板310内に形成される。各シャントＦＥＴ120は、ドレイン312及びソース314を有する。隣接するシャントＦＥＴ120はドレイン312又はソース314を共有する。
ワード線116は、シャントＦＥＴ120のためのゲートとしても機能する。したがって、各ワード線116は、各行の複数のシャントＦＥＴ120のためのゲートとして機能する。
磁気トンネル接合114の列は、ワード線116の上方に形成されるが、該磁気トンネル接合114は、誘電体によってワード線116から絶縁される。各磁気トンネル接合114は、導体316a,316bによって、その対応するシャントＦＥＴ120のドレイン312とソース314との間に接続される。このため、複数のシャントＦＥＴ120の複数のドレイン-ソース経路（すなわち被制御電流経路）は互いに直列に接続され、各磁気トンネル接合114は、その対応するシャントＦＥＴ120のドレイン-ソース経路の両端に接続される。
ビット線118は、磁気トンネル接合114の列と交差する。誘電体が該ビット線118を磁気トンネル接合114から絶縁する。
グループ選択ＦＥＴ122は、ソース320、ドレイン322、及びゲート324を含む。グループ選択ＦＥＴ122のドレイン-ソース経路は、ビット線118と第１のシャントＦＥＴ120のドレイン-ソース経路との間に接続される。グループ選択ＦＥＴ122は、第１のシャントＦＥＴ120と同じドレイン322を共有することが可能である。
書き込み電流は一般に読み出し電流よりも大きい。ワード線116及びビット線118は導体316a,316bとは別個であるため、ワード線116及びビット線118は、導体316a,316bよりも大きな断面積を有することが可能である。導体316a,316bのサイズを縮小させることにより、ワード線116及びビット線118を磁気トンネル接合114の一層近くに移すことが可能となる。
本発明は、磁気トンネル接合に基づくメモリセルに限定されるものではなく、他のタイプの磁気抵抗メモリ素子に基づくものとすることも可能である。
本発明はまた、磁気抵抗メモリ素子に限定されるものでもない。例えば、メモリセルは相変化素子を含むことができる。相変化素子は、非結晶状態又は結晶状態の何れかにプログラミングすることができる材料（例えばInSe）を含む。相変化材料は、結晶状態のときよりも非結晶状態のときに一層高い抵抗値を有することができる。この抵抗状態の差は、数桁に及び得るものであり、これにより、良好なＳＮ比が提供され、１セル当たり多数のビットを許容することが可能となる。相変化材料の抵抗値は、結晶状態のとき、シャントＦＥＴのターンオン抵抗値よりも数桁高いものとなる。
ここで図４を参照する。同図には、第２のデータ記憶装置410が示されている。該第２のデータ記憶装置410はメモリセル414のアレイ412を含む。該メモリセル414は相変化素子を含む。
該第２のデータ記憶装置410は更に、ワード線416及びビット線418、複数のシャントＦＥＴ420、及び複数のグループ選択ＦＥＴ422を含む。各シャントＦＥＴ420の被制御電流経路は、対応するメモリセル414の両端に接続される。グループ選択ＦＥＴ422は、直列接続されたドレイン-ソース経路のブランチをビット線418に接続する。各ワード線416は、各行をなす複数のシャントＦＥＴのゲートに接続される。
Ｒ／Ｗ行選択ロジック424は、シャントＦＥＴ420のゲートにオン／オフ信号を送る。読み出しイネーブルロジック426は、選択されたメモリセル414と交差するビット線418にセンス増幅器428を接続するためのスイッチを含む。
列電圧源430は、書き込み動作時に、１つ又は複数の電圧パルスを、選択されたメモリセル414に与える。選択されたメモリセルに少なくとも１つの振幅が大きくて幅が狭いパルスを加えることにより、その相変化材料が加熱され次いで急冷される。その結果として、選択されたメモリセル414の相変化材料が非結晶状態になる。選択されたメモリセル414に長くて中程度の振幅を有するパルスを加えることにより、その相変化材料がアニーリングされる。その結果として、選択されたメモリセル414の相変化材料が結晶状態になる。
列電圧源430は、書き込み選択ＦＥＴ432と読み出し選択ＦＥＴ434とを含む。各書き込み選択ＦＥＴ432のドレイン-ソース経路は、対応するビット線418と書き込み電圧パルス（Vwrite）源との間に接続される。書き込み選択ＦＥＴ432のゲートには書き込み選択信号（WS1〜WS4）が供給される。各読み出し選択ＦＥＴ434のドレイン-ソース経路は、対応するビット線418と読み出し電圧（Vread）源との間に接続される。読み出し選択ＦＥＴ434のゲートには読み出し選択信号（RS1〜RS4）が供給される。書き込み電圧パルス（Vwrite）の振幅は読み出し電圧（Vread）の振幅よりも大きい。読み出し電圧（Vread）の振幅は、選択されたメモリセル414に対する読み出し動作中に相変化を生じさせないものとすべきである。
ここで図５ａを参照する。同図には、選択されたメモリセル414（丸で囲んだもの）に対する書き込み動作時のＦＥＴ420,422,432,434の状態が示されている。グループ選択ＦＥＴ422がターンオンされ、読み出しイネーブルロジック426が全てのビット線418をセンス増幅器428から切断する。Ｒ／Ｗ行選択ロジック424は、アドレス（A0,…,AN）をデコードし、全てのシャントＦＥＴ420（選択されたメモリセル414と交差するワード線416に接続されたシャントＦＥＴ420を除く）をターンオンさせる。読み出し選択信号（RS1〜RS4）は、読み出し選択ＦＥＴ434をターンオフさせる。書き込み選択信号（WS1,WS2,WS4）は、選択されたメモリセル414と交差しないビット線418に接続された書き込み選択ＦＥＴ432をターンオフさせる。書き込み選択信号（WS3）は、選択されたメモリセル414と交差するビット線418に接続された書き込み選択ＦＥＴ432をターンオンさせる。書き込み電圧パルス（Vwrite）は、ターンオン状態の書き込み選択ＦＥＴ432を介して、選択されたメモリセル414に送出される。結果的に生じるパルスの振幅及び幅は、相変化素子を所望の状態に設定するよう制御される。
ここで図５ｂを参照する。同図には、選択されたメモリセル414（丸で囲んだもの）の読み出し動作時のＦＥＴ420,422,432,434の状態が示されている。グループ選択ＦＥＴ422がターンオンされ、読み出しイネーブルロジック426が、アドレス（B0,…,BN）をデコードし、選択されたメモリセル414と交差するビット線にセンス増幅器428を接続する。Ｒ／Ｗ行選択ロジック424は、アドレス（A0,…,AN）をデコードし、全てのシャントＦＥＴ420（選択されたメモリセル414と交差するワード線416に接続されたシャントＦＥＴ420を除く）をターンオンさせる。書き込み選択信号（WS1〜WS4）は、書き込み選択ＦＥＴ432をターンオフさせる。読み出し選択信号（RS1,RS2,RS4）は、選択されたメモリセル414と交差しないビット線418に接続された読み出し選択ＦＥＴ434をターンオフさせる。
読み出し選択信号（RS3）は、選択されたメモリセル414と交差するビット線418に接続された読み出し選択ＦＥＴ434をターンオンさせる。その結果として、読み出し電圧（Vread）が、抵抗及び読み出し選択ＦＥＴ434を介して、選択されたメモリセル414に加えられる。センス増幅器428は、電圧（V3）を検知し、選択されたメモリセル414の相変化素子の状態、ひいては論理値を判定する。
第２のデータ記憶装置410の列のレイアウトは、第１のデータ記憶装置110に関して図３に示したレイアウトと同じにすることが可能である。しかし、第２のデータ記憶装置410のワード線416及びビット線418は一層薄くすることが可能であり、第２のデータ記憶装置410の導体（相変化素子をソース及びドレインに接続するもの）は、書き込みパルスを扱うよう一層厚くすることが可能である。
図１、図２ａ、図２ｂ、図４、図５ａ、及び図５ｂは、メモリ素子の単一のアレイを示したものである。しかし、データ記憶装置110,410は、単一のアレイに限定されるものではない。例えば、データ記憶装置は多数のアレイを含むことができる。センス増幅器は、２つ以上のアレイにより共有することができる。グループ選択ＦＥＴを使用して読み出し動作時にアレイを選択することが可能である。
本発明は、上記で解説し及び図示した特定の実施形態に限定されるものではなく、特許請求の範囲に従って解釈されるものである。
本発明の一実施形態による第１のデータ記憶装置を示す回路図である。 書き込み動作中の第１のデータ記憶装置を示す回路図である。 読み出し動作中の第１のデータ記憶装置を示す回路図である。 第１のデータ記憶装置のための例示的なレイアウトを示す説明図である。 本発明の一実施形態による第２のデータ記憶装置を示す回路図である。 書き込み動作中の第２のデータ記憶装置を示す回路図である。 読み出し動作中の第２のデータ記憶装置を示す回路図である。
符号の説明
110 第１のデータ記憶装置
112 アレイ
114 メモリセル
116 ワード線
118 ビット線
120 シャントＦＥＴ
124 Ｒ／Ｗ行選択ロジック
126 行電流源
128 Ｒ／Ｗ列選択ロジック及び列電流源
130 列電圧源
132 センス増幅器
134 書き込み選択ＦＥＴ
136 読み出し選択ＦＥＴ
Vdd/2 電源電圧
Vread 読み出し電圧
Vwrite 書き込み電圧パルス
RS1〜RS4 読み出し選択信号
WS1〜WS4 書き込み選択信号

Claims (10)

  1. データ記憶装置(110,410)であって、
    直列に接続された被制御電流経路を有する複数のシャント素子(120,420)と、
    プログラミング可能な抵抗状態を有する複数のメモリセル(114,414)であって、各メモリセル(114,414)が、対応する前記シャント素子(120,420)の前記被制御電流経路の両端に接続される、複数のメモリセル(114,414)と
    を含む、データ記憶装置(110,410)。
  2. 前記メモリセル(114,414)が、前記シャント素子(120,420)のオン抵抗値よりも著しく高い抵抗値を有し、及び前記シャント素子(120,420)のオフ抵抗値よりも著しく低い抵抗値を有する、請求項１に記載のデータ記憶装置。
  3. 複数のビット線(118,418)を更に含み、前記シャント素子(120,420)が、互いに直列接続された被制御電流経路の複数のブランチを形成し、その各ブランチが各ビット線(118,418)に接続される、請求項１に記載のデータ記憶装置。
  4. 複数のワード線(116,416)を更に含み、その各ワード線(116,416)が前記シャント素子(120,420)の各行を制御する、請求項１に記載のデータ記憶装置。
  5. 複数のワード線(116,416)及びビット線(118,418)を更に含み、該ワード線(116,416)のうちの１つと該ビット線(118,418)のうちの１つとの交点に前記メモリセル(114,414)が１つずつ配置される、請求項１に記載のデータ記憶装置。
  6. 前記メモリセル(414)が相変化メモリ素子を含む、請求項１に記載のデータ記憶装置。
  7. 読み出し及び書き込み動作時に、前記複数のメモリセル(414)のうちの選択されたメモリセルに読み出し電圧及び書き込み電圧パルスを加えるための手段(424,426,430)を更に含む、請求項６に記載のデータ記憶装置。
  8. 前記メモリセル(114)が磁気トンネル接合を含む、請求項１に記載のデータ記憶装置。
  9. 書き込み動作時に前記複数のメモリセル(114)のうちの選択されたメモリセルにスイッチング磁界を加え、及び読み出し動作時に前記複数のメモリセル(114)のうちの選択されたメモリセルに読み出し電圧を加えるための手段(124,126,128,130)を更に含む、請求項８に記載のデータ記憶装置。
  10. 前記シャント素子(120,420)がＦＥＴであり、その各ＦＥＴが、対応するメモリセル(114,414)の両端に接続されるドレイン-ソース経路を有し、該データ記憶装置が更に、読み出し動作時に前記ＦＥＴを制御するための回路(124,128,424,426)を含み、該回路(124,128,424,426)が、選択されていないメモリセル(114,414)の両端に接続されたＦＥＴをターンオンさせ、及び選択されたメモリセル(114,414)の両端に接続されるＦＥＴをターンオフさせることにより、前記ＦＥＴを制御する、請求項１に記載のデータ記憶装置。
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