CN1506970A - 数据存储装置中存储单元的选择 - Google Patents

数据存储装置中存储单元的选择 Download PDF

Info

Publication number
CN1506970A
CN1506970A CNA031548814A CN03154881A CN1506970A CN 1506970 A CN1506970 A CN 1506970A CN A031548814 A CNA031548814 A CN A031548814A CN 03154881 A CN03154881 A CN 03154881A CN 1506970 A CN1506970 A CN 1506970A
Authority
CN
China
Prior art keywords
storage unit
fet
write
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031548814A
Other languages
English (en)
Inventor
L・T・特兰
L·T·特兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Development Co LP
Original Assignee
Hewlett Packard Development Co LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Development Co LP filed Critical Hewlett Packard Development Co LP
Publication of CN1506970A publication Critical patent/CN1506970A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种数据存储装置(110，410)包括具有串联的受控电流路径的多个分流元件(120，420)以及具有可编程阻态的多个存储单元(114，414)。每个存储单元(114，414)连接在对应的分流元件(120，420)的受控电流路径两端。

Description

数据存储装置中存储单元的选择
技术领域
本发明涉及数据存储装置，更具体地说，涉及数据存储装置中存储单元的选择。
背景技术
磁随机存取存储器(MRAM)是一种被视为闪存的替代品的非易失性存储器。MRAM具有比闪存低的功耗，它可以比闪存快得多地执行写操作，并且具有比闪存更大的可缩放性。
值得称道的是MRAM存储单元的高效而紧密的布局。提高效率和增加密度可以提高存储器容量和降低MRAM装置的成本。一个有待提高的领域是用于在读写操作期间选择存储单元的电路。
发明内容
根据本发明的一个方面，数据存储装置包括多个具有串联的受控电流路径的分流元件以及多个具有可编程阻态的存储单元。每个存储单元连接在对应的分流元件的受控电流路径两端。
从结合附图、举例说明本发明原理的以下详细说明中将明白本发明的其它方面和优点。
附图说明
图1说明根据本发明实施例的第一数据存储装置。
图2a和2b说明读写操作期间的第一数据存储装置。
图3说明第一数据存储装置的示范布置图。
图4说明根据本发明实施例的第二数据存储装置。
图5a和5b说明读写操作期间的第二数据存储装置。
具体实施方式
参考图1，第一数据存储装置110包括存储单元114的阵列112、沿存储单元114的各行延伸的字线116以及沿存储单元114的各列延伸的位线118。每个存储单元114位于字线116和位线118的交叉点上。
每个存储单元114可以包括至少一个磁隧道结。典型的磁隧道结包括参考层、数据层和夹在数据层与参考层之间的绝缘隧道势垒。当参考层和数据层的磁化在同一方向时，可以说磁隧道结的取向是“平行的”。当参考层和数据层的磁化处于相反方向时，可以说磁隧道结的取向是“反平行的”。磁隧道结的电阻随该磁隧道结的相对取向而变。磁隧道结在磁化取向为平行时具有第一阻态(RN)，在磁化取向为反平行时具有第二阻态(RN+ΔR)。
第一数据存储装置110还包括读/写(R/W)电路，用于在写操作期间将写电流加到交叉于所选存储单元114的字线116和位线118，以及用于在读操作期间读出所选存储单元114的阻态。R/W电路包括多个分流FET 120。在每一列中，分流FET 120的漏-源路径以串联方式连接。
每个分流FET 120的漏-源路径还以分流方式连接在对应的存储单元114两端。
当分流FET 120导通时，其漏-源电阻(RON)(在数量级上)远远小于其对应存储单元114中磁隧道结的电阻。因此，RON＜＜RN＜(RN+ΔR)。当分流FET 120截止时，其漏-源电阻(ROFF)(在数量级上)远远大于其对应存储单元中磁隧道结的电阻。因此，ROFF＞＞(RN+ΔR)＞RN。
字线116连接到分流FET 120的栅极。每个字线116连接到一行分流FET栅极。
读/写电路还包括多个“组选”FET 122。每个组选FET 122具有一个漏-源路径，它将串联路径的分支连接到其对应的位线118。组选信号(GS)被提供给组选FET 122的栅极。
读/写电路还包括读/写行选择逻辑124、行电流源126、读/写列选择逻辑和列电流源128、列电压源130以及读出放大器132。列电压源130包括写选择FET 134和读选择FET 136。每个写选择FET 134的漏-源路径连接在对应的位线118和供电电压(Vdd/2)源之间。为写选择FET 134的栅极提供写选择信号(WS1-WS4)。每个读选择FET 136的漏-源路径连接在对应的位线118和读电压(V读)源之间。为读选择FET 136的栅极提供读选择信号(RS1-RS4)。
参考图2a，其中说明FET 120、122、134和136在对所选存储单元114(所选存储单元114划有圆圈)执行写操作期间的通-断状态。组选FET 122截止，从而阻止写电流流经存储单元114。读/写行选择逻辑124和行电流源126将地址(A0…AN)解码并使第一写电流(IW1)流经穿过所选存储单元114的字线116。读选择信号(RS1-RS4)使读选择FET 136截止。写选择信号(WS1、WS2和WS4)使连接到未穿过所选存储单元114的位线118的写选择FET 134截止。写选择信号(WS3)使连接到穿过所选存储单元114的位线118的写选择FET 134导通。这使读/写列选择逻辑和列电流源128向穿过所选存储单元114的位线118提供第二写电流(IW2)。这两个写电流(IW1和IW2)创建磁场，当进行组合时，使所选磁隧道结的数据层的磁化取向为所需方向。通过设置第二写电流(IW2)的方向写入逻辑[1]或逻辑[0]。
参考图2b，其中说明FET 120、122、134和136在对所选存储单元114(所选存储单元114划有圆圈)执行读操作期间的状态。行和列电流源126和128不在读操作期间向字线116和位线118提供写电流。组选FET 122被导通，使读电流可以流过所选存储单元114。写选择信号(WS1-WS4)使写选择FET 134截止。读选择信号(RS1、RS2和RS4)使未穿过所选存储单元114的位线118所连接的读选择FET136截止。读选择信号(RS3)使穿过所选存储单元114的位线118所连接的读选择FET 136导通。读/写行选择逻辑124对地址(A0…AN)解码并且使穿过所选存储单元114的字线116所连接的分流FET 120截止。读/写行选择逻辑124使未穿过所选存储单元114的字线116所连接的分流FET 120导通。结果，读电压(V读)通过电阻和读选择FET 136提供到所选的位线118。读电流从位线118流经分流FET 120的串联源-漏路径，直至到达所选存储单元114。因为跨所选存储单元114两端连接的分流FET 120截止，所以读电流流经所选存储单元114。然后，读电流继续流经分流FET 120的其余串联漏-源路径，到达地电位。因此，分流FET 120使读电流绕过未选的存储单元114。
读出放大器132读出位线118上的电压V3以确定阻态，从而确定所选存储单元114的逻辑值。因为RON＜＜RN，所以分流FET 120上的电压降相对于所选存储单元114上的电压降而言比较低。
现在参考图3，其中说明第一数据存储装置110的一列的示范布置图。分流FET 120的列是在基片310中形成的。每个分流FET 120具有漏极312和源极314。相邻分流FET 120共用漏极312或源极314。
字线116还充当分流FET 120的栅极。因此，每个字线116充当一行分流FET 120的栅极。
一列磁隧道结114在字线116之上形成，但是磁隧道结114通过电介质与字线116之间电绝缘。每个磁隧道结114通过导体316a和316b连接在其对应的分流FET 120的漏极312和源极314之间。因此，分流FET 120的漏-源路径(即受控电流路径)被串联，每个磁隧道结114连接在对应的分流FET 120的漏-源路径两端。
位线118跨过一列磁隧道结114。电介质使位线118与磁隧道结114电绝缘。
组选FET 122包括源极320、漏极322和栅极324。组选FET 122的漏-源路径耦合在位线118与第一个分流FET 120的漏-源路径之间。组选FET 122可以与第一个分流FET 120共用相同的漏极322。
写电流的大小通常比读电流大。因为字线116和位线118与导体316a和316b是分开的，所以字线116和位线118具有比导体316a和316b大的横截面积。通过减小导体316a和316b的尺寸可以使字线116和位线118移近磁隧道结114。
本发明不限于基于磁隧道结的存储单元。所述存储单元还可以基于其它类型的磁阻存储元件。
本发明甚至也不限于磁阻存储元件。例如，存储单元可以包括相变元件。相变元件包括可以编程为非晶态或晶态的材料(例如，InSe)。相变材料在非晶态时的电阻可以比晶态时的电阻高。阻态的差异可以是若干数量级，这给出良好的信噪比并且可以允许每个单元有多位。相变材料的电阻在晶态时的数量级高于分流FET的导通电阻。
现在参考图4，其中说明第二数据存储装置410。第二数据存储装置410包括存储单元414的阵列412。存储单元414包括相变元件。
第二数据存储装置410还包括字线和位线416和418、多个分流FET 420和多个组选FET 422。每个分流FET 420的受控电流路径连接在对应的存储单元414两端。组选FET 422将串联的漏-源路径的分支连接到位线418。每个字线416连接到一行分流FET的栅极。
读/写行选择逻辑424向分流FET 420的栅极发送通/断信号。读允许逻辑426包括用于将读出放大器428连接到穿过所选存储单元414的位线418的开关。
列电压源430在写操作期间向所选存储单元414提供一个或多个电压脉冲。向所选存储单元施加至少一个大振幅窄脉冲会加热并快速骤冷其相变材料。结果，所选存储单元414的相变材料变成非晶态。向所选存储单元414施加较长的中等振幅脉冲会使其相变材料退火。结果，所选存储单元414的相变材料变成晶态。
列电压源430包括写选择FET 432和读选择FET 434。每个写选择FET 432的漏-源路径连接在对应的位线418和写电压脉冲(V写)源之间。为写选择FET 432的栅极提供写选择信号(WS1-WS4)。每个读选择FET 434的漏-源路径连接在对应的位线118和读电压(V读)源之间。向读选择FET 434的栅极提供读选择信号(RS1-RS4)。写电压脉冲(V写)的振幅大于读电压(V读)的振幅。读电压(V读)的振幅应该在对所选存储单元414执行读操作期间不导致相变。
参考图5a，其中说明FET 420、422、432和434在对所选存储单元414(所选存储单元414划有圆圈)执行写操作期间的状态。组选FET 422导通，读允许逻辑426断开所有位线418与读出放大器428的连接。读/写行选择逻辑424对地址(A0…AN)解码，并且使除穿过所选存储单元414的字线416所连接的分流FET 420之外的所有分流FET 420导通。读选择信号(RS1-RS4)使读选择FET 434截止。写选择信号(WS1、WS2和WS4)使未穿过所选存储单元414的位线418所连接的写选择FET 432截止。写选择信号(WS3)使连接到穿过所选存储单元414的位线418的写选择FET 432导通。写电压脉冲(V写)通过导通的写选择FET432发送到所选存储单元414。所产生的脉冲的振幅和宽度经过控制，从而将相变元件设置到所需状态。
参考图5b，其中说明FET 420、422、432和434在对所选存储单元414(所选存储单元414划有圆圈)执行读操作期间的状态。组选FET 422导通，读允许逻辑426对地址(B0…BN)解码，并将读出放大器428连接到穿过所选存储单元414的位线。读/写行选择逻辑424对地址(A0…AN)解码，使除穿过所选存储单元414的字线416所连接的分流FET 420之外的所有分流FET 420导通。写选择信号(WS1-WS4)使写选择FET 432截止。读选择信号(RS1、RS2和RS4)使未穿过所选存储单元414的位线418所连接的读选择FET 434截止。
读选择信号(RS3)使穿过所选存储单元414的位线418所连接的读选择FET 434导通。结果，读电压(V读)通过电阻和读选择FET 434加至所选存储单元414。读出放大器428读出电压(V3)，以确定相变元件的状态，从而确定所选存储单元414的逻辑值。
第二数据存储装置410的列的布置图可以与图3所示第一数据存储装置110的布置图相似。但是，第二数据存储装置410的字线416和位线418可以更薄，第二数据存储装置410的导体(将相变元件连接到源极和漏极)可以制造得较厚，以便处理写脉冲。
图1、2a、2b、4、5a和5b说明了单阵列的存储元件。然而，数据存储装置110和410不限于单阵列。例如，数据存储装置可以包括多个阵列。读出放大器可以被一个以上的阵列共用。组选FET可以用于在读操作期间选择阵列。
本发明不限于所述和所表示的特定实施例。相反，本发明根据所附权利要求书来解释。

Claims (10)

1.一种数据存储装置(110，410)，它包括：
具有串联的受控电流路径的多个分流元件(120，420)；以及
具有可编程阻态的多个存储单元(114，414)，每个存储单元(114，414)连接在对应的分流元件(120，420)的受控电流路径两端。
2.如权利要求1所述的装置，其特征在于，所述存储单元(114，414)具有远远高于所述分流元件(120，420)的导通电阻的电阻以及远远低于所述分流元件(120，420)的截止电阻的电阻。
3.如权利要求1所述的装置，其特征在于还包括多个位线(118，418)；所述分流元件(120，420)形成多个串联的受控电流路径的多个分支，每个分支连接到位线(118，418)。
4.如权利要求1所述的装置，其特征在于还包括多个字线(116，416)；每个字线(116，416)控制一行分流元件(120，420)。
5.如权利要求1所述的装置，其特征在于还包括多个字线和位线(116，416和118，418)；每个存储单元(114，414)位于所述字线(116，416)之一与所述位线(118，418)之一的交叉点。
6.如权利要求1所述的装置，其特征在于，所述存储单元(414)包括相变存储元件。
7.如权利要求6所述的装置，其特征在于还包括用于在读和写操作期间将读电压和写电压脉冲加至所述存储单元(414)中的选定单元的装置(424，426，430)。
8.如权利要求1所述的装置，其特征在于，所述存储单元(414)包括磁隧道结。
9.如权利要求8所述的装置，其特征在于还包括用于在写操作期间将反转磁场加至所述存储单元(114)中的选定单元以及在读操作期间将读电压加至所述存储单元(114)中的选定单元的装置(124，126，128，130)。
10.如权利要求1所述的装置，其特征在于，所述分流元件(120，420)是场效应晶体管，每个场效应晶体管具有连接在对应存储单元(114，414)两端的漏-源路径，所述装置还包括用于在读操作期间控制所述场效应晶体管的电路(124，128，424，426)，所述电路(124，128，424，426)通过使连接在未选的存储单元(114和414)两端的场效应晶体管导通以及使连接在所选存储单元(114和414)两端的场效应晶体管截止来控制所述场效应晶体管。
CNA031548814A 2002-11-18 2003-08-18 数据存储装置中存储单元的选择 Pending CN1506970A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/299542 2002-11-18
US10/299,542 US6791867B2 (en) 2002-11-18 2002-11-18 Selection of memory cells in data storage devices

Publications (1)

Publication Number Publication Date
CN1506970A true CN1506970A (zh) 2004-06-23

Family

ID=32297722

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031548814A Pending CN1506970A (zh) 2002-11-18 2003-08-18 数据存储装置中存储单元的选择

Country Status (5)

Country Link
US (1) US6791867B2 (zh)
EP (1) EP1429342A1 (zh)
JP (1) JP2004171746A (zh)
CN (1) CN1506970A (zh)
TW (1) TW200409117A (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242019B2 (en) * 2002-12-13 2007-07-10 Intel Corporation Shunted phase change memory
US7085155B2 (en) * 2003-03-10 2006-08-01 Energy Conversion Devices, Inc. Secured phase-change devices
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
DE102004026003B3 (de) * 2004-05-27 2006-01-19 Infineon Technologies Ag Resistive Speicherzellen-Anordnung
DE102004051152B4 (de) 2004-10-20 2007-12-20 Qimonda Ag NOR-Speicheranordnung von resistiven Speicherelementen
US7031181B1 (en) * 2004-11-23 2006-04-18 Infineon Technologies Ag Multi-pulse reset write scheme for phase-change memories
WO2006095389A1 (ja) * 2005-03-04 2006-09-14 Fujitsu Limited 磁気メモリ装置並びにその読み出し方法及び書き込み方法
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
US7190612B2 (en) * 2005-03-31 2007-03-13 Grandis, Inc. Circuitry for use in current switching a magnetic cell
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
US7423281B2 (en) 2005-09-26 2008-09-09 Infineon Technologies Ag Microelectronic device with a plurality of storage elements in serial connection and method of producing the same
EP1768187B1 (en) * 2005-09-26 2008-03-26 Qimonda AG Microelectronic device with storage elements and method of producing the same
WO2007052207A1 (en) * 2005-11-01 2007-05-10 Nxp B.V. Memory matrix composed of memory cells each constituted by a transistor and a memory element connected in parallel
US7551476B2 (en) * 2006-10-02 2009-06-23 Qimonda North America Corp. Resistive memory having shunted memory cells
US7692949B2 (en) * 2006-12-04 2010-04-06 Qimonda North America Corp. Multi-bit resistive memory
TWI342022B (en) * 2007-07-05 2011-05-11 Ind Tech Res Inst A writing circuit for a phase change memory
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
US8107276B2 (en) * 2009-12-04 2012-01-31 International Business Machines Corporation Resistive memory devices having a not-and (NAND) structure
US9343160B1 (en) 2015-02-11 2016-05-17 Sandisk Technologies Inc. Erase verify in non-volatile memory
JP2023032445A (ja) * 2021-08-27 2023-03-09 キオクシア株式会社 記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397726A (en) * 1992-02-04 1995-03-14 National Semiconductor Corporation Segment-erasable flash EPROM
US5801994A (en) * 1997-08-15 1998-09-01 Programmable Microelectronics Corporation Non-volatile memory array architecture
US5909392A (en) * 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
DE10103313A1 (de) * 2001-01-25 2002-08-22 Infineon Technologies Ag MRAM-Anordnung
US6490217B1 (en) * 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories

Also Published As

Publication number Publication date
EP1429342A1 (en) 2004-06-16
US6791867B2 (en) 2004-09-14
US20040095802A1 (en) 2004-05-20
JP2004171746A (ja) 2004-06-17
TW200409117A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
CN1506970A (zh) 数据存储装置中存储单元的选择
US7974121B2 (en) Write current compensation using word line boosting circuitry
US8315079B2 (en) Circuit for concurrent read operation and method therefor
EP1557841B1 (en) Multilevel Resistive Memory device and its writing erasing method
US8587986B2 (en) Variable-resistance memory device and its driving method
US7885097B2 (en) Non-volatile memory array with resistive sense element block erase and uni-directional write
US8422271B2 (en) Bidirectional non-volatile memory array architecture
KR101402205B1 (ko) 비휘발성 메모리의 계층적 교차 어레이
US8363449B2 (en) Floating source line architecture for non-volatile memory
CN1838321A (zh) 有增强的位线和/或字线驱动能力的非易失性存储器设备
JP2012069217A (ja) 不揮発性半導体記憶装置
US8363450B2 (en) Hierarchical cross-point array of non-volatile memory
CN102473448B (zh) 具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列
TW201440042A (zh) 儲存裝置、儲存器單元以及數據寫入方法
JP5688081B2 (ja) ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
JP2004529451A (ja) 磁気メモリー配列

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication