KR102175859B1 - 스핀 궤도 상호작용 기초의 스위칭을 이용하는 자기 터널 접합을 포함하는 자기 메모리 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 자기 메모리는 복수의 메모리 어레이 타일들(MATs); 상기 복수의 메모리 어레이 타일들과 함께 읽기 동작 및 쓰기 동작을 제어하는 중간 회로; 상기 복수의 메모리 어레이 타일들의 일부분에 각각 대응하는 복수의 글로벌 비트 라인들; 및 상기 읽기 동작 및 상기 쓰기 동작을 위하여 상기 복수의 글로벌 비트 라인들의 일부분을 선택하고 구동하는 글로벌 회로를 포함하며, 상기 복수의 메모리 어레이 타일들은 각각 복수의 비트 라인들, 복수의 워드 라인들, 그리고 복수의 자기 저장 셀들을 포함하고, 상기 복수의 자기 저장 셀들 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치 그리고 상기 적어도 하나의 자기 접합에 인접하는 스핀 궤도(SO) 상호작용 활성층의 적어도 일부를 포함하며, 상기 스핀 궤도 활성층의 적어도 일부에는 적어도 하나의 스핀 궤도 전류를 상기 스핀 궤도 활성층의 적어도 일부분을 통하여 통과시킴으로써 스핀 궤도 토크가 가하여 지고, 상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동된 적어도 하나의 쓰기 전류 및 상기 스핀 궤도 활성층의 적어도 일부에 제공되는 적어도 하나의 스핀 궤도 전류를 이용하여 프로그램 되고, 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 메모리 셀들에 대응한다. 본 발명의 실시 예에 따르면, 스핀 트랜스퍼 토크를 기초로 하는 메모리들의 성능이 개선될 수 있다.

Description

스핀 궤도 상호작용 기초의 스위칭을 이용하는 자기 터널 접합을 포함하는 자기 메모리 구조{ARCHITECTURE FOR MAGNETIC MEMORIES INCLUDING MAGNETIC TUNNELING JUCTIONS USING SPIN-ORIBT INTERACTION BASED SWITCHING}

본 발명은 반도체 메모리 장치에 관한 것이다.

자기 메모리(magnetic memory), 특히 MRAM(magnetic random access memory)는 동작 시에 빠른 읽기 및 쓰기 속도, 강한 내구성, 불휘발성, 낮은 파워 소비 특성을 가질 수 있기 때문에 이에 대한 관심이 증가하고 있다. MRAM은 기록 매체로 자기 소자(magnetic material)를 사용하여 정보를 저장할 수 있다. MRAM의 한 종류로 STT-RAM(spin transfer torque random access memory)이 있다. STT-RAM은 자기 접합(magnetic junction)을 이용하며, 자기 접합을 통하도록 전류를 유도함으로써 적쓰기 동작을 수행한다. 자기 접합을 통하도록 유도된 스핀 극성 전류(spin polarized current)는 자기 접합의 자기 모멘트(magnetic moment)에 스핀 토크(spin torque)를 가한다. 결과적으로, 스핀 토크에 응답하는 자기 모멘트들을 가지는 레이어(layer)는 원하는 상태(state)로 스위치(switch)될 것이다. 전통적인 STT-RAM은 SRAM의 빠른 읽기 및 쓰기 속도와 DRAM의 낮은 비용 이익, 그리고 플래시(flash)의 불휘발성을 조합하면서, 실질적으로 반영구적 특성(예를 들어, 10^15 사이클 이상)을 가질 것이 요구되어 왔다. 이하에서 설명될 바와 같이, STT-RAM은 데이터를 기입하기 위하여 양 방향의 전류를 사용한다. 이러한 쓰기 동작은 자기 필드(magnetic field), 열(heat), 또는 다른 에너지원들의 도움 없이 수행될 것이다. 결과적으로, STT-RAM은 차세대 메모리 기술들 중 가장 낮은 쓰기 에너지 특성을 가질 것이다.

예를 들어, 도 1 및 2는 전통적인 STT-RAM(50)에 사용되는 자기 터널 접합(magnetic tunneling junction; MTJ)(10)를 보여주는 도면이다. 도 1은 전통적인 MTJ(10)에 관한 도면이며, 도 2는 전통적인 MTJ(10)를 포함하는 전통적인 STT-RAM(50)의 일부 회로를 보여주는 도면이다. 전통적인 MTJ(10)는 전형적으로 하부 콘택(bottom contact)(11)위에 위치하며 시드층(seed layer)(12)을 사용하고, 반강자성층(antiferromagnetic layer; AFM)(14), 고정 또는 기준층(16), 터널 배리어층(18), 자유층(20) 그리고 캐핑층(capping layer)(22)를 포함한다. 또한, 상부 콘택(top contact)(24)이 도시되어 있다. 상부 및 하부 콘택은 도 2에서 도시된 선택 장치(62)로 결합될 수 있다.

전통적인 STT-RAM(50)은 전통적인 MTJ(10)를 포함하는 전통적인 자기 저장 셀(magnetic storage cell)(60)과 선택 장치(62)를 포함한다. 선택 장치(62)는 보통 드레인(66), 소스(64), 게이트(68)를 가지는 NMOS 트랜지스터와 같은 트랜지스터이다. 또한 워드 라인(72), 비트 라인(74), 소스 라인(70)이 도시되어 있다. 워드 라인(72)은 비트 라인(74)과 직각이 되도록 배치된다. 소스 라인(70)은 전통적인 STT-RAM(50)이 사용되는 구체적 구조에 따라 전형적으로 비트 라인(74)과 평행하거나 수직이 되도록 배치된다. 비트 라인(74)은 MTJ(10)에 연결되고, 소스 라인(70)은 선택 장치(62)의 소스(64)에 연결된다. 워드 라인(72)은 게이트(68)에 연결된다.

전통적인 STT-RAM(50)은 양 방향의 전류를 셀(60)을 통하도록 구동시킴으로써 자기 메모리 셀(60)을 프로그램한다. 구체적으로, MTJ(10)은 높은 저항 상태와 낮은 저항 상태에서 전통적인 MTJ(10)를 통해서 흐르는 전류에 의하여 변화될 수 있는 특성을 가진다. 예를 들어, MTJ(10)는 스핀 트랜스퍼 효과(spin transfer effect)를 이용하여 기입이 가능한 자기 터널 접합(MTJ) 또는 다른 자기 구조일 것이다. 전형적으로, 이러한 것은, 예를 들어 MTJ(10)가 스핀 트랜스터 효과를 이용하여 스위칭(switching)이 가능하도록 충분히 작은 횡단면(cross-sectional area)을 갖고 다른 요구되는 특성을 가짐으로써 달성될 수 있다. 전류 밀도(current density)가 충분히 클 때, MTJ(10)를 통하여 유도되는 전류 캐리어들(carriers)은 MTJ(10)의 상태가 변화하도록 충분한 토크를 전달할 것이다. 쓰기 전류가 일 방향으로 유도될 때, 상태는 낮은 저항 상태에서 높은 저항 상태로 변경될 것이다. 쓰기 전류가 MTJ(10)를 통하여 반대 방향으로 흐른다면, 상태는 높은 저항 상태에서 낮은 저항 상태로 변경될 것이다.

쓰기 동작 동안에, 워드 라인(72)은 하이(high)이고 선택 장치(62)를 턴 온 시킨다. 쓰기 전류는 자기 메모리 셀(60)에 쓰여질 상태에 따라 비트 라인(74)으로부터 소스 라인(70)으로 흐르거나, 그 반대 방향으로 흐른다. 전통적인 자유층(20)의 자기 모멘트(21)는 따라서 변경된다. 읽기 동작 동안에, 컬럼 디코더(column decoder)(미도시)는 원하는 비트 라인(74)을 선택한다. 로우 디코더(row decoder)(도 2에서는 미도시)는 또한 알맞은 워드 라인(72)을 활성화 한다. 따라서, 워드 라인(72)은 하이이고, 선택 장치(62)를 활성화한다. 결과적으로, 읽기 전류는 비트 라인(74)으로부터 소스 라인(70)으로 흐른다. 읽기 동작을 위하여 셀에 흐르는 읽기 전류(Idata, 도 2)에 더하여, 기준 전류들이 기준 레지스터들(도 2에서 미도시)를 통하여 흐르도록 구동된다. 출력 신호들은 감지 증폭기(미도시)에 제공된다.

비록 전통적인 MTJ(10) 및 STT-RAM(50)이 스핀 트랜스퍼(spin transer)를 사용하여 기입된다고 하더라도, 여기에는 단점이 있다. 예를 들어, 쓰기 에러 발생률은 수용 가능한 펄스 폭을 가지는 메모리들에 요구되는 것보다 높다. 쓰기 에러 발생률(WER)은, 예를 들어, 전형적인 스위칭 전류(switching current)와 최소한 동일한 전류가 제공되었을 때 셀(60)의 전통적인 자기 접합의 자유층(20)의 자화(21)가 스위치 되지 않을 가능성이다. 쓰기 에러 발생률은 10^-9 또는 그 이하일 것이 요구된다. 또한 10^-21의 쓰기 에러 발생률은 DRAM에서 역시 요구된다. 그러나, 이러한 쓰기 에러 발생률 값에서는 전통적인 자유층(20)을 스위칭하기 위하여 아주 높은 전류가 요구된다. 더욱이, 쓰기 에러 발생률은 점점 짧은 쓰기 전류 펄스를 위하여 개선될 것이 요구되고 있다. 높은 펄스 폭(pulse width)에서, 쓰기 에러 발생률은 MTJ(10)에 제공되는 전압에 비해 높은 경사를 갖는다. 따라서, 동일한 펄스 폭을 위하여 더욱 높은 전압을 제공하는 것은 쓰기 에러 발생률의 상당한 감소를 가져온다. 그러나, 펄스 폭이 짧아짐에 따라, 쓰기 에러 발생률 곡선의 경사는 감소한다. 감소하는 펄스 폭에서, 전압 및/또는 전류의 증가는 쓰기 에러 발생률의 감소는 낮을 것이다. 상당히 짧은 펄스에서는, 비록 높은 전압 및/또는 전류라고 하더라도 에러 발생률은 결코 낮지 않을 것이다. 결과적으로, MTJ(10)을 사용하는 메모리들은 전압의 증가로도 해결할 수 없어 수용 불가능한 높은 쓰기 에러 발생률을 가질 것이다.

더욱이, 비록 도 1에서 하나의 자기 터널 접합이 도시되어 있다고 하더라도, 듀얼 자기 터널 접합(dual magnetic tunneling junctions)이 종종 스위칭을 하기 위한 충분히 높은 스핀 트랜스퍼 토크를 얻기 위하여 사용된다. 듀얼 자기 터널 접합은 두 개의 터널 배리어 층들에 의하여 하나의 자유층이 샌드위치(sandwitch) 되어 있다. 각 터널 배리어 층은 자유층과 기준층 사이에 있다. 듀얼 자기 터널 접합의 제 2 터널 배리어(또는 상위 배리어)는 적당한 결정 구조를 성장시켜야 할 것이다. 더욱이, 이러한 높은 토크를 얻기 위하여, 기준층들은 그들의 자기 모멘트들을 반대 방향들로 고정한다. 결과적으로, 자기 저항(magnetoresistance)의 취소가 존재하며, 이는 읽기 신호를 낮추게 된다. 신호에서의 이러한 감쇄는 의도치 않는 것이다.

더욱이, 차세대 불휘발성 메모리로의 발전을 계속하기 위하여, 확장가능하고 빠른 접근 시간(access time)을 가지는 STT-RAM이 요구된다. 위에서 설명된 제약이 있는 상황하에서 이러한 메모리를 제공하는 것은 매우 어렵거나 불가능한 일이다.

따라서, 필요한 것은 스핀 트랜스퍼 토크를 기초로 하는 메모리들의 성능을 개선하는 방법 및 시스템이다. 이러한 방법 및 시스템이 이하에서 설명될 것이다.

본 발명은 스핀 트랜스퍼 토크를 기초로 하는 메모리들의 성능을 개선하는 방법 및 그 시스템을 제공하는데 그 목적이 있다.

본 발명의 실시 예에 따른 자기 메모리는 복수의 메모리 어레이 타일들(MATs); 상기 복수의 메모리 어레이 타일들과 함께 읽기 동작 및 쓰기 동작을 제어하는 중간 회로; 상기 복수의 메모리 어레이 타일들의 일부분에 각각 대응하는 복수의 글로벌 비트 라인들; 및 상기 읽기 동작 및 상기 쓰기 동작을 위하여 상기 복수의 글로벌 비트 라인들의 일부분을 선택하고 구동하는 글로벌 회로를 포함하며, 상기 복수의 메모리 어레이 타일들은 각각 복수의 비트 라인들, 복수의 워드 라인들, 그리고 복수의 자기 저장 셀들을 포함하고, 상기 복수의 자기 저장 셀들 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치 그리고 상기 적어도 하나의 자기 접합에 인접하는 스핀 궤도(SO) 상호작용 활성층의 적어도 일부를 포함하며, 상기 스핀 궤도 활성층의 적어도 일부에는 적어도 하나의 스핀 궤도 전류를 상기 스핀 궤도 활성층의 적어도 일부분을 통하여 통과시킴으로써 스핀 궤도 토크가 가하여 지고, 상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동된 적어도 하나의 쓰기 전류 및 상기 스핀 궤도 활성층의 적어도 일부에 제공되는 적어도 하나의 스핀 궤도 전류를 이용하여 프로그램 되고, 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 메모리 셀들에 대응한다.

실시 예로써, 상기 적어도 하나의 자기 접합은 각각 기준층, 비자기 공간층, 그리고 자유층을 포함하며, 상기 자유층은 자기적이고, 상기 비자기 공간층은 상기 기준층 및 상기 자유층 사이에 위치하며, 상기 스핀 궤도 활성층의 적어도 일부는 상기 자유층에 인접한다.

실시 예로써, 상기 메모리 어레이 타일들 각각은 복수의 공통 버스들을 포함하며, 상기 복수의 공통 버스들 각각은 상기 복수의 자기 접합들의 일부에 접속되며, 상기 스핀 궤도 활성층의 일부를 포함하며 상기 스핀 궤도 전류를 전송한다.

실시 예로써, 상기 스핀 궤도 전류는 선제조건(preconditioning) 전류이다.

실시 예로써, 상기 선제조건 전류는 상기 복수의 자기 접합들의 일부에 쓰여질 데이터에 기초하는 방향을 갖는 양방향 전류이다.

실시 예로써, 상기 선제조건 전류는 일방향 전류이다.

실시 예로써, 상기 복수의 공통 버스들은 복수의 소스 라인들에 대응하고, 상기 복수의 워드 라인들은 상기 복수의 선택 장치들 및 상기 복수의 선택 장치들에 접속된 상기 복수의 비트 라인들에 접속된다.

실시 예로써, 상기 복수의 비트 라인들은 상기 복수의 공통 버스들에 수직이다.

실시 예로써, 상기 복수의 비트 라인들은 상기 복수의 공통 버스들에 평행이다.

실시 예로써, 상기 복수의 비트 라인들, 상기 복수의 워드 라인들 그리고 상기 복수의 공통 버스들은 상기 복수의 자기 저장 셀들 중 소정 자기 저장 셀을 개별적으로 읽기 및 쓰기를 위하여 선택하는데 사용된다.

실시 예로써, 상기 복수의 비트 라인들, 상기 복수의 워드 라인들 그리고 상기 복수의 공통 버스들은 상기 복수의 자기 저장 셀들 중 소정 개수의 셀들을 읽기 및 쓰기 동작을 그룹으로 수행하기 위하여 선택하는데 사용된다.

실시 예로써, 상기 중간 회로, 상기 복수의 비트 라인들, 상기 복수의 워드 라인들 그리고 상기 복수의 공통 버스들은 상기 복수의 자기 저장 셀들 중 일부에 대한 읽기, 조정, 재쓰기 동작을 수행하기 위하여 사용된다.

실시 예로써, 상기 중간 회로는 자기-조정-쓰기 마스크 회로를 더 포함한다.

실시 예로써, 상기 중간 회로, 상기 복수의 비트 라인들, 상기 복수의 워드 라인들 그리고 상기 복수의 공통 버스들은 상기 복수의 자기 저장 셀들의 일부에 대한 읽기 및 리프레쉬 동작을 수행하기 위하여 사용된다.

실시 예로써, 상기 중간 회로는 리프레쉬 및 쓰기 마스크 회로를 더 포함한다.

실시 예로써, 상기 중간 회로는 복수의 중간 구동 및 감지 회로, 그리고 로컬 디코딩 회로를 더 포함하며, 상기 복수의 중간 구동 및 감지 회로는 상기 복수의 메모리 어레이 타일들에서의 읽기 동작 및 쓰기 동작을 구동하기 위하여 사용되며, 상기 복수의 중간 구동 및 감지 회로 각각은 상기 복수의 메모리 어레이 타일들의 제 3 부분에 대응하고, 상기 로컬 디코딩 회로는 상기 복수의 메모리 어레이 타일들 중 적어도 하나의 선택된 어레이 타일 및 상기 적어도 하나의 선택된 메모리 어레이 타일에서의 적어도 하나의 저장 셀을 선택하기 위하여 사용된다.

실시 예로써, 상기 중간 회로는 복수의 중간 읽기 구동기 및 복수의 중간 쓰기 구동기를 더 포함하며, 상기 복수의 읽기 구동기들 각각은 상기 복수의 메모리 어레이 타일들의 제 3 부분에서의 읽기 동작을 제어하고, 상기 복수의 쓰기 구동기들 각각은 상기 복수의 메모리 어레이 타일들에서의 제 4 부분에서의 쓰기 동작을 제어한다.

실시 예로써, 상기 복수의 글로벌 비트 라인들은, 제 1 저항을 갖고, 상기 복수의 워드 라인들은 제 2 저항을 갖고, 상기 복수의 비트 라인들은 제 3 저항을 가지며, 상기 제 1 저항은 상기 제 2 및 제 3 저항에 비하여 작다.

실시 예로써, 상기 복수의 메모리 얼이 타일들은 제 1 뱅크 및 상기 제 2 뱅크와 구별되는 제 2 뱅크를 갖는다.

실시 예로써, 상기 복수의 저장 셀들의 적어도 일부는 하나의 싱글 트랜지스터 및 하나의 싱글 자기 접합을 포함한다.

본 발명의 실시 예에 따른 자기 메모리는 복수의 메모리 어레이 타일들; 적어도 하나의 자기 접합; 중간 회로; 복수의 글로벌 비트 라인들; 그리고 글로벌 회로를 포함하며, 상기 복수의 메모리 어레이 타일들 각각은 복수의 자기 저장 셀들, 복수의 비트 라인들, 복수의 워드 라인들 그리고 선제조건(preconditioning) 전류를 전송하기 위한 복수의 공통 버스들을 포함하며, 상기 복수의 자기 저장 셀들 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치 및 상기 적어도 하나의 자기 접합에 인접하는 스핀 궤도 상호작용(SO) 활성층을 포함하며, 상기 스핀 궤도 상호작용 활성층의 적어도 일부는 상기 선제조건 전류를 상기 스핀 궤도 상호작용 활성층의 상기 적어도 일부를 통하여 통과시킴으로써 상기 적어도 하나의 자기 접합에 스핀 궤도 상호작용을 가하며, 상기 복수의 공통 버스들 각각은 상기 복수의 자기 접합들의 일부와 접속되며, 상기 선제조건 전류를 통과시키기 위하여 상기 스핀 궤도 상호작용 활성층의 상기 일부를 포함하고, 프로그램 가능한 상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동되는 적어도 하나의 쓰기 전류 및 상기 상호 궤도 상호작용 활성층의 상기 적어도 일부에 제공되는 상기 선제조건 전류를 이용하며, 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 저장 셀들에 대응하고, 상기 중간 회로는 상기 복수의 메모리 어레이 타일들에서의 읽기 동작 및 쓰기 동작을 제어하며, 상기 중간 회로는 중간 구동 및 감지 회로와 로컬 디코딩 회로를 더 포함하며, 상기 복수의 글로벌 비트 라인들 각각은 상기 복수의 메모리 어레이 타일들의 일부에 대응하며, 상기 복수의 글로벌 비트 라인들은 제 1 저항을 갖고, 상기 복수의 워드 라인들은 제 2 저항을 갖고, 상기 복수의 비트 라인들은 제 3 저항을 가지며, 상기 제 1 저항은 상기 제 2 및 제 3 저항보다 작으며, 상기 글로벌 회로는 읽기 동작 및 쓰기 동작을 위하여 상기 복수의 글로벌 비트 라인들의 일부를 선택하고 구동한다.

본 발명의 실시 예에 따른 자기 메모리의 제공 방법은 복수의 메모리 어레이 타일들을 제공하는 단계; 상기 복수의 메모리 어레이 타일들에서의 읽기 동작들 및 쓰기 동작들을 제어하기 위하여 중간 회로를 제공하는 단계; 각각 상기 복수의 메모리 어레이 타일들에 대응하는 복수의 글로벌 비트 라인들을 제공하는 단계; 및 상기 읽기 동작들 및 상기 쓰기 동작들을 위하여 상기 복수의 글로벌 비트 라인들의 일부를 선택하고 구동하는 글로벌 회로를 제공하는 단계를 포함하며, 상기 복수의 메모리 어레이 타일들 각각은 복수의 비트 라인들, 복수의 워드 라인들 그리고 복수의 자가 저장 셀들을 포함하며, 상기 복수의 자기 저장 셀들 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치 및 상기 적어도 하나의 자기 접합에 인접하는 스핀 궤도 상호작용(SO) 활성층을 포함하며, 상기 스핀 궤도 상호작용 활성층의 적어도 일부는 스핀 궤도 상호작용 전류를 상기 스핀 궤도 상호작용 활성층의 상기 적어도 일부를 통하여 통과시킴으로써 상기 적어도 하나의 자기 접합의 일부에 스핀 궤도 상호작용 토크를 가하며, 프로그램 가능한 상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동되는 적어도 하나의 쓰기 전류 및 상기 상호 궤도 상호작용 활성층의 상기 적어도 일부에 제공되는 상기 스핀 궤도 상호작용 전류를 이용하며, 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 저장 셀들에 대응하는 자기 메모리를 제공한다.

본 발명의 실시 예에 따른 자기 접합들을 포함하는 자기 메모리의 프로그램 방법은, 상기 복수의 자기 접합들 각각은 자화 가능한 데이터 저장층을 포함하며, 상기 방법은, 복수의 메모리 어레이 타일들 중 적어도 하나의 메모리 어레이 타일 내의 복수의 공통 버스들 중 적어도 하나의 공통 버스를 통하여 프리차지 전류를 구동하는 단계; 그리고 적어도 하나의 선택된 자기 메모리 셀의 적어도 하나의 자기 접합을 통하여 적어도 하나의 쓰기 전류를 구동하는 단계를 포함하며, 상기 복수의 메모리 어레이 타이들 각각은 복수의 공통 버스들, 복수의 비트 라인들, 복수의 워드 라인들 그리고 복수의 자기 저장 셀들을 포함하며, 상기 복수의 공통 버스들 각각은 상기 자기 접합에 인접하는 적어도 하나의 스핀 궤도 상호작용 활성층을 포함하며, 상기 복수의 자기 저장 셀들 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치, 그리고 상기 자기 접합에 인접하는 스핀 궤도 상호작용 활성층의 적어도 일부를 포함하며, 상기 스핀 궤도 상호작용 활성층의 적어도 일부는 선제조건 전류를 상기 스핀 궤도 상호작용 활성층의 상기 적어도 일부를 통하여 통과시킴으로써 상기 자기 접합의 적어도 일부에 스핀 궤도 상호작용 토크를 가하며, 프로그램 가능한 상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동되는 적어도 하나의 쓰기 전류 및 상기 상호 궤도 상호작용 활성층의 상기 적어도 일부에 제공되는 상기 선제조건 전류를 이용하며, 상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 저장 셀들에 대응하고, 상기 복수의 공통 버스들 중 상기 적어도 하나의 공통 버스는 상기 복수의 자기 저장 셀들 중 상기 적어도 하나의 선택된 자기 저장 셀에 대응한다.

실시 예로써, 상기 적어도 하나의 선택된 자기 저장 셀을 선택하는 단계를 더 포함한다.

실시 예로써, 상기 적어도 하나의 선택된 자기 저장 셀을 선택하는 단계는 상기 복수의 메모리 어레이 타일들 중 적어도 하나의 메모리 어레이 타일에 대응하는 중간 회로를 사용하여 수행되며, 상기 적어도 하나의 메모리 어레이 타일은 선택된 자기 저장 셀을 포함한다.

본 발명의 실시 예에 따르면, 스핀 트랜스퍼 토크를 기초로 하는 메모리들의 성능이 개선될 수 있다.

도 1은 전통적인 MTJ에 관한 도면이다.
도 2는 전통적인 MTJ를 포함하는 전통적인 STT-RAM의 일부 회로를 보여주는 도면이다.
도 3은 본 발명의 기술적 사상의 실시 예에 따른 스위칭에 있어서 스핀-궤도 상호작용(spin-orbit interaction)을 사용하는 자기 메모리의 일부를 보여주는 도면이다.
도 4 및 5는 스핀-궤도 상호작용을 이용하여 쓰기 동작을 수행하는 자기 메모리의 일부분에 대한 일 예를 보여주는 도면이다.
도 6은 중간 회로의 일 실시 예를 보여주는 도면이다.
도 7은 스위칭을 위하여 스핀-궤도 상호작용과 연관된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부에 대한 실시 예를 보여주는 도면이다.
도 8은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 9는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 10은 자기 메모리의 일부분에 대한 실시 예의 타이밍도이다.
도 11은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 12는 자기 메모리의 일부분에 대한 실시 예의 타이밍도이다.
도 13은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 14는 자기 메모리에 대한 실시 예의 타이밍도이다.
도 15는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 16은 자기 메모리에 대한 실시 예의 타이밍도이다.
도 17은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 18은 자기 메모리에 대한 실시 예의 타이밍도이다.
도 19는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 20은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 21은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 22는 자기 메모리에 대한 실시 예의 타이밍도이다.
도 23은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 24는 자기 메모리에 대한 실시 예의 타이밍도이다.
도 25는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 26은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부를 보여주는 다른 실시 예에 대한 도면이다.
도 27은 스핀-궤도 상호작용을 사용하여 스위치된 자기 접합(들)을 갖는 자기 메모리를 제공하는 방법의 일 실시 예를 보여주는 순서도이다.
도 28은 스핀-궤도 상호작용을 사용하여 스위치된 자기 접합(들)을 프로그램하는 방법의 일 실시 예를 보여주는 순서도이다.

본 출원은 2013년 3월 14일에 미국에서 출원된 출원번호 "61/785,908" 출원(provisional patent application)과 2013년 3월 15일에 미국에서 출원된 출원번호 "61/798,578" 출원(provisional patent application)을 우선권 주장의 기초로 한다.

도 3은 본 발명의 기술적 사상의 실시 예에 따른 스위칭(switching)에 있어서 스핀-궤도 상호작용(spin-orbit interaction)을 사용하는 자기 메모리(magnetic memory)(100)의 일부를 보여주는 도면이다. 명확한 설명을 위하여, 도 3은 스케일(scale)되지 않았다. 더하여, 비트 라인들, 워드 라인들, 로우 선택기(row selector), 컬럼 선택기(column selector)와 같은 자기 메모리(100)의 부분들은 도시된 바와 같이 도시 되지 않았거나 표기되어 있지 않다. 자기 메모리(100)는 자기 저장 셀(102)을 포함한다. 자기 저장 셀(102)은 어레이(array) 내에 배열된 자기 저장 셀들 중 하나이다. 각 자기 저장 셀은 선택 장치(104) 및 자기 접합(magnetic junction)(110)을 포함한다. 실시 예들에 있어서, 복수의 자기 접합들(110) 및/또는 복수의 선택 장치들(104)은 하나의 셀에서 사용될 수 있다. 또한 스핀-궤도 상호작용 활성층(spin-orbit interaction active layer: SO 활성층)(122)를 포함하는 버스(120)가 도시되어 있다. 공통의 버스(120)가 복수의 저장 셀들을 통하여 연장되며, 그 중 하나의 저장 셀이 도 3에 도시되어 있다. 실시 예에 도시된 바와 같이, SO 활성층(122)을 형성하는 물질들은 오직 저장 셀(102)의 부근 내에 있다. 따라서, 보다 높은 도전성을 갖거나 또는 비자성의 물질들을 포함하는 다른 물질들은 셀들(102) 사이에 사용될 것이다. 그러나, 다른 실시 예들에 있어서, 공통 버스(120)는 SO 활성층(122)으로 구성될 수 있다. 또한, 다른 실시 예들에 있어서, SO 활성층(122)은 공통 버스(120)로부터 분리될 수 있다. 예를 들어, SO 활성층(122)은 자기 접합(110)과 공통 버스(120) 사이에 위치할 수 있다. 다른 실시 예들에 있어서, SO 활성층(122)은 저장 셀(102)의 일부에 해당하고 공통 버스(120)는 생략될 수도 있다.

도시된 실시 예에 있어서, 자기 접합(110)은 데이터 저장층(data storage layer)(112), 비자기 공간층(nonmagnetic spacer layer)(114), 기준층(reference layer)(116)을 포함한다. 비자기 공간층(114)은 비자기 상태이다. 몇몇의 실시 예들에 있어서, 비자기 공간층(114)은, 예를 들어 터널 배리어(tunneling barrier)와 같은 절연체일 수 있다. 이러한 실시 예들에 있어서, 각 비자기 공간층(114)은 결정(crystalline) MgO를 포함할 수 있으며, 이는 TRM 및 자기 접합(110)의 스핀 트랜스터 효과 및/또는 자기 접합(110)의 스핀-궤도 상호작용을 강화할 것이다. 다른 실시 예들에 있어서, 비자기 공간층(114)은 Cu와 같은 도체일 수 있다. 다른 실시 예들에 있어서, 비자기 공간층(114)은, 예를 들어 절연 매트릭스(insulating matrix) 내의 도전 채널들을 포함하는 미립층(granular layer)과 같은 다른 구조를 가질 수도 있다.

데이터 저장층(112)은 스위치 될 수 있는 자기 모멘트를 가지는 자유층(112)이다. 자기 접합(110)이 잠잠할 때(스위치 되지 않을 때), 자유층(112)의 자기 모멘트는 자유층(112)의 용이한 축을 따라 놓여진다. 자유층(112)의 자기 모멘트는 자기 메모리(110)의 동작 동안에 실질적으로 고정될 것이 요구된다. 기준층(116)은 하나의 층으로 도시되어 있다. 그러나, 다른 실시 예들에 있어서, 기준층(116)은 Ru와 같은 비자성 층에 의하여 분리된 강자성 층들(ferromagnetic layers)을 갖는 인조의 반강자성(antiferromagnetic)을 포함하는 복수의 층들일 수 있으나, 이에 한정되는 것은 아니다. 몇몇의 실시 예들에 있어서, 자기 접합(110)은 기준층(116)의 자기 모멘트를 제자리에 고정시키는 반강자성층과 같은 고정층(pinning layer)를 포함할 수 있다. 다른 실시 예들에 있어서, 기준층(116)의 자기 모멘트는 다른 방법에 의하여 고정될 수 있다. 자유층(112) 및 기준층(116)은 강자성이며 따라서 하나 또는 그 이상의 Fe, Ni, Co를 포함할 수 있다. 비록 자기 모멘트가 도시되어 있지 않으나, 자유층(112) 및 기준층(116)의 자기 모멘트들은 몇몇의 실시 예들에 있어서 평면에 수직일 것이다. 따라서, 자유층(112) 및/또는 기준층(116) 각각은 면외 자기소거장(out-of-plane demagnetization field)(보통 4πMs의 상당한 부분)을 넘어서는 직각의 이방성 자기장(anisotropy field)를 가진다. 다른 실시 예들에 있어서, 자기 모멘트들은 평면 내에 있을 수 있다.

이하에서 설명될 바와 같이, 자유층(112)의 자기 모멘트는 스핀-궤도 상호작용 효과를 이용하여 스위치 된다. 몇몇의 실시 예들에 있어서, 자유층(112)은 효과들의 조합을 이용하여 스위치 될 것이다. 예를 들어, 자유층(112)의 자기 모멘트는 스핀-궤도 상호작용에 의하여 유도된 토크에 의하여 보조를 받는 스핀 트랜스퍼 토크를 주된 효과로써 사용하여 스위치 될 수 있다. 그러나, 다른 실시 예들에 있어서, 주된 스위칭 메커니즘은 스핀-궤도 상호작용에 의하여 유도된 토크일 수 있다. 이러한 실시 예들에 있어서, 스핀 트랜스퍼 토크와 같은 다른 효과는 자기 접합(110)을 스위칭하거나 또는 선택하는데 도움을 줄 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예들에 있어서, 자유층(112)의 자기 모멘트는 오직 스핀-궤도 상호작용 효과만을 사용하여 스위치 될 수 있다.

SO 활성층(122)은 강한 스핀-궤도 상호작용을 갖는 층이며 자유층(112)의 자기 모멘트를 스위칭하는데 사용될 수 있다. SO 활성층(112)은 스핀-궤도 필드(spin-orbit field)(Hso)를 생성하는데 사용될 것이다. 좀더 구체적으로, 전류가 SO 활성층(122)을 통하여 평면 내에 유도될 것이다. 이는 전류(예를 들어, Jso)를 공통 버스(120)를 통하여 구동함으로써 이루어질 수 있다. SO 활성층(122)을 통하는 전류는 스핀-궤도 필드(Hso)를 초래하는 관련된 스핀-궤도 상호작용을 가진다. 이러한 스핀-궤도 필드(Hso)는 자기 모멘트(115) 상에서 스핀-궤도 토크(spin-orbit torque)(Tso)와 동일하다. 자유층(112)의 스핀-궤도 토크는 Tso= γ[M x Hso]에 의하여 주어지는데, 여기서 M은 자기 모멘트(115)의 크기(magnitude)이다. 상호 연관적인 토크와 필드는 그러므로 여기서 상호 교환적으로 스핀-궤도 필드 및 스핀-궤도 토크로 칭해질 수 있다. 이는 스핀-궤도 상호작용이 스핀-궤도 토크와 스핀-궤도 필드로부터 기원(orgin)임을 의미한다. 이러한 기술은 또한 해당 스핀-궤도(SO) 토크를 전통적인 스핀-트랜스퍼 토크(spin-transfer torque: STT)에 비하여 더욱 차별화되게 한다. 스핀-궤도 토크는 SO 활성층(122) 내 평면에 유도된 전류를 발생시키고 스핀 궤도 상호작용을 야기한다. 예를 들어, 도시된 실시 예에 따르면, 스핀-궤도 토크는 전류 밀도(Jso)를 발생시킨다. 반대로, 스핀 트랜스퍼 토크는 자유층(122), 비자기 공간층(114) 및 기준층(116)을 통하여 흐르는 면에 대하여 수직인 전류로 인하여, 스핀 폴라이즈드 차지 캐리어들(spin polarized charge carriers)를 자유층(112)에 기입한다. 도시된 실시 예에 있어서, 스핀 트랜스퍼 토크는 전류 밀도(Jstt) 때문에 발생한다. 스핀-궤도 토크(Tso)는 자유층(112)의 자기 모멘트가 평형 상태로부터 용이한 축(axis)을 따라 평형하도록 빠르게 방향을 바꾸게 한다. 스핀-궤도 토크(Tso)는 유사한 최대 크기(magnitude)의 전통적인 STT 토크에 비하여 자유층의 자화를 상당히 빠르게 기울도록 한다. 몇몇의 실시 예들에 있어서, 스핀 트랜스퍼와 같은 다른 매커니즘이 스위칭을 완성하기 위하여 사용될 수 있다. 다른 실시 예들에 있어서, 스위칭은 스핀-궤도 토크를 사용하여 완성될 수 있다. 발생된 스핀-궤도 필드/스핀 토크는 따라서 자유층(112)의 자기 모멘트를 스위칭하는데 사용될 것이다.

몇몇의 실시 예들에 있어서, SO 상호작용은, 스핀 홀 효과(spin Hall effect)와 Rashba 효과와 같은, 두 효과들의 몇몇 조합을 포함할 수 있다. 많은 SO 활성층들에 있어서, 스핀-궤도 상호작용은 스핀 홀 효과와 Rashba 효과 모두를 포함하나, 둘 중 어느 하나가 좀더 주도적인 효과를 가질 것이다. 다른 스핀-궤도 효과들이 또한 사용될 수 있을 것이다. 스필 홀 효과는 보통 벌크 효과(bulk effect)로 고려된다. 스핀 홀 효과를 나타내는 물질들은 종종 중금속(heavy metal)이나 중금속에 의하여 도핑된 물질들을 포함한다. 예를 들어, 이러하 물질들은 A 및 B에 의하여 도핑된 M으로부터 선택될 수 있다. 여기서, A는 Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Cd, In, Sb, Te, Hf, Ta(high-resistive amorphousß-Ta 포함), W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, 및/또는 그들의 조합을 포함할 수 있다. M은 Al, Ti, V, Cr, Mn, Cu, Zn, Ag, Hf, Ta, W, Re, Pt, Au, Hg, Pb, Si, Ga, GaMn 또는 GaAs 중 적어도 하나를 포함할 수 있다. B는 V, Cr, Mn, Fe, Co, Ni, P, S, Zn, Ga, Ge, As, Se, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In Sb, Te, I, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 중 적어도 하나를 포함할 수 있다. 몇몇의 실시 예들에 있어서, SO 활성층(122)은 Cu에 의하여 도핑된 Ir 및/또는 Cu 에 의하여 도핑된 Bi를 포함하거나 이를 이용하여 구성될 수 있다. 도핑은 일반적으로 0.1에서 10사이의 원자 퍼센트(atomic percent)의 범위 내일 것이다. 다른 실시 예들에 있어서, 다른 물질들이 사용될 수도 있다.

SO 활성층(122) 내의 스핀-궤도 필드(Hso)의 다른 소스(source)는 접점(interface)에서의 스핀-궤도 상호작용과 연관될 수 있다. 이러한 경우의 스핀-궤도 필드의 크기(magnitude)는 접점에서 종종 높은 값을 가지는 결정장(crystal field)의 크기와 종종 연관될 수 있다. 인접하는 층들의 격자정수들(lattice parameters)의 미스매치(mismatch), 접점에서의 중금속들의 존재, 그리고 다른 효과들 때문에, 스핀-궤도 상호작용은 몇 접점들에서 상당히 클 수 있다. 인터페이스 플레인(interface plane) 방향과 수직의 경사를 가지는 결정장과 연관된 접점(interface)에서의 강력한 스핀-궤도 효과는 종종 라쉬바 효과(Rashba effect)라고 칭해진다. 그러나, 본 설명에서, 라쉬바 효과는 그것의 기점(origin) 및 방향과 무관하게 스핀-궤도 상호작용을 나타낸다. 몇몇의 실시 예들에 있어서, SO 활성층(122)의 접점들은 상당한 라쉬바 효과를 얻기 위하여 서로 다를 수 있다. 예를 들어, 라쉬바 효과는 자기 접합(110)에 인접하는 Pt 층을 가지는 SO 활성층(112), 자유층(112)을 위한 Co 층, 및 aluminum oxide 또는 MgO의 비자기층(114)을 위하여 발생할 수 있다. 다른 실시 예들에 있어서, 다른 물질들이 사용될 수도 있다.

자화(magnetizaion)에 대한 접점에서의 스핀-궤도 상호작용의 효과(예를 들어, 라쉬바 효과)는 두 부분으로 나뉘어 진다. 먼저, 스핀 축적(spin accumulation)이 접점에서 형성된다. 라쉬바 효과를 위한 스핀-축적의 스핀-극성(spin-polarization)의 유닛 벡터(unit vector)(Pso)는 전형적으로 결정장 및 전류 방향에 수직이다. 많은 SO 활성층들(122)은 층(120)의 평면과 수직인 결정장을 갖는다. 이에, 스핀-궤도 극성은, 예를 들어 도 3의 Hso의 방향과 같이, 평면 내에 있다. 그 대신에, SO 활성층(122)은 평면 내에 있거나 또는 평면으로 기울어진 결정장을 가질 수 있다. 이에, SO 활성층(122)은 평면에 수직이거나 또는 평면에 기울어진 스핀-궤도 극성을 갖는다. 이러한 실시 예에 있어서, SO 활성층(122)은 표면 합금(surface alloy)일 수 있다. 예를 들어, SO 활성층(122)은 Cu, Zn, Ga, Ge, As, Se, Y, Zr,

Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, 8n, 8b, Te, I, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 중 적어도 하나를 포함하거나, 이들의 조합을 포함할 수 있다. 다른 실시 예들에 있어서, SO 활성층(122)은 A/B의 표현 합금, 예를 들어, 상부 원자층들(top atomic layer)이 A와 B의 혼합이 되도록 호스트 물질인 B 위에 위치하는 A의 원자들을 포함할 수 있다. 여기서, A는 Cu, Zn, Ga, Ge, As, Se, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, 8n, 8b, Te, I, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, At, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 중 적어도 하나를 포함한다. 여기서, B는 Si, Zn, Cu, Ag, Au, W, Zn, Cr, Pt, Pd 중 적어도 하나를 포함한다. 많은 실시 예들에 있어서, A는 둘 또는 셋의 서로 다른 물질들을 포함한다. 몇몇의 실시 예들에 있어서, 적어도 0.1 내지 셋 이상의 단분자층(monolayer)을 초과하지 않는 A가 증착된다. 몇몇의 실시 예들에 있어서, 이는 하나 또는 그 이상의 치환 Bi/Ag, 치환 Pb/Ag, 치환 Sb/Ag, 치환, Bi/Si, 치환 Ag/Pt, 치환 Pb/Ge, 치환 Bi/Cu, 그리고 Au, Ag, Cu 또는 Si의 표면 상에 위치하는 레이어를 포함하는 양분자층(bilayer)을 포함한다. 다른 실시 예들에 있어서, SO 활성층(122)은 InGaAs, HgCdTe와 같은 혼합물 또는 LaAI03/8rTi03, LaTi03/8rTi03의 양분자층을 포함한다. 다른 실시 예들에 있어서, 다른 물질들이 사용될 수 있다. 예를 들어 몇몇의 실시 예들에 있어서, 라쉬바 효과는 자유층(112)에서 스핀-궤도 토크(Tso) 및 대응하는 스핀-궤도 필드(Hso)를 야기할 것이다.

만약 라쉬바 효과로 인한 유닛 극성 벡터(unit polarization vector)(Pso)이 자유층(112)의 용이한 축(axis)에 평행하다면, 라쉬바 효과는, 스핀 홀 효과에 대한 설명과 유사하게 자기 접합(110)을 스위칭하는데 사용된다. 자유층(112)을 스위칭하기 위하여, 평면 내의 전류 펄스(Jso)가 SO 활성층(122)을 통하여 유도된다. 전류 펄스는 앞서 설명된 바와 같이 스핀-궤도 필드(Hso)를 발생시킨다. SO 토크는 자기 댐핑 토크(magnetic damping torque)에 반대이고, 앞서 설명된 스핀-홀 효과와 유사하게 STT와 유사한 방법으로 자유층의 자화를 스위칭할 수 있다. 만약 스핀-궤도 필드의 홀 및 라쉬바 요소들이 모두 존재한다면, 두 가지 효과들은 서로 도움을 줄 수 있다. 전자의 실시 예에서(Tso가 댐핑(damping)을 압도), 스핀-궤도 필드(Hso)는 후자의 예(Hso가 이방성자기장(anisotropy field)(HK)를 압도)에서 필요로 하는 것보다 작은 1/a 배 일 수 있으며, 여기서 a는 자유층의 길버트 댐핑 상수(Gilbert damping constant)로, 통상 0.001~0/05 이다.

따라서, 자기 메모리(100)는 자유층(112)의 자기 모멘트를 스위칭하는데에 SO 층(120)에 의하여 생성된 스핀-궤도 상호작용 및 스핀-궤도 필드를 사용할 것이다. 몇몇의 실시 예들에 있어서, SO 활성층(122)은 스핀-궤도 필드(Hso)를 발생시키기 위하여 스핀-홀 효과 및 라쉬바 효과에 모두 의존하거나 그 중 어느 하나에 의존할 수 있다. 결과적으로, 본 설명에서, "스핀-궤도 효과", "스핀-궤도 필드", 및/또는 "스핀-궤도 상호작용"은 라쉬바 효과, 스핀 홀 효과, 이 둘의 결합 및/또는 다른 스핀-궤도 상호작용 또는 스핀-궤도 상호작용과 유사한 효과 중 적어도 어느 하나와 연관된 스핀-궤도를 포함할 수 있다. 스핀-궤도 필드는 데이터 저장/자유층(112)의 자기 모멘트에 토크를 가할 수 있다. 이러한 스핀-궤도 토크는 자유층(122)의 자기 모멘트를 스위칭하는데 사용될 수 있다. 몇몇의 실시 예들에 있어서, 스핀-궤도 필드는 자유층(112)의 자기 모멘트가 스위칭하는 것을 돕니다. 트랜스퍼 토크(transfer torque)와 같은 다른 메커니즘은 주요한 스위칭 메커니즘이다. 다른 실시 예들에 있어서, 스핀-궤도 토크는 자유층(112)의 자기 모멘트에 대한 주요 스위칭 메커니즘이다. 그러나, 몇몇의 실시 예들에 있어서, 스핀-궤도 토크는 스핀 트랜스터 토크와 같은 다른 메커니즘에 의하여 도움을 받을 것이다. 이러한 도움은 자유층(112)의 자기 모멘트를 스위칭하거나 및/또는 스위치될 자기 접합을 선택하는데 도움을 줄 것이다.

스핀-궤도 토크가 자유층(112)의 자기 모멘트를 스위칭하는데 사용되기 때문에, 메모리(100)의 성능은 개선될 것이다. 앞서 설명된 바와 같이, SO 활성층(122)에 의하여 발생된 스핀-궤도 토크는 자기 접합(110)의 스위칭 시간을 감소시킬 것이다. 스핀-궤도 토크는 전형적으로 높은 효율의 Pso를 가지며, 전류 Jso에 비례한다. 전류 밀도가 평면 내에 있으며 비자기 공간층(114)을 통하여 흐르지 않기 때문에, 스핀-궤도 전류(spin-orbit current)는 자기 접합(110)에 손상을 주지 않고 증가할 것이다. 결과적으로, 스핀-궤도 필드 및 스핀-궤도 토크는 증가할 것이다. 따라서, 쓰기 시간은 감소되며 쓰기 에러 발생률은 개선될 것이다. 따라서 메모리(100)의 성능이 개선될 것이다.

자기 메모리(100)의 자기 접합(110)을 스위칭하고 자기 저장 셀(102)에 기입 동작을 수행하는데 이용하기 위하여, 소정 회로가 요구될 것이다. 더욱이, 메모리(100)와 연결되어 사용되는 회로는 스핀-궤도 상호작용을 사용할 뿐만 아니라 다른 효과들 또한 제공할 것이다.

도 4 및 5는 스핀-궤도 상호작용을 이용하여 쓰기 동작을 수행하는 자기 메모리(150)의 일부분에 대한 일 예를 보여주는 도면이다. 도 4는 글로벌 회로(global circuitry)(160), 서브 어레이들(sub arrays)(170), 메모리 어레이 타일들(memory array tiles: MATs)(180)을 포함하는 자기 메모리(150)를 보여주는 도면이다. 도 5는 서브 어레이(170) 중 하나를 보여주는 도면이다. MATs(180)는 서브 어레이들(170) 내에 조직된다. 각 MAT(180)는 도 3에서 설명된 셀(102)과 같은 복수의 저장 셀들 및 SO 활성층(122)과 유사한 SO 활성층들을 포함한다. MAT(180) 내의 저장 셀들은 어레이 형태로 조직된다. 다시 도 4 및 도 5를 참조하면, MAT(180)는 또한 비트 라인들 및 워드 라인들을 포함한다. 비트 라인들 및 워드 라인들은 평행하거나 수직일 것이다. 몇몇의 실시 예들에 있어서, 자기 저장 셀들은 비트 라인들과 워드 라인들이 교차하는 지점에 위치할 것이다. 몇몇의 실시 예들에 있어서, 비트 라인들과 워드 라인들은 DRAM과 유사하게 반피치(half-pitch)로 그려질 것이다. MAT(180)는 또한 도 3에 설명된 SO 활성층(122)을 구동하는데 사용되는 공통 버스들(182)을 포함할 것이다. 비록 도 5에서 단지 하나의 공통 버스(182)거 도시되어 있다고 하더라도, MAT(180)는 복수의 버스들을 가질 수 있다. 공통 버스(182)는 일방향 또는 양방향 프리차지 전류(precharge current)를 운반하는데 사용될 것이다. 프리차지 전류는 그것의 스테그네이션 지점(stagnation point)으로부터 자기 접합(110)을 구동하는 SO 필드를 생성하는데 사용될 것이다. 도시된 실시 예에 있어서, 공통 버스(182)는 글로벌 비트 라인들(162, 164, 166, 168)에 평행하며 중간 비트 라인들(intermediate bit lines)(174)에 수직할 것이다. 그러나, 다른 실시 예들에 있어서, 공통 버스(182)는 다른 방향으로 배치될 수도 있을 것이다. 자기 메모리(150)는 따라서 계층적으로 구성된다. 몇몇의 실시 예들에 있어서, 메모리(150)는 주된 혹은 보조 쓰기 메커니즘으로써 스핀 트랜스퍼 효과를 사용할 것이다. 몇몇의 실시 예들에 있어서, 스핀-궤도 상호작용은 데이터 저장층의 자기 모멘트를 스테그네이션 지점으로부터 멀어지도록 구동함으로써 스위칭 속도를 증가시키는데 사용될 것이다. 다시 말하면, 스핀-궤도 상호작용은 용이한 축(axis)으로부터 자유층의 자기 모멘트를 비스듬하게 놓는데 사용될 것이다. 스핀 트랜스퍼 토크는 그 후 자기 접합을 스위칭하는데 사용될 것이다. 스핀 트랜스퍼 효과가 주된 스위칭 메커니즘으로 고려되기 때문에, 자기 메모리(150)는 STT-RAM으로 고려될 것이다.

글로벌 회로(160)는 글로벌 비트 라인들(162, 164, 166, 168)을 통하여 MATs와 연결된다. 몇몇의 실시 예들에 있어서, 글로벌 비트 라인들(162, 164, 166, 168)은 실질적으로 글로벌 비트 라인-소스 라인 쌍에 대응한다. 따라서, 본 설명에서, 글로벌 비트 라인은 하나의 싱글 비트 라인일 수 있으며 또는 비트 라인-소스 라인 쌍일 수 있다. 글로벌 회로는 하나 또는 그 이상의 MATs(180)를 선택하는데 사용되는 하나 또는 그 이상의 글로벌 비트 라인들(162, 164, 166, 168)을 선택하고 구동할 것이다. 글로벌 비트 라인들(162, 164, 166, 168)은 각 서브 어레이(170) 내의 MATs(180)의 읽기 및 쓰기 동작을 위하여 선택적으로 구동된다. 비록 서브 어레이(170) 당 4개의 글로벌 비트 라인들(162, 164, 166, 168)이 도시되어 있으나, 다른 숫자들이 사용될 수 있을 것이다. 더욱이, 비록 소정 숫자의 각 서브 어레이(170) 내의 MATs(180) 및 서브 어레이들(170)이 도시되어 있으나, 다른 숫자들이 사용될 수 있을 것이다. MATs(180)에 더하여, 각 서브 어레이(170)는 중간 비트 라인들(174)을 구동하는 중간 회로(intermediate circuitry)(172)를 포함 할 것이다. 몇몇의 실시 예들에 있어서, 중간 비트 라인들(174)은 실질적으로 중가 비트 라인-소스 라인 쌍들에 대응한다. 따라서, 본 설명에서, 하나의 중간 비트 라인은 하나의 싱글 비트 라인일 수 있으며 또는 비트 라인-소스 라인 쌍일 수 있다. 중간 회로(140)는 앞서 설명되었거나 이하에서 설명될 바와 같이 MAT(180) 내의 쓰기 동작을 컨트롤한다. 중간 비트 라인들(174) 및 글로벌 비트 라인들(162, 164, 166, 168)의 조합을 이용하여, 적당한 MAT(180)가 선택될 것이다.

중간 회로(172)는 대응하는 MATs(180)의 읽기 동작 및 쓰기 동작을 컨트롤한다. 예를 들어, 도 6에 도시된 바와 같이, 중간 회로(170)는 중간 디코딩 회로(179), 구동-감지 회로(173)를 포함한다. 디코딩 회로(179)는 소정 MAT(180)를 선택할 뿐만 아니라 MAT(180) 내의 개개의 워드 라인들 및 비트 라인들을 선택하도록 한다(따라서 저장 메모리 셀이 선택됨). 쓰기 회로(175)는 쓰기 전류들을 구동하는데 사용될 것이며 또한 MAT(180) 내의 쓰기 동작을 제어하는데 사용될 것이다. 이와 유사하게, 읽기 회로(177)는 읽기 전류를 구동하고, 읽기 동작이 수행되는 MAT(180)로부터 출력 감지 전류를 수신하며, 및/또는 대응하는 MAT(180) 내의 읽기 동작을 제어할 것이다.

도 3 내지 도 6을 참조하면, 동작 동안에, 공통 버스들(122)은 프리차지 전류로 구동될 것이다. 프리차지 전류는 용이한 축으로부터 자유층(112)의 자기 모멘트를 비스듬하게 눕히는 SO 토크를 발생할 것이다. 따라서, 프리차지 전류 및 SO 토크는 빠른 쓰기 동작을 위하여 자기 접합(110)을 준비하는 것으로 이해될 수 있을 것이다. 프리차지 전류는 평면 내에 있으며 자기 접합을 통하여 이동하지 않을 것이다. 글로벌 회로(160) 및 중간 회로(172)를 이용하여, 스핀 트랜스퍼 전류는 그 후 쓰기 동작을 위하여 선택된 메모리 셀(102) 내의 자기 접합(110)을 통하여 구동될 것이다. 따라서, 스핀 트랜스퍼 토크는 메모리(100/150)에 대하여 쓰기 동작을 위한 주된 메커니즘으로 간주될 것이다. 그러나, SO 상호작용이 자기 메모리 (100/150) 내의 셀들에 대한 쓰기 동작을 수행하는데 사용될 수도 있을 것이다.

메모리(150)는 계층적이며 모듈식이다. 글로벌 비트 라인들(162, 164, 166, 168), MATs(180), 중간 회로(172) 그리고 중간 비트 라인들(174)의 조합(예를 들어, 서브 어레이(170))는 더욱 많은 양의 데이터를 저장하도록 자기 메모리(150)를 증가시키기 위하여 반복될 수 있다. 다시 말하면, MATs(180)과 같은 모듈들, 중간 회로(172) 그리고 글로벌 회로는 복제되어 더 큰 메모리들을 형성하기 위하여 추가될 수 있다. 메모리(150)는, 따라서, 본질적으로 계층적이다. 따라서 메모리(150)는 확장 가능하며, 더욱 집적된 메모리로 확장될 것이다. 더욱이, 글로벌 비트 라인들(162, 164, 166, 168)은 각 MAT(180) 내의 비트 라인들 및 워드 라인들에 비하여 낮은 저항을 가질 것이다. 따라서, 기생 저항은 감소될 것이며, 또한 MATs(180)로 제한될 것이다. 따라서 어레이 효율(array efficiency)이 증가할 것이다. 감지 증폭기들은 글로벌 회로(160) 내에 위치할 것이다. 복수의 MATs(180)은 글로벌 회로(150) 내의 글로벌 감지 증폭기들(global sense amplifiers) 및 글로벌 쓰기 구동기들(global writer drivers)을 또한 공유할 것이다. 다른 실시 예들에 있어서, 좀더 로컬화된 감지 증폭기들 및/또는 쓰기 구동기들이, 예를 들어 중간 회로(172) 내에서, 사용될 수 있다. MATs 내의 감지 신호들, 전류 구동, 디코딩을 위하여 중간 회로(172)를 사용하는 것은 읽기 및/또는 쓰기 동작의 패널티(penalty)를 줄일 수 있다. 결과적으로, 메모리(150)는 높은 집적도의 메모리들로 사용 가능하다.

도 7은 스위칭을 위하여 스핀-궤도 상호작용과 연관된 스핀 트랜스퍼 효과를 사용하는 자기 메모리의 일부에 대한 실시 예를 보여주는 도면이다. 구체적으로, 서브 어레이(170')의 일부가 도시되어 있다. 서브 어레이(170')는 서브 어레이(170)와 유사하다. 이에, 유사한 구성요소는 유수한 부호로 표기된다. 서브 어레이(170')는 MAT(180') 및 어레이 갭들(array gaps)에 있는 중간 회로(172')를 포함한다. 명확한 설명을 위하여 단지 하나의 MAT(180')가 도시되어 있다. 그러나, 서브 어레이(170')는 보통 복수의 MATs(180') 뿐만 아니라 어레이 갭들 내의 복수의 중간 회로들(172')을 포함할 수 있다. 또한 중간 회로(172')에 제공되는 글로벌 라인들(166', 168')이 도시되어 있다. 글로벌 비트 라인들((166', 168')과 신호(CSO)는 중간 회로를 제어하는데 사용될 것이다.

중간 비트 라인들(174')(ISLA, IBLA, ISLB, ISLB)은 비트 라인(IBLA, IBLA)과 소스 라인(ISLA, ISLB)의 패어들(pairs)이다. 중간 비트 라인들(174')은 중간 회로(172')를 MAT(180')의 일부에 연결시킨다. 중간 회로(172')는 읽기 또는 쓰기를 위하여 MAT(180')의 두 개의 컬럼들(181, 183) 중 어느 하나를 선택하도록 비트 라인들(174')을 제어한다. MAT(180')는 자기 저장 셀들(190), 비트 라인들(182'), 소스 라인들(184)을 포함한다. 명확한 설명을 위하여, 하나의 저장 셀(190)만이 부호로 표기된다. 저장 셀(190)은 각각 자기 접합(110) 및 선택장치(104)에 대응하는 자기 접합(192) 및 선택 장치(194)를 포함한다. 비트 라인들(182')은 자기 접합들(192)에 연결된다. 따라서, 비트 라인들(182')은 도 3에 도시된 바와 같이 공통 버스들(182)에 대응한다. 비트 라인들(182')은 SO 활성층(도 7에서는 미도시)를 포함하거나 SO 활성층에 인접하며, SO 활성층은 SO 토크를 통하여 자기 접합들(192)에 쓰기 동작을 수행하는데 사용된다.

셀(190)에 기입하기 위하여, 선택 장치(186)가 PRE 신호 및 CSO 신호에 의하여 선택되고 구동된다. 따라서, SO 전류가 라인(182')을 통하여 면으로 구동되고, 자기 접합(192)의 자유층의 SO 토크를 야기한다. 몇몇의 실시 예들에 있어서, SO 전류는 빠른 스위칭을 위하여 평형 상태로부터 자기 접합(192)의 자유층의 상태를 동요하게 만드는데 사용되는 프리차지 전류(precharge current)일 수 있다. 워드 라인 신호(WLi)(i는 0에서 n까지의 정수)를 통하여 적당한 저장 셀(190)이 선택된다. 만약 스핀 트랜스퍼가 셀(190)에 대한 쓰기 동작에 사용된다면, 스핀 트랜스퍼 전류(spin transfer current)가 비트 라인(182') 및 소스 라인(184)을 경유하여 자기 접합(192)을 통하여 구동된다. 따라서, 자기 접합들(192)은 SO 상호작용 및 STT의 조합을 사용하여 기입될 것이다.

서브 어레이(170')는 메모리들(100, 150)의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(192)을 스위칭하는 것에 사용될 것이다. SO 토크는 별도로 사용될 수 있으며, 또는 적어도 몇몇의 실시 예들에 있어서는 STT와 함께 사용될 수도 있다. 스핀-궤도 토크 스위칭(spin-orbit torque switching), 구체적으로 STT 스위칭과의 결합은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 서브 어레이(170')는 계층적이며, 따라서 보다 큰 사이즈 및/또는 높은 집적도를 갖도록 확장될 수 있다. 또한, 서브 어레이(170')는 계층적이며 모듈식일 수 있다. 따라서, 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 서브 어레이(170')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 8은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200)의 일부를 보여주는 다른 실시 예에 대한 도면이다. 메모리(200)는 MAT(201)를 포함한다. 서브 어레이 내의 다른 MAT들과 같이 메모리(200)의 다른 부분들, 중간 회로 그리고 글로벌 회로는 도시되지 않았다. 메모리(200)는 메모리들(100, 150)과 유사하다. 따라서, 메모리(200)는 비록 도시되지 않았다고 할 지라도 서브 어레이(170, 170'), 중간 회로(172, 172'), 중간 비트 라인들(174, 174'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 유사한 서브 어레이, 중간 회로, 중간 비트 라인들, 글로벌 비트 라인들, 그리고 글로벌 회로를 각각 포함할 것이다. 메모리(200)는 MATs(180, 180')에 대응하는 MAT(201)를 포함한다. 명확한 설명을 위하여, 단지 하나의 MAT(201)만이 도시되어 있다. MAT(201)는 자기 접합(212)과 선택 장치(214)를 포함하는 메모리 셀(210)을 포함하며, 이는 각각 메모리 셀들(102, 190), 자기 접합들(110, 192), 선택 장치들(104, 194)과 유사하다. 비록 도시 되지 않았으나, MAT(201)는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212)의 자유층에 인접할 것이다. MAT(201)은 공통 버스들(프리차지 라인들 PLi, i는 0에서 m 사이의 정수)(220) 및 비트 라인들(BLi)(230)을 포함하며, 이는 각각 공통 버스들(182, 182') 및 소스 라인(184)과 유사하다. 공통 버스들(220)은 해당 라인들이 자기 접합(212)에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220)은 SO 토크를 통하여 자기 접합들(192)에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200)는 신호들(CSi, i는 0, 1, ....., m)에 의하여 구동되는 게이트들(202, 204)을 또한 포함한다. 메모리(200)에 있어서, 공통 버스들(220)은 비트 라인들(230)에 평행하며 워드 라인들(218)에 수직할 것이다.

셀(210)에 데이터를 기입하기 위하여, 선택 장치들(202, 204)이 CSO 신호를 사용하여 선택되고 구동된다. 따라서, SO 전류가 라인(220)을 통하여 면으로 구동되고, 자기 접합(212)의 자유층의 SO 토크를 야기한다. 몇몇의 실시 예들에 있어서, SO 전류는 빠른 스위칭을 위하여 평형 상태로부터 자기 접합(212)의 자유층의 상태를 동요시키는데 사용되는 프리차지 전류일 것이다. 워드 라인 신호(WLi, i는 0에서 n까지의 정수)에 의하여 적당한 저장 셀(들)(210)이 선택되고 워드 라인(218)을 통하여 구동될 것이다. 만약 스핀 트랜스퍼가 셀(들)(210)에 대한 쓰기 동작에 사용된다면, 스핀 트랜스퍼 전류는 비트 라인들(230)을 경유하여 자기 접합(들)(212)을 통하여 구동될 것이다. 따라서, 자기 접합들(212)은 SO 상호작용 및 STT의 결합을 사용하여 쓰기 동작이 수행될 것이다.

메모리(200)는 메모리들(100, 150, 170')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212)을 스위칭하는 것에 사용될 것이다. SO 토크는 STT와 함께 사용되거나 별도로 사용될 수 있다. 스핀-궤도 토크 스위칭, 구체적으로 STT 스위칭과의 결합은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200)는 계층적이며, 따라서 보다 큰 사이즈 및/또는 높은 집적도를 갖도록 확장될 수 있다. 또한, 메모리(200)는 모듈식일 수 있다. 따라서, 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200)는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 9는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 10은 자기 메모리(200')의 일부분에 대한 실시 예의 타이밍도이다. 메모리(200')는 메모리들(100, 150, 200)과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200')는 서브 어레이의 일부인 MAT(201'), 중간 회로(240) 그리고 중간 비트 라인들(ISL, IBI)을 포함하며, 이는 MATs(180, 180', 200), 중간 회로(172, 172') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201')만이 도시되어 있다. MAT(201')는 적어도 하나의 자기 접합(212')과 적어도 하나의 선택 장치(214')를 포함하는 메모리 셀(210')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210), 자기 접합들(110, 192, 212), 선택 장치들(104, 194, 214)과 유사하다. 비록 도시 되지 않았으나, MAT(201')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212')의 자유층에 인접할 것이다. MAT(201')은 공통 버스들(비트 라인들)(220) 및 소스 라인들(230)을 포함하며, 이는 각각 공통 버스들(182, 182', 220) 및 소스 라인(184, 230)과 유사하다. 공통 버스들(220')은 해당 라인들이 자기 접합(212')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220)은 SO 토크를 통하여 자기 접합들(212')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200')는 신호들(CSi, i는 0, 1, ....., m)에 의하여 구동되는 게이트들(202', 204')을 또한 포함한다. 메모리(200')에 있어서, 공통 버스들(220')은 소스 라인들(230')에 평행하며 워드 라인들(218')에 수직할 것이다.

도 9 및 도 10을 참조하면, 중간 회로(240')는 글로벌 비트 라인들을 통하여 제공되는 신호들(DW, ENW)에 의하여 제어될 것이다. 신호들(CSPA, CSPB)은 셀(210')에 기입될 데이터에 기초하여 선택적으로 활성화될 것이다. 신호들(CS, WL)은 셀(210')에 대한 쓰기 동작을 위하여 공통 버스(220') 및 소스 라인(230')을 활성화하는데 사용될 것이다. 좀더 구체적으로, 공통 버스(220')는 공통 버스(220')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 타이밍도(250) 및 메모리(200')로부터 볼 수 있는 바와 같이, 쓰여질 데이터에 기초하여, 전류는 공통 버스(220')를 통하여 다른 방향으로 구동될 것이다. 따라서, 프리차지/SO 전류는 양방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218') 및 소스 라인(230')은 그 후 소스 라인(230'), 자기 접합(212'), 공통 버스(220')를 통하여 STT 전류를 구동하기 위하여 활성화될 것이다. 쓰기 전류가 구성 요소들(230', 212', 220')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212')에 대한 쓰기 동작이 수행될 것이다.

메모리(200')는 메모리들(100, 150, 170', 200)의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200')는 계층적이며, 모듈식일 수 있다. 따라서 메모리(200')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 11은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200'')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 12는 자기 메모리(200'')의 일부분에 대한 실시 예의 타이밍도이다. 메모리(200'')는 메모리들(100, 150, 200, 200')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200'')는 서브 어레이의 일부인 MAT(201''), 중간 회로(240'') 그리고 중간 비트 라인들(IPL, IBL)을 포함하며, 이는 MATs(180, 180', 200, 200'), 중간 회로(172, 172') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200'')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200'')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201'')만이 도시되어 있다. MAT(201'')는 적어도 하나의 자기 접합(212'')과 적어도 하나의 선택 장치(214'')를 포함하는 메모리 셀(210')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210'), 자기 접합들(110, 192, 212, 212'), 선택 장치들(104, 194, 214, 214')과 유사하다. 비록 도시 되지 않았으나, MAT(201'')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212'')의 자유층에 인접할 것이다. MAT(201'')은 공통 버스들(비트 라인들)(220'') 및 소스 라인들(230'')을 포함하며, 이는 각각 공통 버스들(182, 182', 220, 220') 및 소스 라인(184, 230, 230')과 유사하다. 공통 버스들(220'')은 해당 라인들이 자기 접합(212'')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220'')은 SO 토크를 통하여 자기 접합들(212'')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200'')는 신호들(CS)에 의하여 구동되는 게이트들(202'', 204'')을 또한 포함한다. 메모리(200'')에 있어서, 공통 버스들(220'')은 비트 라인들(230'')에 평행하며 워드 라인들(218'')에 수직할 것이다.

도 11 및 도 12를 참조하면, 중간 회로(240'')는 쓰기 제어 로직에 의하여 제공되는 신호들(PR, /PR, WR0, /WR1)에 의하여 제어될 것이다. 신호(CS)는 셀(210'')에 대한 쓰기 동작을 위하여 중간 비트 라인(IBL)(220'') 및 중간 소스 라인(ISL)(230'')을 활성화하는데 사용된다. 좀더 구체적으로, 공통 버스(PL)(220'')는 공통 버스(220'')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 타이밍도(250') 및 메모리(200'')로부터 볼 수 있는 바와 같이, 쓰여질 데이터와 무관하게, 전류는 공통 버스(PL)(220'')를 통하여 동일한 방향으로 구동될 것이다. 따라서, 프리차지/SO 전류는 일방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218'') 및 비트 라인(230'')은 그 후 비트 라인(230''), 자기 접합(212''), 공통 버스(220'')를 통하여 STT 전류를 구동하기 위하여 활성화될 것이다. 쓰기 전류가 구성 요소들(230'', 212'', 220'')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212'')에 대한 쓰기 동작이 수행될 것이다.

메모리(200'')는 메모리들(100, 150, 170', 200, 200')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212'')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200'')는 계층적이며, 모듈식일 것이다. 따라서 메모리(200'')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200'')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 13은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200''')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 14는 자기 메모리(200''')에 대한 실시 예의 타이밍도이다. 메모리(200''')는 메모리들(100, 150, 200, 200', 200'')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200''')는 서브 어레이의 일부인 MAT(201'''), 중간 회로(240'') 그리고 중간 비트 라인들(IPL, IBL)을 포함하며, 이는 MATs(180, 180', 200, 200', 200''), 중간 회로(172, 172', 240, 240') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200''')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200''')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201''')만이 도시되어 있다. MAT(201''')는 적어도 하나의 자기 접합(212''')과 적어도 하나의 선택 장치(214''')를 포함하는 메모리 셀(210''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210', 210''), 자기 접합들(110, 192, 212, 212', 212''), 선택 장치들(104, 194, 214, 214', 214'')과 유사하다. 비록 도시 되지 않았으나, MAT(201''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212''')의 자유층에 인접할 것이다. MAT(201''')은 공통 버스들(PL)(210''') 및 비트 라인들(BL)(230'')을 포함하며, 이는 각각 공통 버스들(182, 182', 220, 220', 220'') 및 라인들(184, 230, 230', 230'')과 유사하다. 공통 버스들(210''')은 해당 라인들이 자기 접합(212''')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(210''')은 SO 토크를 통하여 자기 접합들(212''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200''')는 신호들(CS)에 의하여 구동되는 게이트들(202''', 204''')을 또한 포함한다. 메모리(200''')에 있어서, 공통 버스들(210''')은 비트 라인들(230''')에 평행하며 워드 라인들(218''')에 수직할 것이다.

도 13 및 도 14를 참조하면, 중간 회로(240'')는 쓰기 제어 로직에 의하여 제공되는 신호들(PR0, /PR0, PR1, /PR1, WR0, /WR1)에 의하여 제어될 것이다. 신호(CS)는 셀(210'')에 대한 쓰기 동작을 위하여 공통 버스(220'') 및 비트 라인(ISL)(230'')을 활성화하는데 사용된다. 좀더 구체적으로, 공통 버스(220'')는 공통 버스(220'')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 타이밍도(250'') 및 메모리(200''')로부터 볼 수 있는 바와 같이, 쓰여질 데이터에 기초하여, 전류는 공통 버스(220'')를 통하여 하나의 방향으로 구동될 것이다. 따라서, 프리차지/SO 전류는 양방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218'')은 그 후 STT 전류가 비트 라인(230'''), 자기 접합(212'''), 공통 버스(220''')를 통하거나 그 반대의 방향으로 통하여 구동되도록 활성화될 것이다. STT 전류가 구성 요소들(230''', 212''', 220''')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212''')에 대한 쓰기 동작이 수행될 것이다.

메모리(200''')는 메모리들(100, 150, 170', 200, 200', 200'')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212''')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(200''')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200''')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 15는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200'''')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 16은 자기 메모리(200''')에 대한 실시 예의 타이밍도(250''')이다. 메모리(200'''')는 메모리들(100, 150, 200, 200', 200'', 200''')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200'''')는 서브 어레이의 일부인 MAT(201''''), 중간 회로(240''') 그리고 중간 비트 라인들을 포함하며, 이는 MATs(180, 180', 200, 200', 200'', 200'''), 중간 회로(172, 172', 240, 240', 240'', 240''') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200'''')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200'''')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201'''')만이 도시되어 있다. MAT(201'''')는 적어도 하나의 자기 접합(212'''')과 적어도 하나의 선택 장치(214'''')를 포함하는 메모리 셀(210'''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210', 210'', 210'''), 자기 접합들(110, 192, 212, 212', 212'', 212'''), 선택 장치들(104, 194, 214, 214', 214'', 214''')과 유사하다. 비록 도시 되지 않았으나, MAT(201'''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212'''')의 자유층에 인접할 것이다. MAT(201'''')은 공통 버스들(PL)(220'''') 및 비트 라인들(230''')을 포함하며, 이는 각각 공통 버스들(182, 182', 220, 220', 220'', 220''') 및 라인들(184, 230, 230', 230'', 230''')과 유사하다. 공통 버스들(220'''')은 해당 라인들이 자기 접합(212'''')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220'''')은 SO 토크를 통하여 자기 접합들(212'''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200'''')는 신호들(CS)에 의하여 구동되는 게이트들(202'''', 204'''')을 또한 포함한다. 메모리(200'''')에 있어서, 공통 버스들(220'''')은 비트 라인들(230'''')에 평행하며 워드 라인들(218'''')에 수직할 것이다. 중간 회로(240''')는 또한 로컬 감지 증폭기(local sense amplifier)(SA) 및 쓰기 구동 회로(write dirver circuitry)를 포함한다. 다른 실시 예들에 있어서, 감지 증폭기 및/또는 쓰기 구동 회로는 글로벌 회로(도 15에서는 미도시) 내에 포함될 것이다.

도 15 및 도 16을 참조하면, 중간 회로(240'''')는 쓰기 제어 로직에 의하여 제공되는 신호들(PR, WR0, /WR1)에 의하여 제어될 것이다. 실시 예에 도시된 바와 같이, VCP는 접지와 공급 전압 사이에서의 중간(half way)일 것이다. 신호(CS)는 셀(210'''')에 대한 쓰기 동작을 위하여 선택된 공통 버스(220'''') 및 비트 라인(230'''')을 활성화하는데 사용된다. 공통 버스(220'''')는 공통 버스(220'''')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 타이밍도(250''') 및 메모리(200'''')로부터 볼 수 있는 바와 같이, 쓰여질 데이터와 무관하게, 전류는 공통 버스(220'''')를 통하여 동일한 방향으로 구동될 것이다. 따라서, 프리차지/SO 전류는 일방향 전류일 것이다. 그러나, 다른 실시 예들에 있어서, 메모리(200'''')의 부분들은 양방향 프리차지 전류를 위한 CMOS로 변경될 수도 있을 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218'''') 및 비트 라인(230'''')은 그 후 STT 전류가 비트 라인(230''''), 자기 접합(212''''), 공통 버스(220'''')를 통하여 구동되도록 활성화될 것이다. STT 전류가 구성 요소들(230'''', 212'''', 220'''')을 통과하는 순서는 쓰여질 데이터 및 신호들(WR0, /WR1)에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212''')에 대한 쓰기 동작이 수행될 것이다.

메모리(200'''')는 메모리들(100, 150, 170', 200, 200', 200'')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212'''')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200'''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(200'''')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200'''')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 17은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200''''')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 18은 자기 메모리(200''')에 대한 실시 예의 타이밍도(250'''')이다. 메모리(200''''')는 메모리들(100, 150, 200, 200', 200'', 200''', 200'''')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200'''')는 서브 어레이의 일부인 MAT(201'''''), 중간 회로(240'''') 그리고 중간 비트 라인들을 포함하며, 이는 MATs(180, 180', 200, 200', 200'', 200''', 200''''), 중간 회로(172, 172', 240, 240', 240'', 240''', 240'''') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200''''')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200''''')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201''''')만이 도시되어 있다. MAT(201''''')는 적어도 하나의 자기 접합(212''''')과 적어도 하나의 선택 장치(214''''')를 포함하는 메모리 셀(210''''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210', 210'', 210''', 210''''), 자기 접합들(110, 192, 212, 212', 212'', 212''', 212''''), 선택 장치들(104, 194, 214, 214', 214'', 214''', 214'''')과 유사하다. 비록 도시 되지 않았으나, MAT(201''''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212''''')의 자유층에 인접할 것이다. MAT(201''''')은 공통 버스들(소스 라인들)(220''''') 및 비트 라인들(230''''')을 포함하며, 이는 각각 공통 버스들(182, 182', 220, 220', 220'', 220''', 220'''') 및 라인들(184, 230, 230', 230'', 230''', 230'''')과 유사하다. 공통 버스들(220''''')은 해당 라인들이 자기 접합(212''''')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220''''')은 SO 토크를 통하여 자기 접합들(212'''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200''''')는 신호들(CS)에 의하여 구동되는 게이트들(202''''', 204''''')을 또한 포함한다. 메모리(200''''')에 있어서, 공통 버스들(220''''')은 비트 라인들(230''''')에 평행하며 워드 라인들(218''''')에 수직할 것이다.

도 17 및 도 18을 참조하면, 중간 회로(240''''')는 쓰기 제어 로직에 의하여 제공되는 신호들(WR0, /WR1)에 의하여 제어될 것이다. 신호(CS)는 셀(210''''')에 대한 쓰기 동작을 위하여 선택된 공통 버스(220''''') 및 비트 라인(230''''')을 활성화하는데 사용된다. 공통 버스(220''''')는 공통 버스(220''''')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 타이밍도(250'''') 및 메모리(200''''')로부터 볼 수 있는 바와 같이, 쓰여질 데이터와 무관하게, 전류는 공통 버스(220'''')를 통하여 동일한 방향으로 구동될 것이다. 따라서, 프리차지/SO 전류는 일방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218''''') 및 비트 라인(230''''')은 그 후 STT 전류가 비트 라인(230'''''), 자기 접합(212'''''), 공통 버스(220''''')를 통하여 구동되도록 활성화될 것이다. STT 전류가 구성 요소들(230''''', 212''''', 220''''')을 통과하는 순서는 쓰여질 데이터 및 신호들(WR0, /WR1)에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212'''')에 대한 쓰기 동작이 수행될 것이다.

메모리(200''''')는 메모리들(100, 150, 170', 200, 200', 200'', 200''', 200'''')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212''''')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200''''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(200''''')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200''''')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 19는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(200'''''')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 메모리(200'''''')는 메모리들(100, 150, 200, 200', 200'', 200''', 200'''', 200''''')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(200'''''')는 서브 어레이의 일부인 MAT(201''''''), 중간 회로(240'''''') 그리고 중간 비트 라인들을 포함하며, 이는 MATs(180, 180', 200, 200', 200'', 200''', 200'''', 200''''), 중간 회로(172, 172', 240, 240', 240'', 240''', 240'''') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(200'''''')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(200'''''')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(201'''''')만이 도시되어 있다. MAT(201'''''')는 적어도 하나의 자기 접합(212'''''')과 적어도 하나의 선택 장치(214'''''')를 포함하는 메모리 셀(210'''''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210', 210'', 210''', 210'''', 210'''''), 자기 접합들(110, 192, 212, 212', 212'', 212''', 212'''', 212'''''), 선택 장치들(104, 194, 214, 214', 214'', 214''', 214'''', 214''''')과 유사하다. 비록 도시 되지 않았으나, MAT(201'''''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(212'''''')의 자유층에 인접할 것이다. MAT(201'''''')은 공통 버스들(PLi, i는 0에서 m 사이의 정수)(220'''''') 및 비트 라인들(230'''''')을 포함하며, 이는 각각 공통 버스들(182, 182', 220, 220', 220'', 220''', 220'''', 220''''') 및 라인들(184, 230, 230', 230'', 230''', 230'''', 230''''')과 유사하다. 공통 버스들(220'''''')은 해당 라인들이 자기 접합(212'''''')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(220'''''')은 SO 토크를 통하여 자기 접합들(212''''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(200'''''')는 신호들(CS)에 의하여 구동되는 게이트들(202'''''', 204'''''')을 또한 포함한다. 메모리(200'''''')에 있어서, 공통 버스들(220'''''')은 비트 라인들(230'''''')에 평행하며 워드 라인들(218'''''')에 수직할 것이다.

더욱이, 중간 회로(240'''''')는 읽기 활성화(ENR) 신호에 의하여 구동되는 전류 미러(current mirror) 감지 스킴을 포함한다. 신호(CS)는 신호(CS)는 셀(210'''''')에 대한 쓰기 동작을 위하여 선택된 공통 버스(220'''''') 및 비트 라인(230'''''')을 활성화하는데 사용된다. 공통 버스(220'''''')는 공통 버스(220'''''')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(218'''''') 및 비트 라인(230'''''')은 그 후 STT 전류가 비트 라인(230''''''), 자기 접합(212''''''), 공통 버스(220'''''')를 통하여 구동되도록 활성화될 것이다. STT 전류가 구성 요소들(230'''''', 212'''''', 220'''''')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(212''''')에 대한 쓰기 동작이 수행될 것이다.

메모리(200'''''')는 메모리들(100, 150, 170', 200, 200', 200'', 200''', 200'''', 200''''')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(212'''''')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(200'''''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(200'''''')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(200'''''')는 높은 집적도의 메모리들에서 사용 가능할 것이다.

도 20은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(300)의 일부를 보여주는 다른 실시 예에 대한 도면이다. 메모리(300)는 MAT(301)를 포함한다. 서브 어레이 내의 다른 MATs들, 중간 회로, 글로벌 회로와 같은, 메모리(300)의 다른 부분들은 도시되지 않았다. 메모리(300)는 메모리들(100, 150, 200, 200', 200'', 200''', 200'''', 200''''', 200'''''')과 유사하다. 따라서, 비록 도시되지 않았다고 할지라도, 메모리(300)는 서브 어레이(170, 170'), 중간 회로(172, 172'), 중간 비트 라인들(174, 174'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이, 중간 회로, 중간 비트 라인들, 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 메모리(300)는 MATs(180, 180')에 대응하는 MAT(301)를 포함한다. 명확한 설명을 위하여, 단지 하나의 MAT(301)만이 도시되어 있다. MAT(301)는 하나의 자기 접합(312)과 하나의 선택 장치(312)를 포함하는 메모리 셀(310)을 포함하며, 이는 각각 메모리 셀들(102, 190, 210), 자기 접합들(110, 192, 212), 선택 장치들(104, 194, 214)과 유사하다. 비록 도시 되지 않았으나, MAT(301)는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(312)의 자유층에 인접할 것이다. MAT(201'''''')은 공통 버스들(프리차지 라인들)(PL)(320) 및 비트 라인들(330)을 포함하며, 이는 각각 공통 버스들(182, 182', 220) 및 소스/비트 라인들(184, 230)과 유사하다. 공통 버스들(320)은 해당 라인들이 자기 접합(312)에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(320)은 SO 토크를 통하여 자기 접합들(312)에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(300)는 신호들(CSi, i=0, 1,..., m)에 의하여 구동되는 게이트들(302, 304)을 또한 포함한다. 메모리(300)에 있어서, 공통 버스들(320)은 비트 라인들(230'''''')에 수직하며 워드 라인들(318)에 평행할 것이다.

셀(310)에 데이터를 기입하기 위하여, 전류는 PB 신호를 이용하여 구동된다. 따라서, SO 전류가 라인(320)을 통하여 면으로 구동되고, 자기 접합(312)의 자유층의 SO 토크를 야기한다. 몇몇의 실시 예들에 있어서, SO 전류는 평형 상태로부터 자기 접합(312)의 자유층의 상태를 동요시켜 빠른 스위칭을 가능하게 하는데 사용되는 프리차지 전류일 것이다. 도 20에 도시된 바와 같이, 전체 행(row)을 따라 배열된 자기 셀들(30)은 공통 버스(320)에 의하여 프리컨디션(precondition)될 것이다. 워드 라인(들)(318)을 통하여 구동되는 신호(들)(WLi) 및 비트 라인(들)을 위하여 적당한 선택 장치(들)(302)을 선택하기 위한 신호(들)(CSj)를 통하여 적당한 셀(들)(310)이 선택된다. 여기서, i는 0에서 n까지 j는 1에서 m까지 일 것이다. 만약 스핀 트랜스퍼가 셀(들)(310)에 대한 쓰기 동작에 사용된다면, 스핀 트랜스퍼 전류는 비트 라인들(330)을 경유하여 자기 접합(들)(312)을 통하여 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 사용하여 자기 접합들(312)에 쓰기 동작이 수행될 것이다. 더욱이, 비트 라인들(330)을 활성화함으로써 행을 따라 배열된 메모리 셀들(310)에 대한 쓰기 동작이 수행될 것이다.

메모리(300)는 메모리들(100, 150, 170', 200s)의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(312)을 스위칭하는 것에 사용될 것이다. SO 토크는 STT와 함께 사용되거나 별도로 사용될 수 있다. 스핀-궤도 토크 스위칭, 구체적으로 STT 스위칭과의 결합은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(300)는 계층적이며, 따라서 보다 큰 사이즈 및/또는 높은 집적도를 갖도록 확장될 수 있다. 또한, 메모리(300)는 모듈식일 수 있다. 따라서, 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(300)는 높은 집적도의 메모리들에서 사용 가능할 것이다. 전체 행들은 하나의 패스(pass) 내에서 쓰여질 수 있다. 결과적으로, 메모리(300)에 대한 읽기 디스터브가 방지될 수 있다.

도 21은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(300')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 22는 자기 메모리(300')에 대한 실시 예의 타이밍도(350)이다. 메모리(300')는 메모리들(100, 150, 200s, 300)과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(300')는 서브 어레이의 일부인 MAT(301'), 중간 회로(340) 그리고 중간 비트 라인들(REF)을 포함하며, 이는 MATs(180, 180', 201s, 301), 중간 회로(172, 172', 240, 240s) 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(300')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(300')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(301')만이 도시되어 있다. MAT(301')는 적어도 하나의 자기 접합(312')과 적어도 하나의 선택 장치(314')를 포함하는 메모리 셀(310')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210s, 310), 자기 접합들(110, 192, 212, 312), 선택 장치들(104, 194, 214s, 314)과 유사하다.

비록 도시 되지 않았으나, MAT(301')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(312')의 자유층에 인접할 것이다. MAT(301')은 공통 버스들(PLi, i는 0부터 n)(320') 및 비트 라인들(330)을 포함하며, 이는 각각 공통 버스들(182, 182', 220s, 320) 및 비트/소스 라인들(184, 230s, 330)과 유사하다. 공통 버스들(320')은 해당 라인들이 자기 접합(312')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(320')은 SO 토크를 통하여 자기 접합들(312')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(300')는 신호들(CS)에 의하여 구동되는 게이트들(302')을 또한 포함한다. 메모리(300')에 있어서, 공통 버스들(320')은 비트 라인들(330')에 수직하며 워드 라인들(318')에 평행할 것이다.

도 21 및 도 22를 참조하면, 중간 회로(340')는 글로벌 비트 라인들을 통하여 제공되는 신호들에 의하여 제어될 것이다. 더욱이, 로컬 감지 증폭기(SA)는 데이터를 읽는데 사용될 것이다. 신호들(PR-W0, PR-W1)은 공통 버스(320')를 활성화하는데 사용될 것이다. 신호(CS)는 셀(310')에 대한 쓰기 동작을 위하여 비트 라인(330')을 활성화하는데 사용된다. 좀더 구체적으로, 공통 버스(320')는 공통 버스(320')를 통하여 프리차지 전류를 구동하기 위하여 활성화된다. 신호들(PR-W0, PR-W1)과 VCP, 접지, 그리고 공통 버스(320') 사이의 연결로부터 볼 수 있는 바와 같이, 전류는 쓰여질 데이터에 기초하여 다른 방향들로 공통 버스(320')를 통하여 구동된다. 따라서, 프리차지/SO 전류는 양방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(318') 및 비트 라인(330')은 그 후 STT 전류가 비트 라인(330'), 자기 접합(312'), 공통 버스(320')를 통하여 구동되도록 활성화될 것이다. 쓰기 전류가 구성 요소들(330', 312', 320')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(312')에 대한 쓰기 동작이 수행될 것이다. 더욱이, 행(row)을 따라 배열된 메모리 셀들(310')은 열(column)/비트 라인들(330')을 활성화시키는 것을 통한 사이클링(cycling)에 의하여 쓰여질 것이다.

메모리(300')는 메모리들(100, 150, 170', 200s, 300)의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(312')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(300')는 계층적이며, 모듈식일 것이다. 따라서 메모리(300')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(300')는 높은 집적도의 메모리들에서 사용 가능할 것이다. 더욱이 전체 행은 하나의 패스(pass) 내에서 쓰여질 수 있다. 결과적으로, 메모리(300')에 대한 읽기 디스터브는 감소되거나 방지될 수 있다.

도 23은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(300'')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 도 24는 자기 메모리(300'')에 대한 실시 예의 타이밍도(350')이다. 메모리(300'')는 메모리들(100, 150, 200s, 300, 300')과 유사하다. 따라서, 유사한 구성 요소는 유사한 부호를 사용하여 표기된다. 메모리(300'')는 서브 어레이의 일부인 MAT(301''), 중간 회로(340') 그리고 중간 비트 라인들(예를 들어, REF 신호를 전송)을 포함하며, 이는 MATs(180, 180', 201s, 301, 301'), 중간 회로(172, 172', 240s, 340, 340') 그리고 중간 비트 리인들(174, 174')과 유사하다. 서브 어레이 내의 MATs와 같은 메모리(300'')의 다른 부분 및 글로벌 회로는 도시되지 않았다. 비록 도시되지 않았다고 할지라도, 메모리(300'')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들, 글로벌 회로를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(301'')만이 도시되어 있다. MAT(301'')는 적어도 하나의 자기 접합(312'')과 적어도 하나의 선택 장치(314'')를 포함하는 메모리 셀(310'')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210s, 310, 310'), 자기 접합들(110, 192, 212s, 312, 312'), 선택 장치들(104, 194, 214s, 314, 314')과 유사하다. 비록 도시 되지 않았으나, MAT(301'')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(312'')의 자유층에 인접할 것이다. MAT(301'')은 공통 버스들(PL)(320'') 및 비트 라인들(330'')을 포함하며, 이는 각각 공통 버스들(182, 182', 220s, 320, 320') 및 비트/소스 라인들(184, 230s, 330, 330')과 유사하다. 공통 버스들(320'')은 해당 라인들이 자기 접합(312'')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(320'')은 SO 토크를 통하여 자기 접합들(312'')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(300'')는 신호들(CS)에 의하여 구동되는 게이트들(302'')을 또한 포함한다. 메모리(300'')에 있어서, 공통 버스들(320'')은 비트 라인들(330'')에 수직하며 워드 라인들(318'')에 평행할 것이다.

도 23 및 도 24를 참조하면, 중간 회로(340'')는 글로벌 비트 라인들(미도시)을 통하여 제공되는 신호들에 의하여 제어될 것이다. 더욱이, 로컬 감지 증폭기(SA)는 데이터를 읽는데 사용될 것이다. 신호들(PR-W)은 공통 버스(320'')를 활성화하는데 사용될 것이다. 신호(CS)는 셀(310'')에 대한 쓰기 동작을 위하여 비트 라인(330'')을 활성화하는데 사용된다. 좀더 구체적으로, 공통 버스(320'')는 신호(PR-W)를 통하여 프리차지 전류를 전송하기 위하여 활성화된다. 타이밍도(350) 내의 신호(PR-W)와 VCP 그리고 공통 버스(320'') 사이의 연결로부터 볼 수 있는 바와 같이, 전류는 비록 서로 다른 데이터가 쓰여진다고 할지라도 동일한 방향으로 공통 버스(320'')를 통하여 구동된다. 따라서, 프리차지/SO 전류는 일방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(318'') 및 비트 라인(330'')은 그 후 STT 전류가 비트 라인(330''), 자기 접합(312''), 공통 버스(320'')를 통하여 구동되도록 활성화될 것이다. 쓰기 전류가 구성 요소들(330'', 312'', 320'')을 통과하는 순서는 쓰여질 데이터에 기초할 것이다. 몇몇의 실시 예들에 있어서, 쓰기 전류는 자기 전류가 평형 상태로 되돌아오기 전에 자기 접합을 통하여 면에 수직의 방향으로 구동될 것이다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(312'')에 대한 쓰기 동작이 수행될 것이다. 더욱이, 행(row)을 따라 배열된 메모리 셀들(310')은 열(column)/비트 라인들(330')을 활성화시키는 것을 통한 사이클링(cycling)에 의하여 쓰여질 것이다.

메모리(300'')는 메모리들(100, 150, 170', 200s, 300, 300')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(312'')을 스위칭하는 것에 사용될 것이다. STT 스위칭과 결합하는 스핀-궤도 토크 스위칭은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(300'')는 계층적이며, 모듈식일 것이다. 따라서 메모리(300'')는 용이하게 좀더 큰 사이즈 및/또는 높은 집적도로 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(300'')는 높은 집적도의 메모리들에서 사용 가능할 것이다. 더욱이 전체 행은 하나의 패스(pass) 내에서 쓰여질 수 있다. 결과적으로, 메모리(300'')에 대한 읽기 디스터브는 감소되거나 방지될 수 있다. 더욱이, 예를 들어, 메모리(300')에 비하여 더욱 적은 트랜지스터들이 사용될 것이다.

도 25는 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(300'')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 메모리(300'')는 메모리들(100, 150, 200s, 300, 300', 300'')과 유사하다. 따라서, 유사한 구성요소는 유사한 부호로 표기되었다. 메모리(300'')는 본 실시 예에 도시된 바와 같이 두 개의 뱅크(bank)로 형성된 MAT(301'')를 포함한다. 각 뱅크는 n 워드 라인들 깊이(예를 들어, n 개의 행들)와 4 비트 라인 너비(예를 들어, 4개의 열들)을 갖는다. 그러나, 다른 실시 예에 있어서, 각 뱅크/MAT(301'')는 다른 개수의 행들 및 열들을 가질 수 있다. 메모리(300''')는 또한 MATs(180, 180', 201s, 301, 301'), 중간 회로(172, 172', 240s, 340, 340'), 중간 비트 라인들(174, 174')과 유사한 중간 회로(340''), 중간 비트 라인들(IBLO, IBL1, IBL2, IBL3)을 갖는다. 다른 MATs와 같은 메모리(300''')의 다른 부분들 및 글로벌 회로는 도시되지 않았다. 결국, 메모리(300''')는 서브 어레이(170, 170'), 글로벌 비트 라인들(162, 164, 166, 168, 166', 168'), 글로벌 회로(160)와 각각 유사한 서브 어레이(들), 글로벌 비트 라인들(미도시), 글로벌 회로(미도시)를 포함할 것이다. 명확한 설명을 위하여, 단지 하나의 MAT(301''')만이 도시되어 있다. 각 MAT(301''')는 적어도 하나의 자기 접합(312''')과 적어도 하나의 선택 장치(312''')를 포함하는 메모리 셀(310''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210s, 310, 310', 310''), 자기 접합들(110, 192, 212s, 312, 312', 312''), 선택 장치들(104, 194, 214s, 314, 314', 314'')과 유사하다. 비록 도시 되지 않았으나, MAT(301''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(312''')의 자유층에 인접할 것이다. MAT(301''')은 공통 버스들(320''')(PLi, i는 0에서 n) 및 비트 라인들(330''')을 포함하며, 이는 각각 공통 버스들(182, 182', 220s, 320, 320', 320'') 및 소스/비트 라인들(184, 230s, 330, 330', 330'')과 유사하다. 공통 버스들(320''')은 해당 라인들이 자기 접합(312''')에 커플링 되므로 공통 버스들이라 칭해진다. 따라서 공통 버스들(320''')은 SO 토크를 통하여 자기 접합들(312''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(300''')는 신호들(CS)에 의하여 구동되는 게이트들(302''')을 또한 포함한다. 메모리(300''')에 있어서, 공통 버스들(320''')은 비트 라인들(330''')에 수직하며 워드 라인들(318''')에 평행할 것이다.

중간 회로(340''')는 글로벌 비트 라인들(미도시)을 통하여 제공되는 신호들에 의하여 제어될 것이다. 메모리들(300, 300', 300'')과 유사하게, 공통 버스들(320''')은 프리차지 전류를 전송하기 위하여 활성화된다. 전류는 비록 서로 다른 데이터가 쓰여진다고 할지라도 동일한 방향으로 공통 버스(320''')를 통하여 구동된다. 따라서, 프리차지/SO 전류는 일방향 전류일 것이다. 이러한 프리차지 전류는 용이한 축으로부터 자유층의 자기 모멘트를 동요시킬 것이다. 워드 라인(318''') 및 비트 라인(330''')은 그 후 STT 전류가 쓰여질 데이터에 따라 자기 접합(312''')을 통하여 적당한 방향으로 구동되도록 활성화된다. 따라서, SO 상호작용 및 STT의 결합을 이용하여 자기 접합(312''')에 대한 쓰기 동작이 수행될 것이다. 더욱이, 행(row)을 따라 배열된 메모리 셀들(310''')은 열(column)/비트 라인들(330''')을 활성화시키는 것을 통한 사이클링(cycling)에 의하여 쓰여질 것이다.

메모리(300''')는 메모리들(100, 150, 170', 200s, 300, 310', 300'')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(312''')을 스위칭하는 것에 사용될 것이다. 스핀-궤도 토크 스위칭, 구체적으로 STT 스위칭과의 결합은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(300''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(300''')는 보다 큰 사이즈 및/또는 높은 집적도를 갖도록 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(300''')는 높은 집적도의 메모리들에서 사용 가능할 것이다. 더욱이, 몇몇의 실시 예들에 있어서, 전체 행들은 하나의 패스(pass) 내에서 쓰여질 수 있다. 결과적으로, 메모리(300''')에 대한 읽기 디스터브가 방지될 수 있다.

도 26은 스위칭을 위하여 스핀-궤도 상호작용과 관련된 스핀 트랜스퍼 효과를 사용하는 자기 메모리(300'''')의 일부를 보여주는 다른 실시 예에 대한 도면이다. 메모리(300'''')는 메모리들(100, 150, 200s, 300, 300', 300'', 300''')과 유사하다. 따라서, 유사한 구성요소는 유사한 부호로 표기되었다. 메모리(300'''')는 도 20에 도시된 MAT(301)과 유사한 MAT(301'''')를 포함한다. 그러나, 다른 실시 예에 있어서, MATs(180, 180', 201s, 301, 301', 301'')와 같은 MAT가 사용될 수 있으며, 또한 이에 한정되는 것은 아니다. MATs, 소정 중간 회로 및 글로벌 회로와 같은 메모리(300'''')의 다른 부분들은 도시되지 않았다. 각 MAT(301'''')는 적어도 하나의 자기 접합(312'''')과 적어도 하나의 선택 장치(312''')를 포함하는 메모리 셀(310'''')을 포함하며, 이는 각각 메모리 셀들(102, 190, 210s, 310, 310', 310'', 310'''), 자기 접합들(110, 192, 212s, 312, 312', 312'', 312'''), 선택 장치들(104, 194, 214s, 314, 314', 314'', 314''')과 유사하다. 비록 도시 되지 않았으나, MAT(301'''')는 SO 활성층(122)과 유사한 SO 활성층을 또한 포함한다. SO 활성층은 자기 접합(312'''')의 자유층에 인접할 것이다. MAT(301'''')은 공통 버스들(320'''') 및 비트 라인들(330'''')을 포함하며, 이는 각각 공통 버스들(182, 182', 220s, 320, 320', 320'', 320''') 및 소스/비트 라인들(184, 230s, 330, 330', 330'', 330''')과 유사하다. 공통 버스들(320'''')은 SO 토크를 통하여 자기 접합들(312'''')에 쓰기를 하는데 사용되는 SO 활성층을 포함하거나, 인접하거나, 및/또는 구동할 것이다. 메모리(300'''')는 신호들(CS)에 의하여 구동되는 게이트들(302'''')을 또한 포함한다. 메모리(300'''')에 있어서, 공통 버스들(320'''')은 비트 라인들(330'''')에 수직하며 워드 라인들(318'''')에 평행할 것이다.

일반적으로, 메모리(300'''')는 메모리들(300, 300', 300'', 300''')과 유사한 방식으로 기능한다. 그러나, 메모리(300'''')는 또한 리프레쉬(refresh) 및 쓰기 마스킹(write masking) 기능들(360, 370)을 갖는 쓰기 구동 회로(write drive circuit)를 포함한다. 쓰기 구동기들(360, 370)은 메모리(300'''')에 대한 쓰기 동작과 관련하여 사용될 것이다. 몇몇의 실시 예들에 있어서, 회로들(360, 370)은 메모리들(100, 150, 200s, 300, 300', 300'', 300''')과 같은 다른 메모리들과 함께 사용될 수 있으며, 이에 한정되는 것은 아니다. 회로(360)는 DM 및 /DM을 적당히 토글링(toggling)함으로써 쓰기 동작을 수반하는 읽기 동작(읽기-조정-쓰기) 또는 리프레쉬를 수반하는 읽기 동작(동일한 데이터의 재쓰기)에 사용될 수 있다. 회로(370)는 DM을 활성화시킴으로써 쓰기 동작을 마스크(mask)하는 데에 사용될 수 있다. n-비트 너비 평행 메모리 액세스(n-bit wide parallel memory access)에서 읽기 동작은 쓰기 동작을 뒤따라 갈 수 있다(읽기-조정-쓰기). 각 DM 신호를 비트들에 활성화 시킴으로써, 하나 또는 그 이상의 비트들이 조정되는 것으로부터 마스크될 수 있다. 이와 유사하게, DM은 쓰기 동작 동안에 활성화될 수 있다. DM이 활성화된 비트들은 마스크되며 조정되지 않은 채로 남겨진다. n-비트에 있어서, DM<0>, DM<1> DM<2>, .... DM<n-1>이 각 쓰기 드라이버 회로를 제어하기 위하여 사용될 수 있다.

메모리(300'''')는 메모리들(100, 150, 170', 200s, 300, 310', 300'', 300''')의 이득을 공유한다. 구체적으로, SO 토크를 사용하는 것은 자기 접합(312'''')을 스위칭하는 것에 사용될 것이다. 스핀-궤도 토크 스위칭, 구체적으로 STT 스위칭과의 결합은 스위칭 시간과 쓰기 에러율을 감소시킬 것이다. 메모리(300'''')는 계층적이며, 모듈식일 것이다. 따라서 메모리(300'''')는 보다 큰 사이즈 및/또는 높은 집적도를 갖도록 확장될 수 있다. 보다 큰 메모리를 만들기 위하여 회로가 복사되거나 첨가될 수 있다. 결국, 메모리(300'''')는 높은 집적도의 메모리들에서 사용 가능할 것이다. 더욱이, 몇몇의 실시 예들에 있어서, 전체 행들은 하나의 패스(pass) 내에서 쓰여질 수 있다. 결과적으로, 메모리(300'''')에 대한 읽기 디스터브가 방지될 수 있다. 더욱이, 마스크들(360, 370)은 데이터가 쓰여질 셀들을 제어하는데 사용될 것이다.

도 27은 스핀-궤도 상호작용을 사용하여 스위치된 자기 접합(들)을 갖는 자기 메모리를 제공하는 방법(400)의 일 실시 예를 보여주는 순서도이다. 간략한 설명을 위하여, 몇몇의 단계들은 생략되거나, 결합되거나, 또는 삽입되었다. 방법(400)은 예시적으로 자기 메모리(100)를 사용하는 예를 이용하여 설명된다. 그러나, 방법(400)은 다른 자기 메모리들을 사용할 수 있다. 예를 들어, 방법(400)에는 자기 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')이 사용될 수 있으며, 이에 한정되는 것은 아니다.

단계 402에서, 메모리를 위하여 MATs(180)이 제공된다. 단계 402는 메모리 셀들(190) 자기 접합들(192), 공통 버스들(182), 비트 라인들(182)을 형성하는 것을 포함한다. MAT(180)를 위한 워드 라인들 및 다른 회로가 또한 단계 402에서 제공된다. 회로(172')와 같은 중간 회로가 단계 404에서 제공된다. 글로벌 비트 라인들 및 글로벌 회로가 이 후 단계 406 및 단계 408에서 각각 제공된다.

따라서, 방법(400)을 사용하면, 하나 또는 그 이상의 자기 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')의 장점이 결합될 수 있다, 결과적으로, 하나 또는 그 이상의 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')의 장점이 획득될 수 있다.

도 28은 스핀-궤도 상호작용을 사용하여 스위치된 자기 접합(들)을 프로그램하는 방법(450)의 일 실시 예를 보여주는 순서도이다. 방법(450)은 예를 들어 하나 또는 그 이상의 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')과 사용될 수 있다. 간략한 설명을 위하여, 몇몇의 단계들은 생략되거나, 결합되거나, 또는 삽입되었다. 방법(450)은 예시적으로 자기 메모리(100)를 사용하는 예를 이용하여 설명된다. 그러나, 방법(450)은 다른 자기 접합들을 사용할 수 있다. 예를 들어, 방법(450)에는 자기 메모리들(200, 200', 200'', 200''', 200'''', 250, 300, 300', 300'', 300''', 300'''')이 사용될 수 있으며, 이에 한정되는 것은 아니다.

단계 452에서, 쓰기 동작이 수행될 자기 접합(들)이 선택된다. 몇몇의 실시 예들에 있어서, 단계 452는 디코딩 회로, 중간 회로, 글로벌 회로, 및/또는 마스크들의 몇몇 결합에 의하여 수행될 수 있다. 따라서, 프로그램될 MAT(s)의 원하는 부분이 단계 402에서 결정된다.

단계 454에서, 선택된 자기 접합(들)을 위한 공통 버스(들)을 통하여 프리차지 전류가 구동된다. 프리차지 전류는 일반적으로 스핀-궤도 쓰기 전류의 평면 내에 있다. 단계 454는 적당한 게이트에 신호를 주어 공통 버스를 활성화 시키고 공통 버스(들)를 통하여 전류를 구동하는 것을 포함할 것이다. 몇몇의 실시 예들에 있어서, 단계 454에서 구동되는 프리차지 전류는 일방향(unidirectional) 전류일 수 있으며, 다른 몇몇의 실시 예들에서 단계 454에서 구동되는 프리차지 전류는 양방향(bidirectional) 전류일 수 있다. 프리차지 전류는 펄스로써 제공될 것이다. 스핀-궤도 상호작용에 의한 스위칭을 위하여, 펄스의 지속 및 상승은 짧을 것이 요구되며, 예를 들어, 0.1-3 나노세컨드(nanosecond) 보다 크지 않을 것이다. 다른 실시 예에 있어서, 다른 펄스 지속 시간이 사용될 수 있다. 단계 454의 프리차지 전류는 평형상태로부터 선택된 자기 접합을 동요시키는데 사용될 것이다.

단계 456에서, 스핀 트랜스퍼 토크 쓰기 전류가 자기 접합을 통하여 선택적으로 구동된다. 단계 456에서의 전류는 또한 펄스로 제공될 것이다. 단계 456는 적당한 비트/소스 라인들 및 워드 라인들을 활성화함으로써 수행될 수 있다. 따라서, 셀들의 쓰기는 단계 452 및 454를 이용하여 완성될 수 있다.

따라서, 단계 450을 사용하여, 자기 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')이 프로그램될 수 있다. 따라서, 자기 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')의 장점이 획득될 수 있다.

SO 상호작용을 사용하는 자기 메모리를 제공하는 방법 및 시스템은 계층적이며, 및/또는 모듈식인 것으로 앞서 설명되었다. 그러나, 자기 메모리들(200, 200', 200'', 200''', 200'''', 200''''', 200'''''', 300, 300', 300'', 300''', 300'''')의 특성들이 결합될 수 있을 것이다. 상술한 바와 같이, 본 발명의 기술적 사상을 도시된 실시 예를 통하여 설명하였다. 다만 이는 예시적인 것에 불과하며, 본 발명의 기술적 사상은 본 설명의 실시 예에 한정되지는 않는다. 본 발명의 기술적 사상은 다양하게 적용 및 응용될 수 있으며, 이러한 적용 예 및 응용 예는 모두 본 발명의 기술적 사상의 범주에 포함됨이 이해될 것이다.

11: 종래 하부 콘택
12: 종래 시드층
14: 종래 반강자성층
16: 종래 고정층
18: 종래 터널 배리어층
20: 종래 자유층
22: 종래 캐핑층
24: 종래 상부 콘택
122: SO 활성층
112: 데이터 저장층/자유층
114: 비자기 공간층
116: 기준층
173: 구동/감지 회로
175: 쓰기 회로
177: 읽기 회로
179: 중간 디코딩 회로

Claims (25)

1. 각각이 복수의 비트 라인들, 복수의 워드 라인들, 및 복수의 자기 저장 셀들을 포함하는, 복수의 메모리 어레이 타일들(MATs);
   상기 복수의 메모리 어레이 타일들의 읽기 동작 및 쓰기 동작들을 제어하는 중간 회로;
   상기 복수의 메모리 어레이 타일들에 연결되는 복수의 글로벌 비트 라인들; 그리고
   상기 읽기 동작 및 상기 쓰기 동작들을 위하여 상기 복수의 글로벌 비트 라인들의 일부분을 선택하고 구동하는 글로벌 회로를 포함하되,
   상기 복수의 자기 저장 셀들의 각각은 적어도 하나의 자기 접합, 적어도 하나의 선택 장치, 및 상기 적어도 하나의 자기 접합에 인접하는 스핀 궤도(SO) 활성층의 적어도 일부를 포함하고,
   상기 적어도 하나의 자기 접합의 적어도 일부는 상기 스핀 궤도 활성층의 적어도 일부를 통한 적어도 하나의 스핀 궤도 전류로 인하여 스핀 궤도 토크를 상기 적어도 하나의 자기 접합의 적어도 일부에 가하고,
   상기 적어도 하나의 자기 접합은 상기 적어도 하나의 자기 접합을 통하여 구동되는 적어도 하나의 쓰기 전류 및 상기 스핀 궤도 활성층의 적어도 일부에 제공되는 상기 적어도 하나의 스핀 궤도 전류를 이용하여 프로그램 되고,
   상기 복수의 비트 라인들 및 상기 복수의 워드 라인들은 상기 복수의 자기 저장 셀들에 연결되는 자기 메모리.
2. 제 1 항에 있어서,
   상기 적어도 하나의 자기 접합은 각각 기준층, 비자기 공간층, 그리고 자유층을 포함하며,
   상기 자유층은 자기적이고,
   상기 비자기 공간층은 상기 기준층 및 상기 자유층 사이에 위치하며,
   상기 스핀 궤도 활성층의 적어도 일부는 상기 자유층에 인접하는 자기 메모리.
3. 제 1 항에 있어서,
   상기 메모리 어레이 타일들 각각은 복수의 공통 버스들을 포함하며,
   상기 복수의 공통 버스들 각각은 상기 복수의 자기 접합들의 일부에 접속되며, 상기 스핀 궤도 활성층의 일부를 포함하며 상기 스핀 궤도 전류를 전송하는 자기 메모리.
4. 제 3 항에 있어서,
   상기 스핀 궤도 전류는 선제조건(preconditioning) 전류인 자기 메모리.
5. 제 4 항에 있어서,
   상기 선제조건 전류는 상기 복수의 자기 접합들의 일부에 쓰여질 데이터에 기초하는 방향을 갖는 양방향 전류인 자기 메모리.
6. 제 4 항에 있어서,
   상기 선제조건 전류는 일방향 전류인 자기 메모리.
7. 제 3 항에 있어서,
   상기 복수의 공통 버스들은 복수의 소스 라인들에 연결되고,
   상기 복수의 워드 라인들은 상기 적어도 하나의 선택 장치에 연결되고,
   상기 복수의 비트 라인들은 상기 적어도 하나의 선택 장치에 연결되는 자기 메모리.
8. 제 7 항에 있어서,
   상기 복수의 비트 라인들은 상기 복수의 공통 버스들에 수직인 자기 메모리.
9. 제 7 항에 있어서,
   상기 복수의 비트 라인들은 상기 복수의 공통 버스들에 평행인 자기 메모리.
10. 제 3 항에 있어서,
    상기 복수의 비트 라인들, 상기 복수의 워드 라인들 그리고 상기 복수의 공통 버스들은 상기 복수의 자기 저장 셀들 중 소정 자기 저장 셀을 개별적으로 읽기 및 쓰기를 위하여 선택하는데 사용되는 자기 메모리.
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 삭제
25. 삭제

Images