JPS58177599A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58177599A JPS58177599A JP57060534A JP6053482A JPS58177599A JP S58177599 A JPS58177599 A JP S58177599A JP 57060534 A JP57060534 A JP 57060534A JP 6053482 A JP6053482 A JP 6053482A JP S58177599 A JPS58177599 A JP S58177599A
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- JP
- Japan
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- output
- circuit
- transistor
- memory cell
- spare
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発ｌＩＩり技術分野〕
本発明は正規の回路を予備の回路に切〉換える際などに
用いて好適する半導体集積回路装置に関する。
用いて好適する半導体集積回路装置に関する。
最近、半導体集積回路装置特に半導体メモリーにおいて
は、正規のメモリーセル回路と予備のメモリーセル回路
を形成しておき、製造時に正規のメモリーセル回路内に
不良ピットがあった場合には、この不良ビット部分を予
備のメモリーセル回路に置き換えて使用するような冗長
性機能をもったものが増加している。これは、正規のメ
モリーセル回路にわずか１ビ、トの不良セルがあっても
メモリー全体としては不具合なだめ、このようなメモリ
ーは不良品として捨てられるからである。即ちメモリー
容量が増大するのに伴ない、不実メモリー全体が発生す
る確率が高くなってきており、不良が発生しているメモ
リーを捨てていたのでは、製品のコストが極めて高価な
ものとなってしまう。従って全体の歩留り向上のだめに
予備のメモリーセル回路を形成し、正規のメモリーセル
回路の一部が不良の場合に、これを切り換えて使う方−
法が採用されてき九のである。
は、正規のメモリーセル回路と予備のメモリーセル回路
を形成しておき、製造時に正規のメモリーセル回路内に
不良ピットがあった場合には、この不良ビット部分を予
備のメモリーセル回路に置き換えて使用するような冗長
性機能をもったものが増加している。これは、正規のメ
モリーセル回路にわずか１ビ、トの不良セルがあっても
メモリー全体としては不具合なだめ、このようなメモリ
ーは不良品として捨てられるからである。即ちメモリー
容量が増大するのに伴ない、不実メモリー全体が発生す
る確率が高くなってきており、不良が発生しているメモ
リーを捨てていたのでは、製品のコストが極めて高価な
ものとなってしまう。従って全体の歩留り向上のだめに
予備のメモリーセル回路を形成し、正規のメモリーセル
回路の一部が不良の場合に、これを切り換えて使う方−
法が採用されてき九のである。
第１図は、上記予備のメモリーセル回路が形成されてい
る半導体メ毫す一のプロ、り構成図である。図中１はア
ドレス信号が与えられるアドレスバッファであシ、この
アドレスバッファ１からの出力は正規のアドレスデコー
ダ２および予備のアドレスデコーダ１に並列的に与えら
れる。正規のアドレスデコー〆２のデコード出力は正規
のメモリーセル回路４に与えられ、このデコード出力に
よりて正規のメモリーセル回ＩＩ４内の１つ行線が選択
され、そＯ後この選択され丸打１１に接続され九メモリ
ーセルにデータが記憶堪れえシ、データが読み出され九
シする。
る半導体メ毫す一のプロ、り構成図である。図中１はア
ドレス信号が与えられるアドレスバッファであシ、この
アドレスバッファ１からの出力は正規のアドレスデコー
ダ２および予備のアドレスデコーダ１に並列的に与えら
れる。正規のアドレスデコー〆２のデコード出力は正規
のメモリーセル回路４に与えられ、このデコード出力に
よりて正規のメモリーセル回ＩＩ４内の１つ行線が選択
され、そＯ後この選択され丸打１１に接続され九メモリ
ーセルにデータが記憶堪れえシ、データが読み出され九
シする。
また正規のアドレスデコー／２は予備のアドレスデコー
ダ１からの出力によりて、そのデコード動作が制御され
る。予備のアドレスデコーダＪ（Ｄデコード出力は予備
Ｏメモリーセル回路５に与えられ、このデコード出力に
よって予備のメモリーセル回路５内のメモリーセルが選
択され、そＯｖｋこの選択されたメモリーセルにデータ
が記憶されたり、データが読み出されたシする。
ダ１からの出力によりて、そのデコード動作が制御され
る。予備のアドレスデコーダＪ（Ｄデコード出力は予備
Ｏメモリーセル回路５に与えられ、このデコード出力に
よって予備のメモリーセル回路５内のメモリーセルが選
択され、そＯｖｋこの選択されたメモリーセルにデータ
が記憶されたり、データが読み出されたシする。
一方、上記予備のアドレスデコーダ３は、その構成によ
っては、正規のメモリーセル回路４内に不良ピットがあ
り、この不良部分を予備のメモリーセル回路５内のメモ
リーセルと交換する際に、メモリーセル交換のための情
報が予め不揮発性記憶素子に書き込まれている交換制御
信号発生部６から出力される交換制御信号によって制御
することもできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーセル回路４に不良ピット
がなければ交換制御信号は出力されず、正規のアドレス
デコーダ１のみが動作して正規のメモリーセル回路４内
のメモリーセルがアクセスされる。一方、正規のメモリ
ー回路４内に不良ピットがあれば、この不良ピットを含
む行あるいは列アドレスに相当するデコード出力が得ら
れるように予め予備のアドレスデコーダ３をプログラム
しておくとともに、交換制御信号発生部６から“１″レ
ベルまたは°Ｏ°レベルの交換制御信号が得られるよう
に１前記不揮発性記憶素子をプログラムしておく、従９
てい壕アドレスΔツファ１で正ｊｌｌｌＬのメモリーセ
ル回路４の不ｊＬ ｋ” ｙ ）を書む行または列アド
レスに対応する出力が得られると、予備のアドレスデコ
ーダ３によって予備のメモリーセル回路５内のメモリー
セルが選択される。更にこの時の予備のアドレスデコー
ダ３のデコード出力によりて正規のアドレスデコー／２
のデコード動作が停止され、正規のメ篭り一セル回路４
はアクセスされない、このような操作によって、正規の
メ篭り一竜ル１ｍ１１１４内の不良部分が予備のメモリ
ーセル回路５と交換されるものである。
っては、正規のメモリーセル回路４内に不良ピットがあ
り、この不良部分を予備のメモリーセル回路５内のメモ
リーセルと交換する際に、メモリーセル交換のための情
報が予め不揮発性記憶素子に書き込まれている交換制御
信号発生部６から出力される交換制御信号によって制御
することもできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーセル回路４に不良ピット
がなければ交換制御信号は出力されず、正規のアドレス
デコーダ１のみが動作して正規のメモリーセル回路４内
のメモリーセルがアクセスされる。一方、正規のメモリ
ー回路４内に不良ピットがあれば、この不良ピットを含
む行あるいは列アドレスに相当するデコード出力が得ら
れるように予め予備のアドレスデコーダ３をプログラム
しておくとともに、交換制御信号発生部６から“１″レ
ベルまたは°Ｏ°レベルの交換制御信号が得られるよう
に１前記不揮発性記憶素子をプログラムしておく、従９
てい壕アドレスΔツファ１で正ｊｌｌｌＬのメモリーセ
ル回路４の不ｊＬ ｋ” ｙ ）を書む行または列アド
レスに対応する出力が得られると、予備のアドレスデコ
ーダ３によって予備のメモリーセル回路５内のメモリー
セルが選択される。更にこの時の予備のアドレスデコー
ダ３のデコード出力によりて正規のアドレスデコー／２
のデコード動作が停止され、正規のメ篭り一セル回路４
はアクセスされない、このような操作によって、正規の
メ篭り一竜ル１ｍ１１１４内の不良部分が予備のメモリ
ーセル回路５と交換されるものである。
第２図（１）、伽）は上記交換制御信号発生部６の従来
の構成を示す回路図である。第２図（１）Ｋ示す回路は
、電源ＶＤ印加点と出力端子０ｔｚｔとの関に不揮発性
記憶素子の一つでおる／９シリコン勢によって構成され
九フユーズ素子Ｆを挿入し、出力端子Ｏｕｔとアース点
との間にプログラム用のエンハンスメントモードｏ ｍ
ｓ ） ？ンジスタＱｗ を挿入し、かつ出力端子Ｏ
ａｔとアース点との間にデプレ、シ、ンモードの１ｉ１
Ｂ）ランジスタＱＤ を挿入し、ＭＯＢ ）ランジス
タＱｍ のｆ−）には！ログラム信号Ｐを与えるとと
もに、ＭＯＢ ）ランジスタＱＥＩ のｆ−）はアー
ス点に接続したものである。また第２図（ｂ）に示す回
路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間にプログ
ラム用のエンハンスメントモードの１ｉｉ０８）ランジ
スタＱｍ を挿入し、同様に電源ＶＤ印加点と出力端
子０１１ｔとの間にデデレ、シ、ンモードのＭＯＢ ）
ランジスタＱｏ を挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、ＭＯＢ）ランジスタ
ＱｍＯ５’−トにはプログラム信号Ｐを与えるとともに
、ＭＯＢ ）ランジスタＱＤ のｒ−）は出力端子Ｏ
ｕｔに接続するようにしたものである。
の構成を示す回路図である。第２図（１）Ｋ示す回路は
、電源ＶＤ印加点と出力端子０ｔｚｔとの関に不揮発性
記憶素子の一つでおる／９シリコン勢によって構成され
九フユーズ素子Ｆを挿入し、出力端子Ｏｕｔとアース点
との間にプログラム用のエンハンスメントモードｏ ｍ
ｓ ） ？ンジスタＱｗ を挿入し、かつ出力端子Ｏ
ａｔとアース点との間にデプレ、シ、ンモードの１ｉ１
Ｂ）ランジスタＱＤ を挿入し、ＭＯＢ ）ランジス
タＱｍ のｆ−）には！ログラム信号Ｐを与えるとと
もに、ＭＯＢ ）ランジスタＱＥＩ のｆ−）はアー
ス点に接続したものである。また第２図（ｂ）に示す回
路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間にプログ
ラム用のエンハンスメントモードの１ｉｉ０８）ランジ
スタＱｍ を挿入し、同様に電源ＶＤ印加点と出力端
子０１１ｔとの間にデデレ、シ、ンモードのＭＯＢ ）
ランジスタＱｏ を挿入し、かつ出力端子とアース点
との間にフユーズ素子Ｆを挿入し、ＭＯＢ）ランジスタ
ＱｍＯ５’−トにはプログラム信号Ｐを与えるとともに
、ＭＯＢ ）ランジスタＱＤ のｒ−）は出力端子Ｏ
ｕｔに接続するようにしたものである。
第２図（＆）の回路において、フユーズ素子ｙが溶断さ
れていないとき、出力端子ＯｕｔのレベルはＭＯＢ ）
ランジスタＱＤ とフユーズ素子Ｆとの抵抗比によっ
て“１″レベルに保たれている。−方、Ｍｏｌ ）ラン
ジスタＱ＋ｓ Ｏｌ” −）に＠ｌ＃レベルの！ロダ
ラム信号Ｐを与えると、このトランジスタＱｍ かオン
してフユーズ素子Ｆに大きな電流が流れ、こＯとき発生
するジュール熱によりてフユーズ素子ｙが溶断される。
れていないとき、出力端子ＯｕｔのレベルはＭＯＢ ）
ランジスタＱＤ とフユーズ素子Ｆとの抵抗比によっ
て“１″レベルに保たれている。−方、Ｍｏｌ ）ラン
ジスタＱ＋ｓ Ｏｌ” −）に＠ｌ＃レベルの！ロダ
ラム信号Ｐを与えると、このトランジスタＱｍ かオン
してフユーズ素子Ｆに大きな電流が流れ、こＯとき発生
するジュール熱によりてフユーズ素子ｙが溶断される。
フユーズ素子Ｆが溶断されると、信号Ｐは再び＠０″レ
ベルとなってトランジスタｑ■ は力、トオフし、今度
ハトランジスタＱｏ を介して出力端Ｏｕｔが＠０”
レベルに放電される。そして上記出力端子Ｏｖｔの信号
、即ち前記交換制御信号のレベルが例えば＠ｌ＃レベル
のときには、予備のアドレスデコーダ３のデコード動作
は停止され、例えば＠０”レベルのときにデコード動作
が行なわれる。
ベルとなってトランジスタｑ■ は力、トオフし、今度
ハトランジスタＱｏ を介して出力端Ｏｕｔが＠０”
レベルに放電される。そして上記出力端子Ｏｖｔの信号
、即ち前記交換制御信号のレベルが例えば＠ｌ＃レベル
のときには、予備のアドレスデコーダ３のデコード動作
は停止され、例えば＠０”レベルのときにデコード動作
が行なわれる。
第２１１（ｂ）の回路では、第２図（ａ）の回路とは反
対にフユーズ素子Ｆが溶断されていないとき、出力端子
ＯａｔのレベルはＭＯｌｔ ）ランジスタＱＪと７．−
ズ素子Ｆとの抵抗比によって”０″レベルに保たれてい
る。そしてトランジスタＱｍ のｒ−）に“１″レベ
ルの！ログラム信号Ｐを与えると、上記と同様に７．−
ズ素子Ｆが溶断され、その後出力端子’ｍｔはトランジ
スタＱＤを介して１１ルベルに充電される。この場合に
は出方端子０゜ｔの信号、即ち交換制御信号のレベルが
例えば＠″０”レベルのとＩ！！には、予備のアドレス
デコーダ３のデコード動作は停止され、例えば″″１＃
１＃レベルにデコード動作が行なわれる＠第３図は上記
交換制御信号発生部６を用いなイ場合における予備のア
ドレスデコーダ３の一つのデコード回路の構成例を示す
。この回路は、負荷用のデ！し、シ、ンモードのトラン
ジスタＱＬＤと、前記アドレスデコーダ１から出力され
る各アドレス信号ム・ ＊Ａｏ＋Ａ１＊Ａ〒・・・Ａｎ
をｒ−）入力とする駆動用の検数のエンハンスメン
トモードのトランジスタＱＤＩとトランジスタＱＬＤと
の関に挿入される複数の７．−ズ素子Ｆ、とから構成さ
れる。
対にフユーズ素子Ｆが溶断されていないとき、出力端子
ＯａｔのレベルはＭＯｌｔ ）ランジスタＱＪと７．−
ズ素子Ｆとの抵抗比によって”０″レベルに保たれてい
る。そしてトランジスタＱｍ のｒ−）に“１″レベ
ルの！ログラム信号Ｐを与えると、上記と同様に７．−
ズ素子Ｆが溶断され、その後出力端子’ｍｔはトランジ
スタＱＤを介して１１ルベルに充電される。この場合に
は出方端子０゜ｔの信号、即ち交換制御信号のレベルが
例えば＠″０”レベルのとＩ！！には、予備のアドレス
デコーダ３のデコード動作は停止され、例えば″″１＃
１＃レベルにデコード動作が行なわれる＠第３図は上記
交換制御信号発生部６を用いなイ場合における予備のア
ドレスデコーダ３の一つのデコード回路の構成例を示す
。この回路は、負荷用のデ！し、シ、ンモードのトラン
ジスタＱＬＤと、前記アドレスデコーダ１から出力され
る各アドレス信号ム・ ＊Ａｏ＋Ａ１＊Ａ〒・・・Ａｎ
をｒ−）入力とする駆動用の検数のエンハンスメン
トモードのトランジスタＱＤＩとトランジスタＱＬＤと
の関に挿入される複数の７．−ズ素子Ｆ、とから構成さ
れる。
このようなデコード回路では、前記正規のメモリーセル
回路４のメモリーセルのうち、例えばアドレスＡ・＝ム
１；−・Ａｎ −０に対応するものが不良の場合に＃′
ｉ、このアドレスに相当するデコード出力が得られ為よ
うに各７．−オ素子Ｆｍ がプロダラム、即ちｉ・
、１１、−・Ａｍをｆ−）入力とするトランジスタＱ珈
鳳Ｋｌ！続されているフユーズ素子Ｆ、 が溶断される
。このためム・駆ム１＝・・−＝ Ａ＠ ａｍ Ｑの場
合、そのアドレスの予備メモリーセルがアクセスされる
ものである。
回路４のメモリーセルのうち、例えばアドレスＡ・＝ム
１；−・Ａｎ −０に対応するものが不良の場合に＃′
ｉ、このアドレスに相当するデコード出力が得られ為よ
うに各７．−オ素子Ｆｍ がプロダラム、即ちｉ・
、１１、−・Ａｍをｆ−）入力とするトランジスタＱ珈
鳳Ｋｌ！続されているフユーズ素子Ｆ、 が溶断される
。このためム・駆ム１＝・・−＝ Ａ＠ ａｍ Ｑの場
合、そのアドレスの予備メモリーセルがアクセスされる
ものである。
ところで第２図（ａ） 、 Ｃｂ）Ｋ示す従来の交換制
御信号発生部あるいは、第３図に示す従来の予備デコー
ダにあっては、う、−ズ素子ｒが溶断されていないとき
は、常Ｋｔ＃１７ｂ１＊れ九状簡になっている。一方、
フユーズ素子ｒは溶断され中すくするために１そのＡタ
ーン形状の幅が極めて細く作られている。このえめフユ
ーズ素子ｒに定常的に電流を流すことは、信頼性上好ま
しくない０例えば何らかの原因によって電源ＶＤＫノイ
ズがのった如、ＷＡ壕って電源電圧を高くしてしまった
ような場合には、７１−ズ素子Ｆに異常電流が流れ、誤
まって溶断される恐れがある。
御信号発生部あるいは、第３図に示す従来の予備デコー
ダにあっては、う、−ズ素子ｒが溶断されていないとき
は、常Ｋｔ＃１７ｂ１＊れ九状簡になっている。一方、
フユーズ素子ｒは溶断され中すくするために１そのＡタ
ーン形状の幅が極めて細く作られている。このえめフユ
ーズ素子ｒに定常的に電流を流すことは、信頼性上好ま
しくない０例えば何らかの原因によって電源ＶＤＫノイ
ズがのった如、ＷＡ壕って電源電圧を高くしてしまった
ような場合には、７１−ズ素子Ｆに異常電流が流れ、誤
まって溶断される恐れがある。
本発明は上記実情に鑑みてなされたもので、不揮発性記
憶素子（７＆−ズ素子）に常時電流を流すことなく、希
望する二値の出力を得ることができ、以って信頼性の高
い半導体集積回路装置を提供しようとするものである。
憶素子（７＆−ズ素子）に常時電流を流すことなく、希
望する二値の出力を得ることができ、以って信頼性の高
い半導体集積回路装置を提供しようとするものである。
本発明は、フリ、ｆフロ、プの出力端に、インピーダン
スが不揮発的に変化する不揮発性記憶素子と容量とを接
続し、上記フリッ！フロッ！二つの出力端に各々接続さ
れている容量の比を、上記不揮発性記憶素子のインピー
ダンス状態を変化させることによシ変え、これにより電
源投入時、フリ、！フロッグの安定状態を変化できるよ
うにし、以って上記不揮発性記憶素子に常時電流を流す
必要性をなくシ、装置の信頼性を高くしたものである。
スが不揮発的に変化する不揮発性記憶素子と容量とを接
続し、上記フリッ！フロッ！二つの出力端に各々接続さ
れている容量の比を、上記不揮発性記憶素子のインピー
ダンス状態を変化させることによシ変え、これにより電
源投入時、フリ、！フロッグの安定状態を変化できるよ
うにし、以って上記不揮発性記憶素子に常時電流を流す
必要性をなくシ、装置の信頼性を高くしたものである。
以下図面を参照して本発明の一実施例を説明する、第４
図に示され為如くエンハンスメントモードＭｏ１ｌ ）
ランジスタＱ璽ｔ ＊ Ｑｔｓ ％デプレッシ、ンモー
ドｌ＆）８ ）ランジスタＱｓｓｔ ＋ Ｑｎｓで構
成されるフリ、デフロ、デＦＬＩの出力Ｎ１には、不揮
発性記憶素子となゐ４リシリコンフ、−ズｒを介して容
量Ｃ１が接続畜れる。一方、フリ、デフロッｆＦＬｌの
他方Ｏ出力ＮＩ Ｋは、容量Ｃ３が接続される。
図に示され為如くエンハンスメントモードＭｏ１ｌ ）
ランジスタＱ璽ｔ ＊ Ｑｔｓ ％デプレッシ、ンモー
ドｌ＆）８ ）ランジスタＱｓｓｔ ＋ Ｑｎｓで構
成されるフリ、デフロ、デＦＬＩの出力Ｎ１には、不揮
発性記憶素子となゐ４リシリコンフ、−ズｒを介して容
量Ｃ１が接続畜れる。一方、フリ、デフロッｆＦＬｌの
他方Ｏ出力ＮＩ Ｋは、容量Ｃ３が接続される。
第４図において容量関係がＣｍ＞Ｃｍ とすれば、電流
ＶＤ投入時、出力Ｎ″ｌがＮＩＫ比べよ如早く充電され
るため、出力Ｎｓ６電位がＮｌの電位よｐ高くなｐ、こ
のためトランジスタ９組がオン、Ｑｌｌがオフし、７す
、！７０ッグＦＬ、はＮ１−”Ｑ”、頴１冨１１°に安
定する。この時出力Ｎ１が前述の交換制御信号となシ、
この時Ｎ１冨“Ｏ′のため予備回路（予備メモリーセル
）は使用されない、を九この時、ポリシリコンフユーズ
ｙは低インピーダンス状態である。
ＶＤ投入時、出力Ｎ″ｌがＮＩＫ比べよ如早く充電され
るため、出力Ｎｓ６電位がＮｌの電位よｐ高くなｐ、こ
のためトランジスタ９組がオン、Ｑｌｌがオフし、７す
、！７０ッグＦＬ、はＮ１−”Ｑ”、頴１冨１１°に安
定する。この時出力Ｎ１が前述の交換制御信号となシ、
この時Ｎ１冨“Ｏ′のため予備回路（予備メモリーセル
）は使用されない、を九この時、ポリシリコンフユーズ
ｙは低インピーダンス状態である。
しかして予備回路使用時は、４リシリコンフ。
−ｊＰｙを例えばレーデで溶断すゐ、この時は、Ｉリシ
リコンフユーズｒが高インピーダンス状態に相当する。
リコンフユーズｒが高インピーダンス状態に相当する。
このため容量Ｃ１は出力Ｎ１から切り離され、今度は電
源投入時、出力Ｎ１が頴！に比べよシ早く高電位になる
ため、トランジスタＱｍｚがオン＊ Ｑｍｌがオフし、
出力Ｎｌ＝°１″、Ｊ＝”０″となり、前記交換制御信
号となる出力Ｎｓ Ｋよシ、予備回路は動作状態となる
。
源投入時、出力Ｎ１が頴！に比べよシ早く高電位になる
ため、トランジスタＱｍｚがオン＊ Ｑｍｌがオフし、
出力Ｎｌ＝°１″、Ｊ＝”０″となり、前記交換制御信
号となる出力Ｎｓ Ｋよシ、予備回路は動作状態となる
。
このように本実施例によれば、ポリシリコン７−ズＦに
定常的に電流が流れることはない。
定常的に電流が流れることはない。
またノリシリコンフユーズＦが低インピーダンス状態の
時は、出力Ｎ１は“０″レベルのため電源投入後、容量
Ｃ１の充電のほんの一瞬だけ、４リシリコンフユーズｒ
に電流が流れるだけで済む。
時は、出力Ｎ１は“０″レベルのため電源投入後、容量
Ｃ１の充電のほんの一瞬だけ、４リシリコンフユーズｒ
に電流が流れるだけで済む。
第５図は本発明の他の実施例で、第４図のポリシリコン
フユーズＦの代わりに高抵抗ポリシリコンＲを用いてい
る。通常このＲは高抵抗で、レーデアニールで低抵抗と
なる。このようにして低抵抗化するのは、予備回路使用
時である。
フユーズＦの代わりに高抵抗ポリシリコンＲを用いてい
る。通常このＲは高抵抗で、レーデアニールで低抵抗と
なる。このようにして低抵抗化するのは、予備回路使用
時である。
即ち容量関係がｃｌ ＞Ｃｓ □九め、ぼりシリコンｌ
が低抵抗化された時は、出力Ｎ１が＠０”レベル、Ｎ″
、−ｐ“ｌ”ｖ＜ｓｙとｌｋＬ こｏｌｌａｒｓが交換
制御信号となる。この場合も第４図の場合と同じ信号を
供給することができる。
が低抵抗化された時は、出力Ｎ１が＠０”レベル、Ｎ″
、−ｐ“ｌ”ｖ＜ｓｙとｌｋＬ こｏｌｌａｒｓが交換
制御信号となる。この場合も第４図の場合と同じ信号を
供給することができる。
第６図は本発明を予備デコー／に適用し九具体例である
。エンハンスメントモードｌ＆）Ｓ ）ランジスタＱ’
＊１ａ Ｑ’ｍ＊ ｓデゾレ、シ、ンモードＭｏ１）ラ
ンジスタＱＤＩ 、Ｑｓｍ Ｋよ）構成されるアリッデ
フロッゾＦＬ、は、そＯ出力ＮＩＩＮＩそれぞれＫぼり
シリコンフユーズＦ１ｓＦｌを介し、容量ｃｌが接続さ
れる。そして不要のアドレス信号シて、ぼりシリコンフ
ユーズＦ１ 。
。エンハンスメントモードｌ＆）Ｓ ）ランジスタＱ’
＊１ａ Ｑ’ｍ＊ ｓデゾレ、シ、ンモードＭｏ１）ラ
ンジスタＱＤＩ 、Ｑｓｍ Ｋよ）構成されるアリッデ
フロッゾＦＬ、は、そＯ出力ＮＩＩＮＩそれぞれＫぼり
シリコンフユーズＦ１ｓＦｌを介し、容量ｃｌが接続さ
れる。そして不要のアドレス信号シて、ぼりシリコンフ
ユーズＦ１ 。
ＦｓＯいずれかが切断される。アリッグ７０ッｆｙＬ４
ｏ出力Ｎｌ 、ＮｌにエンハンスメントモードＭＯ８
トランジスタＱｌｌｓ ａ Ｑｍ４が接続され、これら
トランジスタのｒ−トには信号１１が入力される。アド
レス信号ムｘＯ供給端と信号応 の供給端間には、エン
ハンスメントモードＭＯ８）ランジスタＱｍｉが介挿さ
れ、アドレス信号ｉの供給端と信号ムＯ供給端間には、
エンハンスメントモーＰＭＯ畠トランジスタＱ冨、刈介
挿されている。上記）ツンノスタＱｍ、０ｒ−）はフリ
ッｆ７０ッ７”ＦＬｓＯ出力石に接続され、トランジス
タＱｍ＠ Ｏｌ’ −）は出力Ｎ、に接続１れる。
ｏ出力Ｎｌ 、ＮｌにエンハンスメントモードＭＯ８
トランジスタＱｌｌｓ ａ Ｑｍ４が接続され、これら
トランジスタのｒ−トには信号１１が入力される。アド
レス信号ムｘＯ供給端と信号応 の供給端間には、エン
ハンスメントモードＭＯ８）ランジスタＱｍｉが介挿さ
れ、アドレス信号ｉの供給端と信号ムＯ供給端間には、
エンハンスメントモーＰＭＯ畠トランジスタＱ冨、刈介
挿されている。上記）ツンノスタＱｍ、０ｒ−）はフリ
ッｆ７０ッ７”ＦＬｓＯ出力石に接続され、トランジス
タＱｍ＠ Ｏｌ’ −）は出力Ｎ、に接続１れる。
予備デコーダはエンハンスメント毫−ドＭＯｇ！ ）ラ
ンゾスタＱＩＸ ＠ Ｑ１１Ｘ＠ ｅ ＱＩＸＩ ｍ・
・’Ｑ”７ａ Ｑｌｍ 、デグレ、シ、ンモー）’Ｍｏ
１）ランジスタＱＤｌで構成され、トランジスタＱＩＸ
ａ ＱＩＸＩ ＊ ＱＩＸＩ ＃”・ＱＩ７ ｒ
Ｑｍ＠ ｏＪ’ ）には、信号Ｎｘ ＠ ｋ！４ ｅ
ム−２，・・・Ｎ、、Ｎ、が供給され、この予備デコー
ダの出力端は、Δラフ ７１ｉｉ’を介して予備メモリ
ーセルに接続され為・ 第６図においてアドレス信号ムｚｍ＠″０”。
ンゾスタＱＩＸ ＠ Ｑ１１Ｘ＠ ｅ ＱＩＸＩ ｍ・
・’Ｑ”７ａ Ｑｌｍ 、デグレ、シ、ンモー）’Ｍｏ
１）ランジスタＱＤｌで構成され、トランジスタＱＩＸ
ａ ＱＩＸＩ ＊ ＱＩＸＩ ＃”・ＱＩ７ ｒ
Ｑｍ＠ ｏＪ’ ）には、信号Ｎｘ ＠ ｋ！４ ｅ
ム−２，・・・Ｎ、、Ｎ、が供給され、この予備デコー
ダの出力端は、Δラフ ７１ｉｉ’を介して予備メモリ
ーセルに接続され為・ 第６図においてアドレス信号ムｚｍ＠″０”。
Ａｘ ｚ ＠１”の番地に不要メモリーセルがあったと
すると、ポリシリコン７ユーズＦ１が切断１れる。この
ためフリッｆ７０ッグＦＬ、では、出力Ｎ１の容量が石
よ〉大きくなシ、従って電源ＶＤの投入時にＮ、 −＠
ｏ ＃ 、 ｉへ−１１”となシ、トランジスタＱＮ
ｓがオンｅ ＱＥ６ がオフし、アドレス信号ムＸがト
ランジスタＱｍｉを介してム一 とな〕、Ｆラトランジ
スタｘのｒ−）に伝達される。同様にトランジスタＱｍ
！ｘ ｅ Ｑｍｌｓ ｍ ＝Ｏｒ−）Ｋは、他のアドレ
ス入力からＯＳ号ｄ１ｅム−ｓ ＊ ｓｅｅが入力され
る。ヒれら信号は、第６図のフリップフロツ！系と同様
の構成で不要アドレスに応じてフユーズＦｌ、ＦｓＯい
ずれかが切断され、出力されえものである。そして信号
ＡＳｔ 、ム−１＠ ｈ’ｓ＠ ＃・・・のすべてが
１０”レベルとなりた時、予備メモリーが選択されると
とＫなる。
すると、ポリシリコン７ユーズＦ１が切断１れる。この
ためフリッｆ７０ッグＦＬ、では、出力Ｎ１の容量が石
よ〉大きくなシ、従って電源ＶＤの投入時にＮ、 −＠
ｏ ＃ 、 ｉへ−１１”となシ、トランジスタＱＮ
ｓがオンｅ ＱＥ６ がオフし、アドレス信号ムＸがト
ランジスタＱｍｉを介してム一 とな〕、Ｆラトランジ
スタｘのｒ−）に伝達される。同様にトランジスタＱｍ
！ｘ ｅ Ｑｍｌｓ ｍ ＝Ｏｒ−）Ｋは、他のアドレ
ス入力からＯＳ号ｄ１ｅム−ｓ ＊ ｓｅｅが入力され
る。ヒれら信号は、第６図のフリップフロツ！系と同様
の構成で不要アドレスに応じてフユーズＦｌ、ＦｓＯい
ずれかが切断され、出力されえものである。そして信号
ＡＳｔ 、ム−１＠ ｈ’ｓ＠ ＃・・・のすべてが
１０”レベルとなりた時、予備メモリーが選択されると
とＫなる。
一方、予備メモリーセルを使用しない時は、信号Ｎ 、
＝ｇ −Ｑ’ 、 Ｎ ｌ ＝ ’ｌ”レベル〇九め
トランジスタＱｍｓ 、Ｑ罵４ ＊ Ｑｍｖ がオン、
Ｑｍｓがオフし、予備メモリーセルも出力信号が＠０°
レベルのため、選択されることはないものである。
＝ｇ −Ｑ’ 、 Ｎ ｌ ＝ ’ｌ”レベル〇九め
トランジスタＱｍｓ 、Ｑ罵４ ＊ Ｑｍｖ がオン、
Ｑｍｓがオフし、予備メモリーセルも出力信号が＠０°
レベルのため、選択されることはないものである。
なお本発明は実施例のみに限もれるヒとなく、種々の応
用が可能である０例えば第７図に示される如く、本発明
をｃＭｏｇ −路に適用した場合に４１に効果を発揮す
る。１にぜなら図示される如くＰチャネル蓋トランジス
タＱｆｌｔｔ ’ ＱＩｔｓ ｌ Ｎチャネル型ＱＮ１
ｊ’ Ｑ’１ｍ を用いたフリ、グフロッ！回路を用い
ると、不揮発性記憶素子Ｆ％（定常的に電流が流れない
ばかシでなく、第７図の交換制御信号発生回路自体に流
れる電流も零となるからである。
用が可能である０例えば第７図に示される如く、本発明
をｃＭｏｇ −路に適用した場合に４１に効果を発揮す
る。１にぜなら図示される如くＰチャネル蓋トランジス
タＱｆｌｔｔ ’ ＱＩｔｓ ｌ Ｎチャネル型ＱＮ１
ｊ’ Ｑ’１ｍ を用いたフリ、グフロッ！回路を用い
ると、不揮発性記憶素子Ｆ％（定常的に電流が流れない
ばかシでなく、第７図の交換制御信号発生回路自体に流
れる電流も零となるからである。
以上説明しえ如く本発明によれば、不揮発性記憶素子に
定常的に電流が流れることがないため、電源ノイズ等に
より誤ってデータが書書込まれることがなく、信頼性の
高い半導体集積回路装置が提供で暑るものである。
定常的に電流が流れることがないため、電源ノイズ等に
より誤ってデータが書書込まれることがなく、信頼性の
高い半導体集積回路装置が提供で暑るものである。
第１図は予備メモリーセル回路が形成された半導体メモ
リーのプロ、り構成図、第３図 ｇ３図は同構成の一部
詳細回路図、第４図、第５図は本発明の各実施例の回路
図、第６図は本発明を予備デコーダに適用した場合の回
路図、第７図は本発明の他の実施例の回路図である。 ＦＬ、・・・フリップフロ、！回路、’ Ｃ１ｅ Ｃ鵞
・・・容量、Ｎｌ ＊ Ｎｌ・・・出力端、Ｆ・・・
ポリシリコン・ツ・１−ズ、Ｒ−高抵抗ホリシリコ／。
リーのプロ、り構成図、第３図 ｇ３図は同構成の一部
詳細回路図、第４図、第５図は本発明の各実施例の回路
図、第６図は本発明を予備デコーダに適用した場合の回
路図、第７図は本発明の他の実施例の回路図である。 ＦＬ、・・・フリップフロ、！回路、’ Ｃ１ｅ Ｃ鵞
・・・容量、Ｎｌ ＊ Ｎｌ・・・出力端、Ｆ・・・
ポリシリコン・ツ・１−ズ、Ｒ−高抵抗ホリシリコ／。
Claims (2)
- （１） フリ、ｆフロ、デ回路と、このフリ、グア０
ッデ回路の第１０出力端に接続され丸容量と、前記フ０
．ｆフロ、！回路の１１２の出力端に接続され九容量と
、不揮発性記憶素子の記憶データに応じて前記第１．第
２０出力端間の容量比を変化させる手段とを真値し九こ
とを特徴とする半導体集積回路装置。 - （２） 前記フリ、ｆフロラｆ回路は、その出力状態
によ）予備メモリーセル領域を使用するか否かを決める
ものであることを特徴とする特許請求０ＩＩＩ！第１項
に記載Ｏ半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060534A JPS58177599A (ja) | 1982-04-12 | 1982-04-12 | 半導体集積回路装置 |
| US06/446,669 US4546455A (en) | 1981-12-17 | 1982-12-03 | Semiconductor device |
| EP82111666A EP0083031B1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
| DE8282111666T DE3279868D1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060534A JPS58177599A (ja) | 1982-04-12 | 1982-04-12 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216718A Division JPH03116499A (ja) | 1990-08-17 | 1990-08-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177599A true JPS58177599A (ja) | 1983-10-18 |
| JPH0438080B2 JPH0438080B2 (ja) | 1992-06-23 |
Family
ID=13145060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060534A Granted JPS58177599A (ja) | 1981-12-17 | 1982-04-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177599A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145361A (ja) * | 1983-02-04 | 1984-08-20 | Toyota Motor Corp | デイ−ゼルエンジン用ピント−型噴射ノズル |
| JPS60103594A (ja) * | 1983-11-10 | 1985-06-07 | Fujitsu Ltd | 情報記憶回路 |
| JPS60170100A (ja) * | 1984-01-06 | 1985-09-03 | モステツク・コーポレイシヨン | Ｃｍｏｓ半導体集積回路 |
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 | ||
| JPS63136714A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体集積回路 |
| JPS63222397A (ja) * | 1987-03-10 | 1988-09-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
| EP0420646A2 (en) * | 1989-09-29 | 1991-04-03 | Fujitsu Limited | Semiconductor memory device having capacitor through which data read/write is carried out |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952454U (ja) * | 1972-08-17 | 1974-05-09 |
-
1982
- 1982-04-12 JP JP57060534A patent/JPS58177599A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952454U (ja) * | 1972-08-17 | 1974-05-09 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145361A (ja) * | 1983-02-04 | 1984-08-20 | Toyota Motor Corp | デイ−ゼルエンジン用ピント−型噴射ノズル |
| JPH0433991B2 (ja) * | 1983-02-04 | 1992-06-04 | Toyota Motor Co Ltd | |
| JPS60103594A (ja) * | 1983-11-10 | 1985-06-07 | Fujitsu Ltd | 情報記憶回路 |
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| JPH058520B2 (ja) * | 1984-01-06 | 1993-02-02 | Mostek Corp | |
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 | ||
| JPS63136714A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体集積回路 |
| JPS63222397A (ja) * | 1987-03-10 | 1988-09-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
| EP0420646A2 (en) * | 1989-09-29 | 1991-04-03 | Fujitsu Limited | Semiconductor memory device having capacitor through which data read/write is carried out |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438080B2 (ja) | 1992-06-23 |
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