CN101527133B - 半导体器件、使用该器件的电路和显示设备及其驱动方法 - Google Patents

Abstract

一种读出放大器电路、一种显示设备以及一种半导体器件。通过抑制由于发生在利用具有浮置体的MOS晶体管的电路中的滞后效应所引起的操作故障，提供了一种电特性优异的器件。此外，改善了包括这些MOS晶体管作为组件的读出放大器电路和锁存电路的敏感度。在第一时间段(有效时间段)中，使用MOS晶体管的电特性，输出除第一电路以外的其他电路所需的信号，以及在除第一时间段以外的第二时间段(空闲时间段)中，在MOS晶体管的栅极和源极之间，施加不小于这些MOS晶体管的阈值电压的阶梯波形电压。

Description

半导体器件、使用该器件的电路和显示设备及其驱动方法

本申请是申请日为2005年9月19日的中国专利申请“半导体器件、使用该器件的电路和显示设备及其驱动方法”(申请号：200510104135.3)的分案申请。 

技术领域

本发明涉及一种半导体器件、使用所述半导体器件的电路和显示设备、及所述半导体器件的驱动方法，更具体地，涉及一种集成了具有SOI(绝缘体上硅)结构的MOS(金属氧化物半导体)晶体管(如多晶硅TFT(薄膜晶体管))的半导体器件、使用所述半导体器件的电路和显示设备、及所述半导体器件的驱动方法。 

背景技术

形成在绝缘衬底上的多晶硅TFT曾经需要昂贵的石英衬底，以便进行高温处理，并且已经被应用于小型、高附加值的显示板。之后，开发了一种通过如低压(LP)CVD、等离子体(P)CVD或溅射等方法形成前体膜、然后对其进行激光退火以便使其多晶化的技术，即能够以允许使用玻璃衬底等的较低温度形成多晶硅TFT的技术。同时，氧化膜形成、微处理和电路设计技术不断发展，开始为将显示板的外围电路集成在与像素相同的衬底上的便携式电话、个人数字设备和笔记本PC的多晶硅TFT显示板做好了准备。 

作为特定示例，所给出的是一种有源矩阵型显示设备，在现有技术1(日本公开未审专利申请No.2004-046054)中所公开。如现有技术1的图39所示，图1是示出了与驱动电路进行了集成的传统的普通液晶显示设备的显示系统的结构的方框图。 

参照图1，在与驱动电路进行了集成的传统液晶显示设备中，在 显示设备衬底101上，按照与多晶硅TFT集成的方式，形成了：有源矩阵显示区110，针对其以矩阵形式设置配线，并排列M行N列的像素；行扫描电路(扫描线(栅极线)驱动电路)109；列扫描电路(数据线驱动电路)3504；模拟开关3505；电平移位器3503等。 

控制器113、存储器111、数字/模拟转换电路(DAC电路)3502、扫描电路/数据寄存器3501等是形成在单晶硅晶片上的集成电路芯片(IC芯片)，并被安装在显示设备衬底101的外部。模拟开关3505具有与有源矩阵显示区110的行数据线的数量N相等的输出数。将集成电路14形成在系统侧电路板103上。 

此外，按照与如DAC电路等更为复杂的电路集成的方式形成了具有由多晶硅TFT构成的集成驱动电路的一些传统液晶显示设备。如现有技术1的图40所示，图2是示出了具有内置DAC电路的传统液晶显示设备的显示系统的结构的方框图。在具有内置DAC电路的传统液晶显示设备中，类似于不具有内置DAC电路的图1所示的设备，除了有源矩阵显示区110，针对其以矩阵形式设置配线，并排列M行N列的像素；行扫描电路109；和列扫描电路3506之外，还以集成在显示设备101上的方式形成如数据寄存器3507、锁存电路105、DAC电路106、选择器电路107和电平移位器/定时缓存器108等电路。 

在此结构中，安装在显示设备衬底101外部的控制器IC可以由全部为低电压电路或元件的存储器111、输出缓存器电路(D位)112和控制器113构成，而并不包括需要高电压的DAC电路。结果，由于能够制造IC，而无需同时使用产生用于写入晶体的电压信号的高电压处理，可以将价格降低到比合并有DAC的前述IC更低的价格。 

上述液晶显示设备的剖面较低且重量较轻。为了最好地使用这些特征，将这些液晶显示设备加载到便携式信息处理器上。 

此外，最近在现有技术2(SID(信息显示协会)第1392页，2003年技术论文文摘)中描述了一种液晶显示设备，将由多晶硅TFT构成的电源电路集成在显示区域的周围，并成功地对其进行驱动。根据现有技术2，除了扫描线驱动电路和包括6位DAC的数据线驱动电路以外，在显示区域的周围，通过多晶硅TFT形成由电荷泵电路和调节器 电路构成的电源电路，并且在向板提供单电源(如3V电源)时，产生板中所必需的另一电压。因此，通常需要位于板外部的电源电路不再是必需的。 

此外，在现有技术3(ISSCC(IEEE国际固态电路会议)2003，论文9.4)中，已经描述了由形成在玻璃衬底上的TFT制备的、电源电压为5V、操作频率为3MHz的8位CPU的示例。工艺规则被设置为2μm。因而，用于制备多晶硅TFT集成电路的技术已经得到了极大的发展，并且目前正在接近在玻璃衬底上实现集成电路的水平，而在30年前(如1975年)，将其形成在单晶硅晶片上。 

根据这些背景，所谓的“玻璃上的系统”，将如显示器等输出功能和如图像传感器等输入功能及其外围电路(如存储器和CPU等)集成在玻璃衬底上的设备已经得到了长足的发展。 

多晶硅TFT通常是具有源极端、漏极端和栅极端的MOS型3端元件，以及在利用多晶硅构建电路时，其电路配置可以参考所谓的块MOS集成电路的电路配置，已经利用单晶硅晶片形成了所述块MOS集成电路的电路配置。 

例如，在现有技术4(“CMOS Integrated Circuit-fromintroduction to actual use”，Tadayoshi Enomoto著)中描述了利用传统已知块MOS晶体管构成的块DRAM(块动态随机存取存储器)的电路配置和操作。图3和图4示出了如现有技术4、第192页上描述的DRAM基本电路及其读出操作和信号波形。这里，在该文献的文字和附图中使用的符号中，将显示表示“D”的非的“D bar”，为了在专利文献中显示的方便起见，将其表示为“XD”。 

将参照图3和图4来描述现有技术4中所公开的块DRAM。首先，将参照图3和图4，对读出单元C1(两个单元中上面的单元)的存储器内容为“1”时的读出操作进行描述。当预充电脉冲φ_P上升时，将位线对D线和XD线设置为V_D/2。接下来，字线WL_X(所示两条线中上面的线)上升，并且D线上升ΔV。当φ_An达到高电位时，锁存型读出放大器的n沟道MOS晶体管(nM1和nM2)开始操作，并且n沟道MOS晶体管(nM2)具有与高电位D线的接收电位的连续性，从而将第电位侧的 XD线的电位降低到0V。另一方面，p沟道侧MOS晶体管侧与n沟道MOS晶体管侧相反地发挥作用。即，当φ_Ap达到高电位时，p沟道MOS晶体管(pM1)具有与低电位XD线的接收电位的连续性，从而对高电位D线进行充电，直到其达到V_D。应当认为当单元的存储器内容为“0”时，操作与读出“1”的情况相反。 

这样，从存储器单元读出到位线对上的微小电压信号ΔV被锁存型读出放大器电路放大为V_D和0。此外，通过位线将这里被放大为V_D和0的信号写入存储器单元的电容C1，可以进行刷新操作。 

这里，将上述驱动方法称为“VD/2预充电法”，其中将ΔV的绝对值|ΔV|设置为以下数值表达式1中的原始近似值。这里，C1表示存储器单元C1的电容，以及C2表示D线或XD线的寄生电容。 

$\left|\mathrm{\ΔV}\right|=\frac{C_1}{2(C_1+C_2)}{V}_D\·\·\·\left(1\right)$

以上描述了利用块MOS晶体管构成的块DRAM的结构和操作，同时对于利用氧化膜上的单晶硅作为沟道的所谓SOI DRAM，类似的电路结构和操作是已知的，例如，已经在现有技术5(“SOI Design：Analog，Memory and Digital Techniques”，Andrew Marshall著，第261页)中对其进行了描述。 

此外，利用TFT构成的前述读出放大器电路的示例也是已知的。例如，根据现有技术6(日本公开未审专利申请No.2002-351430)的图2和说明书0078段，利用p沟道和n沟道TFT构建了具有与图3所示的锁存型读出放大器相同结构的锁存型读出放大器。 

但是，这些现有技术具有以下问题。参照如图3所示的传统DRAM的电路结构，本发明人通过试验、制作了使用多晶硅TFT的DRAM，并对其进行评估。结果，本发明人所面临的问题是：在从存储器单元中读出信号时，频繁地发生读出错误。同时，作为分析其成因的结果，发现锁存型读出放大器的灵敏度过低，超出了根据针对传统多晶硅TFT集成电路的设计和评估技术做出预测的能力。首先，将描述此问题的研究结果。 

(锁存型读出放大器评估电路结构) 

图5是由玻璃衬底上的多晶硅TFT形成的锁存型读出放大器评估电路的电路图。晶体管N1和晶体管N2是n沟道多晶硅TFT，以及晶体管P1和P2是p沟道多晶硅TFT。晶体管N2和晶体管P2的漏极电极共同与晶体管P1和晶体管N1的栅极电极相连，以及晶体管P1和晶体管N1的漏极电极共同与晶体管P2和晶体管N2的栅极电极相连。 

晶体管N3是n沟道多晶硅TFT，用于接通和断开晶体管N1和晶体管N2的源极电极与地电极(0V)之间的部分，以及晶体管P3是p沟道多晶硅TFT，用于接通和断开晶体管P1和晶体管P2的源极和VDD之间的部分。在将本读出放大器电路用于存储器电路时，节点ODD和节点EVN等价于位线对与之相连的节点。这里，连接电容C1和C2，作为如位线电容等信号保持电容。对于节点EVN，通过SW2与可变电压源V_EVN_in相连。对于节点ODD，通过SW1与固定电压源V_ODD_in相连。设置可变电压源V_EVN_in、固定电压源V_ODD_in、SW1和SW2，以将最初从存储器单元中读出并提供给锁存型读出放大器的电位差ΔV提供给本锁存型读出放大器。 

下面，将参照图6所示的输入波形和实际测量到的波形，给出对用于驱动此锁存型读出放大器评估电路的方法的描述。 

(A)首先，在SE1为低电平且SE2为高电平(即晶体管N3和晶体管P3均截止)的时间段内，接通开关SW1和SW2，从而分别将电压V_EVN_in和V_ODD_in提供给节点EVN和节点ODD，然后断开开关SW1和SW2，从而分别在C2和C1中对此电压进行采样。这里，将VDD的电压设置为VDD1(VDD1是正电压，且被设置为TFT N1和N2的阈值电压的两倍或更大的电压)，将V_ODD_in的电压设置为(VDD1)/2(将其设置为不小于晶体管N1和N2的阈值电压的电压)，并将V_EVN_in的电压设置为可变电压。这样，将ΔV提供给锁存型读出放大器的两端(EVN和ODD)。ΔV可以由以下表达式定义。 

ΔV＝(V_EVN_in)-(V_ODD_in)……(2) 

(B)在这样将ΔV提供给锁存型读出放大器电路之后，首先，使SE1变为高电平，从而导通晶体管N3，然后使SE2变为低电平，从而 导通晶体管P3。由此，安装前述图3和图4所示的DRAM的操作原理，进行以下操作。 

(1)首先，通过导通图5所示的晶体管N3，在等价于位线对的节点对ODD和EVN中，将低电压节点(此图中为节点ODD)的电压降低到0V，从而使此节点ODD和地之间的部分实现低阻抗。此时，高电压节点(此图中为节点EVN)的电压是(V_EVN_in)，从所提供的电压稍有下降(图6中以α表示)。 

高电压节点(此图中为节点EVN)的电压由于以下两个原因而稍有下降。即，第一，晶体管N2的栅极电压和源极电压下降，并且此时，由于晶体管N2的栅极和漏极、以及源极和漏极之间通过电容的耦合，提取电容C2的电荷，以及第二，由于节点对的低电压节点降低到0V需要时间，且这段时间内晶体管N2导通，通过晶体管提取电容C2的电荷。如图所示，α示出了以(V_EVN_in)提供的电压和高电压节点(此图中为EVN)的电压稳定时的电压之间的差值。另一方面，β示出了(VDD1)/2与高电压节点稳定时的电压之间的差值。通常，α非常小，达到不会引起读出放大器操作中的问题的程度，或者进行电路设计，从而不会引起问题。 

对于地和电源(VDD)，此高电压节点仍然处于高阻抗状态。 

(2)接下来，通过接通晶体管P3，高电压节点(此图中为EVN)的电压上升到VDD1，并且此节点和VDD之间的部分实现低阻抗。 

通过(1)和(2)中的这些放大和锁存操作，将提供给锁存型读出放大器电路的ΔV放大为幅度VDD1-0，并对其进行锁存。 

(C)然后，使SE1变为低电平，且使SE2变为高电平，从而截止晶体管N3和P3。然后，重复(A)中的一系列操作。 

通过监视节点ODD和节点EVN的电压，观察到如图6中的EVN和ODD所示的波形，由此可以找出其阈值(即ΔV为何电压或更大时，节点EVN变为高电平)和灵敏度(即ΔV的绝对值为何电压或更大时，输出稳定)。 

按照上述方式，将ΔV提供给锁存型读出放大器，以连续进行放大和锁存操作，并在改变ΔV的同时，测量放大并锁存的电压(具体 地，节点EVN)被放大并锁存为高电平还是低电平。 

在图7的曲线图中以双点划线示出了测量的结果。如图7所示，在ΔV＞V1的区域中，节点EVN以100％的概率被放大为高电平，而在ΔV＜V2的区域中，节点EVN以0％的概率被放大为高电平。这里，“节点EVN以0％的概率被放大为高电平”表示节点EVN以100％的概率被放大为低电平。而且，在V2＜ΔV＜V1的区域中，发生误操作。即，节点EVN既不被放大为高电平也不被放大为低电平，而是以图7所示的百分比被放大为高电平，并且观察到所谓的不稳定输出状态。 

如上所述，作为在较宽的区域中不能固定输出为高电平还是低电平并变得不稳定的结果，引起了极为严重的问题。这是因为：如果不能解决此问题，即，如果输出在V1和V2之间变得不稳定，则不能进行正常的读出操作，除非根据数值表达式1确定存储器单元的电容C1和位线的寄生电容C2，从而使其变为至少|ΔV|＞(V1和V2中具有较大绝对值的一个的绝对值)。为了这样确保较大的ΔV，必须增加存储器单元电容C1，或者必须减少与位线相连的存储器单元的数量，因此，极大地降低了DRAM的集成度。 

此外，输出在较宽的电压范围内变得不稳定的结果引起了较大的问题。引起问题的原因如下。 

即，在这种情况下，与本实验中一样，在连续测量一个锁存型读出放大器的情况下，由于锁存型读出放大器所特有的阈值是特定的固定值，可以认为如果ΔV大于此阈值，则节点EVN以接近100％的概率被放大为高电平，而如果ΔV小于此阈值，则节点EVN以接近100％的概率被放大为低电平。 

即，如图7的曲线图中的实线段所示，其预测该概率将导致具有陡峭倾斜度的特性。 

由于锁存型读出放大器所特有的阈值是根据多晶硅TFT N1和N2之间的特性差异以及电容C1和C2的大小差异而确定的，其由于制造中的工艺变化而变化。当电路的阈值发生变化时，由图7中的实线所示的预测特性也发生改变，从而在曲线图中向左右方向偏移。此时，在作为边界的电路阈值处的陡峭变化方式上并无改变。另一方面，本 发明人使用多晶硅TFT的实验结果表明了电路本身的阈值的不确定性，如图7中的双点划线所示，在输出变得不稳定的V2＜ΔV＜V1的电压区域中，被放大到极性之一的概率逐渐变化。 

即，在V2＜ΔV＜V1这样宽的区域内不能固定输出是变为高电平还是低电平的不稳定性问题是一个不同于通常被看作问题的、电路间陡峭阈值的变化的问题的问题。 

本发明人研究了输出在V2＜ΔV＜V1这样宽的区域内变得不稳定的结果。即，已经研究了为什么不稳定区域这么宽。 

结果，观察到以下特有的现象。即，在输出变得不稳定的ΔV的区域内，反转输出(错误输出)的发生具有周期性。例如，参考图7，当ΔV＝V3时，表明节点EVN的高电平放大概率为80％，此外，当仔细观察节点EVN和节点ODD的波形时，发现在五次读出操作中，节点EVN连续四次被放大为高电平，被放大为低电平一次。然后，其在被放大为高电平四次，然后被放大为低电平一次。这样，重复四次高电平放大和一次低电平放大。 

此外，例如，当ΔV减小到ΔV＝V4时，重复两次高电平放大和一次低电平放大。 

此外，当ΔV减小到ΔV＝Vh时，重复一次高电平放大和一次低电平放大。 

此外，当ΔV减小到ΔV＝V5时，发现在五次读出操作中，节点EVN连续四次被放大为低电平，被放大为高电平一次。然后，其在被放大为低电平连续四次，然后被放大为高电平一次。这样，重复四次低电平放大和一次高电平放大。 

即，根据图7所示的实验结果，只找出了节点EVN的高电平放大百分比，但是，通过仔细观察节点EVN在时间序列上的波形，本发明人已经发现高电平放大的情况在时间序列上并非随机发生，而是有规律的。 

此外，作为另一现象，观察到以下事实。观察到在导通晶体管N3以将节点ODD和EVN中的低电压节点降低到0V时发生误操作。这里所获得的锁存型读出放大器的输入/输出波形的示意图如图8所示。在图 8中的“C”所示的部分确认了电压大小关系的反转现象。 

在进行分析的过程中，发明人已经确定在多晶硅TFT中发生了由浮置体引起的滞后效应，并且这种滞后效应引起了电路操作中的前述问题，即输出在V2＜ΔV＜V1这样宽的区域内不稳定的问题。 

由浮置体引起的滞后效应是以下这种现象：考虑到由于夹在源极和漏极之间的多晶硅TFT的体区域是电浮置的，此电位波动，因此如多晶硅TFT的阈值电压等特性根据到该时刻为止的滞后而动态波动。在多晶硅TFT的浮置体效应中，例如，静态现象已知为扭折效应的起因，但是，并不存在动态现象，例如，就发明人所知，没有由这里所讨论的滞后效应引起电路操作上的问题的示例。 

此后，将讨论多晶硅TFT的动态阈值电压波动的测量结果及其检验。由浮置体引起的MOS晶体管的动态阈值电压不能通过传统的静态特性测量方法来测量。例如，传统的静态方法是用于测量MOS晶体管的ID-VG并根据该ID值来确定阈值电压的方法。在这种方法的情况下，由于栅极电压扫过几秒到几十秒，只能获得静态阈值电压。即，只获得了测量期间所施加的端到端电压VGS和VDS的均衡特性。此外，由于在测量时漏极电流施加了较长时间，由于撞击离子，发生体电位的增加，并且不能测量紧接在提供了任意操作历史之后的阈值电压。 

因此，本发明人设计了一种测量方法，并测量出将操作历史提供给MOS晶体管之后的动态阈值电压。 

图9A和9B示出了在如图5所示的锁存型读出放大器的节点EVN处被放大和锁存之后出现的输出电压如图6所示连续处于高电平时、施加到多晶硅TFT N1和N2上的电压。这里，所示为多晶硅TFT N1和N2的阈值电压为Vt的示例。 

如图9A所示，施加到多晶硅TFT N1上的电压波形如“条件1”所示，以及如图9B所示，施加到多晶硅TFT N2上的电压波形如“条件2”所示。 

将通过对这些电压波形建模而获得的电压提供给单独的多晶硅TFT，然后测量阈值电压。如下进行对电压波形的建模。 

(1)在图9A和9B中，将0V到(Vt-ΔV)V的脉冲电压波形变为 0V固定电压波形。 

(2)在图9A和9B中，将在Vt到VDD1范围内变化的阶梯电压波形变为0V到VDD1的脉冲电压波形。 

即，作为等价于条件1的电压波形，将VDS变为0V固定电压波形，将VGS变为0V到VDD1的脉冲电压波形，以及作为等价于条件2的电压波形，将VDS变为0V到VDD1的脉冲电压波形，将VGS变为0V固定电压波形。然后，进行以下测量。 

(1)将等价于条件1的电压(VDS＝0V，VGS：0V到VDD1的脉冲电压)提供给多晶硅TFT，并测量紧接在施加后的阈值电压。通过改变施加脉冲数，测量阈值电压的波动。 

(2)将等价于条件2的电压(VGS＝0V，VDS：0V到VDD1的脉冲电压)提供给多晶硅TFT，并测量紧接在施加后的阈值电压。通过改变施加脉冲数，测量阈值电压的波动。 

测量结果如图10所示。水平轴表示所施加的脉冲数，以及垂直轴表示与阈值电压的初始值的差ΔVth。上述(1)条件的结果以■绘制，上述(2)条件的结果以·绘制。 

如此曲线图所示，阈值电压根据所施加的脉冲数波动，作为滞后现象。此外，(1)和(2)之间的阈值电压的差值增加。阈值电压的这种波动(稍后将进行描述)可以很好地说明锁存型读出放大器评估电路的测量结果。 

在此测量中使用单一的多晶硅TFT，此外，在改变测量的次序的同时，进行多次测量时，可以获得类似的结果，因此，考虑到阈值电压动态波动，是不同于由于应力而引起的恶化的现象。 

由于通过此实验已经确认：多晶硅TFT的特性(阈值电压)根据该时刻的滞后现象而波动，结论是多晶硅TFT电路具有滞后效应。 

接下来，将描述在进行分析的过程中所获得的其他实验结果。这些结果在稍后将进行描述的本发明的构造中将作为能够获得本发明的效果的原因之一。 

如上所述，对于图5所示的锁存电路的晶体管N1和N2，在锁存时间段中的偏置是不平衡的，并且从锁存时间段向采样时间段过渡时 和从采样时间段向锁存时间段过渡时，提供给TFT N1和N2的波形是不同的。因此，由于滞后效应，TFT N1和N2的特性发生不同的波动。 

因此，预测通过降低在锁存时间段内以不平衡的方式提供给TFTN1和N2的偏置电压将减小滞后效应。因此，进行以下实验。 

根据图6的时序图所示的驱动定时来驱动如图5所示的锁存电路，在VDD1到(VDD1)/2的范围内改变电源电压VDD的同时，测量获得稳定输出的最小必需ΔV。 

这里，即使在改变电源电压VDD时，仍将V_ODD_in的电压固定为(VDD1)/2，并将V_EVN_in的电压设置为{(VDD1)/2+ΔV}。 

根据这种驱动，施加到TFT N1和N2上的最大VGS或VDS等于电源电压VDD。 

然后，测量稳定操作并连续进行操作从而使节点EVN保持在高电位而将节点ODD降低到0V所需的ΔV的最小值、和稳定操作并连续进行操作从而使节点ODD保持在高电位而将节点EVN降低到0V所需的ΔV的最大值。 

同样，类似地，将如图11所示的、仅由n沟道MOS晶体管构成的锁存型读出放大器用于测量。此时，也将V_ODD_in的电压固定为(VDD1)/2，并将V_EVN_in的电压设置为{(VDD1)/2}+ΔV。 

在这种情况下，施加到MOS晶体管N1和N2上的最大VGS或VDS略低于{(VDD1)/2}。 

这里，将图5和图11所示的MOS晶体管设置为多晶硅TFT。 

此实验的结果如图12所示。以表示最大VGS或VDS的水平轴和表示获得稳定输出的最小必需ΔV的垂直轴，绘制结果。 

通过降低施加到MOS晶体管N1和N2上的最大VGS或VDS，确认了不稳定区域的减小现象。可以这样认为是因为通过减小施加到MOS晶体管上的不平衡电压减小了发生在放大和锁存时间段中以及从锁存时间段向采样时间段过渡的过程中的体电位的不平衡。 

这里，稳定操作并连续进行操作从而在将电源VDD的电压设置为VDD1时、使节点EVN保持在高电位而将节点ODD降低到0V所需的ΔV的最小值如图12中的V1所示。此V1值与图7所示的V1相同。类似 地，图12所示的V2与图7所示的V2相同。 

此外，利用如图11所示的、仅由n沟道晶体管构成的锁存电路的测量结果如图12中的V8和V9所示。 

这些实验结果也支持了读出放大器电路的故障是由归因于浮置体的滞后效应所引起的。 

当参照利用单晶硅的PD(部分耗尽)-SOI MOS晶体管的器件模型时，存在多种体电位波动机制，并将参照图13，对阈值电压沿如上述图10所示的方向波动的原因进行描述。 

例如，在将脉冲电压周期性地施加到栅极上时，阈值电压在n沟道MOS晶体管的情况下上升。将对此机制进行描述。 

图13A的右侧图是具有浮置体的n沟道MOS晶体管的示意图。此图中示出了源极(S)、漏极(D)、栅极(G)和体(B)。在n沟道MOS晶体管的情况下，作为有源层(由图13A中的体和耗尽层构成的部分)的半导体层的导电类型是P^-，并未向其提供电场。因此，由体(B)所示的区域中的半导体是正空穴作为载流子存在的中性区域，并且导电类型是P^-。在将0V施加到源极和漏极上，并将超过阈值的正电压(此图中为VDD1)施加到栅极上时，如图13A的右侧图所示，半导体层的表面反转，并通过感生电子形成沟道。而且，此时，在有源层区域中，除了体(B)以外的其他区域被耗尽。 

如图13A的右侧图所示，由栅极电压感生的一些电子被阱所捕获。于是，在将小于阈值电压的电压作为栅极电压时，捕获电子和体的正空穴重新结合。 

当通过向栅极重复提供这种脉冲电压而反复导通和截止MOS晶体管时，电子向所述体流动，并降低了作为P^-的中性区域(体)的电位。然后，类似于稍后将描述的数值表达式3的描述，阈值电压上升。 

当在VGS低于阈值的状态下将电压提供给漏极时，降低了阈值电压。将描述此机制。 

图13B的右侧图是具有浮置体的n沟道MOS晶体管的示意图。此图中示出了源极(S)、漏极(D)、栅极(G)和体(B)。在n沟道MOS晶体管的情况下，作为有源层(由图13A中的体和耗尽层构成的部分) 的半导体层的导电类型是P^-，并未向其提供电场。因此，由体(B)所示的区域中的半导体是正空穴作为载流子存在的中性区域，并且导电类型是P^-。在有源层区域中，除了体(B)以外的其他区域被耗尽。 

此外，在图中，以二极管的符号示出了形成在体(B)和漏极(D)之间以及体(B)和源极(S)之间的pn结。 

如图13B的右侧图所示，在将作为不大于阈值电压的电压的0V设置为VGS，且将正电压VDD1设置为VDS时，由于所述体的导电类型时P-，且漏极的导电类型是N+，漏极和体达到反向偏置的二极管连接状态。然后，反向偏置状态下的结泄漏电流(图中以ibd表示的电流)从漏极流向所述体，并且体电位上升。由此，类似于稍后将描述的数值表达式3的描述，阈值电压下降。 

在多晶硅TFT的情况下，动态阈值电压波动的机制和模型被认为是不同于利用单晶硅的PD-SOI MOS晶体管，但是，由于通过多晶硅TFT的动态阈值电压波动测量而获得的结果于根据利用单晶硅的PD-SOI MOS晶体管的模型所获得结果在数量上等同，因此认为利用单晶硅的PD-SOI MOS晶体管的模型对于分析多晶硅TFT的行为是有用的。 

这里，对于形成在单晶硅晶片上的所谓块MOS晶体管，在n沟道晶体管的情况下，衬底电位和阈值电压之间的关系可以由以下数值表达式3来表示。 

$V_{\mathrm{th}}={2\mathrm{\φ}}_f+V_{\mathrm{FB}}+\frac{\sqrt{2{\mathrm{K\ϵ}}_{0}q{N}_a({2\mathrm{\φ}}_f+V_{\mathrm{SB}})}}{C_0}\·\·\·\left(3\right)$

这里，V_th表示MOS晶体管的阈值电压，φ_f表示从本征半导体的费米能级位置测量到的、形成沟道的(p型)半导体的费米能级电位，VFB表示平带电压，K表示半导体的相对介电常数，ε0表示真空中的介电常数，q表示电子的电荷量，N_a表示离子化受主浓度，V_SB表示从衬底看到的源极电压，以及C₀表示栅极氧化膜的单位电容。 

根据此表达式，可以理解的是，对于块MOS晶体管，随着衬底电位的降低(即，增加V_SB)，阈值电压单调增加(虽然波动系数减小)，并且认为这种关系在利用单晶硅的SOI MOS晶体管和多晶硅TFT中仍 然在数量上保持正确。 

但是，对于利用单晶硅的SOI MOS晶体管和TFT，如果硅层受到限制，当衬底电位逐渐降低时，认为耗尽层在特定点达到硅层的下端，并且阈值不再增加。原因是因为耗尽层已经达到硅层的下端，提供了与所谓完全耗尽SOI相同的状态，并且耗尽层的电位不再依赖于衬底电位。此外，还根据数值表达式(3)的第三项的分子表示耗尽层电荷(＝-q×N_a×X_dmax，X_dmax是最大耗尽层宽度)的事实，可以预测当耗尽层达到硅层的下端时，由于耗尽不能再延伸，阈值电压不再增加。 

如锁存型读出放大器评估电路的波形的观察结果所示，由于在图8中的C部分，电压的大小关系反转，在这种情况下，认为在如图5所示的锁存型读出放大器中、通过使SE1变为高电平来导通晶体管N3、从而操作晶体管N1和N2、并由此将位线(EVN和ODD)之一的电位降低到地的操作中，存在问题。即，进行分析，关注由n沟道多晶硅TFT构成的锁存电路的操作。 

因此，将检查如图11所示的、由n沟道多晶硅TFT构成的锁存型读出放大器电路的操作。根据最初的近似(假设除阈值电压以外的其他特性相同)，通过以下的数值表达式4给出如图11所示的锁存型读出放大器的节点EVN的高电位锁存条件。这里，Vt1可以由N1的阈值电压来表示，以及Vt2可以由N2的阈值电压来表示。 

ΔV＞Vt1-Vt2……(4) 

另一方面，在以下数值表达式5的情况下，将读出放大器的节点EVN放大并锁存在低电平。而且，在以下数值表达式6的情况下，由于多晶硅TFT N1和晶体管N2具有相同的导电性，并未放大节点EVN和节点ODD之间的电位差，而是在电位上逐渐降低。 

ΔV＜Vt1-Vt2……(5) 

ΔV＝Vt1-Vt2……(6) 

当施加脉冲数是0时，例如，在将VGS＝VDS＝0V的均衡状态下的多晶硅TFT N1和N2的阈值电压分别设置为Vts1和Vts2，以及将根据图10的“多晶硅TFT的动态阈值电压波动的测量结果”获得的阈值电压的波动分别设置为ΔVth1和ΔVth2的情况下，Vts1和Vts2可以 由以下的数值表达式7和8来表示。当使用这些定义时，在多晶硅TFT的阈值电压的动态波动情况下、读出放大器的节点EVN的高电平锁存条件变为以下数值表达式9。 

Vth1＝Vts1+ΔVth1……(7) 

Vth2＝Vts2+ΔVth2……(8) 

ΔV＞(ΔVth1-ΔVth2)+(Vts1-Vts2)……(9) 

这里，由于右侧第二个括号中的数值根据其定义并不波动，而是取特定的常数值，将其设为D，则可以通过以下的数值表达式10来表示数值表达式9。 

ΔV＞(ΔVth1-ΔVth2)+D    ……(10) 

数字表达式10意味着读出放大器的节点EVN的高电平锁存条件根据(ΔVth1-ΔVth2)变化。 

图14是根据图10所示的实验结果、按照所施加的脉冲数绘制的(ΔVth1-ΔVth2)的曲线图。如上所述，在图10中，提供给多晶硅TFT的脉冲数等价于锁存型读出放大器的操作数。因此，可以将图14的水平轴改称为读出放大器的操作数，以及垂直轴可以改称为将锁存型读出放大器的节点EVN放大并锁存为高电平的最小必需ΔV。但是，这是在数值表达式10的常数D为0的情况下，以及在D的取值不为0的情况下，根据此数值偏移图14所示的曲线图的垂直轴就足够了。 

由图14可知，为了在锁存型读出放大器中连续获得具有相同极性的输出，必须增加ΔV。例如，在将节点EVN连续(n1+1)次放大并锁存为高电平时，在第(n1+1)次放大和锁存操作之前，必须进行(n+1)次放大和锁存操作。因此，(n1)次脉冲被作为第(n1+1)次放大和锁存操作之前的滞后。即，由图14可知，将节点EVN连续(n1+1)次放大并锁存为高电平的最小必需ΔV是V6。 

类似地，为了将节点EVN连续(n2+1)次放大并锁存为高电平，不小于V7的ΔV是必需的。为了稳定地操作锁存型读出放大器(例如，为了使节点EVN稳定地无限次输出高电平)，必须提供大于使图14的曲线图饱和的电压的ΔV。如果ΔV小于该数值，则锁存型读出放大器在连续特定次数输出高电平之后输出低电平。这在数量上与通过测量 锁存型读出放大器评估电路所获得的结果相一致。 

接下来，将检查锁存型读出放大器的EVN节点已经根据上述原因在被放大为高电平连续特定次数之后输出低电平的情况。 

在节点EVN向多晶硅TFT N1连续输出高电平时，施加如图9中的条件1所示的电压，从而使N1的阈值电压如图10所示地增加，并且另一方面，在节点EVN向多晶硅TFT N2连续输出高电平时，施加如图9中的条件2所示的电压，从而使N2的阈值电压如图10所示地减小。结果，当提供给锁存型读出放大器的ΔV不足够大时，节点EVN由于前述原因输出低电平。此时，将如条件2所示的电压提供给多晶硅TFT N1，到该时刻为止已经向其施加了如条件1所示的电压，并且到该时刻为止持续上升的阈值电压减小。此外，将如条件1所示的电压提供给多晶硅TFT N2，到该时刻为止已经向其施加了如条件2所示的电压，并且到该时刻为止持续减小的阈值电压增加。因此，到该时刻为止持续增加的(ΔVth1-ΔVth2)的数值减小。由此，将节点EVN放大并锁存为高电平的最小必需ΔV降低，从而再次将节点EVN放大为高电平。 

此机制与实验结果相一致，并且也通过在输出不稳定的ΔV的区域中发生反转输出(错误输出)的实验确认了周期性。 

根据目前所获得的研究结果，对在驱动如图5所示的锁存型读出放大器时、多晶硅TFT N1和N2的体电位的转变进行了评估。作为驱动条件的示例，给出了节点EVN输出高电平(VDD)的百分比变为75％的ΔV。节点EVN输出高电平(VDD1)的情况被看作正常操作，而节点EVN输出低电平(0V)的情况被看作误操作。即，将描述正常操作发生三次、然后误操作发生一次的操作示例。 

多晶硅TFT N1和N2的体电位的示意图如图15所示。水平轴表示时间，而垂直轴表示各个TFT的体电位。此外，在图中示出了如采样、放大、锁存等各个操作的定时。 

随着放大操作数从第一放大操作(1)到第四放大操作(4)的增加，体电位差变大。 

此外，在附图中，已经在一些点、在时间段方面，适当地规定了 VGS和VDS。在未规定这些的时间段中，只施加低电压，从而使VGS和VDS在任何情况下都不大于多晶硅TFT的阈值电压。 

在放大操作(1)的箭头标记所示的定时，进行第一放大操作(1)。在进行第一放大操作(1)时，提供给读出放大器的ΔV首先被n沟道多晶硅TFT按照二者之间的电位差进行放大。多晶硅TFT N1和N2在开始此放大的时刻的体电位是如采样时间段(1)所示的电位，并且二者之间的电位差较小。进行第一放大操作(1)，并且在此示例中，将节点EVN放大为高电平。因此，将具有接近VDD1的幅度的上升脉冲施加给晶体管N1的VGS，并通过栅极和体之间的静电容性耦合，晶体管N1的体电位立即上升。在放大和锁存时间段(1)中，晶体管N1的VGS是VDD1，而VDS是0V。 

另一方面，当进行第一放大操作(1)时，将具有接近VDD1的幅度的上升脉冲施加给晶体管N2的VDS，并通过漏极和体之间的静电容性耦合，晶体管N2的体电位立即上升。但是，由于漏极和体之间的电容小于栅极和体之间的电容，通过静电容性耦合上升的电压小于晶体管N1的情况。在放大和锁存时间段(1)中，晶体管N2的VGS是0V，VDS是VDD1，并且由于漏极和体之间的漏电流，体电位逐渐上升，如图所示。 

当从放大和锁存时间段(1)向采样时间段(2)过渡时，由于晶体管N1和N2的VGS和VDS均变得不大于TFT的阈值电压，对于晶体管N1，将下降脉冲施加到栅极，而对于晶体管N2，将下降脉冲施加到漏极。据此，通过栅极和体之间或漏极和体之间的静电容性耦合，降低体电位。此时，晶体管N1在下降电压上较大的原因是因为栅极和体之间的电容在耦合电容方面大于栅极和漏极之间的电容。 

从其通过这些操作到达采样时间段(2)开始，在采样时间段(2)中，体电位差变得大于采样时间段(1)中的体电位差。即，在采样时间段(2)中，与采样时间段(1)相比，晶体管N1的体电位已经下降，而晶体管N2的体电位已经上升。即，晶体管N1的阈值电压已经上升，而晶体管N2的体电位已经下降。因此，Vt1-Vt2的数值已经变大。 

在采样时间段(2)之后，进行第二放大操作(2)。以及在第二 放大操作(2)中，同样将节点EVN放大为高电平。这是因为即使在Vt1-Vt2已经变大之后，仍然满足数值表达式4。即，在进行第二放大操作(2)时，满足ΔV＞Vt1-Vt2，将(VDD1-Vt1+ΔV)的上升脉冲施加在晶体管N1的栅极和源极之间，以及将VDD1-Vt1的上升脉冲施加在晶体管N2的漏极和源极之间，由此二者的体电位通过静电容性耦合立即上升。在随后的放大和锁存时间段(2)中，晶体管N2的VGS是0V，以及VDS是VDD1，并且由于漏极和体之间的漏电流，体电位逐渐上升，如图所示。 

当从放大和锁存时间段(2)向采样时间段(3)过渡时，类似于从放大和锁存时间段(1)向采样时间段(2)过渡时，体电位降低。此时，晶体管N1在下降电压上较大的原因是因为栅极和体之间的电容在耦合电容方面大于栅极和漏极之间的电容。 

从其通过这些操作到达采样时间段(3)开始，在采样时间段(3)中，体电位差变得大于采样时间段(2)中的体电位差。即，在采样时间段(3)中，与采样时间段(2)相比，晶体管N1的体电位已经下降，而晶体管N2的体电位已经上升。即，晶体管N1的阈值电压已经上升，而晶体管N2的体电位已经下降。因此，Vt1-Vt2的数值已经变大。 

在采样时间段(3)之后，进行第三放大操作(3)。以及在第三放大操作(3)中，同样将节点EVN放大为高电平。这是因为即使在Vt1-Vt2已经变大之后，仍然满足数值表达式4。即，在进行第三放大操作(3)时，满足ΔV＞Vt1-Vt2。通过第三放大操作(3)，类似于第二放大操作(2)，二者的体电位通过静电容性耦合立即上升。在随后的放大和锁存时间段(3)中，晶体管N2的VGS是0V，以及VDS是VDD1，并且由于漏极和体之间的漏电流，体电位逐渐上升，如图所示。 

当从放大和锁存时间段(3)向采样时间段(4)过渡时，类似于从放大和锁存时间段(1)向采样时间段(2)过渡时，体电位降低。 

从其通过这些操作到达采样时间段(4)开始，在采样时间段(4)中，体电位差变得大于采样时间段(3)中的体电位差。即，在采样时间段(4)中，与采样时间段(3)相比，晶体管N1的体电位已经下降，而晶体管N2的体电位已经上升。即，晶体管N1的阈值电压已经上升， 而晶体管N2的体电位已经下降。因此，Vt1-Vt2的数值已经变大。 

在采样时间段(4)之后，进行第四放大操作(4)。以及在第四放大操作(4)中，将节点EVN放大为低电平。这是因为Vt1-Vt2已经变大，并最终不能满足数值表达式4。即，在进行第四放大操作(4)时，发生ΔV＜Vt1-Vt2。 

通过第四放大操作(4)，现在，将上升脉冲施加到晶体管N1的漏极上，并将上升脉冲施加到晶体管N2的栅极上，二者的体电位通过静电容性耦合立即上升。此时，由于晶体管N1通过漏极-体电容耦合，通过耦合得到的上升小于第三放大操作(3)的上升。对于晶体管N2，由于体电位通过栅极和体之间的耦合电容上升，其立即得到较大的提升。但是，由于正向连接设置在体和源极之间或体和漏极之间，电位迅速下降。 

之后，在放大和锁存时间段(4)中，晶体管N1的体电位逐渐上升。这是因为将VDD1施加到晶体管N1的VDS，并且从漏极向到该时刻为止电位已经下降的体提供电流。另一方面，晶体管N2的体电位下降，如图所示。这是因为仍然较高的体电位试图返回均衡电位。 

当从放大和锁存时间段(4)向采样时间段(1)过渡时，由于晶体管N1和N2的VGS和VDS均变得不大于TFT的阈值电压，对于晶体管N1，将下降脉冲施加到漏极，而对于晶体管N2，将下降脉冲施加到栅极。然后，通过栅极和体之间或漏极和体之间的静电容性耦合，降低体电位。此时，晶体管N1在下降电压上较大的原因是因为：如上所述，对于晶体管N2，将下降脉冲施加到栅极上，而栅极和体之间的耦合电容较大。此外，与处于放大和锁存时间段(4)中的晶体管N2中一样，当体电位较高时，耗尽层宽度较小，并且栅极和体之间的电容大于体电位较低时。因此，极大地降低了晶体管N2的体电位。 

从其通过这些操作到达下一采样时间段开始，在此采样时间段中，体电位差变得小于采样时间段(4)中的体电位差。于是，此时的体电位等于采样时间段(1)中的体电位。这是因为通过使用确定了发生反转输出(错误输出)的周期性，并在如此示例中这样，在四次放大操作中输出一次错误时，重复由四次放大操作构成的一个周期。此 外，这不仅应用于节点EVN和ODD的电压，还应用于体电位。如果体电位不具有这种周期性，这种在四次放大操作中输出一次错误的周期操作将不再成立。 

在采样时间段(1)中，体电位差变得小于采样时间段(4)中的体电位差。即，在采样时间段(1)中，与采样时间段(4)相比，晶体管N1的体电位已经上升，而晶体管N2的体电位已经下降。即，晶体管N1的阈值电压已经下降，而晶体管N2的体电位已经上升。因此，Vt1-Vt2的数值已经变小。 

由此，再次满足数值表达式(4)。数值表达式(4)为ΔV＞Vt1-Vt2。即，满足ΔV＞Vt1-Vt2，并且在随后的放大操作(1)中，再次进行正常操作，从而将节点EVN放大为高电平。然后，这样重复(1)到(4)。 

如上所述，通过在考虑该情况下的阈值电压的同时，跟踪多晶硅TFT的体电位，并理解锁存型读出放大器电路的操作，定义了如此锁存型读出放大器电路周期性地误操作等的实验结果与多晶硅TFT的阈值电压的测量结果之间的关系，这证明了通过锁存型读出放大器评估所获得的较宽不稳定区域的原因。 

如上所述，本发明人已经通过锁存型读出放大器的操作分析等，确定了在多晶硅TFT中发生了由浮置体引起的滞后效应，并且这种滞后效应引起了电路操作中的问题。 

如上所述，本发明人已经确定了，类似于利用单晶硅的PD-SOI MOS晶体管，在多晶硅TFT中，MOS晶体管的阈值电压同样由于提供给MOS晶体管的偏置而发生波动，而这对随后的电路操作产生了影响(滞后效应)。并且，作为对这种问题的对策的调查结果，本发明人再次遇到了问题。 

在利用单晶硅的PD-SOIMOS晶体管中，为了抑制浮置体效应，所采用的是通过设置体触点来固定体电位的方法。但是，已经发现，在多晶硅TFT的情况下，由于体电阻非常高，根据体电阻和电容计算的时间常数较大，因此，在电路操作所需的时间内调节并固定体电位的设计是困难的。即，本发明人得出以下结论：在多晶硅TFT的情况下，难以通过设置体触点来固定体电位。 

对于多晶硅TFT的体电阻非常高的原因，例如，可以参考现有技术7(Seto的论文，Journal of Applied Physics，第46卷，第12号，1975年12月)。在多晶硅TFT的体中，在晶粒边界处存在大量的阱，并且由此捕获了大多数的正空穴和电子，因此载流子密度非常小，此外，出现在晶粒边界处的势垒对导电造成妨碍。因此，体电阻较高。 

如上所述，所揭示的问题是：在多晶硅TFT集成电路中，由于滞后效应，发生操作故障。 

发明内容

本发明的一个目的是通过抑制由于集成了如多晶硅TFT等具有SOI结构的MOS晶体管的电路中的滞后效应所引起的操作故障，提供一种电特性优异的半导体器件。此外，本发明的另一目的是提高包括这些TFT晶体管作为组件的锁存型读出放大器电路和锁存电路的灵敏度。此外，本发明的另一目的是提供一种利用所述半导体器件的电光优异显示设备。 

在利用附图中的参考数字进行描述时，根据本发明第一方面的半导体器件包括：由MOS晶体管组成的电路(4902)，用于在第一时间段(5001)中，输出所需信号；以及阶梯波形电压施加部分(4904)，用于在第二时间段(5002)中，在所述电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数。这里，这些参考数字用于帮助理解本发明，当然，本发明并不局限于由这些参考数字示出的实施例。 

由于所述半导体器件具有用于将阶梯波形电压(5003)施加预定次数的阶梯波形电压施加部分(4904)，将不小于阈值电压的阶梯波形电压(5003)施加在用于在第一时间段(5001)中输出信号的电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间预定次数。由此，根据将在以下本发明的效果中描述的原因，在第二时间段(5002)中，调节预定晶体管(4901)的体电位，从而抑制电路(4902)的滞后效应。 

根据本发明第二方面的半导体器件包括：在利用附图中的参考数 字进行描述时，由MOS晶体管组成的电路(4902)，所述MOS晶体管包括设置在绝缘层上的、具有晶粒边界的半导体层作为沟道，用于在第一时间段(5001)中，输出所需信号；以及电压施加部分(4904)，用于在第二时间段(5002)中、在所述电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管的阈值电压的电压(5003)预定次数。 

由于半导体器件具有电压施加部分(4904)，用于将电压(5003)施加预定次数，将不小于阈值电压的电压(5003)施加在用于在第一时间段(5001)中输出信号的电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间预定次数。由此，根据将在以下本发明的效果中描述的原因，在第二时间段(5002)中，调节预定晶体管(4901)的体电位，从而抑制电路(4902)的滞后效应。 

根据本发明第三方面的用于驱动半导体器件的方法用于驱动具有由MOS晶体管(4901)组成的第一电路(4902)的半导体器件，其特征在于：在第一时间段(5001)中，使所述第一电路(4902)输出除所述第一电路(4902)以外的其他电路所需的信号；以及在第二时间段(5002)中，在所述第一电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管(4901)的阈值电压的阶梯波形电压(5003)预定次数。 

在第二时间段(5002)中，将不小于所述MOS晶体管(4901)的阈值电压的阶梯波形电压(5003)施加预定次数，以及在第一时间段(5001)中，从由这些MOS晶体管(4901)组成的电路获得输出。由此，根据将在以下本发明的效果中描述的原因，在第二时间段(5002)中，调节预定晶体管(4901)的体电位，获得来自已经针对其抑制了滞后效应的第一电路(4902)的输出。 

根据本发明第四方面的用于驱动半导体器件的方法用于驱动具有由MOS晶体管(4901)组成的第一电路(4902)的半导体器件，所述MOS晶体管(4901)包括设置在绝缘层上的、具有晶粒边界的半导体层作为沟道，所述方法的特征在于：在第一时间段(5001)中，使所述第一电路(4902)输出除所述第一电路(4902)以外的其他电路 (4903)所需的信号；以及在第二时间段(5002)中，在所述第一电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管(4901)的阈值电压的电压(5003)预定次数。 

在第二时间段(5002)中，将不小于MOS晶体管(4901)的阈值电压的电压(5003)施加预定次数，以及在第一时间段(5001)中，从由这些MOS晶体管(4901)组成的电路中获得输出。由此，根据将在以下本发明的效果中描述的原因，在第二时间段(5002)中，调节预定晶体管(4901)的体电位，从而在第一时间段(5001)中，获得来自已经抑制了滞后效应的第一电路(4902)的输出。 

根据本发明第五方面的半导体器件的特征在于具有：体电位复位部分(4904)，用于通过在预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数，将所述MOS晶体管(4901)的体电位改变到预定电位。 

通过在预定MOS晶体管(4901)的栅极和源极之间施加不小于MOS晶体管的阈值电压的阶梯波形电压(5003)，根据将在以下本发明的效果中描述的原因，调节MOS晶体管(4901)的体电位。由于半导体器件具有这种功能的体电位复位部分(4904)，抑制了预定MOS晶体管(4901)的滞后效应。 

根据本发明第六方面的半导体器件的特征在于具有：滞后现象抑制部分(4904)，用于通过在预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管(4901)的阈值电压的电(5003)，抑制所述MOS晶体管(4901)的滞后现象。 

通过在预定MOS晶体管(4901)的栅极和源极之间施加不小于MOS晶体管的阈值电压的电压(5003)，根据将在以下本发明的效果中描述的原因，抑制了MOS晶体管(4901)的滞后现象。由于半导体器件具有这种功能的滞后现象抑制部分(4904)，抑制了预定MOS晶体管(4901)的滞后效应。 

根据本发明第七方面的半导体器件的特征在于具有：体电位复位部分(4904)，用于通过在预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管的阈值电压的电压(5003)，将所述MOS 晶体管(4901)的体电位改变到预定电位。 

通过在预定MOS晶体管(4901)的栅极和源极之间施加不小于MOS晶体管的阈值电压的电压(5003)，根据将在以下本发明的效果中描述的原因，调节MOS晶体管(4901)的体电位。由于半导体器件具有这种功能的体电位复位部分(4904)，抑制了预定MOS晶体管(4901)的滞后效应。 

根据本发明第八方面的半导体器件是一种半导体器件，具有检测电路，所述检测电路包括MOS晶体管作为组件，所述MOS晶体管包括设置在绝缘层上的半导体层作为沟道，所述检测电路用于检测施加到要配对的MOS晶体管(4901a和4901b)的栅极上的较大和较小电压，作为配对MOS晶体管的导电性差异，所述半导体器件的特征在于包括：阶梯波形电压施加部分(4904)，用于在所述检测电路的所述配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间、施加不小于所述配对MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数。 

所述半导体器件具有阶梯波形电压施加部分(4904)，用于将不小于阈值电压的阶梯波形电压(5003)施加在配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间。由此，根据将在以下本发明的效果中描述的原因，调节配对MOS晶体管(4901a和4901b)的体电位，从而抑制检测电路的滞后效应。 

根据本发明第九方面的锁存电路是一种通过交叉连接第一和第二MOS晶体管(4901a和4901b)构建的锁存电路，所述第一和第二MOS晶体管(4901a和4901b)包含设置在绝缘层上的半导体层作为沟道，所述锁存电路的特征在于包括：第一阶梯波形电压施加部分(4904a)，用于在所述第一MOS晶体管(4901a)的栅极和源极之间、施加不小于所述第一MOS晶体管(4901a)的阈值电压的阶梯波形电压(5003a)预定次数；以及第二阶梯波形电压施加部分(4904b)，用于在所述第二MOS晶体管(4901b)的栅极和源极之间、施加不小于所述第二MOS晶体管(4901b)的阈值电压的阶梯波形电压(5003b)预定次数。 

通过所谓的交叉连接构建所述锁存电路，其中第一MOS晶体管 (4901a)和第二MOS晶体管(4901b)的源极彼此相连，第一MOS晶体管的栅极与第二MOS晶体管的漏极相连，以及第一MOS晶体管的漏极与第二MOS晶体管的栅极相连。 

此外，所述锁存电路具有阶梯波形电压施加部分(4904a和4904b)，用于将不小于阈值电压的阶梯波形电压(5003a和5003b)施加在配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间预定次数。由此，根据将在以下本发明的效果中描述的原因，调节配对晶体管(4901a和4901b)的体电位，从而抑制锁存电路的滞后效应。 

根据本发明第十方面的锁存电路是一种通过交叉连接第一和第二MOS晶体管(4901a和4901b)构建的锁存电路，其特征在于包括：阶梯波形电压施加部分(4904)，用于在所述第一和第二MOS晶体管(4901a和4901b)的栅极和源极之间、施加不小于阈值电压的阶梯波形电压(5003)预定次数。 

通过所谓的交叉连接构建所述锁存电路，其中第一MOS晶体管(4901a)和第二MOS晶体管(4901b)的源极彼此相连，第一MOS晶体管的栅极与第二MOS晶体管的漏极相连，以及第一MOS晶体管的漏极与第二MOS晶体管的栅极相连。 

此外，所述锁存电路具有阶梯波形电压施加部分(4904)，用于将不小于阈值电压的阶梯波形电压(5003)施加在配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间预定次数。由此，根据将在以下本发明的效果中描述的原因，调节配对晶体管(4901a和4901b)的体电位，从而抑制锁存电路的滞后效应。 

根据本发明第十一方面的用于驱动锁存电路的方法是一种用于驱动通过交叉连接第一和第二MOS晶体管(4901a和4901b)构建的锁存电路的方法，其特征在于包括以下处理：在所述第一MOS晶体管(4901a)的栅极和源极之间、施加不小于所述第一MOS晶体管(4901a)的阈值电压的阶梯波形电压预定次数；在所述第二MOS晶体管(4901b)的栅极和源极之间、施加不小于所述第二MOS晶体管(4901b)的阈值电压的阶梯波形电压预定次数；以及在这些处理之后，执行锁存操作。 

所述方法包括在执行锁存电路中的放大和锁存操作之前，将不小 于第一MOS晶体管的阈值电压的阶梯波形电压施加在第一MOS晶体管(4901a)的栅极和源极之间预定次数的处理和将不小于第二MOS晶体管(4901b)的阈值电压的阶梯波形电压施加在所述第二MOS晶体管(4901b)的栅极和源极之间预定次数的处理。由此，根据将在以下本发明的效果中描述的原因，调节第一MOS晶体管(4901a)和第二MOS晶体管(4901b)的体电位，从而在执行锁存操作的后续步骤中抑制了滞后效应。 

根据本发明第十二方面的用于驱动锁存电路的方法是一种用于驱动通过交叉连接第一和第二MOS晶体管(4901a和4901b)构建的锁存电路的方法，其特征在于包括以下处理：在所述第一和第二MOS晶体管(4901a和4901b)的栅极和源极之间、施加不小于所述第一和第二MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数；以及之后，执行锁存操作。 

所述方法包括在执行锁存电路中的放大和锁存操作之前，将不小于阈值电压的阶梯波形电压施加在第一和第二MOS晶体管(4901a和4901b)的栅极和源极之间预定次数的处理。由此，根据将在以下本发明的效果中描述的原因，调节第一MOS晶体管(4901a)和第二MOS晶体管(4901b)的体电位，从而在执行锁存操作的后续步骤中抑制了滞后效应。 

根据本发明第十三方面的半导体器件是一种半导体器件，其特征在于包括：由MOS晶体管(4901)组成的第一电路(4902)，所述MOS晶体管(4901)包括具有设置在绝缘层上的边界的半导体层作为沟道；第二电路(4903)，用于使用由所述第一电路在第一时间段(5001)中产生的信号，以及不使用由所述第一电路(4902)在第二时间段(5002)中产生的信号；传输控制部分(4905)，用于在所述第一时间段(5001)中启用所述第一电路(4902)和所述第二电路(4903)之间的信号传输，以及在所述第二时间段(5002)中禁用所述信号传输；以及阶梯波形电压施加部分(4904)，用于在所述第一电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于所述MOS晶体管的阈值电压的阶梯波形电压预定次数。 

所述半导体器件具有阶梯波形电压施加部分(4904)，用于在第一电路(4902)中的预定MOS晶体管(4901)的栅极和源极之间、施加不小于阈值电压的阶梯波形电压预定次数，并且通过在第二时间段(5002)中进行操作，调节预定MOS晶体管(4901)的体电位。此外，在第二时间段(5002)中，传输控制部分(4905)禁用第一电路(4902)和第二电路(4903)之间的信号传输。 

在第一时间段中，传输控制部分(4905)启用第一电路(4902)和第二电路(4903)以在其间传输信号，由此将由第一电路(4902)产生的信号传输到第二MOS晶体管(4903)。或者，将信号从第二电路(4903)传输到第一电路。 

由此，能够最小化向其施加了作为操作阶梯波形电压施加部分的结果而产生的噪声的节点。 

此外，即使在从第二电路(4903)输出高电压时，能够防止将此高电压施加到第一电路(4902)上，从而能够抑制第一电路(4902)的滞后效应。 

根据本发明第十四方面的半导体器件是一种半导体器件，包括第一和第二MOS晶体管(4901a和4901b)，所述第一和第二MOS晶体管(4901a和4901b)包括设置在绝缘层上的半导体层作为沟道，所述半导体器件的特征在于具有如下电路结构：所述第一MOS晶体管(4901a)与所述第二MOS晶体管(4901b)的源极相连，所述第一MOS晶体管的栅极、所述第二MOS晶体管的漏极和阶梯波形电压施加电路通过第一开关(3501a)相连，所述第二MOS晶体管(4901b)的栅极、所述第一MOS晶体管的漏极和所述阶梯波形电压施加部分通过第二开关(3501b)相连，所述第一MOS晶体管的栅极和漏极通过第三开关(3501c)相连，以及所述第二MOS晶体管的栅极和漏极通过第四开关(3501d)相连。 

在上述电路结构中，当第三和第四开关(3501c和3501d)断开(开路)且第一和第二开关(3501a和3501b)接通(短路)时，第一MOS晶体管(4901a)和第二MOS晶体管(4901b)的源极相连，此外，彼此的栅极和漏极交叉相连，因此，此电路形成锁存电路。因此，放 大和锁存操作成为可能。 

另一方面，当所有的开关都变为相反的状态，对于第一MOS晶体管(4901a)，栅极和漏极相连，同样对于第二MOS晶体管(4901b)，栅极和漏极相连。在这种状态下，能够通过将阶梯波形电压同时施加在共同连接的源极和第一和第二MOS晶体管(4901a和4901b)的漏极之间来同时调节第一和第二MOS晶体管(4901a和4901b)的体电位。 

根据本发明第十五方面的读出放大器电路是一种读出放大器电路，用于放大和锁存两个节点(5301a和5301b)之间的较大和较小电位，以及所述读出放大器电路的特征在于具有：传输控制部分(4905)，具有第一和第二锁存电路，用于启用或禁用所述第一和第二锁存电路中的至少一个与所述两个节点(5301a和5301b)中任意一个之间的信号传输。 

具有传输控制部分(4905)使其能够电连接和断开第一锁存电路和第二锁存电路。 

例如，通过第二锁存电路接收由第一锁存电路放大并锁存的信号，然后使用传输控制部分(4905)电断开第一和第二锁存电路，能够在第二锁存电路中放大并锁存由第二锁存电路接收的信号，并利用输出信号，同时通过将阶梯波形电压(5003)施加到第一锁存电路的MOS晶体管(4901)上来调节体电位。 

根据本发明第十六方面的读出放大器电路具有根据本发明第十五方面的特征，并且其特征还在于所述第一电路(4902)(第一锁存电路)的输出电压幅度小于第二电路(4903)(第二锁存电路)的输出电压幅度。 

具有传输控制部分(4905)使其能够电连接和断开第一锁存电路和第二锁存电路。 

而且，第二锁存电路接收由第一锁存电路放大并锁存为低幅度的信号，然后使用传输控制部分电断开第一和第二锁存电路。之后，通过第二锁存电路，将信号放大到所需的幅度，并进行锁存。 

由此，能够保持施加到第一锁存电路上的电压较低，从而能够降低发生在第一锁存电路中的滞后效应。 

根据本发明第十七方面的半导体器件是一种具有由MOS晶体管组成的第一电路(4902)和第二电路(4903)的半导体器件，其特征在于所述第一电路通过传输控制部分(4905)与所述第二电路相连，所述传输控制部分(4905)用于不将所述第二电路中产生的高电压施加到所述第一电路的MOS晶体管上。 

具有传输控制部分(4905)使其能够电连接和断开第一电路和第二电路。 

由此，能够防止第二电路中产生的高电压施加到包括在第一电路中的MOS晶体管上，从而能够降低发生在第一锁存电路中的滞后效应。 

根据本发明第十八方面的读出放大器电路的特征在于包括：通过交叉连接第一和第二MOS晶体管(4901a和4901b)构建的第一电路(4902)(第一锁存电路)，所述第一和第二MOS晶体管(4901a和4901b)包含设置在绝缘体上的半导体层作为沟道；两个节点(5301a和5301b)，通过用于在第一时间段中启用信号传输而在第二时间段中禁用信号传输的传输控制部分(4905)与所述第一锁存电路相连；与所述两个节点相连的第二锁存电路(4903)(第二锁存电路)；以及阶梯波形施加部分(4904)，用于在第二时间段中、在所述第一和第二MOS晶体管的栅极和源极之间、施加不小于所述第一和第二MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数。 

具有传输控制部分(4905)使其能够电连接和断开第一锁存电路和第二锁存电路。 

而且，通过第二锁存电路接收由第一锁存电路放大并锁存的信号，然后使用传输控制部分(4905)电断开第一和第二锁存电路，能够在第二锁存电路中执行放大和锁存操作，并利用所述信号，同时通过使用阶梯波形电压施加部分(4904)、将阶梯波形电压施加到第一锁存电路的第一和第二MOS晶体管(4901a和4901b)上来调节体电位。 

此外，第二锁存电路接收由第一锁存电路放大并锁存为低幅度的信号，然后使用传输控制部分电断开第一和第二锁存电路。之后，通过第二锁存电路，将信号放大到所需的幅度，并进行锁存。由此，能够保持施加到第一锁存电路上的电压较低，从而能够降低发生在第一 锁存电路中的滞后效应。 

根据本发明第十九方面的存储器电路的特征在于包括：传输控制部分(4905)，具有包括第一和第二MOS晶体管(4901a和4901b)的第一电路(4902)(第一锁存型读出放大器电路)和第二电路(4903)(第二锁存型读出放大器电路)，所述第一和第二MOS晶体管(4901a和4901b)包含设置在绝缘体上的半导体层作为沟道，所述传输控制部分(4905)用于在第一时间段(5001)中启用所述第一锁存型读出放大器电路和位线对(5301a和5301b)之间的信号传输，以及在第二时间段(5002)中禁用所述信号传输；与所述位线中的至少一个相连的预充电电路(5302)；与所述位线中的至少一个相连的存储器单元(5303)；以及阶梯波形施加部分(4904)，用于在第二时间段(5002)中、在所述第一锁存型读出放大器中的所述第一和第二MOS晶体管(4901a和4901b)的栅极和源极之间、施加不小于所述第一和第二MOS晶体管的阈值电压的阶梯波形电压预定次数。 

具有传输控制部分(4905)使其能够电连接和断开第一锁存电路和位线对。 

将由第一锁存电路放大并锁存的信号写入位线对，然后使用传输控制部分(4905)将第一锁存电路从位线对上电断开。通过阶梯波形施加部分(4904)，将阶梯波形电压施加在第一锁存电路的第一和第二MOS晶体管(4901a和4901b)上，由此调节体电位。与此同时，第二锁存电路在接收到被写入位线的电压时执行放大和锁存操作，并刷新存储器单元(5003)，并通过此放大并锁存的信号输出数据。因此，能够与存储器单元(5303)刷新操作和数据输出操作同时进行体电位调节操作，由此能够缩短操作周期。 

此外，预充电电路将位线对预充电为低电压，将由第一锁存电路放大并锁存为低幅度的信号写入位线对，然后电断开第一锁存电路和位线对。之后，第二锁存电路对写入位线的信号进行进一步的放大。之后，将位线对再次预充电为低电压，然后使用传输控制部分(4905)将第一锁存电路与位线对电连接。由此，能够保持施加到第一锁存电路上的电压较低，从而能够降低发生在第一锁存电路中的滞后效应。 

根据本发明第二十方面的差分放大电路是一种差分放大电路(6401)，包括MOS晶体管作为组件，所述MOS晶体管包括设置在绝缘层上的半导体层作为沟道，所述差分放大电路用于放大施加到要配对的MOS晶体管(4901a和4901b)的栅极上的较大和较小电压，作为配对MOS晶体管的导电性差异，所述差分放大电路的特征在于包括：阶梯波形电压施加部分(4904)，用于在所述配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间、施加不小于所述配对MOS晶体管的阈值电压的阶梯波形电压预定次数。 

具有阶梯波形电压施加部分(4904)使其能够将阶梯波形电压提供给差分放大电路(6401)的配对MOS晶体管(4901a和4901b)，使其栅极-源极电压变为阈值电压或更大。 

由于在从差分放大电路(6401)获得输出之前，将此阶梯波形电压提供给MOS晶体管(4901a和4901b)，调节了这些MOS晶体管的体电位，从而抑制了滞后效应。 

根据本发明第二十一方面的电压跟随器电路是一种构建在包括MOS晶体管的差分放大电路中的电压跟随器电路，所述MOS晶体管包括设置在绝缘层上的半导体层作为沟道，所述差分放大电路用于通过将来自所述差分放大电路的输出输入所述配对MOS晶体管的栅极之一，放大施加到要配对的MOS晶体管(4901a和4901b)的栅极上的较大和较小电压，作为配对MOS晶体管(4901a和4901b)的导电性差异，所述电压跟随器电路的特征在于包括：阶梯波形电压施加部分(4904)，用于在所述配对MOS晶体管(4901a和4901b)中的每一个的栅极和源极之间、施加不小于所述配对MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数。 

具有阶梯波形电压施加部分(4904)使其能够将阶梯波形电压(5003)提供给差分放大电路的配对MOS晶体管(4901a和4901b)，使其栅极-源极电压变为阈值电压或更大。 

由于在从利用差分放大电路构建的电压跟随器电路获得输出之前，将此阶梯波形电压(5003)提供给MOS晶体管(4901a和4901b)，调节了这些MOS晶体管的体电位，从而抑制了滞后效应。 

根据本发明第二十二方面的源极跟随器电路是一种源极跟随器电路，被构建为包括第一MOS晶体管(4901)，所述第一MOS晶体管(4901)包括设置在绝缘层上的半导体层作为沟道，所述源极跟随器电路的特征在于包括：阶梯波形电压施加部分(4904)，用于在第一周期中，输出所需信号，以及在第二周期中，在所述第一MOS晶体管(4901)的栅极和源极之间、施加不小于所述第一MOS晶体管的阈值电压的阶梯波形电压(5003)预定次数。 

具有阶梯波形电压施加部分(4904)使其能够将阶梯波形电压(5003)提供给源极跟随器的MOS晶体管(4901)，使其栅极-源极电压变为阈值电压或更大。 

由于在从源极跟随器获得输出之前，将此阶梯波形电压(5003)提供给MOS晶体管(4901)，调节了MOS晶体管的体电位，从而抑制了滞后效应。 

根据本发明第二十三方面的半导体器件是在根据本发明第一、第二、第五、第六、第七、第十三、第十四或第十七方面所述的半导体电路中，其特征在于在相同的衬底上形成：显示部分(5502)，通过将像素按照矩阵形式排列在多条数据线与多条扫描线之间的交点处来构建；和存储器(5501)，用于存储与要显示在所述显示部分上的信息相对应的数据。 

在本发明中，在相同的衬底上形成存储器(5501)和显示部分(5502)，以及将与要显示在显示部分上的信息相对应的数据存储在存储器中。由此，可以获得小尺寸、低成本、低功耗、高图像质量的显示设备。 

根据本发明第二十四方面的显示设备是一种显示设备，具有：显示部分(5502)，通过将像素按照矩阵形式排列在多条数据线与多条扫描线之间的交点处来构建；和存储器(5501)，用于存储与要显示在所述显示部分上的信息相对应的数据，形成在与形成所述显示部分相同的衬底上，所述显示设备的特征在于所述存储器包括根据本发明第九、第十、第十五、第十六、第十八或第十九方面所述的任一电路作为组件。 

将存储器(5501)和显示部分(5502)形成在相同的衬底上，并且将与要显示在显示部分上的信息相对应的数据存储在存储器中。此存储器包括根据本发明第九、第十、第十五、第十六、第十八或第十九方面所述的任一电路作为组件。由此，可以在显示部分的周围形成高度集成的存储器，能够获得小尺寸、低成本的显示设备。 

根据本发明第二十五方面的显示设备是一种显示设备，具有：显示部分(5502)，通过将像素按照矩阵形式排列在多条数据线与多条扫描线之间的交点处来构建；和数字/模拟转换电路(5505)，用于在接收到由较高级别的设备提供的数字信号显示数据时，将所述数字信号显示数据转换为模拟电压信号，所述显示设备的特征在于所述数字/模拟转换电路(5505)包括根据本发明第二十、第二十一或第二十二方面所述的任一电路作为组件。 

在相同的衬底上形成数字/模拟转换电路(5505)和显示部分(5502)，并且数字/模拟转换电路(5505)在接收到由较高级别的设备提供的数字信号显示数据时，将所述数字信号显示数据转换为模拟信号。此数字/模拟转换电路(5505)包括根据本发明第二十、第二十一或第二十二方面所述的任一电路作为组件。由于针对本发明第二十、第二十一或第二十二方面的电路抑制了滞后效应，能够获得小尺寸、低成本、高图像质量的显示设备。 

根据本发明第二十六方面的个人数字助理配备有本发明第二十三、第二十四或第二十五方面所述的任一显示设备。 

由此，能够以低成本实现低功耗、小尺寸的个人数字助理。 

根据本发明第二十七方面的MOS晶体管是一种MOS晶体管，包括设置在绝缘层上的、具有晶粒边界的半导体层作为沟道，所述MOS晶体管的特征在于：在所述MOS晶体管上设置体触点(8500)。 

通过将预定的电压施加到体触点部分上，从而正向偏置体和体触点部分，能够提取出累积在体部分中的电荷(在n沟道MOS晶体管的情况下为正空穴)。由此，能够在某种程度上抑制滞后效应。在n沟道晶体管的情况下，可以通过充分降低施加到体触点上的电压来获得其他效果。 

根据本发明第二十八方面的MOS晶体管是一种MOS晶体管，包括设置在绝缘层上的、具有晶粒边界的半导体层作为沟道，所述MOS晶体管的特征在于：在所述MOS晶体管上设置背栅极(180)。 

通过将预定的电压施加到背栅极部分上，由此扩展半导体层的耗尽层，从而减小中性区域，能够抑制引起了滞后效应的电荷累积，由此，能够在某种程度上抑制滞后效应。 

根据本发明，由于将不小于MOS晶体管的阈值电压的阶梯波形电压施加在MOS晶体管的栅极和源极之间，调节了MOS晶体管的体电位。而且，由于之后使包括此MOS晶体管的电路进行所需的操作，抑制了滞后效应。 

其原因如下。在将不小于阈值电压的阶梯波形电压(5003)提供给MOS晶体管(4901)时，由于通过栅极和体之间的电容的静电感应耦合，体电位上升，然后MOS晶体管的体电位快速向电位“热平衡电位”+“φbi(内建电位)”收敛，因此，能够复位体电位。由此，能够调节阈值电压。 

此外，在提供不小于阈值电压的阶梯波形电压(5003)时，从源极将电子快速地提供到半导体表面上。由于MOS晶体管导通，即使在半导体层是多晶体时，也能够将从源极提供电子以足够的数量快速地提供到远离源极结的地方。一些提供电子被半导体层中的阱所捕获。当MOS晶体管截止时，由于已经被阱捕获的电子与体的正空穴重新结合，体电位被复位，从而获得了本发明的效果。 

此外，当重复此操作时，耗尽层在特定点达到硅层的下端，阈值电压不再增加，从而能够调节阈值电压。 

在第二时间段(5002)中执行这些操作之后，使由MOS晶体管(4901)组成的电路在第一时间段(5001)中进行操作，从而获得输出，因此，抑制了由MOS晶体管(4901)组成的这种电路的滞后效应。 

此外，对于将不小于阈值电压的阶梯波形电压(5003)施加在MOS晶体管的栅极和源极之间的时间段，除了源极电压为0V以外，将漏极电压也设置为0V。因此，即使在将阶梯波形电压施加在栅极和源极之间从而导通MOS晶体管时，也没有电流在漏极和源极之间流动。因此， 由体电位复位操作引起的电流较小。 

此外，对于将不小于阈值电压的阶梯波形电压施加在MOS晶体管的栅极和源极之间的时间段，除了源极电压为0V以外，将漏极电压也设置为0V。因此，从源极和漏极提供消除累积在体中的正空穴所需的电子，从而能够有效降低体电位，并能够有效地复位体电位。 

如实施例中将详细描述的那样，由于不再需要传统SOI技术中抑制滞后效应所必需的体触点，不需要开发新器件或新处理。因此，开发成本非常低。 

此外，根据本发明的锁存电路，由于在放大较大和较小电压之间的差值之前，复位用于执行放大的配对MOS晶体管的体电位，抑制了滞后效应，并且减小了锁存电路的锁存操作变得不稳定的不稳定区域。 

此外，利用用于控制节点间的信号传输的可用性的传输控制部分，使向其施加了不小于阈值电压的阶梯波形电压(5003)的节点和向其施加了由阶梯波形电压所引起的噪声的节点最小化，减小了复位时的电流。 

此外，根据本发明，由于在用于通过将不小于阈值电压的阶梯波形电压(5003)施加在MOS晶体管的栅极和源极之间来复位体电位的时间段中，解除了锁存电路的交叉连接，能够同时复位两个MOS晶体管。由此，能够缩短复位体电位所需的时间，此外，能够实现对此电路和利用此电路的系统的整体加速。 

此外，通过提供由如p沟道MOS晶体管等组成的第二锁存电路和由如n沟道MOS晶体管等组成的第一锁存电路，并在第二锁存操作中执行放大和锁存操作之前，在第一锁存操作中执行放大和锁存操作，将较大和较小信号电压均放大到相同的程度，例如，放大到几伏特的数值。因此，当接着在第二锁存电路中实现放大和锁存电路时，已经在节点间施加了足够的电压差。因此，即使在未将不小于阈值电压的阶梯波形电压提供给第二电路中的MOS晶体管时，也不会发生误操作。 

此外，本发明的锁存型读出放大器由用于首先放大较大和较小信号电压的第一锁存电路“小幅度预放大器部分”和用于将所述较大和较小信号电压放大为最终所需电压的第二锁存电路“全幅放大器部分” 组成，并将第一锁存电路“小幅度预放大器部分”的输出电压设置为低于最终所需的输出电压。 

而且，通过使用用于控制节点之间的信号传输的可用性的传输控制部分，按照如下方式驱动读出放大器：不将由第二锁存电路放大的高电压(即，最终所需的输出电压)施加到第一锁存电路“小幅度预放大器部分”上。由此，保持施加到第一锁存电路的MOS晶体管上的电压较低，结果，抑制了滞后效应，并减小了不稳定区域。 

此外，在第二锁存电路执行放大和锁存操作的时间段期间，将不小于阈值电压的阶梯波形电压提供给已经被传输控制部分断开的第一锁存电路的MOS晶体管。即，由于并行地执行第二锁存电路的放大和锁存操作和第一锁存电路的体电位复位操作，能够抑制由于复位操作而导致的周期时间的增加。 

作为体电位复位操作的结果，提高了锁存型读出放大器电路的灵敏度，因此能够执行稳定的读出操作，即使在较大和较小电压之间的差值较小时，也不会发生误操作。因此，可以增加与位线相连的存储器单元的数目，提高了每单位面积的存储器容量。 

此外，由于本发明的显示设备在LCD板中具有用于存储与信息相对应的数据的存储器(等价于所谓的帧存储器)，不需要外部提供视频数据来显示静态图像。因此，能够停止针对外部视频数据供应而驱动的电路部分，由此能够减小电流。 

即使针对通常被看作运动图像的视频图像，如括号中所示的示例那样，通常板驱动频率(例如，60Hz，这意味着一秒钟内将信号写入像素60次的驱动)和视频帧的帧速率(例如，30fps，这意味着一秒钟内将视频数据更新30次)之间存在频率差。例如，这通常发生在用于产生视频数据的元件的处理速度较低时，而且当视频数据的帧速率较低时(例如，10fps或更小)，按照逐帧前进的方式来显示运动图像。 

在上述数值示例的情况下(板驱动频率为60Hz，视频数据帧速率为30fps)，板实质上在两帧钟显示相同的图像，也可以认为是一类静态图像。即，通过在LCD板钟设置帧存储器，尽管大体上是运动图像，仍然可以将应当外部提供的视频数据的带宽减小一半。 

换句话说，尽管其是必需的，当在LCD板中不存在帧存储器时，无论视频数据的帧速率如何，均提供等价于60Hz的信号，在本实施例的情况下，根据视频数据的帧速率(如，30Hz)提供信号就足够了，从而减小了要提供给板的数据的带宽。 

此外，由于使用了高敏感度的读出放大器和具有小存储器单元的DRAM，可以在位于显示部分四周的所谓的边框部分处形成具有一帧容量的存储器。即，与安装有作为分离芯片提供的存储器芯片的结构相比，可以在更小的空间中实现帧存储器。 

此外，由于在设计和准备板的同时设计和准备帧存储器，不需要生产存储器芯片，有利于交货日期管理。也减少了元件的存储，而且存货管理也变得不必要，允许以较低的价格来提供产品。此外，也降低了模块组件的安装成本。 

此外，由于显示部分的像素排列等同于存储器中存储单元的排列，从存储器到显示部分的简单布局实现了较小的布局面积。 

此外，根据实施例中所示的显示设备，构建所述显示设备，从而通过多路复用器来选择数据，通过DAC将所述数据转换为模拟信号，并通过多路分解器选择写入数据线，并进行构建，从而使多路复用器和多路分解器成对进行操作。在传统结构中，由于多路复用器和多路分解器不具有一一对应关系，需要布置从多路复用器通过DAC到多路分解器的信号线，同时沿着横向围绕在其周围。在本发明中，这种围绕配线是不必要的，因此，需要较小的布局面积。此外，由于还可以从电路面积、操作速度和功率消耗的观点来选择最佳的DAC数量，能够实现小面积、低功率的电路和显示设备。 

为了保持图像质量，即使对于静态图像，在液晶显示设备中，仍然将数据以固定的周期写入所有像素中。该周期通常是16.6ms。设计本实施例中准备的DRAM的存储器单元，从而使保留时间长于此周期。因此，以固定的周期存取存储了帧数据的所有单元，并在此时刷新存储器单元数据，因此，通常DRAM所需的刷新电路和操作不再必要。 

由于通过使用本发明的显示设备，将包括存储器在内的多种电路以较小的面积构建在显示设备中，通过使用本发明的显示设备，能够 减小个人数字助理的尺寸。 

此外，在本发明中，锁存电路在提供不小于阈值的阶梯波形电压的时间段期间保持输出电压，并且通过传输控制部分将此锁存电路与向其施加阶梯波形电压的MOS晶体管断开，因此阶梯波形电压不会影响输出。 

此外，在本发明中，由于在输出已经被锁存并被用于下一级电路的时间段中施加不小于阈值电压的阶梯波形电压，能够抑制由于复位操作而引起的周期时间的增加。 

此外，根据本发明的差分放大电路，由于将使栅极-源极电压变为阈值或更大的阶梯波形电压提供给差分对的两个MOS晶体管，这些MOS晶体管的体电位被复位。由此，减小了由于操作历史所引起的差分放大电路的偏移。 

此外，由于此差分放大电路用于提供电压跟随器，改善了输入/输出特性。 

此外，改善了通过将本发明的电压跟随器电路应用于DAC电路的输出级而提供的显示设备的图像质量。 

此外，根据本发明的源极跟随器电路，将高于阈值电压的阶梯波形电压施加在MOS晶体管的栅极和源极之间，体电位被复位。由此，能够抑制由于操作历史而引起的源极跟随器电路的输入/输出特性的波动。 

此外，由于源极跟随器电路具有用于在提供不小于阈值电压的阶梯波形电压时断开电源和地之间的路径的传输控制部分，能够抑制消耗电流的增加。 

此外，作为将本发明的源极跟随器电路应用于DAC电路的输出级的结果，改善了显示部分的图像质量。 

附图说明

图1是示出了使用于驱动电路集成的传统液晶显示设备的显示系统的结构的方框图； 

图2是示出了使用具有内置DAC电路的传统液晶显示设备的显示 系统的结构的方框图； 

图3是使用传统块MOS晶体管构建的DRAM的电路结构图； 

图4是图3所示的DRAM的“1”读出操作中的信号波形图； 

图5是锁存型读出放大器评估电路的电路图； 

图6是示出了用于驱动如图5所示的锁存型读出放大器评估电路的输入波形和在节点EVN和节点ODD实际测量到的波形示例的示意图； 

图7是示出了要输入到锁存型读出放大器中的实际测量到的电位差ΔV和节点EVN的高电平放大的概率的曲线图； 

图8是用于驱动如图5所示的锁存型读出放大器评估电路的输入波形和当发生误操作时在节点EVN和节点ODD实际测量到的波形的波形图； 

图9A和9B是示出了施加到组成如图5所示的锁存型读出放大器的MOS晶体管N1和N2上的电压的时序图，其中图9A示出了晶体管N1的电压，以及图9B示出了晶体管N2的电压； 

图10是示出了多晶硅TFT的动态阈值电压波动的测量结果的曲线图； 

图11是由n沟道MOS晶体管组成的锁存型读出放大器的电路图； 

图12是示出了锁存型读出放大器电路和获得稳定输出所需的ΔV之间的关系的实际测量值的曲线图； 

图13A和13B示出了表明MOS晶体管的阈值电压作为施加脉冲电压的结果而动态波动的估计原因的时序图和器件截面图，其中图13A示出了体电位下降的情况，以及图13B示出了体电位上升的情况； 

图14是示出了ΔVth1-ΔVth2与所施加的脉冲数之间的关系的曲线图； 

图15是MOS晶体管的体电位的估计图； 

图16是示出了用于驱动本发明第一实施例的锁存电路的方法的流程图； 

图17是本发明第一实施例的电路图； 

图18是示出了本发明第一实施例的驱动方法的时序图； 

图19是示出了本发明第一实施例中所获得的脉冲电压(Vrst) 与获得稳定输出的最小必需ΔV之间的关系的实际测量值的曲线图； 

图20A和图20B示出了MOS晶体管模型和施加复位脉冲时的体电位，其中图20A是具有浮置体的增强模式PD(部分耗尽)MOS晶体管的模型，以及图20B是示出了两个MOS晶体管的体电位VBS的时间变化和施加在栅极和源极之间的电压VGS的时间变化的示意图； 

图21A和图21B示出了在n沟道MOS晶体管中沿正向偏置体和源极的情况下的体-源极能带图，其中图21A是所述体为单晶体的情况，以及图21B是所述体为多晶体的情况； 

图22是在MOS晶体管处于导通状态的情况下、半导体表面附近、横向的能带图； 

图23A和23B示出了从MOS晶体管的栅极(G)开始的体方向(垂直方向)的能带图，其中图23A是将不小于阈值电压的电压施加到MOS晶体管中的VGS上的情况，以及图23B是MOS晶体管截止的情况； 

图24A到24C是本发明的MOS晶体管的平面图； 

图25是本发明的MOS晶体管的截面图； 

图26是示出了用于驱动本发明第二实施例的锁存电路的方法的流程图； 

图27是示出了本发明第二实施例的驱动方法的时序图； 

图28A和28B示出了本发明第三实施例的锁存型读出放大器的电路图，其中图28A是锁存型读出放大器电路图，以及图28B是定时反转器电路图； 

图29是示出了本发明第三实施例的驱动方法的时序图； 

图30是示出了本发明第四实施例的锁存电路的电路图； 

图31是示出了用于驱动本发明第四实施例的锁存电路的方法的流程图； 

图32是示出了用于驱动本发明第五实施例的锁存电路的方法的流程图； 

图33是用于确认第五实施例的效果的实验电路； 

图34是示出了本发明第五实施例的驱动方法的时序图； 

图35是示出了本发明第五实施例中所获得的复位脉冲电压与获 得稳定输出的最小必需ΔV之间的关系的实际测量值的曲线图； 

图36是示出了用于驱动本发明第六实施例的锁存电路的方法的流程图； 

图37是用于确认第六实施例的效果的实验电路； 

图38是示出了本发明第六实施例的驱动方法的时序图； 

图39是示出了用于驱动本发明第七实施例的锁存电路的方法的流程图； 

图40是本发明第八实施例的锁存型读出放大器的电路图； 

图41是示出了本发明第八实施例的驱动方法的时序图； 

图42是本发明第九实施例的锁存型读出放大器的电路图； 

图43是示出了本发明第九实施例的驱动方法的时序图； 

图44是示出了本发明第九实施例中实际测量到的、要输入到锁存型读出放大器中的电位差ΔV和节点EVN的高电平放大的概率的曲线图； 

图45是示出了本发明第九实施例中所获得的复位脉冲电压与获得稳定输出的最小必需ΔV之间的关系的实际测量值的曲线图； 

图46是示出了本发明的概念的电路方框图； 

图47是本发明第十实施例的DRAM电路图(上部)； 

图48是本发明第十实施例的DRAM电路图(下部)； 

图49是示出了用于驱动本发明第十实施例的DRAM的方法的流程图； 

图50是示出了本发明第十一实施例的显示设备的方框图； 

图51是包括在本发明第十一实施例的显示设备中的数据寄存器、MPX、DAC和DMUX的电路结构图； 

图52是示出了本发明第十二实施例的便携式终端的视图； 

图53A到图53H是按照步骤的顺序、示出了用于制造用在本发明实施例中的显示板的方法的截面图； 

图54是本发明第十四实施例的电平转换电路的电路图； 

图55是示出了用于驱动本发明第十四实施例的电平转换电路的方法的流程图； 

图56是本发明第十五实施例的锁存比较器电路的电路图； 

图57是示出了用于驱动本发明第十五实施例的锁存比较器电路的方法的时序图； 

图58是本发明第十六实施例的差分放大电路和电压跟随器电路的电路图； 

图59是本发明第十七实施例的源极跟随器电路的电路图；以及 

图60是示出了用于驱动本发明第十七实施例的源极跟随器电路的方法的时序图。 

具体实施方式

接下来，将参照附图详细描述本发明的实施例。这里，以下所示的本发明的一些实施例的特征在于“将阶梯波形电压(5003)施加在预定的一个或多个MOS晶体管(4901)的栅极和源极之间”。在多个MOS晶体管(4901)的情况下，为了便于清楚地区分各个MOS晶体管，以具有小写字母的(4901a和4901b)表示其参考数字。类似地，当需要区分阶梯波形电压(5003)时，以具有小写字母的(5003a和5003b)表示其参考数字。此外，阶梯波形电压施加部分(4904)也类似地以(4904a和4904b)表示。此外，传输控制部分(4905)也类似地以(4905a和4905b)表示。另一方面，将阶梯波形电压(5003、5003a、5003b等)称作复位脉冲或体电位复位脉冲。 

此外，在一些部分中，将阶梯波形电压施加部分(4904，4904a或4904b)描述为滞后现象抑制部分或电压施加部分。这样做的原因是因为即使是不具有阶梯波形的电压(例如，具有指数波形、正弦波形或脉冲波形的电压)，也能获得类似的效果，即抑制滞后效应的效果。 

类似地，在一些部分中，将阶梯波形电压(5003、5003a或5003b)描述为不小于MOS晶体管的阈值电压的电压。 

第一实施例 

图16是示出了用于驱动根据本发明第一实施例的锁存电路的方法的流程图。用于解释此驱动方法的锁存电路与如图11所示的、由n 沟道MOS晶体管组成的锁存型读出放大器电路相同。即，本发明的锁存电路包括其源极共同相连的多晶硅TFT N1(4901a)和晶体管N2(4901b)。TFT N1的栅极与晶体管N2的漏极相连，并且还与电容C2相连。TFT N2的栅极与晶体管N1的漏极相连，并且还与电容C1相连。 

如下驱动锁存电路：在第一时间段(有效时间段)(5001)中，利用MOS晶体管(4901a和4901b)的电特性，输出除锁存电路以外的其他未示出电路所需的信号，以及在第二时间段(空闲时间段)(5002)中，将不小于MOS晶体管的阈值电压的复位脉冲(5003a和5003b)施加在MOS晶体管(4901a和4901b)的栅极和源极之间预定次数。 

接下来，将参照图16详细描述所述驱动方法。本发明的驱动方法的特征在于在执行放大和锁存操作之前、将用于复位体电位的复位脉冲提供给TFT N1和N2。 

首先，如图16的(a)所示，在将0V提供给晶体管N1和N2的源极且将0V提供给节点ODD时，将电压高于TFT N1的阈值电压的脉冲(5003a)提供给节点EVN。 

接下来，如图16的(b)所示，在将0V提供给晶体管N1和N2的源极且将0V提供给节点EVN时，将电压高于TFT N2的阈值电压的脉冲(5003b)提供给节点ODD。 

接下来，如图16的(c)所示，将电位差ΔV提供给节点EVN和ODD(时间段5401)，并由电容C1和C2保持。即，在电容中对其进行采样，并使节点EVN和ODD处于浮置状态。此外，在这种情况下，使晶体管N1和N2的公共源极处于浮置状态或向其提供足够高但并未达到导通晶体管N1和N2的程度的电压。在此示例中，由于使晶体管N1和N2之间的公共源极处于浮置状态，且将晶体管N1和N2的阈值电压设置为Vt，将晶体管N1和N2之间的公共源极的电压表示为{(VDD1)/2}+ΔV-Vt(其中ΔV为正)。 

接下来，如图16的(d)所示，通过将N1和N2之间的公共源极降低到0V，通过TFT N1和N2之间的导电性差异来放大图16的(c)中所给出的电位差，并在已经将在图16的(c)中向其提供了较低电位的节点降低到0V，而几乎不降低较高节点电位(处于{(VDD1)/2-β}) 的情况下，进行锁存。β表示VDD1/2与高电压节点稳定电压之间的差，已经在图6中对其进行了描述。 

然后，当接着执行放大和锁存操作时，再次重复图16的(a)中的相同操作。 

通过在执行放大和锁存操作之前，向TFT N1和N2的栅极电极提供用于使其VGS超过阈值电压的脉冲(被称为体电位复位脉冲)，能够校正由于操作历史而引起的TFT N1和N2之间的特性不均衡。因此，即使在提供给锁存电路的ΔV较小时，也能够放大ΔV，不会发生误操作，允许正常的锁存操作。 

下面，将根据实验结果，对本实施例的效果进行描述。 

图17是示出了用于评估锁存型读出放大器的评估电路的电路图。中央所示的电路块是由玻璃衬底上的多晶硅TFT组成的锁存电路4900，是同样可用作存储器电路的读出放大器的电路。此锁存电路4900的晶体管N1和N2是n沟道多晶硅TFT，以及晶体管N3是用于接通和断开晶体管N1和N2的源极与SAN节点之间的部分的n沟道多晶硅TFT。SAN节点接地(0V)。在存储器电路中，节点ODD和节点EVN等价于位线对与之相连的节点，以及代替位线电容，连接电容C1和C2。选择器开关(7000b)通过开关(SW4)与节点EVN相连。 

此选择器开关由控制信号“A/B”控制，其中在“A”处于高电平的情况下，节点D0和SW2_A相连，而在“A”处于低电平的情况下，节点D0与可变电压源VEVN相连。将来自脉冲电压发生器Vrst2(4904b)的信号施加到SW2_A上。 

选择器开关(7000a)通过开关(SW3)与节点ODD相连。此选择器开关由控制信号“A/B”控制，其中在“A”处于高电平的情况下，节点D1和SW1_A相连，而在“A”处于低电平的情况下，节点D1与固定电压源VODD相连。将来自脉冲电压发生器Vrst1(4904a)的信号施加到SW1_A上。 

设置可变电压源VEVN、固定电压源VODD和开关(SW3和SW4)，用于将从存储器单元原始读出的ΔV提供给锁存型读出放大器电路。 

接下来，将参照图18来描述用于驱动此锁存型读出放大器电路 的方法。 

(时间段C)开关(SW3和SW4)接通，SE1为高电平，以及A/B为高电平，D0和D1与脉冲电压发生器(Vrst2和Vrst1)相连。此时，将Vrst1和Vrst2都设置为0V。即，将0V提供给晶体管N1和N2的源极，以及将0V提供给节点EVN和ODD。 

(时间段D)从Vrst2输出脉冲电压值为Vrst的脉冲。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N1的栅极和源极之间。 

(时间段F)从Vrst1输出脉冲电压值为Vrst的脉冲。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N2的栅极和源极之间。 

(时间段J)开关(SW3和SW4)接通，SE1为低电平，A/B为低电平，D0与VEVN相连，以及D1与VODD相连。将VODD设置为(VDD1)/2，以及将VEVN设置为(VDD1)/2+ΔV，由此将电位差ΔV提供给读出放大器。之后，通过断开开关(SW3和SW4)，分别在C2和C1中对这些电压进行采样。 

(时间段L)开关(SW3和SW4)断开，且SE1为高，N1和N2的源极电位降低到0V，从而使电路进行放大和锁存操作。 

然后，再次重复时间段C中的操作。 

监视节点ODD和节点EVN的电压允许找出读出放大器敏感度在何电压或更大(即ΔV的绝对值)，输出稳定。 

这里，本发明的锁存型读出放大器发出有效输出的时间段(第一时间段)是时间段L(5001)。以及，利用脉冲发生器(Vrst2和Vrst1)，在其他时间段的一部分(第二时间段)(5002)中，将脉冲提供给晶体管N1和N2。 

接下来，利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV。 

此测量的结果如图19所示。数据“H输出”表示稳定操作并连续进行操作从而使节点EVN保持在高电位而节点ODD降低到0V所需的ΔV的最小值。此电压对应于图7所示的V1。此外，数据“L输出”表示稳定操作并连续进行操作从而使节点ODD保持在高电位而节点EVN降低到0V所需的ΔV的最大值。 

因此，在图19所示的曲线图中，在将出现在小于数据“H输出”且大于数据“L输出”的范围内的ΔV提供给锁存电路时，此锁存电路不能稳定操作。即，此区域是锁存电路输出(例如，节点EVN的电压)变为0V还是高电位不稳定的区域，在图中将其描述为“不稳定区域”。显而易见的是，此不稳定区域越窄，锁存电路或锁存型读出放大器越优异。 

如此结果所示，尽管在体电位复位脉冲电压较低时，不稳定区域较大，但表现出不稳定区域与体电位复位脉冲电压的上升成正比地变小的趋势。具体地，当体电位复位脉冲电压上升到晶体管N1和N2之间的均衡阈值电压以上时，提供了减小不稳定区域的效果。 

这里，如图12已经示出，在将传统已知的一般驱动方法应用于本锁存电路时的不稳定区域是V9＜ΔV＜V8，与体电位复位脉冲电压为0时一样大。 

另一方面，在图19所示的曲线图中，例如，当复位脉冲是V10时的不稳定区域的宽度相对于传统驱动方法情况下的(V8-V9)变为1/22或更小，其中可以看到实质上的减小。由此，确认了本发明的效果。 

即，通过将不小于MOS晶体管的阈值电压的复位脉冲(5003a和5003b)施加在MOS晶体管(4901a和4901b)的栅极和源极之间预定次数来进行驱动，减小了锁存电路的不稳定区域。 

而且，在这种驱动方法的情况下，对于将体电位复位脉冲提供给MOS晶体管N1和N2的栅极的时间段，除了源极电位为0V以外，将漏极电压也设置为0V。因此，即使在将体电位复位脉冲提供给栅极从而导通MOS晶体管时，也没有电流在漏极和源极之间流动。因此，还具有使得由体电位复位操作引起的电流较小的效果。 

而且，在这种驱动方法的情况下，对于将体电位复位脉冲提供给MOS晶体管N1和N2的栅极的时间段，除了源极电位为0V以外，将漏极电压也设置为0V。因此，可以从源极和漏极容易地提供消除累积在体中的正空穴所需的电子，从而能够有效降低体电位。 

在本发明中，即使不使用传统上必需的体触点，也能够稳定体电 位，从而改善作为滞后效应的结果的不利影响。即，由于不需要体触点，不需要开发新器件或新处理。因此，还具有开发成本非常低的效果。这里，本发明在使用体触点的电路中也是有效的，可以获得令人满意的结果。 

如上所述，本发明人已经发现在通过传统驱动方法驱动锁存电路或锁存型读出放大器电路时不稳定区域的宽度较宽的原因是因为用于放大ΔV的MOS晶体管N1和N2的特性根据放大操作前的滞后现象发生改变。并且，这是由于MOS晶体管N1和N2是具有浮置体的结构的事实所引起的。 

因此，充分考虑到在放大ΔV之前，复位MOS晶体管N1和N2的体电位，从而使滞后现象不再对用于放大ΔV的MOS晶体管N1和N2造成影响。即，通过在放大ΔV之前，复位MOS晶体管N1和N2的体电位，从而使滞后现象不再对用于放大ΔV的MOS晶体管N1和N2造成影响，能够获得本发明的效果。 

接下来，将描述用于复位体电位的方法。图20A示出了具有浮置体的增强模式PD(部分耗尽)MOS晶体管的模型。这里，例如，将给出对n沟道MOS晶体管的描述。在n沟道MOS晶体管的情况下，源极和漏极由掺杂有高浓度施主杂质的n型半导体(N⁺)形成，而位于形成了沟道的部分处的半导体由p型半导体(P^-)形成。而且，如图20A所示，在将0V施加到栅极(G)、漏极(D)和源极(S)上时，部分p型晶体管(P^-)耗尽，形成耗尽层，而剩余区域变为体(P^-中性区域)。 

所述体和源极以及所述体和漏极形成pn结。在图20A中，将pn结表示为二极管。 

此外，示出了栅极和体之间的电容CGB。但是，由于在以下的描述中未用到，并未示出体和源极之间的电容以及体和漏极之间的电容。 

图20B示意性地示出了两个MOS晶体管的体电位VBS的时间变化和施加在栅极和源极之间的电压VGS的时间变化。这里，两个MOS晶体管的VBS之一以实线表示，而另一个VBS以虚线表示。在图20B中，(1)和(2)示出了体电位不一致的状态。 

这里，当在将源极电位设置为0V的同时，将上升阶梯波形电压 提供给栅极时，由于通过栅极和体之间的电容CGB的静电感应耦合，体电位上升。当体电位达到“热平衡体电位”+“pn结的φbi(内建电位)”或更高时，由于归因于体和源极之间的pn结的二极管达到提供了无势垒正向偏置的状态，两个MOS晶体管的体电位快速向“热平衡体电位”+“pn结的φbi(内建电位)”收敛，结果两个体带你为达到几乎一致的状态。之后，当栅极电压降低到0V时，体电位由于通过CGB的静电感应耦合而下降，体电位一致，如(1)’和(2)’所示。 

即，由于将阶梯波形电压施加在具有浮置体的MOS晶体管的栅极和源极之间，体电位被复位。这是本发明所获得的效果的原因之一。 

此外，在本实施例的情况下，由于MOS晶体管是多晶硅TFT，且所述体的半导体不是单晶体，而是具有晶粒边界的所谓多晶体，实际上如稍后所述，只通过简单地提升体电位而得到的体和源极之间的正向偏置，不能获得任何效果。为了获得效果，重要的是：在提供体电位复位脉冲时，VGS变得不小于此MOS晶体管的阈值电压，这同样可以从如图19所示的本发明的实验结果中看到。 

这里，将描述单晶体情况和多晶体情况之间存在机制上的差别的原因。 

首先，如前所示，在形成沟道的半导体是单晶体的情况下，由于载流子密度根据掺杂在半导体中的杂质(掺杂剂)的数量而增加，费米能级接近能带边缘(在p型硅的情况下，费米能级接近价带)，而且有助于导电的载流子(在p型硅的情况下为正空穴)存在。因此，在使用单晶硅的PD(部分耗尽)-SOI MOS晶体管的体中存在有助于导电的载流子。 

但是，在多晶体的情况下，由于(1)正空穴和电子被晶粒边界所捕获，而且(2)结构自由度较大的部分主要存在于晶粒边界部分中，即使在掺杂化合价不同的杂质时，仍然满足化合价要求，并且不提供电子和正空穴，因此并未提高载流子密度。此外，势垒存在于晶粒边界部分中。由于这些原因，在多晶硅TFT的体部分中存在很少有助于导电的载流子。 

因此，尽管可以认为在单晶体的情况下，能够通过偏置体和源极 从而使其处于正向，提取出由于浮置体效应而累积的载流子(在n沟道MOS晶体管的情况下为正空穴)，但在多晶体的情况下，难以提取出这种载流子。 

图21A和图21B示出了取n沟道MOS晶体管中沿正向偏置体和源极的情况作为示例的体-源极能带图。这里，附图中的电容表示除了体和源极之间的结电容之外的其他电容(体-漏极电容等)。 

图21A示出了单晶体的情况，其中在体部分中存在由于浮置体效应而累积并有助于导电的正空穴，以及通过正向偏置，结附近的正空穴向源极扩散，并且远离结的部分中的正空穴也向源极扩散和漂移。此外，类似于源极的电子，结附近的电子向体扩散，并且远离结的部分中的电子也向体扩散和漂移。 

在结附近，电子和正空穴重新结合，并且通过这些操作，提取出累积在体部分中的正空穴。即，在单晶体的情况下，由于存在于体中的正空穴能够容易地沿横向(在图20B中，从体向源极的方向)漂移和扩散，能够提取出累积在体部分中的正空穴。 

图21B示出了多晶体的情况。尽管由于浮置体效应，正空穴已经累积在体部分中，但由于其受到晶粒边界部分中的势垒的阻碍或捕获，如图21B所示，这些正空穴几乎不能对导电做出贡献。尽管结附近的源极电子向体扩散，由于没有正空穴与之重新结合，其只是导致结部分的势垒的增高，不能允许电流流动。即，不能提取出所累积的正空穴。 

此外，此模型表明累积了比单晶体情况下更多的正空穴，而且不能提取出所累积的正空穴。 

例如，在将电压VGS＝0V且VDS＝VDD1提供给n沟道MOS晶体管时，如图13B所示，结漏电流从漏极流向体。当体电位达到“热平衡体电位”+“pn结的φbi(内建电位)”或更高时，在单晶体的情况下，正空穴流过体，并被快速释放到源极，而在多晶体的情况下，正空穴受到晶粒边界部分中的势垒的阻碍，只是形成晶粒边界之间的电位差，并且正空穴不容易被释放到源极。 

即，在多晶体的情况下，存在于体中的正空穴不容易沿横向(图 20中，从体向源极的方向)漂移和扩散。因此，在这种情况下，于本发明中一样，在不存在通过在栅极和源极之间施加阶梯波形电压来复位体电位的操作的情况下，比单晶体情况下更多的正空穴累积在体中，阈值电压被改变，并且由于浮置体引起的滞后效应等更为严重。 

另一方面，当在MOS晶体管的栅极和源极之间重复地施加不小于阈值电压的脉冲波形电压时，根据图10所示的结果，可以认为阈值电压上升(即体电位下降)，并且如上所述，如果硅层是有限的，则耗尽层在特定点达到硅层的下端，并且阈值电压不再增加。 

即，在将不小于阈值电压的脉冲波形电压重复地施加在MOS晶体管的栅极和源极之间时，将产生与所谓的完全耗尽SOI相同的状态，此时，MOS晶体管的阈值电压饱和在特定的惟一数值，并且阈值电压不会变得大于该数值。 

因此，在利用MOS晶体管进行放大操作之前，通过在MOS晶体管的栅极和源极之间施加不小于阈值电压的脉冲波形电压，可以使阈值电压饱和在特定的惟一数值，因此能够固定开始放大操作时的阈值电压。 

此外，即使只进行一次脉冲波形电压的施加，也能降低体电位。即，能够提取出累积在体中的正空穴。这归功于在将不小于阈值电压的电压施加到MOS晶体管上时，通过沟道中的捕获电子与正空穴重新结合来提取累积在体中的正空穴的机制。将参照附图给出对这种机制的描述。 

图22示出了在通过将不小于阈值电压的电压施加到MOS晶体管中的VGS上来导通MOS晶体管的情况下、半导体表面附近、横向的能带图。 

通过施加电压从而使栅极-源极电压VGS变得不小于此MOS晶体管的阈值电压，此MOS晶体管导通，以及通过源极快速提供的电子形成沟道。即，足够数量的电子存在于栅极下方。即，足够数量的电子存在于体上方。因此，产生了存在于晶粒边界处的大量电子阱已经捕获了电子的状态。 

图23A是在类似地将不小于阈值电压的电压施加到MOS晶体管中 的VGS上从而导通MOS晶体管时、栅极电极周围、垂直方向的能带图，示出了从栅极(G)到体的部分。如图22的描述所述，这表明了在半导体表面附近、大量电子阱已经捕获了电子的状态。 

当在这种状态下使晶体管截止时，产生如图23B所示的能带图。即，大量电子阱的能力变得高于费米能级。因此，已经被捕获的电子与价带中的正空穴重新结合。由此，从体中提取出已经累积在所述体中的全部或一些正空穴。 

通过重复图23A和图23B，重复前述(a)和(b)的操作，并且如果硅层是有限的，可以认为从体中提取出大多数的正空穴，并且耗尽层在特定点达到硅层的下端，并且阈值电压不再增加。 

在正空穴移动的方向上，图23并未示出由于晶粒边界所产生的势垒。这是因为正空穴移动的方向是垂直方向，而且垂直方向上的移动距离比横向短得多，出现晶粒边界的概率非常小。即，由于从体到形成了沟道的半导体表面的距离较短，在重新结合之前，载流子必须跨过的晶粒边界较少或没有。 

此外，载流子必须移动的距离也较短。此外，载流子移动的横截面积较大。由于这些原因，存在于所述体中的正空穴容易沿垂直方向移动。结果，其能够容易地与电子重新结合。即，在将不小于阈值电压的电压施加到栅极上时，通过垂直方向上的重新结合，提取出所累积的正空穴，并调节体电位。 

即，在本发明中，由于将不小于MOS晶体管的阈值电压的阶梯波形电压施加在栅极和源极之间，导通MOS晶体管，并且将电子从源极快速地提供到半导体表面。并且，即使在半导体是多晶体时，由于MOS晶体管导通，还将这些电子以充足的数量提供给远离源极结的地方。而且，由于在MOS晶体管截止时，该时刻捕获的电子与体的正空穴重新结合，体电位被复位，从而能够获得本发明的效果。 

这样，作为本发明所获得的效果的原因，除了前述“由于将阶梯波形电压施加在具有浮置体的MOS晶体管的栅极和源极之间，体电位被复位”的原因之外，还包括“存在于体中的正空穴沿垂直方向(在图20中，从体向栅极的方向)漂移和扩散并重新结合”的原因。 

如上所述，在本实施例中，由于所述体不是单晶体而是多晶体，只通过简单地提升体电位而正向偏置体和源极，实质上不能获得任何效果。但是，如本实施例中这样，通过将不小于MOS晶体管的阈值电压的阶梯波形电压(称为复位脉冲或体电位复位脉冲)施加在栅极和源极之间，可以获得成效。 

另一方面，在体是单晶体的情况下，曾经认为通过简单地提升体电位(降低源极相对于体的电位)在体和源极之间施加正向偏置是有效的，而并未在意栅极电极的存在。这些内容可以参见以下的现有技术：现有技术8(日本公开未审专利申请No.H10-172279)、现有技术9(日本公开未审专利申请No.H09-246483)、现有技术10(SigekiTOMISHIMA等人，“A Long Data Retention SOI-DRAM with the BodyRefresh Function”，Symposium on VLSI Circuits Digest ofTechnical Papers，1996年，第198页)和现有技术11(日本公开未审专利申请No.H09-321259)。 

现有技术8到10公开了针对减少DRAM的存储单元中的开关晶体管的保持时间时的漏电流的目的而设计的驱动方法，其中在存储单元中的电容器保持电荷时，降低源极电位，以提供体和源极之间的正向偏置，从而提取出累积在体中的电荷。曾经报道过由于降低了体电位，从而使阈值电压上升，减少了泄漏。但是，由于将作为目标的晶体管在此操作器件保持截止，所述驱动方法不同于本发明，在本发明中，将不小于阈值电压的电压施加在栅极和源极之间，而设置了导通状态。 

此外，由本发明可知，即使在晶体管保持截止的状态下，沿正向偏置体和源极，在所述体是多晶或非晶物质的情况下，仍然不能获得本发明的效果。 

此外，现有技术11描述了一种针对降低逻辑电路处于空穴状态时的漏电流的目的而设计的驱动方法，其中降低源极电位，以提供体和源极之间的正向偏置，从而提取出累积在体中的电荷。曾经报道过由于降低了体电位，从而使阈值电压上升，减少了泄漏。在专利文献5中，类似于专利文献3和4以及非专利文献5，由于将作为目标的晶体管在此操作器件保持截止，所述驱动方法不同于本发明，在本发明 中，将不小于阈值电压的电压施加在栅极和源极之间，而设置了导通状态，而且由本发明可知，在所述体是多晶或非晶物质的情况下，不能获得本发明的效果。 

这里，尽管在本实施例中示出了体电位复位脉冲数是每个MOS晶体管一次的示例，脉冲数可以是两次或更多，并且在这种情况下，可以获得类似的效果。 

此外，尽管上面描述了将阶梯波形施加在MOS晶体管的栅极和源极之间以复位MOS晶体管特性的动态波动的示例，在施加指数波形、正弦波形或脉冲波形的情况下，也能获得类似的效果。通过施加指数波形或正弦波形来代替阶梯波形，能够减少由此波形所产生的噪声数量和带宽。 

此外，在采用如提供体电位复位脉冲以复位MOS晶体管特性上的动态波动等对策的同时，可以利用器件配置上的对策。例如，甚至在将体电位复位脉冲提供给具有体触点的TFT的驱动方法的情况下，也能获得成效。图24A到24C是每一个均具有体触点(8500)的TFT的平面图。图24A示出了将p⁺区域设置在具有设置在硅层(8501)上的栅极电极(8502)的MOS晶体管的、由n⁺扩散层形成的源极区域(8503)中的示例，其中将与源极区域(8503)相同或更低的电压提供给p⁺，能够提取出累积在体中的电荷，从而能够获得抑制滞后效应的效果。在图24B和24C中，将由p⁺区域形成的体触点(8502)设置在每个均具有T形形状的栅极电极(8502)附近，并通过将不大于源极电压的电压施加到p⁺区域上，能够提取出累积在体中的电荷，从而能够获得抑制滞后效应的效果。 

此外，通过在TFT上设置背栅极并将适当的电压提供给背栅极以扩展所述体的耗尽层，能够减少累积在所述体中的电荷，并可以通过应用如将体电位复位脉冲提供给TFT等驱动来减小滞后效应。 

图25是示出了具有背栅极(280)的MOS晶体管(TFT)的截面图。此半导体器件包括用于将入射光转换为电信号的光电二极管区域P、用于对此光电二极管进行充电的开关区域S、和用于对此开关进行通/断控制的扫描电路(201)。例如，玻璃衬底(220)的厚度为1.1mm。 为了防止来自此玻璃衬底(220)的污染且使其平整，通过CVD(化学气相沉积)方法形成厚度约为300埃的氧化硅膜(221)。 

在此氧化硅层(221)上，在等价于形成扫描电路(201)的区域和形成开关晶体管(223)的区域的位置，形成第一背栅极280，并在开关区域S形成光屏蔽膜310。此背栅极280最好是具有高熔点的倒替，以便承受背栅极形成之后的处理温度，并例如通过溅射膜厚度为1800埃的WSi和光刻方法来形成。 

接下来，按照覆盖整个器件的方式，形成厚度为例如10000埃的氧化硅层281。由于寄生在电路中的电容由此氧化硅膜281的厚度确定，最好根据此电路所需的操作速度和功耗来调整膜厚度。 

在氧化硅膜281上，例如，通过CVD方法形成厚度为500到1000埃的多晶硅薄膜340，并通过光刻步骤，按照晶体管形式，形成图案。在此多晶硅薄膜340上，形成厚度为100到1000埃的栅极氧化膜341。可以通过CVD方法形成非晶硅、然后通过激光退火方法使此膜重新结晶，以较低的温度形成多晶硅薄膜340。 

接下来，作为栅极电极224，以1000到3000埃数量级的厚度形成多晶硅或金属膜与硅化物的叠压结构膜，并类似地形成图案。 

在这种条件下，执行用于形成薄膜晶体管的源极和漏极区域的离子掺杂。此时，对于n型，以预定的剂量掺杂磷(P)离子，对于p型，以预定的剂量掺杂硼(B)离子。 

按照这种方式，形成了使用多晶硅作为有源层的薄膜晶体管223。在离子掺杂之后，为了便于获得背栅极280与稍后要形成的铝配线290和291之间的接触，通过刻蚀，局部去除计划要形成接触孔292的部分周围、用于绝缘的氧化硅膜281。 

之后，按照覆盖整个表面的方式，通过CVD方法形成氧化硅膜，作为第一层间膜225，厚度为2000到5000埃。在此第一层间膜225上，以例如铬等金属形成光电二极管部分的下电极342。 

在下电极342上，按照从底部开始i层和p层的次序，通过CVD方法形成非晶硅层343，厚度约为8000埃。在非晶硅层343上，形成厚度为1000埃的、作为透明电极345的ITO层，并依次形成厚度为 500到2000埃的势垒金属层(如硅化钨等)电极346。通过光刻步骤，按照光电二极管的形式形成势垒金属层、IT0层和非晶硅层。 

在这些层上，通过CVD方法，形成氮化硅膜282，膜厚度为2000到5000埃的量级。 

然后，去除薄膜晶体管区域和应当形成光电二极管的上电极346的接触孔、光电二极管的下电极342的接触孔和与背栅极280之间的接触孔周围部分中的第二层间膜282。 

此外，去除位于TFT的源极和漏极部分、栅极电极部分和与背栅极280之间的接触孔292部分的第一层间膜225。为了降低第一背栅极280的电阻，铝配线290和291通过大量接触孔292与第一背栅极280相连，并且在这些铝配线的两侧，设置焊盘。铝配线290和291由如Al等金属形成，膜厚度为5000到10000埃，并将其刻蚀为所需的配线形式。 

由氮化硅膜或聚酰亚胺膜形成钝化膜227，并通过刻蚀，将位于焊盘部分的钝化膜227去除。这里，在接触孔292之间，形成大量晶体管223。 

当体电位复位脉冲对策不与器件对策同时使用时，即，即使只通过器件对策，也能在某种程度上抑制滞后效应。就此而论，在如问题是滞后效应的其他实施例所示的情况下，也能获得成效。 

在本实施例中，尽管已经对作为组成电路的MOS晶体管的多晶硅TFT进行了描述，通过非晶硅TFT和MOS晶体管，也可以获得类似的效果，如利用处于多晶硅和非晶硅之间的中间状态的微晶硅作为沟道的MOS晶体管以及利用晶体硅作为沟道的SOIMOS晶体管等，只要这些晶体管是具有浮置体的MOS晶体管。 

在本实施例中，尽管已经对作为组成电路的MOS晶体管的顶栅极MOS晶体管进行了描述，通过底栅极MOS晶体管，也可以获得类似的效果。 

第二实施例 

尽管在第一实施例中已经示出了MOS晶体管的VDS为0且在施加 体电位复位脉冲时没有电流流动的示例，在本发明第二实施例中使用与第一实施例中相同的电路(如图11所示的电路)，并执行与图16不同的驱动。 

图26是示出了用于驱动本发明的锁存电路的方法的流程图。其与图16的不同之处在于在施加体电位复位脉冲的时间段中，将(VDD1-Vt)V提供给节点K，从而使漏极电流流入正在向其输入体电位复位脉冲的MOS晶体管。 

这里，尽管已经描述了提供给节点K的(VDD1-Vt)V，其也是便于在实验中使用图17的电路而设置的电压，因此，简单地施加VDD1实质上是相同的。 

如下驱动锁存电路：在第一时间段(有效时间段)(5001)中，利用MOS晶体管(4901a和4901b)的电特性，输出除锁存电路以外的其他未示出电路所需的信号，以及在第二时间段(空闲时间段)(5002)中，将不小于MOS晶体管的阈值电压的阶梯波形脉冲(5003a和5003b)施加在MOS晶体管(4901a和4901b)的栅极和源极之间预定次数。 

接下来，将参照图26详细描述所述驱动方法。 

首先，如图26的(a)所示，在将(VDD1-Vt)(伏特)提供给多晶硅TFT N1(4901a)和多晶硅TFT N2(4901b)的节点K且将0V提供给节点ODD时，将电压高于TFT N1的阈值电压的脉冲(5003a)提供给节点EVN。 

随后，如图26的(b)所示，在将(VDD1-Vt)提供给晶体管N1和N2的节点K且将0V提供给节点EVN时，将电压高于TFT N2的阈值电压的脉冲(5003b)提供给节点ODD。 

接下来，如图26的(c)所示，将电位差ΔV提供给节点EVN和ODD(时间段5401)，并由电容C1和C2保持。即，在电容中对其进行采样，并使节点EVN和ODD处于浮置状态。这里，类似于第一实施例，作为要向其提供ΔV的电压，将(VDD1)/2提供给节点ODD，将(VDD1)/2+ΔV提供给节点EVN。 

此外，在这种情况下，使晶体管N1和N2之间的公共源极处于浮置状态或向其提供足够高但并未达到导通晶体管N1和N2的程度的电 压(在此图中，将其设置为(VDD1)/2-(VDD1)/2+ΔV)。 

接下来，如图26的(d)所示，通过将N1和N2之间的公共源极降低到0V，通过TFT N1和N2之间的导电性差异来放大图26的(c)中所给出的电位差，并达到已经将在图26的(c)中向其提供了较低电位的节点降低到0V，而几乎不降低较高节点电位(处于{(VDD1)/2-β}，β已经在图6中进行了描述)的状态，从而完成放大和锁存操作。 

然后，当接着执行放大和锁存操作时，再次重复图26A中的相同操作。 

通过在执行放大和锁存操作之前，向TFT N1和N2的栅极电极提供用于使其VGS超过阈值电压的脉冲(被称为体电位复位脉冲)，能够校正由于操作历史而引起的TFT N1和N2之间的特性不均衡。因此，即使在提供给锁存电路的ΔV较小时，也能够放大ΔV，不会发生误操作，允许正常的锁存操作。 

接下来，将根据实验结果，对本发明在本实施例中的效果进行描述。 

作为用于评估锁存型读出放大器的实验电路，使用第一实施例中所示的图17。由于已经在第一实施例中对此实验电路进行了描述，将省略对其的重复描述。 

接下来，将参照图27来描述用于驱动此锁存型读出放大器电路的方法。 

(时间段A)开关SW3和SW4接通，SE1为高电平，SAN为高电平(VDD1)，A/B为高电平，D0和D1与脉冲电压发生器Vrst2和Vrst1相连，从而从Vr st2输出脉冲电压值为Vrst的脉冲。此时，由于Vrst1输出0V，且将(VDD1-Vt)V(这里，Vt是TFT N3的阈值电压)施加到节点K上，TFT N1的源极在节点ODD侧。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N1的栅极和源极之间。于是，漏极电流从节点K通过晶体管N1流向节点ODD。此外，由于此时Vrst1为0V，TFT N2保持截止。 

(时间段C)开关SW3和SW4接通，SE1为高电平，SAN为高电平 (VDD1)，A/B为高电平，D0和D1与脉冲电压发生器Vrst2和Vrst1相连，从而从Vrst2输出脉冲电压值为Vrst的脉冲。此时，由于Vrst2输出0V，且将电压(VDD1-Vt)V(这里，Vt是TFT N3的阈值电压)施加到节点K上，TFT N2的源极在节点EVN侧。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N2的栅极和源极之间。于是，漏极电流从节点K通过晶体管N2流向节点EVN。此外，由于此时Vrst2为0V，TFTN1保持截止。 

(时间段G)开关SW3和SW4接通，SE1为低，以及A/B为低电平，D0与可变电压源VEVN相连，以及D1与固定电压源VODD相连。将VODD设置为(VDD1)/2，以及将VEVN设置为(VDD1)/2+ΔV，由此将电位差ΔV提供给读出放大器。之后，通过断开开关SW3和SW4，分别在C2和C1中对这些电压进行采样。 

(时间段J)开关SW3和SW4断开，SE1为高电平，且SAN为低电平，节点K的N1和N2的源极电位降低到0V。 

然后，再次重复时间段A中的操作。 

监视节点ODD和节点EVN的电压允许找出读出放大器敏感度在何电压或更大(即ΔV的绝对值)，输出稳定。 

类似于第一实施例，利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV，由此确定不稳定区域。结果，获得与第一实施例中所获得的图19中的那些效果相同的效果。 

也就是说，尽管在脉冲电压低时不稳定区域大，存在的趋势是：不稳定区域与体电位复位脉冲电压中的上升成比例地变小。尤其是，当脉冲电压上升到晶体管N1和N2的阈值电压以上时，提供了减小不稳定区域的效果。 

例如，当类似于图19、复位脉冲是V10时的不稳定区域的宽度相对于如图12所示的传统驱动方法情况下的(V8-V9)变为1/24或更小。即，因为与第一实施例相同的原因，在本实施例中也可以获得类似的效果。 

第三实施例 

在本实施例中，将给出对将第一实施例的驱动方法应用于其上的锁存型读出放大器电路的具体示例的描述。 

本发明的读出放大器电路的电路图如图28A所示。晶体管N1(4901a)和晶体管N2(4901b)是n沟道多晶硅TFT，以及晶体管N3是用于根据信号SE3、接通和断开晶体管N1和N2的源极(节点K)与SAN电极之间的部分的n沟道多晶硅TFT。SAN节点与VSS相连(例如，0V)。 

符号节点A用于晶体管N1的漏极，以及符号节点B用于晶体管N2的漏极。位线ODD(5301a)通过开关M03(4905a)与节点A相连，开关M03(4905a)的通/断由PAS控制。此外，位线EVN(5301b)通过传输控制部分(即，开关M04)(4905b)与节点B相连，传输控制部分的通/断由PAS控制。 

此外，来自定时反转器CINV1(4904a)的输出与节点A相连，以及来自定时反转器CINV2(4904b)的输出与节点B相连。例如，定时反转器的结构如图28(b)所示，并在时钟φ处于高电平且时钟X_φ为低电平时，作为反转器进行操作，从而当输入IN处于低电平时，将高电平VRST电压输出到OUT，而当输入IN处于高电平时，将VSS输出到OUT。在时钟φ处于低电平且时钟X_φ为高电平时，OUT具有高阻抗。实际上，如图28(a)所示，ACT与等价于图28(b)中的φ的定时反转器CINV1和CINV2的节点相连，AIN与CINV1的输入相连，以及BIN与CINV2的节点相连。 

如下驱动由晶体管N1、N2和N3组成的锁存电路：在第一时间段(有效时间段)(5001)中，利用MOS晶体管(4901a和4901b)的电特性，输出除锁存电路以外的其他电路(位线和未示出的电路与之相连)所需的信号，以及在除了第一时间段以外的第二时间段(空闲时间段)(5002)中，将不小于MOS晶体管的阈值电压的复位脉冲(5003a和5003b)(称为复位脉冲或体电位复位脉冲)施加在MOS晶体管(4901a和4901b)的栅极和源极之间预定次数。 

接下来，将参照图29来描述用于驱动此锁存型读出放大器电路的方法。 

(1)在时间段(1)中，SE3为高电平，以及ATN和BIN处于高电平。此外，PAS处于低电平，并且位线对与读出放大器断开。 

(2)通过在定时(A)升高ACT，CINV1和CINV2开始根据其输入AIN和BIN产生输出，这里，根据其中的输入(高电平)，输出低电平。因此，节点K、A和B在时间段(2)中均变为0V。 

(3)在时间段(3)中，通过将下降脉冲提供给BIN，将上升脉冲施加到节点B上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于TFT N1和N2的阈值电压的电压。在此时间段(3)中，对于TFT N1，由于节点K是0V，施加使其VGS不小于阈值电压的脉冲(5003a)，由此体电位被复位。 

(4)在时间段(4)中，通过将下降脉冲提供给AIN，将上升脉冲施加到节点A上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于TFT N1和N2的阈值电压的电压。在此时间段(4)中，对于TFT N2，由于节点K是0V，施加使其VGS不小于阈值电压的脉冲(5003b)，由此体电位被复位。 

(5)在时间段(5)中，SE3为低电平，ACT处于低电平，PAS处于低电平，并且使节点A、B和K均处于浮置状态。 

(6)通过在定时(B)升高PAS，提供了节点ODD和节点A之间以及节点EVN和节点B之间的连接，并通过位线对，将要放大的ODD和EVN之间大的电压差ΔV提供给读出放大器的节点A和B。 

(7)通过在定时(C)将高电平提供给SE3，晶体管N3导通，并根据节点K向VSS的下降，放大ΔV。此外，由于M03和M04此时均接通，将读出放大器所放大的电压同时写入位线对ODD(5301a)和EVN(5301b)。 

(8)之后，在时刻(D)降低PAS，以断开M03和M04，并且操作返回到(1)。 

类似于第一实施例，利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV，由此确定不稳定区域。结果，获得与第一实施例中所获得的图19中的那些效果相同的效果。获得这些结果的原因与第一实施例中相同。 

此外，在按照此第三实施例构建和驱动电路的情况下，在执行体电位的复位操作时，由于通过传输控制部分(即，开关(4905a和4905b))断开锁存电路和位线，由体电位复位脉冲引起的噪声(脉冲电压)不会被传输到位线(5301a和5301b)上。即，通过最小化向其施加体电位复位脉冲的节点，减小了复位时的电流。 

第四实施例 

图30是根据本实施例的锁存电路的电路图。此锁存电路包括其源极共同相连(节点K)的多晶硅TFT N1(4901a)和N2(4901b)。TFT N1的栅极通过开关S2(3501a)与晶体管N2的漏极(节点EVN)相连，并且还与电容C2相连。TFT N2的栅极通过开关S3(3501b)与晶体管N1的漏极相连，并且还与电容C1相连。此外，将开关S4(3501c)设置在TFT N1的漏极和栅极之间，以及将开关S5(3501d)设置在TFTN2的漏极和栅极之间。 

接下来，将参照图31所示的流程图来描述本发明的驱动方法。本发明的驱动方法的特征在于在执行锁存操作之前的第二时间段(5002)中、在MOS晶体管(4901a和4901b)的栅极和源极之间、施加不小于这些MOS晶体管的阈值电压的阶梯波形电压(5003a和5003b)。 

此外，本发明的驱动方法的特征在于在第二时间段(5002)中几乎同时将体电位复位脉冲提供给MOS晶体管N1和N2。因此，本发明的锁存电路的特征在于具有能够几乎同时将体电位复位脉冲提供给TFT N1和N2的结构。 

首先，如图31的(a)所示，断开开关S2和S3，接通开关S4和S5，将0V提供给晶体管N1和N2的源极。然后，将电压高于TFT N2的阈值电压的脉冲(从0V到Vrst的脉冲)(5003b)提供给节点EVN。由此，将高于晶体管N2的阈值电压的脉冲电压施加在TFT N2的栅极和源极之间，并复位TFT N2的体电位。而且，与此同时，将电压高于TFT N1的阈值电压的脉冲(从0V到Vrst的脉冲)(5003b)提供给节点ODD。由此，将高于晶体管N1的阈值电压的脉冲电压施加在TFT N1 的栅极和源极之间，由此复位TFT N1的体电位。 

接下来，如图31的(b)所示，接通开关S2和S3，并断开开关S4和S5。此外，将节点ODD设置为(VDD1)/2，同时将节点EVN设置为(VDD1)/2+ΔV，由此将电位差ΔV提供给节点EVN和ODD。此时，使晶体管N1和N2共同连接的源极(节点K)处于浮置状态或向其提供足够高但并未达到导通晶体管N1和N2的程度的电压。在此附图中，示出了处于浮置状态的电压值。这里，作为示例，将晶体管N1和N2的阈值电压设置为Vt，并示出了其中ΔV为正的电压值。 

接下来，如图31的(c)所示，通过将N1和N2之间的公共源极(节点K)降低到0V，开始放大操作，通过TFT N1和N2之间的导电性差异来放大图31的(b)中所给出的电位差，并达到已经将在图31的(b)中向其提供了较低电位的节点降低到0V，而几乎不降低较高节点电位(处于{(VDD1)/2-β})的锁存状态。β已经在图6中进行了描述。 

然后，当接着执行放大和锁存操作时，再次重复图31的(a)中的相同操作。 

通过在执行锁存操作之前，向TFT N1和N2的栅极电极提供用于使其VGS超过阈值电压的脉冲(被称为体电位复位脉冲)，能够校正由于操作历史而引起的TFT N1和N2之间的特性不均衡。因此，即使在提供给锁存电路的ΔV较小时，也能够放大ΔV，不会发生误操作，允许正常的锁存操作。 

通过使用本实施例的电路和驱动方法，类似于第一实施例，可以获得使锁存电路的不稳定区域的宽度变窄的效果。因此，由于与第一实施例中相同的原因，在本实施例中也能获得相同的效果。 

此外，通过使用本实施例的电路，由于在用于复位体电位的时间段中，释放了锁存电路的交叉连接，能够同时复位两个MOS晶体管N1和N2。由此，能够缩短复位体电位所需的时间，此外，能够实现对此电路和利用此电路的系统的整体加速。 

第五实施例 

图32是示出了本发明用于驱动锁存电路的方法的第五实施例的流程图。用于描述本实施例的锁存电路是其中第一实施例中所描述的锁存电路(图16)由CMOS(互补金属氧化物半导体)组成的电路。 

如图32的(a)所示，此锁存电路包括其源极共同相连(节点K)的n沟道多晶硅TFT N1(4901a)和N2(4901b)。TFT N1的栅极与晶体管N2的漏极(节点EVN)相连，并且还与电容C2相连。TFT N2的栅极与晶体管N1的漏极(节点ODD)相连，并且还与电容C1相连。 

此外，p沟道TFT用于构建互补电路，与节点EVN和ODD相连。即，包括其源极共同相连的p沟道多晶硅TFT P1和P2。TFT P1的栅极与晶体管P2的漏极相连，并且还与电容C2相连。TFT P2的栅极与晶体管P1的漏极相连，并且还与电容C1相连。 

接下来，将详细描述驱动方法。本发明的驱动方法的特征在于在执行锁存操作之前，将体电位复位脉冲(5003a和5003b)提供给TFTN1和N2。 

图32的(a)到(d)与第一实施例中的相同，并且通过执行图30的(d)，设置了类似于第一实施例的、已经将在图30的(b)中向其提供了较低电位的节点降低到0V而几乎不降低较高节点电位(例如，处于{(VDD1)/2-β})的状态，从而完成n沟道TFT的放大，并达到n沟道TFT所锁存的状态。这里，β等同于图6中所描述的β。 

但是，在从图32的(a)到(d)的时间段中，使晶体管P1和P2的源极处于浮置状态或向其提供足够低但并未达到导通晶体管P1和P2的程度的电压。 

接下来，如图32的(e)所示，作为将晶体管P1和P2的公共源极升高到如VDD1等的结果，通过TFT P1和P2之间的导电性差异来放大图32的(d)中所锁存的电位差，并将已经在图32的(d)中进行了锁存的较高电位升高到VDD1，而较低节点电位保持在0V。由此，完成了通过n沟道和p沟道TFT的放大和锁存操作。 

即，在本实施例中，根据图32的(d)和(e)，通过n沟道和p沟道TFT来进行放大和锁存操作。然后，当接着执行放大和锁存操作时，再次重复图32的(a)中的相同操作。 

接下来，将根据实验结果，对本实施例的效果进行描述。 

图33是示出了用于评估锁存型读出放大器的实验电路的电路图。由方框包围的锁存电路8000是由玻璃衬底上的多晶硅TFT组成的锁存电路，同样可用作存储器电路的读出放大器。晶体管N1和N2是n沟道多晶硅TFT，以及晶体管N3是用于接通和断开晶体管N1和N2的源极与SAN节点(与地电极相连)之间的部分的n沟道多晶硅TFT。晶体管P1和P2是p沟道多晶硅TFT，以及晶体管P3是用于根据信号SE2、接通和断开晶体管P1和P2的源极与SAP节点(与电源VDD相连(这里，将其电压设置为VDD1))之间的部分的P沟道多晶硅TFT。 

在存储器电路中，节点ODD和节点EVN等价于位线对与之相连的节点，以及代替位线电容，连接电容C1和C2。选择器开关(7000b)通过开关(SW4)与节点EVN相连。此选择器开关由控制信号“A/B”控制，其中在“A”处于高电平的情况下，节点D0和SW2_A相连，而在“A”处于低电平的情况下，节点D0与可变电压源VEVN相连。脉冲电压发生器Vrst2与SW2_A接线端相连。 

选择器开关(7000a)通过开关(SW3)与节点ODD相连。此选择器开关由控制信号“A/B”控制，其中在“A”处于高电平的情况下，节点D1和SW1_A相连，而在“A”处于低电平的情况下，节点D1与固定电压源VODD相连。脉冲电压发生器Vrst1与SW1_A接线端相连。 

设置可变电压源VEVN、固定电压源VODD和开关(SW3和SW4)，用于将从存储器单元原始读出的ΔV提供给锁存型读出放大器电路。 

接下来，将参照图34来描述用于驱动此锁存型读出放大器电路的方法。 

(时间段C)开关SW3和SW4接通，SE1为高电平，晶体管N3导通，以及SE2为高电平，晶体管P3截止，以及SAN为0V且SAP为VDD1，将0V提供给晶体管N1和N2的源极。另一方面，A/B为高电平，D0和D1与脉冲发生器相连，且将Vrst1和Vrst2都设置为0V。即，将0V提供给节点EVN和ODD。 

(时间段D)从Vrst2输出脉冲电压值为Vrst的脉冲。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N1的栅极和源极之间。 

(时间段F)从Vrst1输出脉冲电压值为Vrst的脉冲。由此，将脉冲电压值为Vrst的脉冲施加在晶体管N2的栅极和源极之间。 

(时间段J)SE1为低电平，晶体管N3截止，SE2为高电平，晶体管P3截止，以及开关SW3和SW4接通。另一方面，A/B为低电平，D0与VEVN相连，以及D1与VODD相连。将VODD的电压设置为(VDD1)/2，以及将VEVN的电压设置为(VDD1)/2+ΔV，由此将电位差ΔV提供给读出放大器。之后，通过断开开关SW3和SW4，分别在C2和C1中对这些电压进行采样。 

(时间段L)开关SW3和SW4断开，且SE1为高，N1和N2的源极电位降低到0V。 

(时间段M)SE1为高且SE2为低，晶体管P3导通，以及晶体管P1和P2的源极电位升高到VDD1。 

(时间段N)在锁存所需的时间之后，将SE1设置为低电平，以截止晶体管N3，然后将SE2设置为高电平，以截止晶体管P3，并且操作转移到时间段A。 

(时间段B)将SE1设置为高电平，以导通晶体管N3，并将0V提供给晶体管N1和N2的源极。此外，将A/B设置为高电平，以将D0和D1与脉冲发生器相连，并将Vrst1和Vrst2均设置为0V。 

然后，再次重复时间段C中的操作。 

监视节点ODD和节点EVN的电压允许找出读出放大器敏感度在何电压或更大(即ΔV的绝对值)，输出稳定。 

利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV。 

实验结果如图35所示。根据图35，类似于图19，尽管在体电位复位脉冲电压较低时，不稳定区域较大，但表现出不稳定区域与体电位复位脉冲电压的上升成正比地变小的趋势。具体地，当体电位复位脉冲电压上升到晶体管N1和N2之间的阈值电压以上时，效果显著。 

如图12已经示出(VDD＝VDD1的数据)，在将传统已知的一般驱动方法应用于本锁存电路时的不稳定区域是V2＜ΔV＜V1，并且不稳定区域的宽度(V1-V2)与体电位复位脉冲电压为0时一样大。 

另一方面，在图35所示的曲线图中，例如，当复位脉冲是V10时的不稳定区域的宽度相对于传统驱动方法情况下的(V1-V2)变为大约1/3，其中可以看到实质上的减小。由此，可以理解，本实施例也提供了类似于上述实施例的效果。 

即，通过将不小于MOS晶体管的阈值电压的阶梯波形电压(5003a和5003b)(称为复位脉冲或体电位复位脉冲)施加在MOS晶体管(4901a和4901b)的栅极和源极之间预定次数来进行驱动，减小了锁存电路的不稳定区域。 

而且，在这种驱动方法的情况下，类似于第一实施例，即使在将体电位复位脉冲提供给栅极从而导通MOS晶体管时，也没有电流在漏极和源极之间流动。因此，还具有使得由体电位复位操作引起的电流较小的效果。 

而且，在这种驱动方法的情况下，类似于第一实施例，对于将体电位复位脉冲提供给栅极的时间段，除了源极电位为0V以外，将漏极电压也设置为0V。因此，可以从源极和漏极容易地提供消除累积在体中的正空穴所需的电子，从而能够有效降低体电位。 

因此，在本实施例中，由于与第一实施例中相同的原因，也可以获得本发明的效果。本实施例的效果及其原因如下。 

通过在由p沟道MOS晶体管组成的锁存电路中执行放大和锁存操作之前，在由n沟道MOS晶体管组成的锁存电路中执行放大和锁存操作，将ΔV放大为本示例中的大约{(VDD1)/2-β}。因此，当接着在由p沟道MOS晶体管组成的锁存电路中执行放大和锁存操作时，已经在节点EVN和ODD之间提供了足够的电压差。因此，即使在未将体电位复位脉冲提供给p沟道MOS晶体管P1和P2时，也不会发生误操作。 

尽管在本实施例中示出了较早激活由n沟道MOS晶体管组成的锁存电路部分的驱动方法，但也可以较早激活由p沟道MOS晶体管组成的锁存电路部分。在这种情况下，足以施加体电位复位驱动，从而将VGS电压施加到p沟道MOS晶体管P1和P2上，使p沟道MOS晶体管的栅极-源极电压|VGS|变得不小于这些MOS晶体管的阈值电压。 

这里，在不应用这种驱动方法而较早激活由p沟道MOS晶体管组 成的锁存电路部分时，正如所预期的那样，测量到较宽的不稳定区域。 

在本实施例中，尽管已经对作为组成电路的MOS晶体管的多晶硅TFT进行了描述，通过非晶硅TFT和MOS晶体管，也可以获得类似的效果，如利用处于多晶硅和非晶硅之间的中间状态的微晶硅作为沟道的MOS晶体管以及利用晶体硅作为沟道的SOI MOS晶体管等。 

第六实施例 

图36是示出了用于驱动本发明第六实施例的锁存电路的方法的流程图。将所述锁存电路设置为与第五实施例中所描述的图32的(a)相同的电路，其中改变了驱动方法。 

本发明的驱动方法的特征在于在执行锁存操作(5001)之前，几乎同时(5002)将体电位复位脉冲提供给TFT N1和N2。 

首先，如图36的(a)所示(时间段5002)，在将0V施加到晶体管N1(4901a)和晶体管N2(4901b)的源极上，且将晶体管P1和P2的源极设置为浮置状态或者足够低但并未达到导通晶体管P1和P2的程度的电压的同时，将电压高于晶体管N1和N2的栅极电压的脉冲(5003a和5003b)提供给节点EVN和节点ODD。 

接下来，如图36的(b)所示(时间段5401)，通过将节点ODD设置为(VDD1)/2，以及将节点EVN设置为(VDD1)/2+ΔV，将电位差ΔV提供给节点EVN和ODD，并在电容C1和C2中对各个节点的电压进行采样。此时，使晶体管N1和N2的源极节点处于浮置状态或向其提供足够高但并未达到导通晶体管N1和N2的程度的电压。类似地，使晶体管P1和P2的源极节点处于浮置状态或向其提供足够低高但并未达到导通晶体管P1和P2的程度的电压。 

接下来，如图36的(c)所示，通过将N1和N2之间的公共源极降低到0V，通过TFT N1和N2之间的导电性差异来放大图36的(b)中所给出的电位差，并在已经将在图36的(b)中向其提供了较低电位的节点降低到0V，而几乎不降低较高节点电位(例如，处于{(VDD1)/2-β}的状态下，完成n沟道TFT的放大，从而达到锁存状态。β已经在图6中进行了描述。 

接下来，如图36的(d)所示，通过将晶体管P1和P2之间的公共源极升高到VDD1，通过TFT P1和P2之间的导电性差异来进一步放大图36的(c)中所锁存的电位差，并在将已经在图34的(c)中进行了锁存的较高电位升高到VDD，而较低节点电位保持在0V的状态下，完成通过n沟道和p沟道TFT的放大和锁存操作。 

由于在如图36的(c)和(d)所示的这些时间段5001中已经锁存了信号，该时间段变为正在输出有效信号的时间段(有效时间段)(5001)。此信号被用在未示出的电路中。 

然后，当接着执行放大和锁存操作时，再次重复图36的(a)中的相同操作。 

通过在执行锁存操作之前，同时向TFT N1和N2的栅极电极提供用于使其VGS超过阈值电压的脉冲(被称为体电位复位脉冲)，能够校正由于操作历史而引起的TFT N1和N2之间的特性不均衡。因此，即使在提供给锁存电路的ΔV较小时，也能够放大ΔV，不会发生误操作，允许正常的锁存操作。 

接下来，将根据实验结果，对本实施例的效果进行描述。 

图37是用于评估锁存型读出放大器的实验电路。由玻璃衬底上的多晶硅TFT组成的锁存电路与第五实施例中所使用的图33的电路相同。其与图33之间的区别在于：SW2_A接线端和SW1_A接线端彼此相连，此外，还连接了可变电压源Vrst(4904)。 

接下来，将参照图38来描述用于驱动此锁存型读出放大器电路的方法。 

(时间段C)开关SW3和SW4接通，A/B为高电平，D0和D1与电压源Vrst相连。此时，将电压Vrst提供给节点ODD和EVN。另一方面，SE1为低电平，晶体管N3截止，以及SE2为高电平，晶体管P3截止，以及将SAN设置为0V且将SAP设置为VDD1。虽然向节点EVN和节点ODD施加了Vrst，但由于晶体管N3截止，比Vrst低晶体管N1和N2的阈值电压的电压出现在晶体管N1和N2的源极处。但是，这并不低于0V。即，晶体管N1和N2的VGS几乎等于阈值电压Vt或者不大于阈值电压Vt的数值。 

(时间段D)SE1变为高电平，晶体管N3导通，以及晶体管N1和N2之间的源极被降低到0V。然后，将电压Vrst施加到晶体管N1和N2的VGS上(5002)。 

(时间段E)SE1为低电平，晶体管N3截止，以及SE2为高电平，晶体管P3截止。此外，SW3和SW4接通，且A/B为低电平，D0与VEVN相连，以及D1与VODD相连。将VODD的电压设置为(VDD1)/2，以及将VEVN的电压设置为(VDD1)/2+ΔV，由此将电位差ΔV提供给读出放大器。之后，通过断开开关SW3和SW4，分别在C2和C1中对所施加的电压进行采样。 

(时间段F)开关SW3和SW4断开，将SE1设置为高电平，晶体管N1和N2的源极电位降低到0V。 

(时间段G)SE1为高电平且SE2为低电平，晶体管P3导通，以及晶体管P1和P2的源极电位升高到VDD1。 

由于在时间段F和G中已经锁存了信号，这些时间段变为正在输出有效信号的时间段(有效时间段)(5001)。此信号被用在未示出的电路中。 

然后，再次重复时间段C中的操作。 

监视节点ODD和节点EVN的电压允许找出读出放大器敏感度在何电压或更大(即ΔV的绝对值)，输出稳定。 

利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV。 

类似于之前的实施例，尽管在体电位复位脉冲电压较低时，不稳定区域较大，但表现出不稳定区域与体电位复位脉冲电压的上升成正比地变小的趋势。具体地，当体电位复位脉冲电压上升到晶体管N1和N2之间的阈值电压以上时，效果显著。 

如图12已经示出(VDD＝VDD1的数据)，在将传统已知的一般驱动方法应用于本锁存电路时的不稳定区域是V2＜ΔV＜V1，并且不稳定区域的宽度(V1-V2)与体电位复位脉冲电压为0时一样大。 

另一方面，例如，当类似于之前的实施例、复位脉冲是V10时的不稳定区域的宽度相对于传统驱动方法情况下的(V1-V2)变为1/5或 更小，其中可以看到实质上的减小。 

此外，在本驱动方法的情况下，由于同时复位晶体管N1和N2，能够缩短复位体电位所需的时间，能够实现对此电路和利用此电路的系统的整体加速。 

第七实施例 

尽管在第五实施例中已经示出了向其施加体电位复位脉冲的MOS晶体管的VDS为0且没有电流流动的示例，在本发明第七实施例中将描述漏极电流流动的示例。 

图39是示出了本实施例的驱动方法的流程图。其与图32的不同之处在于在施加体电位复位脉冲的时间段中，将(VDD1-Vt)V提供给节点K，从而使漏极电流流入正在向其输入体电位复位脉冲的MOS晶体管。即，惟一的区别是：尽管在图32的(a)和(b)中，向节点K施加0V，但在本实施例的图39的(a)和(b)中，向节点K提供(VDD1-Vt)V。在其他方面，本驱动方法与图32所示的驱动方法相同。 

接下来，将根据实验结果，对本发明的效果进行描述。 

作为用于评估锁存型读出放大器的实验电路，使用第五实施例中所示的图33。 

除了体电位复位时间段中、节点K的电位之外，所述驱动基于图34的时序图。 

类似于之前的实施例，利用脉冲电压值Vrst作为参数来测量稳定输出的最小必需正值ΔV和负值ΔV。 

结果，类似于之前的实施例，尽管在体电位复位脉冲电压较低时，不稳定区域较大，但表现出不稳定区域与体电位复位脉冲电压的上升成正比地变小的趋势。具体地，当体电位复位脉冲电压上升到晶体管N1和N2之间的均衡阈值电压以上时，效果显著。 

将传统已知一般驱动方法应用于此锁存电路时的不稳定区域是V1-V2，与体电位复位脉冲电压为0时一样大。 

另一方面，例如，当类似于之前的实施例、复位脉冲是V10时的不稳定区域的宽度相对于传统驱动方法情况下的(V1-V2)变为1/5或 更小，其中可以看到实质上的减小。 

第八实施例 

这里，将给出对具体实现第八实施例的驱动方法的电路示例的描述。 

图40示出了本实施例的锁存型读出放大器电路的电路图。在图28所示的电路中，增加了三个p型多晶硅TFT P1、P2和P3，增加了用于将电位提供给晶体管P3的SE2和SAP(例如，提供电位VDD1)信号。这些新增的p型多晶硅TFT形成了由n沟道多晶硅TFT组成的锁存电路的互补锁存电路，并与节点A和B相连。即，晶体管P1和P2的源极共同相连，晶体管P1的栅极与晶体管P2的漏极相连，并与节点B相连。此外，晶体管P2的栅极与晶体管P1的漏极相连，并与节点A相连。 

接下来，将参照图41，描述用于驱动此锁存型读出放大器电路的方法。其与图29所示的时序图的不同之处在于：在时序图内增加了用于控制晶体管P3的信号SE2。 

(1)在时间段(1)中，SE1为高电平。SE2在定时(F)从低电平向高电平上升。此时，锁存电路已经以低阻抗锁存了低电平信号，并且以高阻抗锁存了高电平信号。另一方面，AIN和BIN处于高电平，并且PAS在定时(D)变为低电平。因此，位线对ODD和EVN与锁存电路断开。 

(2)通过在定时(A)升高ACT，CINV1和CINV2开始根据其输入AIN和BIN产生输出，这里，根据其中的输入，输出低电平。因此，节点K、A和B在时间段(2)中均变为0V。 

(3)在时间段(3)中，通过将下降脉冲提供给BIN，将上升脉冲施加到节点B上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于TFT N1和N2的阈值电压的电压。在此时间段(3)中，对于TFT N1，施加使其VGS不小于阈值电压的脉冲，由此体电位被复位。 

(4)在时间段(4)中，通过将下降脉冲提供给AIN，将上升脉 冲施加到节点A上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于TFT N1和N2的阈值电压的电压。在此时间段(4)中，对于TFT N2，施加使其VGS不小于阈值电压的脉冲，由此体电位被复位。 

(5)在时间段(5)中，SE1为低电平，SE2为高电平，ACT处于低电平，PAS处于低电平，并且使节点A、B、K和L均处于浮置状态。 

(6)通过在定时(B)升高PAS，提供了节点ODD和节点A之间以及节点EVN和节点B之间的连接，并通过位线对，将要放大的ODD和EVN之间大的电压差ΔV提供给读出放大器的节点A和B。 

(7)之后，通过在定时(C)将高电平提供给SE1，晶体管N3导通，并根据节点K向VSS的下降，放大ΔV。此外，通过在定时(E)将低电平提供给SE2，P3导通，并根据节点L向VDD1的下降，进一步放大ΔV。此外，由于M03和M04此时均接通，将读出放大器所放大的电压同时写入位线对。 

(8)之后，在时刻(D)降低PAS，以断开M03和M04，并且操作返回到(1)。 

从定时(C)到(D)的时间段(5001)是锁存电路输出放大并锁存后的电压并将此信号传输到位线(5301a和5301b)的时间段。 

从定时(D)到(B)的时间段(5002)是锁存电路与位线断开并且来自锁存电路的输出是不必要的时间段。 

从定时(B)到(C)的时间段(5004)是将要放大的电位差ΔV施加到锁存电路上的时间段。 

在第八实施例中，类似于第三实施例，通过最小化向其施加体电位复位脉冲的节点，来减小复位时的电流。 

此外，类似于第五实施例，在激活p型多晶硅TFT时，由于已经将足够的电位差施加在节点EVN和ODD之间，即使不复位P1和P2，也不会发生误操作。 

第九实施例 

图42示出了本发明用于复位电位的读出放大器电路的示例。 

对于此电路，根据之前所获得的研究结果，将复位驱动应用于由n沟道多晶硅TFT组成的锁存型读出放大器电路，并且此电路具有用于将节点之间的电位差放大为相对较小的幅度值的第一电路“小幅度预放大器部分”(4902)。此外，所述电路具有用于将由小幅度预放大器部分(此后，缩写为“预放大器部分”)获得的电位差放大为最初所需的幅度值的第二电路“全幅放大器部分”。例如，在预放大器部分中，将在位线对ODD和EVN读出的电位差ΔV放大为0V和{(VDD1)/2-β}。β等同于图6中所描述的β。之后，例如，全幅放大器将保持在位线对中的0V和{(VDD1)/2-β}放大为0V和VDD1。为了防止预放大器部分中的多晶硅TFT(N1和N2)接收全幅时刻的电压VDD1，在激活全幅放大器之前，断开开关M03和M04，从而将预放大器部分与位线断开。在全幅放大器执行放大操作的时间段期间，将体电位复位脉冲提供给已断开的预放大器晶体管N1和N2。 

接下来，将参照图43的时序图，描述用于驱动此锁存型读出放大器电路的方法。 

(1)在时间段(1)中，PAS处于高电平，小幅度预放大器部分通过开关M03和M04以低阻抗(接通状态)与位线ODD和EVN相连。此时，将SE1和SE3设置为低电平，以及将SE2设置为高电平，小幅度预放大器和全幅放大器均未激活。此外，在PAS在定时A上升之前，通过未示出的位线预充电电路，将(VDD1)/2提供给位线对EVN和ODD。 

(2)当SE3在定时B上升时，根据节点K向VSS的下降，放大在SE3上升之前就已提供给位线的ΔV。由此，在ODD和EVD中，将已经向其提供了较低电位的节点降低到VSS(＝0V)，而将另一节点锁存为略低于(VDD1)/2的电位({(VDD1)/2-β})。 

(3)当PAS在定时C下降时，开关M03和开关M04断开，以及预放大器电路与位线断开。然后，在位线对中，由位线电容保持由预放大器放大的电压(0V和{(VDD1)/2-β})。 

此后，预放大器执行针对多晶硅TFT的体电位复位操作，与此并行地，主放大器执行将预放大器放大的(0V和{(VDD1)/2-β})放大为由预放大器放大的(0V和VDD1)的操作。 

在定时D，SE1上升，SE2下降，并激活全幅放大器。通过此操作，将在预放大器进行放大之后就已保持的(0V和{(VDD1)/2-β})放大为(0V和VDD1)。将此电压读出到外部，并用于刷新存储器。 

另一方面，在预放大器侧，通过在PAS下降之后、在定时E升高ACT，CINV1和CINV2开始根据其中的输入AIN和BIN产生输出。这里，根据输入输出低电平。因此，在时间段(2)中，节点K、A和B均变为0V。 

在时间段(3)中，通过将下降脉冲提供给BIN，将上升脉冲施加到节点B上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于多晶硅TFT N1和N2的阈值电压的电压。在此时间段(3)中，对于多晶硅TFT N1，施加使其VGS不小于阈值电压的脉冲，由此体电位被复位。 

在时间段(4)中，通过将下降脉冲提供给AIN，将上升脉冲施加到节点A上。此时，脉冲的较低电压是VSS，而较高电压是VRST，并且已经将此VRST设置为高于多晶硅TFT N1和N2的阈值电压的电压。在此时间段(4)中，对于多晶硅TFT N2，施加使其VGS不小于阈值电压的脉冲，由此体电位被复位。 

在时间段(5)中，SE3为低电平，ACT处于低电平，并且PAS处于低电平，从而使节点A、B和K均处于浮置状态。 

然后，重复(1)中的操作。 

由于重复这些操作，在执行读出操作之前，将电位复位脉冲提供给预放大器的多晶硅TFT N1和N2。 

这样，由于电路由“小幅度预放大器部分”和“全幅放大器部分”组成并按照未将由全幅放大器放大的高电压(即，最终所需输出电压)施加到“小幅度预放大器部分”上的方式进行驱动，保持施加到组成了“小幅度预放大器部分”上的电压较低，结果，能够减小滞后效应。 

因此，可以从图12所示的数据确认这些效果。尽管这里并未应用复位驱动，仍然减小了电源电压下降时、输出变得不稳定的ΔV的区域。 

此外，在应用本发明的复位驱动的情况下，当将如图19所示的 实验结果与如图35所示的实验结果进行比较时，尽管在两种情况下都应用了复位驱动，在将较低电压施加到多晶硅TFT上的图19中，不稳定区域较小。这是因为V1、V2、V8和V9的大小关系与图12所示相同。 

在全幅放大器执行放大操作的时间段期间，将体电位复位脉冲提供给已断开预放大器的N1和N2。即，由于并行地执行全幅放大器的放大和锁存操作以及预放大器的复位操作，能够抑制由于体电位复位操作所引起的周期时间的增加。 

图44示出了本实施例中准备的读出放大器的测量结果。将ΔV重复输入本实施例的读出放大器电路，然后激活读出放大器，从而执行读出操作。在图44中，类似于图7，水平轴表示输入电位差ΔV，而垂直轴表示节点EVN的高电平放大的概率。 

结果，相对于传统读出放大器中所获得的不稳定区域，实现了到其1/40或更小的抑制。 

此外，图45示出了本实施例准备的读出放大器的测量结果。在此附图中，示出了利用三个类似制备的样本的测量结果。样本1以方块标记表示，样本2以圆点标记表示，以及样本3以三角标记表示。在脉冲电压超过多晶硅TFT的阈值电压的点附近，可以看到不稳定区域的减小。此结果再次表明了第一实施例中所描述的本发明的特征。即，由于所述体不是单晶体，而是多晶体，只通过简单地提升体电位而得到的体和源极之间的正向偏置，实际上不能获得任何效果，为了获得成效，需要VGS在施加体电位复位脉冲时不小于此多晶硅TFT的阈值电压。 

如图12已经示出(VDD＝VDD1的数据)，在将传统已知的一般驱动方法应用于本锁存电路时的不稳定区域是V2＜ΔV＜V1。 

另一方面，在图45所示的曲线图中，例如，当复位脉冲是V 10时，不稳定区域的宽度相对于传统驱动方法情况下的(V1-V2)变为1/40或更小，其中可以看到实质上的减小。 

尽管在一些样本中，可以看到获得稳定输出的最小必需ΔV的偏移，但在所有样本中，不稳定区域均变为1/38或更小，由此确认了本发明的效果。即使在考虑每个样本的偏移的设计的情况下，最小必需 |ΔV|已经变为传统值的八分之一，因此能够获得非常优异的效果。结果，在本发明中，比现有技术更容易进行设计，而且能够提供更宽的余量进行应用，从而能够获得稳定的操作。 

此外，在第九实施例中，在关注施加复位脉冲的情况的同时，给出了描述，但是，即使在不施加复位脉冲的情况下，也可以通过如本实施例中这样、设置由“小幅度预放大器部分”和“全幅放大器部分”组成的电路并按照不将由全幅放大器放大的高电压(即，最终所需输出电压)施加到“小幅度预放大器部分”上的方式来驱动所述电路，获得减小不稳定区域的效果。 

这是因为通过减小施加到MOS晶体管上的不平衡电压，能够减小发生在放大和锁存时间段以及从锁存时间段向采样时间段过渡的过程中的体电位的不平衡。 

可以通过将图45中复位脉冲电压为0V的情况与以电源电压VDD1驱动如图12所示的传统读出放大器的情况进行比较来确认这种效果。即，如图12已经示出(VDD＝VDD1的数据)，在将传统已知的一般驱动方法应用于本锁存电路时的不稳定区域是V2＜ΔV＜V1，并且其宽度为(V1-V2)。 

另一方面，当利用第九实施例的电路，复位脉冲是0V时，不稳定区域(在样本1的示例中)是V16＜ΔV＜V15，其宽度为(V15-V16)，是传统驱动方法所获得的宽度(V1-V2)的1/3或更小。 

因此，通过设置由“小幅度预放大器部分”和“全幅放大器部分”组成的电路并按照不将由全幅放大器放大的高电压(即，最终所需输出电压)施加到“小幅度预放大器部分”上的方式来驱动所述电路，可以获得减小不稳定区域的效果，而无需施加复位脉冲。 

此外，通过施加不小于阈值电压的复位脉冲(如上所述)，可以实质上减小不稳定区域。 

这里，简化了本第九实施例中所参照的图42的主要组件，并如图46所示。图46示出了第一电路“小幅度预放大器部分”(4902)和由定时反转器组成、并与第一电路相连的阶梯电压波形施加部分(4904)，并通过此结构抑制了滞后效应。 

此外，第一实施例中所参照的图17也对应于图46。即，图17的4904a和4904b等价于图46的滞后现象抑制部分(4904)，以及图17的锁存电路(4900)对应于图46的第一电路(4902)。 

换句话说，本发明的概念可以由图46表示。 

第十实施例 

在本实施例中，将准备利用第九实施例中的读出放大器的DRAM。将参照图47和图48来描述位线电路的结构。为了描述方便，将电路分为两页。通过将图47(DRAM电路的上部)和图48(DRAM电路的下部)所示的点J和点K彼此相连，来构建单一的位线电路。 

第九实施例中描述的第一电路(即，小幅度预放大器电路(4902))与第二电路(即，全幅放大器电路(4903))与位线对相连。在字线地址是奇数时选择的存储器单元与位线ODD相连。作为示例，将由n沟道MOS晶体管M12和电容C2组成的存储器单元(5303)在附图中表示为以WL_ODD选择的单元。类似地，在字线地址是偶数时选择的存储器单元与位线EVN相连。作为示例，将由n沟道MOS晶体管M13和电容C1组成的存储器单元在附图中表示为以字线WL_EVN选择的单元。省略了其他存储器单元。 

此外，由n沟道MOS晶体管M14到M16组成的预充电电路(5302)与位线对相连。这些MOS晶体管的导通/截止由PC节点所给出的信号进行控制。将(VDD1)/2赋予PCS，以及当向控制线PC提供高电平时，将位线对设置为(VDD1)/2。 

针对数据读出，由MTG3A和MXTG3A组成的传输门与位线EVN相连，控制线TG3A和XTG3A(与TG3A互补的信号)接通和断开所述传输门。此外，由MTG3B和MXTG3B组成的传输门与位线ODD相连，TG3B和XTG3B接通和断开所述传输门。当将数据读出到OUT接线端时，激活这些传输门。进行控制，从而根据读出存储器单元的字地址是奇数还是偶数，只接通所述传输门之一。 

针对数据写入，开关MTG1A与位线EVN相连，并由控制线TG1A接通和断开。此外，开关MTG1B与位线ODD相连，并由控制线TG1B 接通和断开。当写入数据时，激活这些开关。进行控制，从而根据写入存储器单元的字地址是奇数还是偶数，只接通所述模拟开关之一。 

对于由MDRGT和MXDRGT组成的传输门，由未示出的列解码器来控制其通/断。如果是写操作时刻且列地址对应于位线电路，接通DRGT，从而将数据总线信号传输到开关MEG1A和MTG1B，并通过开关之一将其写入位线。 

在本实施例中，将电源电压设置为VDD1。小幅度预放大器的SAN节点和全幅放大器电路的SAN与VSS(＝0V)相连。SAP与VDD1相连。位于未与MOS晶体管相连的一侧的存储器单元中的电容的接线端Vplate与(VDD1)/2相连，从而最小化电容接线端之间的电压应力。在图47中，Cd表示每个位线的寄生电容。 

现在，将参照图49来描述本实施例的操作。 

(1)首先，将给出对将数据从存储器单元读出到OUT节点时的操作的描述。 

通过在定时A升高PC，预充电电路(5302)将位线对(ODD和EVN)预充电到(VDD1)/2。在位线对已经被预充电的定时B，将高电平提供给PAS，从而接通M03和M04。由此，将节点A和B预充电为(VDD1)/2。 

之后，在定时C，将高电压提供给一个字线。这里，例如，将高电压提供给WL_EVN。由此，根据存储器单元C1所保持的电压，将电压ΔV读出到位线EVN上。当C1所保持的电压是VDD时，在位线EVN上出现电压(VDD1)/2+|ΔV|，以及当C1所保持的电压是0时，出现电压(VDD1)/2-|ΔV|。电压|ΔV|是由“背景技术”中提及的数值表达式1所表示的数值。下面，将针对C1所保持的电压是VDD1，并且出现电压(VDD1)/2+|ΔV|的情况，进行描述。 

当在定时D，将高电平提供给SE3时，小幅度预放大器电路开始放大和锁存操作。由于EVN电压是(VDD1)/2+|ΔV|，且ODD电压是(VDD1)/2，通过小幅度预放大器电路的读出操作，将ODD电压降低到VSS(＝0V)。另一方面，几乎不降低EVN电压，例如，其变为大约{(VDD1)/2-β}。β等同于图6中所描述的β。 

在小幅度预放大器电路将EVN和ODD之间的电位差ΔV放大为所 需的电位差，并将其写入位线对(ODD和EVN)之后，如E所示，使PAS变为低电平，以便将小幅度预放大器电路与位线对断开。 

之后，将用于复位M01和M02的体电位的体电位复位脉冲提供给小幅度预放大器电路。 

另一方面，在定时F，全幅放大器电路将由小幅度预放大器电路放大并由位线对保持的电压(0V和{(VDD1)/2-β})放大为(0V和VDD1)。这些操作与第九实施例中相同。 

通过接通由MTG3A等组成的传输门，将被放大到电源电压的信号读出到OUT节点上。 

到该时刻为止的操作是一个周期中的操作，并且当再次读出或写入数据时，操作返回到位线预充电。 

尽管这里已经给出了对将数据读出到OUT的操作的描述，同时执行存储器单元的刷新操作。即，当在定时F，通过SE1和SE2激活全幅放大器电路时，由于将高电平提供给字线(这里为WL_EVN)，将被放大到电源电压的位线信号原样写入存储器单元，并刷新存储器单元的数据。 

(2)接下来，将对将来自数据总线的0V写入存储器单元中的电容C1时的操作进行描述。 

定时A到定时F以及体电位复位脉冲提供给小幅度预放大器的驱动与(1)中相同。 

将给出对前面的定时F的描述。 

在定时G，接通MTG1A。此时，列解码器接通由MDRGT等组成的传输门，并通过WL_EVN接通M13，可以通过从数据总线到位线EVN和M13的传递，将出现在数据总线上的0V写入电容C1。 

此时，尽管全幅放大器处于锁存状态，但数据总线、由MDRGT等组成的传输门和MTG1A的阻抗足够低，因此能够按照写入数据的方式，反转锁存状态。 

到该时刻为止的操作是一个周期中的操作，并且当再次读出或写入数据时，操作返回到位线预充电。 

作为体电位复位操作的结果，提高了锁存型读出放大器电路的敏 感度，因此即使ΔV的绝对值较小，也能够执行稳定的读出操作，而不会发生误操作。因此，能够增加与一组位线对相连的单元数，从而使其能够提高每单位面积的存储容量。 

这里，在加电以后，在从存储器单元进行读出操作之前，执行向存储器单元中的写操作。在此写操作时，将体电位复位脉冲提供给MOS晶体管N1和N2，即使对于加电后的第一次读出操作，也能避免锁存型读出放大器的误操作。 

第十一实施例 

在本实施例中，将液晶显示设备(LCD)准备为本发明的显示设备。图50示出了本实施例的液晶显示设备的电路结构。将图47和图48中所示的位线电路的字线数设置为240，并且通过将其横向设置为3168件(18×176件)，准备存储容量为18位×(176×240)字的存储器单元阵列。 

此外，在存储器单元阵列的四周或内部，准备列解码器、行解码器和总线寄存器，从而准备存储器(5501)。 

例如，此存储器用作本液晶显示设备的帧存储器，作为用于设置LCD的操作模式的寄存器，或者作为用于将数据与显示图案相关联的显示RAM。在此存储器的上方，连接18位×176的数据寄存器(5503)，如图50所示，从而当行解码器选择一个字线时，将与此字线相连的所有存储器单元的数据整批地读出到此数据寄存器中。多路复用器(9到1MPX)(5504)、6位DAC(5505)和多路分解器(1到9DEMUX)(5506)依次与数据寄存器相连。显示部分的数据总线与多路分解器相连。 

通过将像素以矩阵形式排列在多个数据线和多个扫描线之间的交点处来构建显示部分。此外，在显示部分的周围准备用于将电压顺序施加到扫描线上的栅极驱动电路。 

还准备用于控制这些电路的操作的控制器。这些电路等通过玻璃衬底上的多晶硅TFT来准备。 

图51更详细地示出了包括在显示设备中的数据寄存器(5503)、9到1MPX(5504)、6位DAC(5505)和1到9DEMUX(5506)的结构。 由数据寄存器读出并保持的数据等价于要写入显示部分的像素矩阵的一条线路中的数据。9到1MPX按照时间序列选择这里所保持的数据，并由6位DAC将其转换为模拟信号，并写入由1到9DEMUX选择的数据总线(5507)。这里，9到1MPX和1到9DEMUX成对地进行操作，并由公共的选择信号SEL[9:1]来选择。 

在将上述存储器用作帧存储器的情况下，由于将帧存储器设置在LCD板中，不需要外部提供视频数据来显示静态图像。因此，能够停止针对外部视频数据供应而驱动的电路部分，由此能够降低电流。 

即使针对通常被看作运动图像的视频图像，如括号中所示的示例那样，通常板驱动频率(例如，60Hz，这意味着一秒钟内将信号写入像素60次的驱动)和视频帧的帧速率(例如，30fps，这意味着一秒钟内将视频数据更新30次)之间存在频率差。例如，这通常发生在用于产生视频数据的元件的处理速度较低时，而且当视频数据的帧速率较低时(例如，10fps或更小)，按照逐帧前进的方式来显示运动图像。 

在上述数值示例的情况下(板驱动频率为60Hz，视频数据帧速率为30fps)，板实质上在两帧钟显示相同的图像，也可以认为是一类静态图像。即，通过在LCD板钟设置帧存储器，尽管大体上是运动图像，仍然可以将应当外部提供的视频数据的带宽减小一半。 

换句话说，尽管其是必需的，当在LCD板中不存在帧存储器时，无论视频数据的帧速率如何，均提供等价于60Hz的信号，在本实施例的情况下，根据视频数据的帧速率(如，30Hz)提供信号就足够了，从而减小了要提供给板的数据的带宽。 

此外，由于使用了高敏感度的读出放大器和具有小存储器单元的DRAM，可以在位于显示部分四周的所谓的边框部分处形成具有一帧容量的存储器。即，与安装有作为分离芯片提供的存储器芯片的结构相比，可以在更小的空间中实现帧存储器。此外，由于在设计和准备板的同时设计和准备帧存储器，不需要生产存储器芯片，有利于交货日期管理。此外，可以降低模块组件的安装成本。 

此外，也减少了部件的库存，并且存货管理也变得不必要，允许以较低的价格提供产品。 

由于显示部分的像素排列等同于存储器中存储单元的排列，从存储器到显示部分的简单布局实现了较小的布局面积。 

构建所述显示设备，从而通过多路复用器来选择数据，通过DAC将所述数据转换为模拟信号，并通过多路分解器选择写入数据线，并进行构建，从而使多路复用器和多路分解器成对进行操作。在传统结构中，由于多路复用器和多路分解器不具有一一对应关系，需要布置从多路复用器通过DAC到多路分解器的信号线，同时沿着横向围绕在其周围。在本发明中，这种围绕配线是不必要的，因此，需要较小的布局面积。此外，由于还可以从电路面积、操作速度和功率消耗的观点来选择最佳的DAC数量，能够实现小面积、低功率的电路和显示设备。 

为了保持图像质量，即使对于静态图像，在液晶显示设备中，仍然将数据以固定的周期写入所有像素中。该周期通常是16.6ms。设计本实施例中准备的DRAM的存储器单元，从而使保留时间长于此周期。因此，以固定的周期存取存储了帧数据的所有单元，并在此时刷新存储器单元数据，因此，通常DRAM所需的刷新电路和操作不再必要。 

第十二实施例 

此实施例涉及如图52所示的个人数字助理(便携式电话)。在本实施例中，将第十一实施例中所准备的显示设备安装在个人数字助理中。 

高敏感度的读出放大器和具有小存储器单元的DRAM的使用允许在位于显示部分四周的所谓的边框部分处形成具有一帧容量的存储器。即，与安装有作为分离芯片提供的存储器芯片的结构相比，可以在更小的空间中实现帧存储器。因此，能够减小个人数字助理的尺寸。 

第十三实施例 

本实施例涉及多晶硅TFT阵列。图53A到53H是示出了多晶硅TFT(平面结构)阵列的制造方法的截面图，用于在多晶硅的表面层上形成沟道。 

具体地，首先，如图53A所示，在玻璃衬底10上形成氧化硅层11之后，生长非晶硅12。接下来，通过利用准分子激光器进行退火，使非晶硅变为多晶硅。 

此外，如图53B所示，生长膜厚度为10nm的氧化硅层13，并在形成图案之后，如图53C所示，以光刻胶14进行涂覆，形成图案，并通过掺杂磷(P)离子，形成n沟道源极和漏极区域。 

此外，如图53D所示，在生长要作为栅极绝缘膜的、膜厚度为40nm的氧化硅层15之后，生长用于构建栅极电极的微晶硅(μ-c-Si)膜16和硅化钨(WSi)膜17，并按照栅极形式形成图案。接下来，如图53E所示，以光刻胶18进行涂覆，并形成图案(对n沟道区域进行掩膜)，并通过掺杂硼(B)，形成p沟道源极和漏极区域。 

接下来，如图53F和53G所示，在连续生长层叠氧化物膜和氮化硅膜的膜69之后，打开接触孔，并通过溅射，形成层叠铝膜和钛膜的膜20，并形成图案。通过这样形成图案，形成了外围电路的CMOS源极和漏极电极、与像素开关TFT的漏极相连的数据线和像素电极的触点。 

接下来，如图53H所示，形成绝缘膜的氮化硅膜21，打开接触孔，并将透明电极的ITO(氧化铟锡)22形成为像素电极，并形成图案。 

按照这种方式，通过准备平面结构的TFT像素开关，形成TFT阵列。在外围电路部分中，与类似像素开关的n沟道TFT一起，通过硼掺杂，形成具有p沟道的TFT，尽管其步骤几乎与n沟道TFT相同。在图53H中，从附图的左侧开始，示出了外围电路的n沟道TFT、外围电路的p沟道TFT、像素开关(n沟道TFT)、存储电容和像素电极。此外，尽管未示出，在形成DRAM时，类似于此存储电容，形成存储器单元的栅极电极和体(多晶硅层)的电容。 

将如图50所示的、组成了显示设备衬底上的电路的TFT准备为相同处理的TFT，是需要最高电压的像素开关能够进行操作的处理。 

此外，在此TFT衬底(未示出)上制造形成了图案的4μm支座，其不仅用作保持间隙的隔板，还向衬底提供了撞击阻力。此外，在相对衬底(未示出)的像素区域外部，涂覆紫外固化密封件。 

在将TFT衬底与相对衬底进行粘接之后，将液晶注入其间。所述晶体材料是向列液晶，通过增加手性液晶与摩擦方向相匹配，将其制成扭转向列(TN)型。 

在本实施例中，能够实现同时满足高清晰度、比现有技术的结构进一步多频音、低成本和低功耗的透射液晶显示设备。 

尽管在本实施例中使用准分子激光器来形成多晶硅层，例如，可以使用其他激光器，如能够连续振荡的CW激光器。 

在本实施例中，可以在与需要高电压的像素开关能够进行操作的处理相同的处理中构建外围CMOS电路。 

第十四实施例 

本实施例涉及电平移位电路(也被称为电平转换电路)。图54示出了本实施例的电平移位电路的电路结构图。输入位于D和XD，其中输入互补关系的低电压逻辑信号。输出出现在节点K，并且逻辑信号的幅度为高电压逻辑高电平电源电压VDDH-VSS。即，通过对低电压逻辑信号进行幅度放大，输出高电压幅度逻辑信号。 

这里，从中去除了复位操作控制部分(4904)和传输控制部分(4905)并通过短路去除开关S1、S2和S3的、如图54所示的电路图与传统的已知电平移位电路相同。 

本实施例的目标是通过将体电位复位脉冲(5003a和5003b)提供给p沟道MOS晶体管M01(4901a)和M02(4901b)，来控制输出上升和下降延迟中的不平坦。复位控制部分(4904)通过节点A和B，将复位电压提供给晶体管M01和M02。此外，在施加复位的时间段期间，开关S1、S2和S3断开，从而防止漏极电流流向晶体管M01和M02。此外，切断了流向其他电路部分的电流。这些开关S1、S2和S3由复位操作控制部分(4904)通过节点C进行控制，并且在C为高电平时，断开开关S1、S2和S3。 

在超过节点B的部分处，连接有由如锁存电路(4905)等组成的传输控制部分。此传输控制部分(4905)由复位操作控制部分(4904)通过节点C进行控制，并且在C为低电平时，将节点B的逻辑值(即 高电平或低电平)原样传输到节点K，在节点C上升时，锁存节点B的逻辑值，并在节点处于高电平的时间段C中，输出此锁存值。 

接下来，将参照图55的时序图，对操作进行描述。 

本实施例的驱动方法的特征在于：在第一时间段(有效时间段)(5001)中，输出所需信号，从而在第二时间段(空闲时间段)(5002)中，在两个预定MOS晶体管(4901a和4901b)的栅极和源极之间、施加不小于MOS晶体管的阈值电压的阶梯波形电压(5003a和5003b)。 

在定时(4)，将信号脉冲输入D。之后，节点C在时间段(1)中变为高电平。由此，断开S1、S2和S3。此外，对于节点K，锁存并输出节点B在此之前的低电平。此外，复位操作控制部分(4904)将电压VDDH提供给节点A和节点B，从而使晶体管M01和M02的VGS变为0V。然后，在时间段(2)和时间段(3)中，将高到导通这些MOS晶体管的程度或更高的体电位复位脉冲提供给M01和M02的栅极。之后，在C的下降定时，将复位操作控制部分(4904)在A和B方面的阻抗设置为高阻抗。此外，接通开关S1、S2和S3。由此，在定时(5)，复位操作控制部分(4904)进行操作，再次将B的值输出到K。 

然后，再次将信号脉冲提供给D，并根据其，将电平移位信号脉冲输出到K。 

可以复位MOS晶体管体电位，从而能够校正由于操作历史而引起的MOS晶体管的特性波动，从而能够稳定电平转换电路的操作。具体地，能够抑制上升和下降时的波动。 

第十五实施例 

在本实施例中，准备锁存比较器电路。图56示出了本实施例的锁存比较器电路。将开关S1到S4添加到传统的抑制锁存比较器电路中。此外，添加开关S5(4904b)。 

如图56所示，本锁存比较器电路包括由MOS晶体管M01(4901b)和M02(4901a)组成的差分放大电路、恒流源Is1、负载R01和R02、以及用于锁存来自此差分放大电路的输出的锁存电路(4903)。设置晶体管M05，从而在CLK为高电平时导通，以便使差分放大电路进行操 作，以及在CLK为低电平时截止，以便停止放大操作。这里，XCLK表示CLK的非信号，以及XOUT表示OUT的非信号。 

而且，所述电路包括开关S1和S2，用于开路晶体管M01和M02的漏极接线端。而且，所述电路包括开关S5，用于将VSS提供给晶体管M01和M02的源极接线端。而且，开关S4和S3用于接通和断开差分放大电路的输入端(IN)与晶体管M01和M02的栅极接线端之间的部分。此外，所述电路包括定时反转器电路CINV01(4904a)，用于将阶梯电压提供给节点A和节点B。在此示例中，将CINV01的电源设置为VDD和VSS。 

接下来，将参照图57所示的本电路的时序图，进行描述。在CLK为高电平的时间段A到B(5001)中，MOS晶体管M05导通，而M06截止。此外，由于开关SW1到SW4接通，而开关SW5断开，差分放大电路根据电压Vref和提供给IN的电压进行操作，并且输入电压的放大电压出现在OUT和XOUT接线端。 

当CLK随后下降时，由晶体管M03和M04组成的锁存电路进行操作，从而，在先前出现在OUT和XOUT接线端的电压中，降低较低电压节点的电压，而将较高电压节点(此图中为OUT)升高到VDD。由此，使输出处于锁存状态。 

除了这些操作，在CLK为低的时间段(5002)中，将体电位复位脉冲提供给MOS晶体管M01和M02。首先，断开SW1到SW4，并接通SW5。然后，将高电平提供给ACT，以激活定时反转器CINV01，并将下降脉冲提供给AIN。由此，将上升脉冲提供给节点A和B。此时，由于S5连通，将脉冲VDD-VSS提供给晶体管M01和M02的VGS。 

当时钟随后上升时，接通开关SW1到SW4，断开SW5，并根据继续操作的下一输入信号，重复比较器操作。 

在传统的锁存比较器电路中，将不同的电压应力施加到晶体管M01和M02上，从而晶体管M01和M02的阈值电压发生动态波动。因此，比较器电路的阈值的动态波动导致相对误差较大或输出根据滞后现象而发生波动的电路。 

在本实施例中，由于将阶梯电压施加到晶体管M01和M02的VGS 上，从而使晶体管M01和M02的体电位被复位，并复位了阈值电压的动态波动。因此，能够获得具有较小相对误差或与滞后现象无关的锁存比较器电路。 

此外，在本实施例中，在提供体电位复位脉冲的时间段期间，锁存电路保持输出电压，通过使S1和S2开路，体电位复位脉冲不会影响输出。 

此外，在本实施例中，由于在输出已经被锁存且被用在下一级电路中的时间段中提供体电位复位脉冲，能够抑制由于复位操作而导致的周期的增加。 

此外，由于在本实施例中构建了比较器电路，从而作为接通M06的结果，OUT节点和XOUT节点从VDD到VSS全幅振荡，通过驱动使S1和S2在接通M06之前断开，可以保持施加到用于检测较大和较小输入电压的M01和M02上的电压较低。在这样进行驱动的情况下，由于抑制了M01和M02的滞后效应，即使在不施加复位脉冲时，也能确保所需的精度。 

第十六实施例 

本实施例涉及利用差分放大电路的电压跟随器电路。图58示出了本实施例的电压跟随器电路。传统的已知电压跟随器不具有开关S1和S2，而且在等价于S1的部分中，输入节点IN与M01的栅极相连，以及M02的栅极直接与OUT节点相连。 

在传统的电压跟随器电路中，节点V和节点W根据此电路的输入具有不同的电压。因此，根据输入电压的滞后现象，MOS晶体管M01和M02的特性根据浮置体效应发生不同的波动，由此恶化了输入/输出特性。 

在本发明的电压跟随器电路中，提供了用于在一个输入和下一个输入之间的时间段中复位晶体管M01和M02的体电位的部分(4904)。为了使电路功能与普通电压跟随器一样，开关S1与A侧相连，开关S2与C侧相连。为了复位体电位，开关S1与B侧相连，开关S2与D侧相连。然后，利用阶梯电压发生器电路(4904)，将阶梯电压施加到 节点R上。此时，提供阶梯电压，从而使晶体管M01和M02的VGS变得不小于这些MOS晶体管的阈值电压。 

尽管已经对本实施例中的电压跟随器进行了描述，但电路格式并不局限于电压跟随器，本发明可以应用于用于执行放大操作的一般电路。即，通过施加阶梯电压从而使VGS不小于两个MOS晶体管的阈值电压，能够复位这两个MOS晶体管的动态波动。 

此外，作为将本发明的电压跟随器电路应用于如图50所示的DAC电路的输出级的结果，改善了显示部分的图像质量。 

由于将使得MOS晶体管M01和M02的VGS不小于阈值电压的阶梯电压施加到MOS晶体管M01和M02上，复位了这些MOS晶体管的体电位。 

由此，改善了电压跟随器电路由于操作历史而发生的偏移，从而改善了电压跟随器的输入/输出特性的恶化。由此，改善了将本电压跟随器电路应用于如图50所示的DAC电路的输出级的显示设备的图像质量。 

第十七实施例 

本实施例涉及源极跟随器电路。图59示出了电路结构。将开关S1与A侧相连且接通开关S2以进行操作，允许本电路作为与传统已知源极跟随器一样的源极跟随器进行操作。 

MOS晶体管M01的漏极和源极之间的电压(VDS)根据源极跟随器的输入电压而波动。于是，M01的体电位据此动态波动。由此，本发明人已经发现晶体管M01的MOS晶体管特性动态波动，而且传统源极跟随器的输入/输出特性根据滞后现象而变化。 

为了解决此问题，将体电位复位脉冲施加在晶体管M01的栅极和源极之间。用于施加体电位复位脉冲的阶梯波形电压源(4904)与节点R相连。此外，设置开关S2，以防止电流在复位时流经晶体管M01。 

接下来，将参照图60所示的时序图，对驱动方法进行描述。在时序图的时间段(1)到(2)中，本发明作为利用晶体管M01作为放大元件的源极跟随器进行操作。即，S1与A侧相连，S2接通(闭合)。 在时序图的时间段(2)到(3)中，将体电位复位脉冲施加到晶体管M01上。即，在此时间段中，SW1与B侧相连，由此晶体管M01的栅极电压与阶梯波形电压源(4904)相连。此外，开关S2断开(开路)，从而防止电流在复位时流入晶体管M01。在随后的时间段(3)到(4)中，再次作为源极跟随器电路进行操作。 

此外，作为将本源极跟随器电路应用于如图50所示的DAC电路的输出级的结果，改善了显示部分的图像质量。 

由于在MOS晶体管的栅极和源极之间施加了使VGS高于此MOS晶体管的阈值电压的阶梯电压，体电位被复位。由此，能够抑制源极跟随器电路的输入/输出特性由于该电路的操作历史而发生波动。 

由此，改善了将本源极跟随器电路应用于如图50所示的DAC电路的输出级的显示设备的图像质量。 

此外，由于在施加体电位复位脉冲时开关S2断开，能够抑制消耗电流的增加。 

其他实施例 

通过使用与第一实施例到第十实施例以及第十四实施例到第十七实施例所描述的电路互补的电路及与之对应的驱动方法(其中通过互换n沟道MOS晶体管和p沟道MOS晶体管来反转电源和复位脉冲电压的正负的电路和驱动方法)，也能够获得本发明的效果。 

根据本发明的实施例，已经描述了将幅度为0V到Vrst的复位脉冲电压提供给预定MOS晶体管的VGS的示例。这里，即使在较低的电压并非0V时，也能获得本发明的效果。即，只要较低的电压低于MOS晶体管的阈值，就能获得本发明的效果。 

Claims (5)

1.一种读出放大器电路，由MOS晶体管组成，所述MOS晶体管包括设置在绝缘层上的半导体层作为沟道，用于放大由从与位线对相连的存储器单元读出的电压引起的所述位线对之间的电位差并进行锁存，其由

所述读出放大器电路具有：小幅度预放大器部分，用于将由从所述存储器单元读出的电压引起的位线对之间的电位差放大为相对小的幅度；和全幅放大器部分，用于将由所述小幅度预放大器部分获得的电位差放大为最初所需的幅度值；

全幅放大器部分的输出节点连接到所述位线对；

小幅度预放大器部分的输入节点通过传输控制部分连接到所述位线对，所述传输控制部分用于在全幅放大器部分的放大期间禁用所述小幅度预放大器部分。

2.根据权利要求1所述的读出放大器电路，其特征在于

所述小幅度预放大器部分的输出电压幅度小于所述全幅放大器部分的输出电压幅度。

3.一种显示设备，具有：显示部分，通过将像素按照矩阵形式排列在多条数据线与多条扫描线之间的交点处来构建；和存储器，用于存储与要显示在所述显示部分上的信息相对应的数据，形成在与形成所述显示部分相同的衬底上，其中

所述存储器包括根据权利要求1所述的电路作为组件。

4.一种显示设备，具有：显示部分，通过将像素按照矩阵形式排列在多条数据线与多条扫描线之间的交点处来构建；和存储器，用于存储与要显示在所述显示部分上的信息相对应的数据，形成在与形成所述显示部分相同的衬底上，其中

所述存储器包括根据权利要求2所述的电路作为组件。

5.一种半导体器件，具有由MOS晶体管组成的小幅度预放大器部分和全幅放大器部分，所述小幅度预放大器部分用于将由从与位线对相连的存储器单元读出的电压引起的位线对之间的电位差放大为相对小的幅度，所述全幅放大器部分用于将由所述小幅度预放大器部分获得的电位差放大为最初所需的幅度值，所述MOS晶体管包括设置在绝缘层上的、具有晶粒边界的半导体层作为沟道，其中：

所述全幅放大器部分的输出节点与所述位线对相连；以及

所述小幅度预放大器部分通过传输控制部分与所述全幅放大器部分相连，所述传输控制部分用于不将所述全幅放大器部分中产生的高电压施加到所述小幅度放大器部分的MOS晶体管上。

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