CN1393886A - 读出放大电路 - Google Patents

Abstract

一种读出放大电路，为了控制位线分离电路的电阻延迟，为CMOS锁存器的一部分的NMOS锁存器，用4个串联NMOS晶体管组成。2个NMOS晶体管的各个栅电极不经过位线分离电路，直接交叉耦合在位线对上，并且，另外2个NMOS晶体管中的各个栅电极被交叉耦合在位线分离电路的后级的初级输出节点对上。

Description

读出放大电路

技术领域

本发明涉及是一种存储器件中的用以检测读出数据的读出放大电路。

背景技术

SRAM、DRAM、ROM等存储器件，要求具有高速且稳定的操作的读出放大电路。特别是，伴随着系统大型集成电路的高集成化，被要求了高密度化的SRAM，即使由于存储单元小面积化及低电压化而是单元电流减小，仍要求它具有高速、稳定的读出操作。

日本国公开专利公报平成11-283377号揭载了全锁存型读出放大电路的一个例子。这是一种拥有在存储单元的存储数据相对应的位线对的电位变化时，为放大输出节点对的电位差的CMOS锁存器，和为切断从输出节点对到位线对的电位反馈的位线分离电路。位线分离电路是由设在位线对和CMOS锁存器之间的PMOS晶体管对组成的。这个PMOS晶体管对在激活CMOS锁存器时将该CMOS锁存器从位线对分离，以起到减小该CMOS锁存器的负荷作用。也就是说，在接受了位线对的电位变化而产生的微小电位差生成在输出节点对时，将CMOS锁存器从位线对分离并激活它，该CMOS锁存器就可进行高速放大操作。

上述组成位线分离电路的PMOS晶体管对，虽然有增大锁存器激活后的放大速度的作用，但又因该PMOS晶体管自身的电阻成分而造成数据传送延迟的原因。而要降低这个电阻因素，就必须加大晶体管的尺寸，但这样做，在分离时又会出现耦合噪音增大等副作用，因此到现在为止不得不牺牲一定的数据传送延迟时间。

发明内容

本发明的目的，在于：在维持位线分离电路原有效果的同时，提高读出放大电路的高速性和稳定性。

为达到这个目的，本发明所涉及的读出放大电路采用了构成锁存器的MOS晶体管的栅电极、或者源电极不经过位线分离电路，直接联到位线上的结构。

附图说明

图1是表示本发明所涉及的读出放大电路的构成例子的电路图。

图2是表示本发明所涉及的读出放大电路的另一构成例子的电路图。

图3是表示图1或者图2的读出放大电路的第一部分的部分变形例的电路图。

图4是表示图1或者图2的读出放大电路的第二部分的部分变形例的电路图。

具体实施方式

图1是表示本发明所涉及的读出放大电路的第一构成例子。图1中，10是Vcc预充电电路，20是位线分离电路，30是CMOS锁存器，40是Vcc预充电电路，50是差动放大器，60是Vcc预充电电路，70是输出锁存器，80是延迟电路，81是OR电路，82表示反相器，90是锁存控制电路，BL，/BL是位线对，CTRL是分离控制信号，CTRLM是延迟控制信号，Va，/Va是初级输出节点对，Vb，/Vb是第2级输出节点对，Vot是读出输出。位线对BL，/BL被预充电到电源电压Vcc，初级输出节点对Va，/Va被预充电到电源电压Vcc的，第2级输出节点对Vb，/Vb也被预充电到接地电压Vcc。

位线分离电路20，由是为能切断从初级输出节点对Va，/Va到位线对BL，/BL的电位反馈，由位线对BL，/BL和CMOS锁存器之间的2个PMOS晶体管21、22组成的。

CMOS锁存器30，是根据位线对BL，/BL的电位变化放大初级输出节点对Va，/Va的电位差，由构成PMOS锁存器的2个PMOS晶体管31、32及构成NMOS锁存器的4个串联NMOS晶体管33、34、35、36组成的。PMOS晶体管31、32各自的栅电极交叉着耦合在位线分离电路20的后级的初级输出节点对Va，/Va上。NMOS晶体管34、35各自的栅电极不经过位线分离电路20，直接交叉耦合在位线对BL，/BL。且NMOS晶体管33、36各自的栅电极交叉耦合在位线分离电路20后级的初级输出节点对Va，/Va。

差动放大器50是为能对应于初级输出节点对Va，/Va的电位变化而放大第二级输出节点对Vb，/Vb的电位差，由两个PMOS晶体管51、52和两个NMOS晶体管53、54组成的，设计成了用两个PMOS晶体管51、52各自的栅电极接收初级输出节点对Va，/Va的电位的形式。

输出锁存器70是由输出、入交叉耦合的2个或与门71、72组成。

锁存控制电路90是由一个PMOS晶体管91，三个NMOS晶体管92、94、95和延迟电路93组成的。在CMOS锁存器30中的在两个串联NMOS晶体管33、34中间连接节点上加接一个NMOS晶体管94，在存储器30中剩下2个CMOS晶体管35、36的中间连接节点上加接1个NMOS晶体管95，且这些加接的NMOS晶体管94、95，分别被设计成它们被激活的时间比由4个串联NMOS晶体管33、34、35、36形成的NMOS锁存器迟。

根据图1的结构，就NMOS锁存器而言，串联的NMOS晶体管34、35能高速跟上位线对BL，/BL的电位变化。而且，NMOS晶体管33、36的栅电极也在位线分离电路20的延迟时间后，跟随位线对BL，/BL的电位变化，边正反馈边栅电位边变化。故到目前为止能高速跟上位线对BL，/BL的电位变化。

正反馈的锁存器从高速性来看是最好的放大技术，然而，还存在着若迅速的抽出源电极的电荷，对晶体管对间微小的不平衡的影响将会非常大的缺点。正因为如此，以前都是将读出放大电路的激活分两步进行。首先是让源极电位按较平缓的梯度变化，完成了一定程度的初期放大后再将上述源电极的电荷按急速变化的梯度抽出。但是，因为整个过程分成了两段，当然会产生延迟时间。亦即，读出放大器电路的误操作和放大延迟时间必须折衷。

于是，按照图1的方式进行，在NMOS锁存器上附加2个NMOS晶体管94、95。这样，即使不经过位线分离电路20的延迟时间，因在构成NMOS锁存器的NMOS晶体管34、35的栅电极上直接输入了位线对BL，/BL的电位变化，故这时的激活时间就比以前提早了上述‘延迟时间’这一部分时间。这提前激活的时间量若能够分给初级放大的话，进行引入后级陡峭的源极电位读出放大器的操作开始时刻和以前相比就可以提前。因此，提供高速性和稳定性兼备的读出放大电路便成为可能。

还有，若采用图1的构成，由于在输出锁存器70的前级设置了差动放大器50，故为了初级放大的高速化，相当陡峭的源极电位被下拉到Vss电平，即使在初级输出节点Va，/Va最终被下拉到小于中间电位的低电平时，少量的杂音会借助PMOS晶体管51、52和NMOS晶体管53、54的静操作而被过滤掉，故可防止输出锁存器70的误操作。

图2表示本发明所涉及的读出放大电路的第二种结构例。图2中的位线分离电路20，是为了能够切断电位从初级输出节点对Va，/Va到位线BL，/BL的反馈，包括：由两个串联NMOS晶体管23、24组成的第一MOS晶体管对和由另外两个串联NMOS晶体管25、26构成的第二MOS晶体管对。串联NMOS晶体管23、25的各个栅电极被连接于位线对BL，/BL，且串联晶体管24、26的各个栅电极被连接于表示切断时刻的控制信号CTRLD。图2中的100是用以由CTRL生成CTRLD的单触发电路。图2中的CMOS锁存器30，是为能对应于位线对BL，/BL的电位变化而放大初级输出节点对Va，/Va的电位差，而包括：构成PMOS锁存器的2个NMOS晶体管31、32，构成NMOS锁存器的2个NMOS晶体管37、38。PMOS晶体管31、32的各个源电极不通过位线分离电路20，直接交叉耦合在位线对BL，/BL上，且各个栅电极交叉耦合在位线分离电路20的下级中的初级输出节点对Va，/Va。

图2中的位线分离电路20的特点是，具有将位线对BL，/BL的差动电位从Vcc电平移到中间电位，以及将电位差本身进行初期放大两方面的作用。由这个位线分离电路20移动后的电位能更有效地帮助CMOS锁存器进行放大操作。以前，要激活CMOS锁存器，因为位线对BL，/BL的电位在Vcc电平附近而只有NMOS锁存器工作，且这个NMOS锁存器只能在较低的敏感度范围进行初始操作，实质上只是将差动电位进行了电平移动。与此相比，图2的结构与以往不同，在激活CMOS锁存器30之前，不是直接电平移动，而是由位线分离电路20劣化的差动电位直接电平移动位线对BL，/BL自身的电位，故电平移动更加高速、正确。然后在激活CMOS锁存器30时在灵敏度较好的中间电平附近工作。

图3表示图1或者是图2的读出放大电路的第一部分的部分变形例。这个变形例，在上述第二级输出节点Vb，/Vb的下一级上又设1个第三级输出节点对Vc，/Vc。图3中，110是差动放大器；120是Vcc预充电电路；130是输出锁存器。初级输出节点对Va，/Va被预充电到电源电压Vcc，第二级输出节点对Vb，/Vb被预充电到接地电压Vss，第三级输出节点对Vc，/Vc被预充电到电源电压Vcc。差动放大器110、是为对应于第二级输出节点对Vb，/Vb的电位变化，放大第三级输出节点对Vc，/Vc的电位差，由2个NMOS晶体管111、112和2个PMOS晶体管113、114组成。且用两个NMOS晶体管111、112各自的栅电极来接受第二级输出节点对Vb，/Vb的电位。输出锁存器130由输出、入被交叉耦合的2个与非门131、132组成的。按照图3的结构，图1或图2中的输出结构确实可以起到防止输出锁存器130出现误操作。

图4表示图1或者是图2的读出放大电路的第二部分的部分变形例。在这个变形例中，由差动放大器110中的NMOS晶体管111、112的各个栅电极以及交叉第二级耦合在输出节点对Vb，/Vb上的源电极、接收这个第二级输出节点对Vb，/Vb的电位。按照图4的结构，NMOS晶体管111、112由于它们的栅电极和源电极电位都向逆向变化，故可进行高速切换。若是采用这样的结构，由于两个NMOS晶体管111、112绝不会同时导通，操作也就极其安全稳妥。所以构成下一级的输出锁存器130的与非门131、132的逻辑翻转阈值电平即使很浅也不会出现问题。这样可实现高速操作。

假设把图3或者是图4中的初级输出节点对Va，/Va直接联接到由2个与非门131、132交叉耦合构成的输出锁存器130上的情况，那么，输出锁存器130的两个输入同时达到“L”电平那怕一瞬间，这个输出锁存器130也会出现误操作。因为在电位电平的关系，CMOS锁存器实质上只是由NMOS锁存器放大，故初级输出节点Va，/Va可能大幅度地降到大约中间电位电平。为了不使这个问题轻易发生，通常是将与非门131、132的逻辑翻转阈值电平设定的深一些，但是这样又会引起延迟时间的增加。而上述图1至图4中的输出结构足以解决这个问题。

还有，以上说明的是图1至图4中的位线对BL，/BL被预充电到电源电压Vcc的形式。当然，位线对BL，/BL被预充电到接地电压Vcc的形式同样适用。如，在图1中的CMOS锁存器30，用NMOS晶体管代替PMOS晶体管31、32，同时用PMOS晶体管代替NMOS晶体管33至36即可。

Claims (8)

1.一种读出放大电路，它用以检索从存储器件中读出的数据，其中：

包括：对应于位线对的电位变化而放大输出节点对的电位的锁存器和为切断从上述输出节点对到上述位线对的电位反馈的位线分离电路；以组成上述锁存器的至少2个MOS晶体管的各自栅电极或者源电极不经过位线分离电路而直接连接在上述位线对上。

2.根据权利要求第1项所述的读出放大电路，其中：

上述位线分离电路包括，介于上述位线对和上述锁存器之间的MOS晶体管对，上述锁存器包括，当上述位线对被预充电到电源电压时，具有NMOS导电型，当上述位线对被预充电到接地电压时，具有PMOS导电型的锁存晶体管对，上述各个锁存晶体管对由2个串联晶体管组成，上述锁存晶体管对中的一对串联晶体管，其各个栅电极不经过上述位线分离电路而直接与上述位线对交叉耦合，同时，另一对串联晶体管中的每一个栅电极与上述输出节点对交叉耦合。

3.根据权利要求第2项所述的读出放大电路，其中：

在组成上述各个锁存晶体管对的2个串联晶体管的中间节点上，各自接了1个附加晶体管；上述各个附加晶体管的激活迟于上述锁存晶体管对的激活。

4.根据权利要求第1项所述的读出放大电路，其中：

上述位线分离电路包括，各自由2个串联晶体管组成的MOS晶体管对；组成上述位线分离电路的MOS晶体管对中的1对串联晶体管的各个栅电极接在上述位线对上，且另1对串联晶体管的各个栅电极接在表示切断时刻的控制信号上。

5.根据权利要求第4项所述的读出放大电路，其中：

上述锁存器包括，当上述位线对被预充电到电源电压时具有PMOS导电型；当上述位线对被预充电到接地电压时具有NMOS导电型的晶体管对；上述锁存晶体管对的各个源电极不经过上述位线分离电路而直接与上述位线对交叉耦合，同时上述锁存晶体管对的各个栅电极交叉耦合在上述输出节点对上。

6.根据权利要求第1项所述的读出放大电路，其中：

还包括，对应上述输出节点对的电位变化来放大第二级输出节点对的电位差的第一差动放大器；构成上述第1差动放大器，做到：具有在输出节点对的预充电电平切断的导电型的MOS晶体管对的各个栅电极接收被预充电到实际上和上述节点对的预充电电位相等的电平的上述输出节点对的电位，且放大被预充电到与这个输出节点对的预充电电平相反的电位的第二级输出节点对的电位差。

7.根据权利要求第6项所述的读出放大电路，其中：

还包括，对应第2级输出节点对的电位变化，放大第3级输出节点对的电位差的第2差动放大器；构成上述第2差动放大器，做到：具有在输出节点对的预充电电平切断的导电型的MOS晶体管对的各个栅电极接收上述第2级输出节点对的电位，且放大被预充电到其电位和第2级输出节点对的预充电电平相反的上述第3级输出节点对的电位差。

8.根据权利要求第6项所述的读出放大电路，其中：

还包括，对应于上述第2级输出节点对的电位变化放大第3级输出节点对的电位差的第2差动放大器；构成上述第2差动放大器，做到：具有在输出节点对的预充电电平切断的导电型的MOS晶体管对的各个栅电极和与这个第2级输出节点对交叉耦合的源电极来接收被预充电到实际上和上述节点对的预充电电位相等的电平的上述输出节点对的电位，且放大被预充电到与这个第2级输出节点对的预充电电平相反的电位的第3级输出节点对的电位差。

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