JPH04228189A - 高速ラッチングを有するｃｍｏｓ再生センスアンプ - Google Patents
高速ラッチングを有するｃｍｏｓ再生センスアンプInfo
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- JPH04228189A JPH04228189A JP3142247A JP14224791A JPH04228189A JP H04228189 A JPH04228189 A JP H04228189A JP 3142247 A JP3142247 A JP 3142247A JP 14224791 A JP14224791 A JP 14224791A JP H04228189 A JPH04228189 A JP H04228189A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路におい
て有用なセンスアンプ回路に関するものであって、更に
詳細には、小さな差動電圧信号を迅速に且つ正確に検知
するための再生増幅器回路に関するものである。
て有用なセンスアンプ回路に関するものであって、更に
詳細には、小さな差動電圧信号を迅速に且つ正確に検知
するための再生増幅器回路に関するものである。
【０００２】
【従来の技術】ＭＯＳ再生センスアンプが高速で差動信
号をラッチする場合に通常問題が発生する。ＶＣＣと接
地との間で動作する典型的なＭＯＳ集積回路の場合、高
速のＮＭＯＳラッチング動作は、高電圧信号を有するセ
ンスアンプ入力ノードを著しくプルダウンする場合があ
り、高々ＶＣＣ／２程度プルダウンさせることがある。 このことは、該センスアンプの誤った側が導通状態とな
り誤った出力を発生させる可能性がある。
号をラッチする場合に通常問題が発生する。ＶＣＣと接
地との間で動作する典型的なＭＯＳ集積回路の場合、高
速のＮＭＯＳラッチング動作は、高電圧信号を有するセ
ンスアンプ入力ノードを著しくプルダウンする場合があ
り、高々ＶＣＣ／２程度プルダウンさせることがある。 このことは、該センスアンプの誤った側が導通状態とな
り誤った出力を発生させる可能性がある。
【０００３】更に、半導体処理における変動がセンスア
ンプの物理的パラメータにおいて不均衡を発生すると、
不適切な導通及びラッチング動作の蓋然性が増加する。 例えば、典型的にセンスアンプにおけるラッチを形成す
る交差結合したトランジスタのトランスコンダクタンス
ｇｍ又はスレッシュホールド電圧ＶＴにおいて、又はセ
ンスアンプの入力の容量負荷において不均衡が存在する
と、不適切な導通及びラッチングを発生する場合がある
。
ンプの物理的パラメータにおいて不均衡を発生すると、
不適切な導通及びラッチング動作の蓋然性が増加する。 例えば、典型的にセンスアンプにおけるラッチを形成す
る交差結合したトランジスタのトランスコンダクタンス
ｇｍ又はスレッシュホールド電圧ＶＴにおいて、又はセ
ンスアンプの入力の容量負荷において不均衡が存在する
と、不適切な導通及びラッチングを発生する場合がある
。
【０００４】初期的な差動信号自身における不均衡は、
更に、高速ラッチングにおいて問題を発生させる場合が
ある。高速センスアンプは、典型的に、スタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）セルを読取るために
使用され、且つこの様なメモリセル自身において不均衡
が存在する可能性がある。
更に、高速ラッチングにおいて問題を発生させる場合が
ある。高速センスアンプは、典型的に、スタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）セルを読取るために
使用され、且つこの様なメモリセル自身において不均衡
が存在する可能性がある。
【０００５】
【発明が解決しようとする課題】本発明は、高速ラッチ
ング動作におけるこの様な問題を解消するか又は少なく
とも実質的に緩和することを目的とする。
ング動作におけるこの様な問題を解消するか又は少なく
とも実質的に緩和することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、分離用ＭＯＳ
トランジスタを介してセンスアンプの差動入力端子へ接
続された一対の入力ノードを有するセンスアンプを提供
している。該入力ノードの各々は、更に、一対の注意深
くマッチされたＮＭＯＳトランジスタの一方のゲート電
極へ接続されており、且つマッチされた対の他方のもの
のドレイン電極へ接続されている。更に、該入力ノード
の各々は、２個の駆動ＮＭＯＳトランジスタの一方のゲ
ート電極へ接続されている。該駆動トランジスタのドレ
イン電極は、それぞれ、２個の出力トランジスタのゲー
ト電極へ接続されており、該出力トランジスタのドレイ
ン電極は、センスアンプの出力端子を形成している。
トランジスタを介してセンスアンプの差動入力端子へ接
続された一対の入力ノードを有するセンスアンプを提供
している。該入力ノードの各々は、更に、一対の注意深
くマッチされたＮＭＯＳトランジスタの一方のゲート電
極へ接続されており、且つマッチされた対の他方のもの
のドレイン電極へ接続されている。更に、該入力ノード
の各々は、２個の駆動ＮＭＯＳトランジスタの一方のゲ
ート電極へ接続されている。該駆動トランジスタのドレ
イン電極は、それぞれ、２個の出力トランジスタのゲー
ト電極へ接続されており、該出力トランジスタのドレイ
ン電極は、センスアンプの出力端子を形成している。
【０００７】マッチさせたＮＭＯＳトランジスタ対のソ
ース電極は、ＮＭＯＳトランジスタによって接地へ結合
されている。該駆動ＮＭＯＳトランジスタのソース電極
は、更に、第二ＮＭＯＳトランジスタによって接地へ接
続されている。入力端子における差動信号が検知され且
つラッチされるべき場合に、マッチされたＮＭＯＳトラ
ンジスタ対のソース電極及び該駆動ＮＭＯＳトランジス
タのソース電極は、同期した関係で接地へプルされる。 従って、本センスアンプの入力ノードが高速動作で接地
へ向かってプルされる場合であっても、より高い電圧に
ある入力ノードはいまだにその対応する駆動ＮＭＯＳト
ランジスタをターンオンさせておくことが可能である。 本センスアンプのラッチングは安全に進行する。
ース電極は、ＮＭＯＳトランジスタによって接地へ結合
されている。該駆動ＮＭＯＳトランジスタのソース電極
は、更に、第二ＮＭＯＳトランジスタによって接地へ接
続されている。入力端子における差動信号が検知され且
つラッチされるべき場合に、マッチされたＮＭＯＳトラ
ンジスタ対のソース電極及び該駆動ＮＭＯＳトランジス
タのソース電極は、同期した関係で接地へプルされる。 従って、本センスアンプの入力ノードが高速動作で接地
へ向かってプルされる場合であっても、より高い電圧に
ある入力ノードはいまだにその対応する駆動ＮＭＯＳト
ランジスタをターンオンさせておくことが可能である。 本センスアンプのラッチングは安全に進行する。
【０００８】安全手段として、本センスアンプは、一対
の交差結合したＰＭＯＳトランジスタを有しており、そ
の各々は高供給電圧へ接続したソース電極と該駆動トラ
ンジスタの一方のドレイン電極へ接続したドレイン電極
と他方の交差結合したＰＭＯＳトランジスタのドレイン
電極へ接続したゲート電極とを有している。これらの交
差結合したＰＭＯＳトランジスタは、出力トランジスタ
の一方のみがターンオンすることを確保する。
の交差結合したＰＭＯＳトランジスタを有しており、そ
の各々は高供給電圧へ接続したソース電極と該駆動トラ
ンジスタの一方のドレイン電極へ接続したドレイン電極
と他方の交差結合したＰＭＯＳトランジスタのドレイン
電極へ接続したゲート電極とを有している。これらの交
差結合したＰＭＯＳトランジスタは、出力トランジスタ
の一方のみがターンオンすることを確保する。
【０００９】
【実施例】図１は本発明の一実施例に基づいて構成した
回路を示した概略図である。本回路は、真及び相補的な
入力端子６１，６２を有しており、それらは、センス、
即ち検知のために差動電圧信号を受取る。典型的に、端
子６１及び端子６２は、それぞれ、スタティックＲＡＭ
（ＳＲＡＭ）セルからなるアレイのビットライン及び相
補的なビットラインへ結合されている。ＳＲＡＭセルの
うちの一つの状態を検知するために、選択したセルがア
クセスされ、且つそのビットライン及びその補元ビット
ライン上において差動電圧が発生し始める。高速動作の
場合、これらのビットライン上で大きな差動電圧を発生
するための時間はない。その代わりに、差動電圧は小さ
く、０．１Ｖのオーダーであって、それは、本実施例に
おいてはＶＣＣ（＋５Ｖ）である典型的に正の供給電圧
近くに保持されるビットライン上の電圧と比較してかな
り小さい。負の供給電圧は接地レベルである。
回路を示した概略図である。本回路は、真及び相補的な
入力端子６１，６２を有しており、それらは、センス、
即ち検知のために差動電圧信号を受取る。典型的に、端
子６１及び端子６２は、それぞれ、スタティックＲＡＭ
（ＳＲＡＭ）セルからなるアレイのビットライン及び相
補的なビットラインへ結合されている。ＳＲＡＭセルの
うちの一つの状態を検知するために、選択したセルがア
クセスされ、且つそのビットライン及びその補元ビット
ライン上において差動電圧が発生し始める。高速動作の
場合、これらのビットライン上で大きな差動電圧を発生
するための時間はない。その代わりに、差動電圧は小さ
く、０．１Ｖのオーダーであって、それは、本実施例に
おいてはＶＣＣ（＋５Ｖ）である典型的に正の供給電圧
近くに保持されるビットライン上の電圧と比較してかな
り小さい。負の供給電圧は接地レベルである。
【００１０】入力端子６１及び６２は、それぞれ、ＰＭ
ＯＳトランジスタ１１及び１２のソース電極へ接続され
ている。尚、注意すべきことであるが、図面においては
、ＰＭＯＳトランジスタを表示するためにゲート上に丸
印を付けたＭＯＳトランジスタの記号を使用している。 ＰＭＯＳトランジスタ１１及び１２のドレイン電極は、
それぞれ、再生センスアンプ段２０の入力ノード６５及
び６６へ接続されている。
ＯＳトランジスタ１１及び１２のソース電極へ接続され
ている。尚、注意すべきことであるが、図面においては
、ＰＭＯＳトランジスタを表示するためにゲート上に丸
印を付けたＭＯＳトランジスタの記号を使用している。 ＰＭＯＳトランジスタ１１及び１２のドレイン電極は、
それぞれ、再生センスアンプ段２０の入力ノード６５及
び６６へ接続されている。
【００１１】ＰＭＯＳトランジスタ１１及び１２は、セ
ンス（検知）動作期間中に、ビットラインの容量を、ラ
ッチ用入力ノード６５及び６６から分離する機能を行な
う。両方のトランジスタ１１及び１２のゲート電極は、
低状態に保持され、従ってこれらのトランジスタはター
ンオンされる。ビットラインから入力ノード６５及び６
６へ電圧信号を通過させる間、ＰＭＯＳトランジスタ１
１及び１２は、ビットラインと入力ノードとの間に高イ
ンピーダンスを与える。更に、図１はＰＭＯＳトランジ
スタ１１及び１２が永久的にオンであるように示してい
るが、これらのトランジスタのゲート電極は、ＳＲＡＭ
アレイにおける列選択の一部としてアドレスデコーダへ
接続させることが可能である。
ンス（検知）動作期間中に、ビットラインの容量を、ラ
ッチ用入力ノード６５及び６６から分離する機能を行な
う。両方のトランジスタ１１及び１２のゲート電極は、
低状態に保持され、従ってこれらのトランジスタはター
ンオンされる。ビットラインから入力ノード６５及び６
６へ電圧信号を通過させる間、ＰＭＯＳトランジスタ１
１及び１２は、ビットラインと入力ノードとの間に高イ
ンピーダンスを与える。更に、図１はＰＭＯＳトランジ
スタ１１及び１２が永久的にオンであるように示してい
るが、これらのトランジスタのゲート電極は、ＳＲＡＭ
アレイにおける列選択の一部としてアドレスデコーダへ
接続させることが可能である。
【００１２】増幅器段２０の入力ノード６５及び６６は
、二つの交差結合され且つ注意深くマッチさせたＮＭＯ
Ｓトランジスタ２１及び２２へ接続されている。トラン
ジスタ２１のドレイン電極は、トランジスタ２２のゲー
ト電極（且つ入力ノード６６）へ接続されており、且つ
トランジスタ２２のドレイン電極はトランジスタ２１の
ゲート電極（且つ入力ノード６５）へ接続されている。 両方のトランジスタ２１，２２のソース電極は、供給電
圧ノードを形成しており、該ノードはノード７６へ接続
されており、ノード７６はトランジスタ４１及び４２の
相補的対の共通ドレイン電極によって形成されている。 ＰＭＯＳトランジスタ４１のソース電極は、ＶＣＣにあ
る基準電圧へ接続されており、それは、典型的に、＋５
Ｖであり、一方ＮＭＯＳトランジスタ４２のソース電極
は接地レベルにある基準電圧へ接続されている。両方の
トランジスタ４１，４２のゲート電極は、ライン５４に
よって制御信号端子６９へ接続されている。ＮＭＯＳト
ランジスタ４２は、制御端子６９における信号が高へ移
行する場合に、ノード７６を迅速に接地へ向けてプルダ
ウンすることが可能であるように、ノード７６における
容量と比較して大きなものである。
、二つの交差結合され且つ注意深くマッチさせたＮＭＯ
Ｓトランジスタ２１及び２２へ接続されている。トラン
ジスタ２１のドレイン電極は、トランジスタ２２のゲー
ト電極（且つ入力ノード６６）へ接続されており、且つ
トランジスタ２２のドレイン電極はトランジスタ２１の
ゲート電極（且つ入力ノード６５）へ接続されている。 両方のトランジスタ２１，２２のソース電極は、供給電
圧ノードを形成しており、該ノードはノード７６へ接続
されており、ノード７６はトランジスタ４１及び４２の
相補的対の共通ドレイン電極によって形成されている。 ＰＭＯＳトランジスタ４１のソース電極は、ＶＣＣにあ
る基準電圧へ接続されており、それは、典型的に、＋５
Ｖであり、一方ＮＭＯＳトランジスタ４２のソース電極
は接地レベルにある基準電圧へ接続されている。両方の
トランジスタ４１，４２のゲート電極は、ライン５４に
よって制御信号端子６９へ接続されている。ＮＭＯＳト
ランジスタ４２は、制御端子６９における信号が高へ移
行する場合に、ノード７６を迅速に接地へ向けてプルダ
ウンすることが可能であるように、ノード７６における
容量と比較して大きなものである。
【００１３】入力ノード６５及び６６は、それぞれ、Ｎ
ＭＯＳ駆動トランジスタ２３及び２４のそれぞれのゲー
ト電極へ接続されている。両方のトランジスタ２３及び
２４のソース電極は、相補的対のトランジスタ４３及び
４４の共通ドレイン電極によって形成されているノード
７５へ接続されている。ＰＭＯＳトランジスタ４３のソ
ース電極は、ＶＣＣレベルにある基準電圧へ接続されて
おり、且つＮＭＯＳトランジスタ４４のソース電極は接
地レベルにある基準電圧へ接続されている。両方のトラ
ンジスタ４３及び４４のゲート電極は、ライン５４によ
って制御信号端子６９へ接続されている。ＮＭＯＳトラ
ンジスタ４４は、ノード７６における容量に対してのト
ランジスタ４２の寸法と比較して、ノード７５における
容量に対してより小さな寸法とされている。従って、端
子６９における制御信号が高状態へ移行する場合に、接
地へ向かってのノード７５の降下は、ノード７６の降下
よりも遅れる。これら二つのノード７６及び７５におけ
る電圧降下の間の関係については後で説明する。
ＭＯＳ駆動トランジスタ２３及び２４のそれぞれのゲー
ト電極へ接続されている。両方のトランジスタ２３及び
２４のソース電極は、相補的対のトランジスタ４３及び
４４の共通ドレイン電極によって形成されているノード
７５へ接続されている。ＰＭＯＳトランジスタ４３のソ
ース電極は、ＶＣＣレベルにある基準電圧へ接続されて
おり、且つＮＭＯＳトランジスタ４４のソース電極は接
地レベルにある基準電圧へ接続されている。両方のトラ
ンジスタ４３及び４４のゲート電極は、ライン５４によ
って制御信号端子６９へ接続されている。ＮＭＯＳトラ
ンジスタ４４は、ノード７６における容量に対してのト
ランジスタ４２の寸法と比較して、ノード７５における
容量に対してより小さな寸法とされている。従って、端
子６９における制御信号が高状態へ移行する場合に、接
地へ向かってのノード７５の降下は、ノード７６の降下
よりも遅れる。これら二つのノード７６及び７５におけ
る電圧降下の間の関係については後で説明する。
【００１４】駆動トランジスタ２３及び２４のドレイン
電極は、それぞれ、ＰＭＯＳプリチャージトランジスタ
２５及び２６のドレイン電極へ接続されており、且つ該
接続は、それぞれ、ノード７１及び７２を形成している
。両方のＰＭＯＳトランジスタ２５及び２６のソース電
極は、ＶＣＣ基準電圧へ接続されており、且つ両方のト
ランジスタ２５及び２６のゲート電極はライン５３によ
って制御信号端子６９へ接続されている。
電極は、それぞれ、ＰＭＯＳプリチャージトランジスタ
２５及び２６のドレイン電極へ接続されており、且つ該
接続は、それぞれ、ノード７１及び７２を形成している
。両方のＰＭＯＳトランジスタ２５及び２６のソース電
極は、ＶＣＣ基準電圧へ接続されており、且つ両方のト
ランジスタ２５及び２６のゲート電極はライン５３によ
って制御信号端子６９へ接続されている。
【００１５】ノード７１及び７２は、それぞれ、ＰＭＯ
Ｓ出力トランジスタ３１及び３２のゲート電極へ接続さ
れている。トランジスタ３１及び３２の両方のソース電
極は、ＶＣＣ供給電圧へ接続されており、且つ該ドレイ
ン電極はそれぞれ、本発明のセンスアンプの出力端子６
３及び６４へ接続されている。
Ｓ出力トランジスタ３１及び３２のゲート電極へ接続さ
れている。トランジスタ３１及び３２の両方のソース電
極は、ＶＣＣ供給電圧へ接続されており、且つ該ドレイ
ン電極はそれぞれ、本発明のセンスアンプの出力端子６
３及び６４へ接続されている。
【００１６】集積回路技術における公知の態様によって
、出力端子６３及び６４へ接続されている出力ラインは
、センスアンプが動作中でない場合には、ＮＭＯＳトラ
ンジスタによって接地近くに保持される。センス動作の
場合には、該ＮＭＯＳトランジスタは出力ラインを解放
させ、従って出力端子６３又は６４の一方が差動出力信
号を供給するために高状態に移行することが可能である
。
、出力端子６３及び６４へ接続されている出力ラインは
、センスアンプが動作中でない場合には、ＮＭＯＳトラ
ンジスタによって接地近くに保持される。センス動作の
場合には、該ＮＭＯＳトランジスタは出力ラインを解放
させ、従って出力端子６３又は６４の一方が差動出力信
号を供給するために高状態に移行することが可能である
。
【００１７】ノード７１及び７２は、それぞれ、交差結
合されているＰＭＯＳトランジスタ３３及び３４のドレ
イン電極へ接続されている。ライン５１は、トランジス
タ３３のゲート電極を、トランジスタ３４のドレイン電
極へ接続しており、且つライン５２はトランジスタ３４
のゲート電極をトランジスタ３３のドレイン電極へ接続
している。以下に説明する如く、ＰＭＯＳトランジスタ
３３及び３４は、本発明回路が理想的に実現される場合
には必要とはされないものである。理論上、これら二つ
のトランジスタ３３及び３４は、本発明のセンスアンプ
の悪影響なしで、削除することが可能なものである。
合されているＰＭＯＳトランジスタ３３及び３４のドレ
イン電極へ接続されている。ライン５１は、トランジス
タ３３のゲート電極を、トランジスタ３４のドレイン電
極へ接続しており、且つライン５２はトランジスタ３４
のゲート電極をトランジスタ３３のドレイン電極へ接続
している。以下に説明する如く、ＰＭＯＳトランジスタ
３３及び３４は、本発明回路が理想的に実現される場合
には必要とはされないものである。理論上、これら二つ
のトランジスタ３３及び３４は、本発明のセンスアンプ
の悪影響なしで、削除することが可能なものである。
【００１８】センス動作の開始前に、端子６９上の制御
信号は低状態、即ち０Ｖ又は接地レベルである。両方の
ＰＭＯＳトランジスタ２５及び２６は、オンであって、
ノード７１及び７２をＶＣＣへ「プリチャージ」させる
。両方のノード７１及び７２は、高状態であり、且つＰ
ＭＯＳ出力トランジスタ３１及び３２はオフである。 この時間において、出力端子６３及び６４を接地へ放電
させるための構成（不図示）が設けられている。両方の
入力ノード６５及び６６は、それぞれ、ＰＭＯＳトラン
ジスタ１１及び１２を介して作用するビットラインの高
電圧及びその補元によって高状態へプルされる。
信号は低状態、即ち０Ｖ又は接地レベルである。両方の
ＰＭＯＳトランジスタ２５及び２６は、オンであって、
ノード７１及び７２をＶＣＣへ「プリチャージ」させる
。両方のノード７１及び７２は、高状態であり、且つＰ
ＭＯＳ出力トランジスタ３１及び３２はオフである。 この時間において、出力端子６３及び６４を接地へ放電
させるための構成（不図示）が設けられている。両方の
入力ノード６５及び６６は、それぞれ、ＰＭＯＳトラン
ジスタ１１及び１２を介して作用するビットラインの高
電圧及びその補元によって高状態へプルされる。
【００１９】本センスアンプは、アレイのＳＲＡＭセル
のうちの一つが検知動作のために選択された後に係合さ
れる。選択されたセルの状態は、通常はＶＣＣの＋５Ｖ
近傍にあるビットラインとその補元との間の小さな差動
電圧として表われる。ビットライン電圧は、入力端子６
１及びＰＭＯＳトランジスタ１１を介して入力ノード６
５へ通過する。同様に、補元ビットライン電圧は、入力
端子６２及びＰＭＯＳトランジスタ１２を介して入力ノ
ード６６へ通過する。従って、この差動電圧は、検知の
ために入力ノード６５及び６６に表われる。
のうちの一つが検知動作のために選択された後に係合さ
れる。選択されたセルの状態は、通常はＶＣＣの＋５Ｖ
近傍にあるビットラインとその補元との間の小さな差動
電圧として表われる。ビットライン電圧は、入力端子６
１及びＰＭＯＳトランジスタ１１を介して入力ノード６
５へ通過する。同様に、補元ビットライン電圧は、入力
端子６２及びＰＭＯＳトランジスタ１２を介して入力ノ
ード６６へ通過する。従って、この差動電圧は、検知の
ために入力ノード６５及び６６に表われる。
【００２０】制御端子６９における信号は、今や、高状
態へ移行する。ＰＭＯＳトランジスタ２５及び２６がタ
ーンオフされる。このことは、トランジスタ２５及び２
６の作用によって高状態に維持されていたノード７１及
び７２を自由な状態とさせる。
態へ移行する。ＰＭＯＳトランジスタ２５及び２６がタ
ーンオフされる。このことは、トランジスタ２５及び２
６の作用によって高状態に維持されていたノード７１及
び７２を自由な状態とさせる。
【００２１】次に、図２のタイミング線図を参照して説
明する。この実施例においては、ビットライン及びその
補元からの差動電圧信号は入力ノード６５が高状態であ
り且つ入力ノード６６が低状態であるものと仮定されて
いる。前に説明した如く、この差動電圧は非常に小さく
約０．１Ｖである。
明する。この実施例においては、ビットライン及びその
補元からの差動電圧信号は入力ノード６５が高状態であ
り且つ入力ノード６６が低状態であるものと仮定されて
いる。前に説明した如く、この差動電圧は非常に小さく
約０．１Ｖである。
【００２２】制御信号端子６９における高への遷移は、
ＮＭＯＳトランジスタ４２をターンオンさせ且つＰＭＯ
Ｓトランジスタ４１（それが設けられている場合）をタ
ーンオフさせ、そのことはノード７６を迅速に接地へ向
かってプルする。交差結合されているＮＭＯＳトランジ
スタ２１及び２２がターンオンし且つそれらの再生作用
を開始する。入力ノード６５（及びトランジスタ２１の
ゲート電極）は入力ノード６６（及びトランジスタ２２
のゲート電極）よりも一層高い電圧にあり且つこれらの
ソース電極は両方共同一の電圧にあるので、トランジス
タ２２が入力ノード６５から引出す電流よりも、より多
くの電流をトランジスタ２１が入力ノード６６から引出
す。ノード６６はノード６５よりも一層速く降下し、所
望の如く電圧差を増加させる。
ＮＭＯＳトランジスタ４２をターンオンさせ且つＰＭＯ
Ｓトランジスタ４１（それが設けられている場合）をタ
ーンオフさせ、そのことはノード７６を迅速に接地へ向
かってプルする。交差結合されているＮＭＯＳトランジ
スタ２１及び２２がターンオンし且つそれらの再生作用
を開始する。入力ノード６５（及びトランジスタ２１の
ゲート電極）は入力ノード６６（及びトランジスタ２２
のゲート電極）よりも一層高い電圧にあり且つこれらの
ソース電極は両方共同一の電圧にあるので、トランジス
タ２２が入力ノード６５から引出す電流よりも、より多
くの電流をトランジスタ２１が入力ノード６６から引出
す。ノード６６はノード６５よりも一層速く降下し、所
望の如く電圧差を増加させる。
【００２３】この時点において、ＰＭＯＳトランジスタ
１１及び１２の有益な作用について注意をすべきである
。これらのトランジスタが存在しないとした場合には、
入力ノード６５及び６６がそれぞれビットライン及びそ
の補元に直接的に接続されるものとなる。ビットライン
（及びそれらの補元）は、センスアンプの入力ノードよ
りも非常に大きな容量を有している。本発明の実現にお
いては、ビットラインは、約１ｐＦの容量を有しており
、一方入力ノードは約０．１ｐＦの容量を有している。 従って、入力ノード６５及び６６をビットライン及びそ
の補元に直接的に接続すると、非常に遅い検知動作とな
る。トランジスタ２１又は２２がそれらのラッチングを
完了させるために、ビットライン又はその補元上の大量
の電荷を放電するのに長時間が必要とされる。
１１及び１２の有益な作用について注意をすべきである
。これらのトランジスタが存在しないとした場合には、
入力ノード６５及び６６がそれぞれビットライン及びそ
の補元に直接的に接続されるものとなる。ビットライン
（及びそれらの補元）は、センスアンプの入力ノードよ
りも非常に大きな容量を有している。本発明の実現にお
いては、ビットラインは、約１ｐＦの容量を有しており
、一方入力ノードは約０．１ｐＦの容量を有している。 従って、入力ノード６５及び６６をビットライン及びそ
の補元に直接的に接続すると、非常に遅い検知動作とな
る。トランジスタ２１又は２２がそれらのラッチングを
完了させるために、ビットライン又はその補元上の大量
の電荷を放電するのに長時間が必要とされる。
【００２４】ＰＭＯＳトランジスタ１１及び１２は、ビ
ットライン（又は相補的ビットライン）と放電用入力ノ
ードとの間に大きな実効的インピーダンスを与えること
により、ビットラインの大きな容量を入力ノードから分
離させている。従って、入力ノード６５又は６６上の電
圧は、ビットライン及びそれらの補元上の電圧が高状態
に止どまったままで、降下することが可能である。
ットライン（又は相補的ビットライン）と放電用入力ノ
ードとの間に大きな実効的インピーダンスを与えること
により、ビットラインの大きな容量を入力ノードから分
離させている。従って、入力ノード６５又は６６上の電
圧は、ビットライン及びそれらの補元上の電圧が高状態
に止どまったままで、降下することが可能である。
【００２５】ノード７６が接地へプルされると、トラン
ジスタ２１及び２２に影響を与える二つの効果が発生す
る。最初の効果は、誤った側の導通である。高速動作の
場合には、ノード７６は、図２に示した如く、迅速に接
地へプルされるべきである。これが行なわれる場合には
、両方のトランジスタ２１及び２２のソース及びゲート
電極の間の電圧差が増加する。両方のトランジスタ２１
及び２２に対して変わることなく、ゲート対ソース電圧
は、該トランジスタのスレッシュホールド電圧ＶＴを超
える。両方のトランジスタ２１及び２２がターンオンさ
れる。そのゲートにおいてより正の差動電圧を受取るト
ランジスタ、即ち図２の実施例においてはトランジスタ
２１に対しては、このことは問題ではない。該トランジ
スタはオンとなる。しかしながら、より低い正の電圧を
受取るトランジスタ、即ち本例の場合におけるトランジ
スタ２２にとって、このことは望ましいことではない。 トランジスタ２２がオンすると、入力ノード６５からも
電荷が除去され、且つノード６５も降下して二つのトラ
ンジスタ２１及び２２のラッチング動作を遅滞化させる
。このトランジスタ２２を介しての不所望の導通は、ト
ランジスタ２１がノード６６を十分に低くプルしてトラ
ンジスタ２２をターンオフさせる場合に終了する。
ジスタ２１及び２２に影響を与える二つの効果が発生す
る。最初の効果は、誤った側の導通である。高速動作の
場合には、ノード７６は、図２に示した如く、迅速に接
地へプルされるべきである。これが行なわれる場合には
、両方のトランジスタ２１及び２２のソース及びゲート
電極の間の電圧差が増加する。両方のトランジスタ２１
及び２２に対して変わることなく、ゲート対ソース電圧
は、該トランジスタのスレッシュホールド電圧ＶＴを超
える。両方のトランジスタ２１及び２２がターンオンさ
れる。そのゲートにおいてより正の差動電圧を受取るト
ランジスタ、即ち図２の実施例においてはトランジスタ
２１に対しては、このことは問題ではない。該トランジ
スタはオンとなる。しかしながら、より低い正の電圧を
受取るトランジスタ、即ち本例の場合におけるトランジ
スタ２２にとって、このことは望ましいことではない。 トランジスタ２２がオンすると、入力ノード６５からも
電荷が除去され、且つノード６５も降下して二つのトラ
ンジスタ２１及び２２のラッチング動作を遅滞化させる
。このトランジスタ２２を介しての不所望の導通は、ト
ランジスタ２１がノード６６を十分に低くプルしてトラ
ンジスタ２２をターンオフさせる場合に終了する。
【００２６】２番目の効果は、両方のトランジスタ２１
及び２２のゲート電極とソース／ドレイン電極との間の
容量結合である。ノード７６が降下すると、両方のトラ
ンジスタのソース電極も降下し、ゲート電極及び両方の
入力ノード６５及び６６を容量的にプルダウンさせる。 低いノード６６に対しては、このことは問題ではない。 なぜならば、それは接地へ移行すべきだからである。高
いノード６５に対しては、このことは問題である。なぜ
ならば、理想的には、それは高電圧に維持されるべきだ
からである。この場合にも、ラッチングが遅滞化される
。
及び２２のゲート電極とソース／ドレイン電極との間の
容量結合である。ノード７６が降下すると、両方のトラ
ンジスタのソース電極も降下し、ゲート電極及び両方の
入力ノード６５及び６６を容量的にプルダウンさせる。 低いノード６６に対しては、このことは問題ではない。 なぜならば、それは接地へ移行すべきだからである。高
いノード６５に対しては、このことは問題である。なぜ
ならば、理想的には、それは高電圧に維持されるべきだ
からである。この場合にも、ラッチングが遅滞化される
。
【００２７】ノード６５に関するこれら二つの効果の結
果は、図２に示した如く電圧における窪みとして表われ
る。ノード６５上の電圧は、ノード６５を接地基準電圧
近くにプルするのに十分な高さに止どまる。
果は、図２に示した如く電圧における窪みとして表われ
る。ノード６５上の電圧は、ノード６５を接地基準電圧
近くにプルするのに十分な高さに止どまる。
【００２８】本発明は、ＮＭＯＳトランジスタ２３及び
２４が高速動作を確保するために設けている。制御端子
６９における信号が高状態に移行する場合、ＮＭＯＳト
ランジスタ４４がターンオンし、一方ＰＭＯＳトランジ
スタ４３（それが設けられている場合）がターンオフし
てノード７５を低状態へプルする。この作用は、更に、
ＮＭＯＳトランジスタ２３及び２４のソース電極を低状
態へプルする。ノード７５は、入力ノード６６における
より低い差動電圧を受取る駆動トランジスタ（本実施例
において２４）のソース電極とゲート電極との間の電圧
差がターンオンしないような十分に遅く移行すべく構成
されている。前述した如く、誤った側の導通及び容量結
合によって入力ノード６５が電圧の窪みを経験する場合
であっても、駆動トランジスタ２３はターンオンする。 駆動トランジスタ２３がターンオンすると、ノード７１
が、図２に示した如く、低状態へプルされて、ＰＭＯＳ
出力トランジスタ３１をターンオンさせる。出力端子６
３における電圧が上昇する。
２４が高速動作を確保するために設けている。制御端子
６９における信号が高状態に移行する場合、ＮＭＯＳト
ランジスタ４４がターンオンし、一方ＰＭＯＳトランジ
スタ４３（それが設けられている場合）がターンオフし
てノード７５を低状態へプルする。この作用は、更に、
ＮＭＯＳトランジスタ２３及び２４のソース電極を低状
態へプルする。ノード７５は、入力ノード６６における
より低い差動電圧を受取る駆動トランジスタ（本実施例
において２４）のソース電極とゲート電極との間の電圧
差がターンオンしないような十分に遅く移行すべく構成
されている。前述した如く、誤った側の導通及び容量結
合によって入力ノード６５が電圧の窪みを経験する場合
であっても、駆動トランジスタ２３はターンオンする。 駆動トランジスタ２３がターンオンすると、ノード７１
が、図２に示した如く、低状態へプルされて、ＰＭＯＳ
出力トランジスタ３１をターンオンさせる。出力端子６
３における電圧が上昇する。
【００２９】理想的には、より低い差動電圧を受取る駆
動トランジスタ（本実施例においては駆動トランジスタ
２４）は、ノード７５の降下でターンオンすべきではな
い。このことは、より低い差動電圧を受取る駆動トラン
ジスタ（本例ではトランジスタ２４）のゲート電極とソ
ース電極との間の電圧差がスレッシュホールド電圧ＶＴ
を超えることがないようにノード７６の電圧降下に関し
てノード７５の電圧降下を緩和させることによって行な
われる。前述した如く、端子６９が高状態へ移行する場
合のノード７６の電圧降下に関連するノード７５の電圧
降下の割合の制御は、ノード７６及び７５に関してのト
ランジスタ４２及び４４の適切な寸法構成によって制御
される。
動トランジスタ（本実施例においては駆動トランジスタ
２４）は、ノード７５の降下でターンオンすべきではな
い。このことは、より低い差動電圧を受取る駆動トラン
ジスタ（本例ではトランジスタ２４）のゲート電極とソ
ース電極との間の電圧差がスレッシュホールド電圧ＶＴ
を超えることがないようにノード７６の電圧降下に関し
てノード７５の電圧降下を緩和させることによって行な
われる。前述した如く、端子６９が高状態へ移行する場
合のノード７６の電圧降下に関連するノード７５の電圧
降下の割合の制御は、ノード７６及び７５に関してのト
ランジスタ４２及び４４の適切な寸法構成によって制御
される。
【００３０】しかしながら、半導体処理における不確定
性、例えばトランジスタの動作特性、トランジスタの動
作特性のマッチング及び回路の種々のノードにおける容
量負荷が、ノード７６及び７５の電圧降下の間の理想的
なタイミングに関する信頼性を実際の装置においては危
ういものとしている。一つの対処方法は、トランジスタ
２１及び２２による検知が完了するまでノード７５の電
圧降下を遅延させることであるが、このことは最終的な
出力を遅延させることとなる。
性、例えばトランジスタの動作特性、トランジスタの動
作特性のマッチング及び回路の種々のノードにおける容
量負荷が、ノード７６及び７５の電圧降下の間の理想的
なタイミングに関する信頼性を実際の装置においては危
ういものとしている。一つの対処方法は、トランジスタ
２１及び２２による検知が完了するまでノード７５の電
圧降下を遅延させることであるが、このことは最終的な
出力を遅延させることとなる。
【００３１】別の方法は、ＰＭＯＳトランジスタ３３及
び３４を設けることである。これらのトランジスタは、
より低い差動電圧を受取る駆動トランジスタ（本例にお
いてはトランジスタ２４）がターンオンする場合であっ
ても、ノード７２が高状態に保持されてＰＭＯＳ出力ト
ランジスタ３２がターンオンすることを防止することを
確保している。図２の実施例においては、入力ノード６
５におけるより高い電圧が、理想的にはノード７５が降
下する場合にオフ状態を維持すべきである駆動トランジ
スタ２４の前に駆動トランジスタ２３をターンオフさせ
る。このことは、ノード７１を強制的に降下させる。ラ
イン５２によって、ノード７１上の低電圧は、ＰＭＯＳ
トランジスタ３４をターンオンさせてノード７２を高状
態に保持する。従って、駆動トランジスタ２４が幾分タ
ーンオンされる場合であっても、ＰＭＯＳ出力トランジ
スタ３２はオフ状態に止どまる。ＰＭＯＳトランジスタ
３３及び３４は、半導体処理の変動に対して安全余裕を
与えている。
び３４を設けることである。これらのトランジスタは、
より低い差動電圧を受取る駆動トランジスタ（本例にお
いてはトランジスタ２４）がターンオンする場合であっ
ても、ノード７２が高状態に保持されてＰＭＯＳ出力ト
ランジスタ３２がターンオンすることを防止することを
確保している。図２の実施例においては、入力ノード６
５におけるより高い電圧が、理想的にはノード７５が降
下する場合にオフ状態を維持すべきである駆動トランジ
スタ２４の前に駆動トランジスタ２３をターンオフさせ
る。このことは、ノード７１を強制的に降下させる。ラ
イン５２によって、ノード７１上の低電圧は、ＰＭＯＳ
トランジスタ３４をターンオンさせてノード７２を高状
態に保持する。従って、駆動トランジスタ２４が幾分タ
ーンオンされる場合であっても、ＰＭＯＳ出力トランジ
スタ３２はオフ状態に止どまる。ＰＭＯＳトランジスタ
３３及び３４は、半導体処理の変動に対して安全余裕を
与えている。
【００３２】ここで注意すべきことであるが、検知動作
の後にそれぞれトランジスタ２１及び２２及びトランジ
スタ２３及び２４のソース電極をＶＣＣへ回復させるた
めに使用されるＰＭＯＳトランジスタ４１及び４３は厳
密な意味では必ずしも必要とされるものではないという
ことである。例えば、検知動作の後に、端子６９におけ
る制御信号が低状態へ復帰し、ＮＭＯＳトランジスタ４
２及び４４がターンオフされる。ＰＭＯＳトランジスタ
４１が存在しない場合であっても、ノード７６は交差結
合されたトランジスタ２１及び２２の導通状態から上昇
する。ノード７６は、入力ノード６６からのトランジス
タ２１を介しての電流及び入力ノード６５からのトラン
ジスタ２２を介しての電流によって充電される。両方の
ノード６５及び６６が差動信号を担持する場合であって
も、両方のノードはＶＣＣ近傍に復帰する。ノード７６
は、ほぼＶＣＣ−ＶＴへ上昇し、尚ＶＴはトランジスタ
２１及び２２のスレッシュホールド電圧であって、その
電圧において両方のトランジスタ２１及び２２がターン
オフする。
の後にそれぞれトランジスタ２１及び２２及びトランジ
スタ２３及び２４のソース電極をＶＣＣへ回復させるた
めに使用されるＰＭＯＳトランジスタ４１及び４３は厳
密な意味では必ずしも必要とされるものではないという
ことである。例えば、検知動作の後に、端子６９におけ
る制御信号が低状態へ復帰し、ＮＭＯＳトランジスタ４
２及び４４がターンオフされる。ＰＭＯＳトランジスタ
４１が存在しない場合であっても、ノード７６は交差結
合されたトランジスタ２１及び２２の導通状態から上昇
する。ノード７６は、入力ノード６６からのトランジス
タ２１を介しての電流及び入力ノード６５からのトラン
ジスタ２２を介しての電流によって充電される。両方の
ノード６５及び６６が差動信号を担持する場合であって
も、両方のノードはＶＣＣ近傍に復帰する。ノード７６
は、ほぼＶＣＣ−ＶＴへ上昇し、尚ＶＴはトランジスタ
２１及び２２のスレッシュホールド電圧であって、その
電圧において両方のトランジスタ２１及び２２がターン
オフする。
【００３３】同様に、ＰＭＯＳトランジスタ４３は、検
知動作の後にノード７５の回復のために厳密には必ずし
も必要とされるものではない。ＰＭＯＳトランジスタ４
３が存在しない場合であっても、トランジスタ２３及び
２４の一方又は両方が、該ノードがＶＣＣ−ＶＴへチャ
ージアップされるまで（尚、ＶＴはトランジスタ２３及
び２４のスレッシュホールド電圧）、ノード７１及び７
２（これらは、それぞれ、ＰＭＯＳトランジスタ２５及
び２６のプリチャージ作用によって高状態である）から
ノード７５へ電流を導通させる。
知動作の後にノード７５の回復のために厳密には必ずし
も必要とされるものではない。ＰＭＯＳトランジスタ４
３が存在しない場合であっても、トランジスタ２３及び
２４の一方又は両方が、該ノードがＶＣＣ−ＶＴへチャ
ージアップされるまで（尚、ＶＴはトランジスタ２３及
び２４のスレッシュホールド電圧）、ノード７１及び７
２（これらは、それぞれ、ＰＭＯＳトランジスタ２５及
び２６のプリチャージ作用によって高状態である）から
ノード７５へ電流を導通させる。
【００３４】ＰＭＯＳトランジスタ４１及び４３の利点
は、検知動作の後にセンスアンプを迅速に回復させると
いうことである。上述した如く、トランジスタ４１がな
い場合、ノード７６が十分に上昇してこれらのトランジ
スタをオフさせるまで、交差結合されたトランジスタ２
１及び２２はオン状態を維持する。本回路が、ノード６
５がノード６６よりも高い電圧状態にある前述した検知
動作から回復するものと仮定する。ノード６５がノード
６６よりも高いので、ノード７６を充電するためのより
多くの電流は、トランジスタ２２を介してのものよりも
トランジスタ２１を介して流れる。トランジスタ２１を
介しての電流は、ノード６５及び６６上（及び入力端子
６１及び６２上）の電圧を平衡させようとする時におい
てノード６６を低状態へプルしようとする。即ち、この
差動電流は平衡プロセスを遅滞化させる。
は、検知動作の後にセンスアンプを迅速に回復させると
いうことである。上述した如く、トランジスタ４１がな
い場合、ノード７６が十分に上昇してこれらのトランジ
スタをオフさせるまで、交差結合されたトランジスタ２
１及び２２はオン状態を維持する。本回路が、ノード６
５がノード６６よりも高い電圧状態にある前述した検知
動作から回復するものと仮定する。ノード６５がノード
６６よりも高いので、ノード７６を充電するためのより
多くの電流は、トランジスタ２２を介してのものよりも
トランジスタ２１を介して流れる。トランジスタ２１を
介しての電流は、ノード６５及び６６上（及び入力端子
６１及び６２上）の電圧を平衡させようとする時におい
てノード６６を低状態へプルしようとする。即ち、この
差動電流は平衡プロセスを遅滞化させる。
【００３５】同様に、ＰＭＯＳトランジスタ４３がノー
ド７５を迅速にプルアップして、ノード７１及び７２の
高速平衡化のために駆動トランジスタ２３及び２４の一
方又は両方をターンオンさせる。本センスアンプは、次
のセンス動作を行なう準備がなされる。
ド７５を迅速にプルアップして、ノード７１及び７２の
高速平衡化のために駆動トランジスタ２３及び２４の一
方又は両方をターンオンさせる。本センスアンプは、次
のセンス動作を行なう準備がなされる。
【００３６】更に注意すべきことであるが、ＰＭＯＳト
ランジスタ４１は、制御信号６９が高状態への移行を開
始する場合にノード７６の電圧降下を遅延するために使
用することが可能であり、且つＰＭＯＳトランジスタ４
３は、同様に、ノード７５の電圧降下を遅延するために
使用することが可能である。
ランジスタ４１は、制御信号６９が高状態への移行を開
始する場合にノード７６の電圧降下を遅延するために使
用することが可能であり、且つＰＭＯＳトランジスタ４
３は、同様に、ノード７５の電圧降下を遅延するために
使用することが可能である。
【００３７】本発明は実際上効果があることが証明され
ている。１．０ミクロンのライン幅及び０．９ミクロン
のチャンネル長の処理パラメータを持った集積回路にお
いて、本センスアンプは、高速動作において確実に動作
し、その場合再生センス増幅器段は２００ピコ秒で低状
態へプルされた。更に、差動信号の高電圧信号がＶＣＣ
／２以下にプルされた場合であっても、本センスアンプ
は確実に動作することが可能である。唯一の影響は本セ
ンスアンプをラッチする時間が長くなることであり、即
ちアクセス時間が増加される。
ている。１．０ミクロンのライン幅及び０．９ミクロン
のチャンネル長の処理パラメータを持った集積回路にお
いて、本センスアンプは、高速動作において確実に動作
し、その場合再生センス増幅器段は２００ピコ秒で低状
態へプルされた。更に、差動信号の高電圧信号がＶＣＣ
／２以下にプルされた場合であっても、本センスアンプ
は確実に動作することが可能である。唯一の影響は本セ
ンスアンプをラッチする時間が長くなることであり、即
ちアクセス時間が増加される。
【００３８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、上述した具体的実施例においてはＭＯＳ集積
回路について説明したが、本発明は、同様に、ＢｉＣＭ
ＯＳ集積回路のＭＯＳ部分に適用することも可能である
。更に、本発明の具体的実施例においては特性の導電型
について説明したが、これらの導電型を逆にすることも
可能である。更に、上述した実施例においては、単一の
端子から供給される単一制御信号について説明したが、
上述した如き機能及びタイミング関係を有する複数個の
制御信号を使用する場合に適用することも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、上述した具体的実施例においてはＭＯＳ集積
回路について説明したが、本発明は、同様に、ＢｉＣＭ
ＯＳ集積回路のＭＯＳ部分に適用することも可能である
。更に、本発明の具体的実施例においては特性の導電型
について説明したが、これらの導電型を逆にすることも
可能である。更に、上述した実施例においては、単一の
端子から供給される単一制御信号について説明したが、
上述した如き機能及びタイミング関係を有する複数個の
制御信号を使用する場合に適用することも可能である。
【図１】 本発明の一実施例に基づいて構成した回路
の概略図。
の概略図。
【図２】 図１に示した回路の動作を示すタイミング
線図。
線図。
１１，１２ 分離用ＰＭＯＳトランジスタ２１，２２
ＮＭＯＳトランジスタ ２３，２４ 駆動ＮＭＯＳトランジスタ３１，３２
出力ＰＭＯＳトランジスタ６１，６２ 差動入力端
子 ６３，６４ 出力端子 ６５，６６ 入力ノード
ＮＭＯＳトランジスタ ２３，２４ 駆動ＮＭＯＳトランジスタ３１，３２
出力ＰＭＯＳトランジスタ６１，６２ 差動入力端
子 ６３，６４ 出力端子 ６５，６６ 入力ノード
Claims (21)
- 【請求項１】 一対の差動入力端子及び一対の差動出
力端子を有するＭＯＳセンスアンプにおいて、一対の交
差結合したトランジスタが設けられており、該各トラン
ジスタは他方のトランジスタのドレイン電極へ接続した
ゲート電極と第一共通ノードを形成するために他方の交
差結合したトランジスタのソース電極へ接続したソース
電極とを有しており、一方の入力端子を該交差結合した
トランジスタの一方のゲート電極へ接続し且つ他方の入
力端子を該他方の交差結合したトランジスタのゲート電
極へ接続させる手段が設けられており、前記第一共通ノ
ードへ接続したドレイン電極と第一基準電圧へ接続した
ソース電極と第一制御信号ノードへ接続したゲート電極
とを有する第一ラッチングトランジスタが設けられてお
り、一対の駆動トランジスタが設けられており、該各ト
ランジスタはそれぞれ前記交差結合したトランジスタの
一方のゲート電極へ接続するゲート電極と第二共通ノー
ドを形成するために他方の駆動トランジスタのソース電
極へ接続したソース電極とドレイン電極とを有しており
、前記第二共通ノードへ接続したドレイン電極と前記第
一基準電圧へ接続したソース電極と第二制御信号ノード
へ接続したゲート電極とを有する第二ラッチングトラン
ジスタが設けられており、一対のプリチャージトランジ
スタが設けられており、該各トランジスタはそれぞれ前
記駆動トランジスタの一方のドレイン電極ヘ接続したド
レイン電極と第三制御信号ノードへ接続したゲート電極
と第二基準電圧へ接続したソース電極とを有しており、
一対の出力トランジスタが設けられており、該各トラン
ジスタは前記第二基準電圧へ接続したソース電極とそれ
ぞれ前記駆動トランジスタの一方のドレイン電極へ接続
したゲート電極とそれぞれ前記出力端子の一方へ接続し
たドレイン電極とを有しており、前記第一、第二及び第
三制御信号ノード上で動作信号を関連検知すると前記出
力端子に高速出力信号を発生させることを特徴とするセ
ンスアンプ。 - 【請求項２】 請求項１において、更に、第二対の交
差結合したトランジスタが設けられており、該各トラン
ジスタは前記第二基準電圧へ接続したソース電極と前記
駆動トランジスタの一方のドレイン電極へ接続したドレ
イン電極と前記他方の交差結合したトランジスタのドレ
イン電極へ接続したゲート電極とを有することを特徴と
するセンスアンプ。 - 【請求項３】 請求項１において、更に、前記第二基
準電圧へ接続したソース電極と前記制御端子へ接続した
ゲート電極と前記第一制御信号ノードへ接続したドレイ
ン電極とを有する回復トランジスタが設けられているこ
とを特徴とするセンスアンプ。 - 【請求項４】 請求項１において、更に、前記第二基
準電圧へ接続したソース電極と前記第二制御信号ノード
へ接続したゲート電極と前記第二共通ノードへ接続した
ドレイン電極とを有する回復トランジスタが設けられて
いることを特徴とするセンスアンプ。 - 【請求項５】 請求項２において、更に、前記第二基
準電圧へ接続したソース電極と前記第一制御信号ノード
へ接続したゲート電極と前記第一共通ノードへ接続した
ドレイン電極とを有する回復トランジスタが設けられて
いることを特徴とするセンスアンプ。 - 【請求項６】 請求項２において、更に、前記第二基
準電圧へ接続したソース電極と前記第二制御信号ノード
へ接続したゲート電極と前記第二共通ノードへ接続した
ドレイン電極とを有する回復トランジスタが設けられて
いることを特徴とするセンスアンプ。 - 【請求項７】 請求項５において、更に、前記第二基
準電圧へ接続したソース電極と前記第二制御信号ノード
へ接続したゲート電極と前記第二共通ノードへ接続した
ドレイン電極とを有する第二回復トランジスタが設けら
れていることを特徴とするセンスアンプ。 - 【請求項８】 請求項３において、更に、前記第二基
準電圧へ接続したソース電極と前記第二制御信号ノード
へ接続したゲート電極と前記第二共通ノードへ接続した
ドレイン電極とを有する第二回復トランジスタが設けら
れていることを特徴とするセンスアンプ。 - 【請求項９】 請求項１において、前記接続手段が、
一対の抵抗手段を有しており、該各抵抗手段が、それぞ
れ、一方の入力端子を前記交差結合したトランジスタの
一方のゲート電極へ接続しており、且つ他方の入力端子
を前記他方の交差結合したトランジスタのゲート電極へ
接続していることを特徴とするセンスアンプ。 - 【請求項１０】 請求項９において、前記一対の抵抗
手段が、一対のトランジスタを有しており、該各トラン
ジスタが前記入力端子の一方へ接続したソース電極と前
記交差結合したトランジスタの一方のゲート電極へ接続
したドレイン電極とを有しており、各トランジスタがセ
ンス動作期間中にそのそれぞれの入力端子とゲート電極
との間に抵抗を与えることを特徴とするセンスアンプ。 - 【請求項１１】 請求項１０において、前記トランジ
スタ対の各々が、ゲート電極を有しており、各トランジ
スタのゲート電極が前記第一基準電圧へ接続されている
ことを特徴とするセンスアンプ。 - 【請求項１２】 請求項１０において、前記トランジ
スタ対の各々がゲート電極を有しており、各トランジス
タのゲート電極がアドレスデコーダへ接続されているこ
とを特徴とするセンスアンプ。 - 【請求項１３】 請求項１において、前記第一、第二
及び第三制御信号ノードが制御信号端子へ接続されてい
ることを特徴とするセンスアンプ。 - 【請求項１４】 請求項１３において、更に、第二対
の交差結合したトランジスタが設けられており、該各ト
ランジスタは前記第二基準電圧へ接続したソース電極と
前記駆動トランジスタの一方のドレイン電極へ接続した
ドレイン電極と前記他方の交差結合したトランジスタの
ドレイン電極へ接続したゲート電極とを有することを特
徴とするセンスアンプ。 - 【請求項１５】 請求項１４において、更に、前記第
二基準電圧へ接続したソース電極と前記制御端子へ接続
したゲート電極と前記第一共通ノードへ接続したドレイ
ン電極とを有する回復トランジスタが設けられているこ
とを特徴とするセンスアンプ。 - 【請求項１６】 請求項１４において、更に、前記第
二基準電圧へ接続したソース電極と前記制御端子へ接続
したゲート電極と前記第二共通ノードへ接続したドレイ
ン電極とを有する回復トランジスタが設けられているこ
とを特徴とするセンスアンプ。 - 【請求項１７】 請求項１５において、更に、前記第
二基準電圧へ接続したソース電極と前記制御端子へ接続
したゲート電極と前記第二共通ノードへ接続したドレイ
ン電極とを有する第二回復トランジスタが設けられてい
ることを特徴とするセンスアンプ。 - 【請求項１８】 一対の差動入力端子が設けられてお
り、一対の差動出力端子が設けられており、一対の交差
結合したトランジスタが設けられており、その各トラン
ジスタは他方のトランジスタのドレイン電極へ接続した
ゲート電極と第一共通ノードを形成するために他方の交
差結合したトランジスタのソース電極へ接続したソース
電極とを有しており、一方の入力端子を前記交差結合し
たトランジスタの一方のゲート電極へ接続し且つ他方の
入力端子を他方の交差結合したトランジスタのゲート電
極へ接続する接続手段が設けられており、前記第一共通
ノードへ接続したドレイン電極と第一基準電圧へ接続し
たソース電極と第一制御信号ノードへ接続したゲート電
極とを有する第一ラッチングトランジスタが設けられて
おり、一対の駆動トランジスタが設けられており、その
各トランジスタはそれぞれ前記交差結合したトランジス
タの一方のゲート電極へ接続したゲート電極と第二共通
ノードを形成するために前記他方の駆動トランジスタの
ソース電極へ接続したソース電極とドレイン電極とを有
しており、前記第二共通ノードへ接続したドレイン電極
と前記第一基準電圧へ接続したソース電極と第二制御信
号ノードへ接続したゲート電極とを有する第二ラッチン
グトランジスタが設けられており、一対のプリチャージ
トランジスタが設けられており、その各トランジスタは
それぞれ前記駆動トランジスタの一方のドレイン電極へ
接続したドレイン電極と第三制御信号ノードへ接続した
ゲート電極と第二基準電圧へ接続したソース電極とを有
しており、一対の出力トランジスタが設けられており、
その各トランジスタは前記第二基準電圧へ接続したソー
ス電極とそれぞれ前記駆動トランジスタの一方のドレイ
ン電極へ接続したゲート電極とそれぞれ前記出力端子の
一方へ接続したドレイン電極とを有しているＭＯＳセン
スアンプにおいて前記出力端子において高速出力信号を
発生する方法において、前記プリチャージトランジスタ
をターンオフさせるために前記第三制御信号ノードにお
いて制御信号を発生し、前記第一ラッチングトランジス
タをターンオンさせるために前記第一制御信号ノードに
おいて制御信号を発生し、前記交差結合したトランジス
タのゲート電極の一つにおいてより低い差動電圧を受取
る前記駆動トランジスタのゲート電極とソース電極との
間の電圧差がターンオンしないように前記第二共通ノー
ドが前記第一基準電圧に向かって十分にゆっくりと降下
する態様で前記第二ラッチングトランジスタをターンオ
ンさせるために前記第二制御信号ノードにおいて制御信
号を発生することを特徴とする方法。 - 【請求項１９】 一対の差動入力端子が設けられてお
り、一対の差動出力端子が設けられており、一対の交差
結合したトランジスタが設けられており、その各トラン
ジスタは他方のトランジスタのドレイン電極へ接続した
ゲート電極と第一共通ノードを形成するために他方の交
差結合したトランジスタのソース電極へ接続したソース
電極を有しており、一方の入力端子を前記交差結合した
トランジスタの一方のゲート電極へ接続し且つ他方の入
力端子を他方の交差結合したトランジスタのゲート電極
へ接続する接続手段が設けられており、前記第一共通ノ
ードへ接続したドレイン電極と第一基準電圧へ接続した
ソース電極と第一制御信号ノードへ接続したゲート電極
とを有する第一ラッチングトランジスタが設けられてお
り、一対の駆動トランジスタが設けられており、その各
トランジスタはそれぞれ前記交差結合したトランジスタ
の一方のゲート電極へ接続したゲート電極と第二共通ノ
ードを形成するために他方の駆動トランジスタのソース
電極へ接続したソース電極とドレイン電極とを有してお
り、前記第二共通ノードへ接続したドレイン電極と前記
第一基準電圧へ接続したソース電極と第二制御信号ノー
ドへ接続したゲート電極とを有する第二ラッチングトラ
ンジスタが設けられており、一対のプリチャージトラン
ジスタが設けられており、その各トランジスタはそれぞ
れ前記駆動トランジスタの一方のドレイン電極へ接続し
たドレイン電極と第三制御信号ノードへ接続したゲート
電極と第二基準電圧へ接続したソース電極とを有してお
り、一対の出力トランジスタが設けられており、その各
トランジスタは前記第二基準電圧へ接続したソース電極
とそれぞれ前記駆動トランジスタの一方のドレイン電極
へ接続したゲート電極とそれぞれ前記出力端子の一方へ
接続したドレイン電極とを有するＭＯＳセンスアンプに
おいて前記出力端子において高速出力信号を発生する方
法において、前記プリチャージトランジスタをターンオ
フさせるために前記第三制御信号ノードにおいて制御信
号を発生し、前記第一ラッチングトランジスタをターン
オンさせるために前記第一制御信号ノードにおいて制御
信号を発生し、前記駆動トランジスタのゲート電極とソ
ース電極との間の電圧差が前記交差結合したトランジス
タのゲート電極の一方におけるより低い差動電圧を受取
り前記第二共通ノードが前記第一基準電圧へ向けて十分
にゆっくりと降下する態様で前記第二ラッチングトラン
ジスタをターンオンさせるために前記第二制御信号ノー
ドにおいて制御信号を発生し、前記より低い差動電圧を
受取るゲート電極を有する前記駆動トランジスタへ接続
されている前記出力トランジスタがターンオンしないこ
とを確保するために前記他方の交差結合したトランジス
タのゲート電極におけるより高い差動電圧に応答して前
記第二基準電圧に近い前記より低い差動電圧を受取るゲ
ート電極を有する前記駆動トランジスタのドレイン電極
を保持することを特徴とする方法。 - 【請求項２０】 請求項１８において、前記第三制御
信号ノード、前記第一制御信号ノード及び前記第二制御
信号ノードに対する信号が実質的に同一の時間に発生さ
れることを特徴とする方法。 - 【請求項２１】 請求項１９において、前記第三制御
信号ノード、前記第一制御信号ノード及び前記第二制御
信号ノードに対する信号が実質的に同一の時間に発生さ
れることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/504,176 US5057718A (en) | 1990-04-03 | 1990-04-03 | Cmos regenerative sense amplifier with high speed latching |
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