JP2001320268A - レベル変換回路 - Google Patents

レベル変換回路

Info

Publication number
JP2001320268A
JP2001320268A JP2001042313A JP2001042313A JP2001320268A JP 2001320268 A JP2001320268 A JP 2001320268A JP 2001042313 A JP2001042313 A JP 2001042313A JP 2001042313 A JP2001042313 A JP 2001042313A JP 2001320268 A JP2001320268 A JP 2001320268A
Authority
JP
Japan
Prior art keywords
potential
conversion circuit
level conversion
effect transistor
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001042313A
Other languages
English (en)
Other versions
JP3583999B2 (ja
Inventor
Shoichiro Matsumoto
昭一郎 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001042313A priority Critical patent/JP3583999B2/ja
Priority to EP01301756A priority patent/EP1130779B1/en
Priority to DE60127744T priority patent/DE60127744T2/de
Priority to US09/794,039 priority patent/US6373283B2/en
Publication of JP2001320268A publication Critical patent/JP2001320268A/ja
Priority to US10/073,313 priority patent/US6531893B2/en
Application granted granted Critical
Publication of JP3583999B2 publication Critical patent/JP3583999B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0465—Improved aperture ratio, e.g. by size reduction of the pixel circuit, e.g. for improving the pixel density or the maximum displayable luminance or brightness
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of El Displays (AREA)

Abstract

(57)【要約】 【課題】 製造工程でのばらつきによりトランジスタの
しきい値電圧が設計値からずれた場合でも確実に動作す
ることができるとともに高速動作、低消費電力化および
小面積化が可能なレベル変換回路を提供することであ
る。 【解決手段】 制御部１０の制御回路１００は入力信号
ＣＬＫ１，ＣＬＫ２に応答してドライバ部２０のｐチャ
ネルＭＯＳＦＥＴ２０１のゲート電位を電源電位ＶＤＤ
からｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔ
ｐ分以上低下したレベルに設定し、ｎチャネルＭＯＳＦ
ＥＴ２０２のゲート電位を入力信号ＣＬＫ１のローレベ
ルからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖ
ｔｎ分以上上昇したレベルに設定することにより、ｐチ
ャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥ
Ｔ２０２のうち一方を強くオンさせかつ他方を弱くオン
させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力信号の電圧振
幅をより大きな電圧振幅に変換するレベル変換回路、そ
れを用いた半導体装置および表示装置に関する。
【０００２】
【従来の技術】近年、バルクシリコンを用いた集積回路
として、マイクロプロセッサまたはメモリをロジック回
路と同一チップ上に搭載したシステムオンシリコンと称
されるチップが開発されている。これに伴って、多くの
種類の回路を可能な限り微細なデザインルールで１チッ
プ化する技術の開発が進められている。
【０００３】しかしながら、回路の種類ごとに異なるデ
ザインルールで設計されているため、デザインルールの
異なる回路を集積化することが避けられない。その結
果、１チップ内に異なる電源電圧で動作する複数の回路
が混載される。この場合、異なる回路間のインタフェー
ス部分で電圧のレベル変換を行うことが必要となる。
【０００４】異なる種類の複数の回路を同一チップ上に
混載することにより高速性の向上が図られる。そのた
め、異なる回路間で電圧のレベル変換を行うレベル変換
回路にも高速動作特性が要求される。
【０００５】さらに、液晶表示装置、有機ＥＬ（エレク
トロルミネッセンス）装置等の表示デバイスには、多結
晶シリコンからなる薄膜トランジスタが用いられる。こ
のような表示デバイスと同一基板上にレベル変換回路を
設ける際には、レベル変換回路も多結晶シリコンからな
る薄膜トランジスタで構成される。
【０００６】トランジスタの製造工程では、しきい値電
圧等の素子特性にばらつきが生じる。特に、多結晶シリ
コンからなる薄膜トランジスタにおいては、しきい値電
圧等の素子特性のばらつきが大きい。そのため、薄膜ト
ランジスタのしきい値電圧等の素子特性がばらついた場
合でも、確実に動作することができるレベル変換回路が
望まれる。
【０００７】また、このような表示デバイスでは、低消
費電力化および高精細化の観点から小振幅の入力信号が
与えられた場合でも動作可能でかつ高速動作が可能なレ
ベル変換回路が必要とされる。
【０００８】図４５は従来のレベル変換回路の第１の例
を示す回路図である。図４５のレベル変換回路８００
は、２つのｐチャネルＭＯＳＦＥＴ（金属酸化物半導体
電界効果トランジスタ）８０１，８０２および２つのｎ
チャネルＭＯＳＦＥＴ８０３，８０４を含む。
【０００９】ｐチャネルＭＯＳＦＥＴ８０１，８０２は
電源電位ＶＤＤを受ける電源端子と出力ノードＮ１１，
Ｎ１２との間にそれぞれ接続され、ｎチャネルＭＯＳＦ
ＥＴ８０３，８０４は出力ノードＮ１１，Ｎ１２と接地
端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦ
ＥＴ８０１，８０２のゲートはそれぞれ出力ノードＮ１
２，Ｎ１１に交差接続される。ｎチャネルＭＯＳＦＥＴ
８０３，８０４のゲートには互いに相補に変化する入力
信号ＣＬＫ１，ＣＬＫ２が与えられる。
【００１０】入力信号ＣＬＫ１がハイレベルとなり、入
力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯ
ＳＦＥＴ８０３がオンし、ｎチャネルＭＯＳＦＥＴ８０
４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８
０２がオンし、ｐチャネルＭＯＳＦＥＴ８０１がオフす
る。その結果、出力ノードＮ１２の出力電位Ｖｏｕｔが
上昇する。逆に、入力信号ＣＬＫ１がローレベルとな
り、入力信号ＣＬＫ２がハイレベルになると、出力ノー
ドＮ１２の出力電位Ｖｏｕｔが低下する。
【００１１】この場合、ｎチャネルＭＯＳＦＥＴ８０
３，８０４がオンするためには、入力信号ＣＬＫ１，Ｃ
ＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８
０４のしきい値電圧Ｖｔｎよりも大きいことが必要とな
る。
【００１２】したがって、図４５のレベル変換回路８０
０は、入力信号と出力信号との電圧比が小さい場合に用
いられる。
【００１３】例えば、このレベル変換回路８００は、３
Ｖ系の信号を５Ｖ系の信号に変換する場合、２．５Ｖ系
の信号を３Ｖ系の信号に変換する場合、または１．８Ｖ
系の信号を２．５Ｖ系の信号または３．３Ｖ系の信号に
変換する場合に有効である。
【００１４】図４６は従来のレベル変換回路の第２の例
を示す回路図である。図４６のレベル変換回路８１０
は、バイアス回路８１１、ｐチャネルＭＯＳＦＥＴ８１
２およびｎチャネルＭＯＳＦＥＴ８１３を含む。
【００１５】ｐチャネルＭＯＳＦＥＴ８１２は電源電位
ＶＤＤを受ける電源端子と出力ノードＮ１３との間に接
続され、ｎチャネルＭＯＳＦＥＴ８１３は出力ノードＮ
１３と所定の電位ＶＥＥを受ける電源端子との間に接続
される。入力信号ＣＬＫはｐチャネルＭＯＳＦＥＴ８１
２のゲートおよびバイアス回路８１１に与えられる。バ
イアス回路８１１は入力信号ＣＬＫの中心レベルをシフ
トさせてｎチャネルＭＯＳＦＥＴ８１３のゲートに与え
る。
【００１６】入力信号ＣＬＫがハイレベルになると、ｐ
チャネルＭＯＳＦＥＴ８１２がオフし、ｎチャネルＭＯ
ＳＦＥＴ８１３がオンする。それにより、出力ノードＮ
１３の出力電位Ｖｏｕｔが低下する。入力信号ＣＬＫが
ローレベルになると、ｐチャネルＭＯＳＦＥＴ８１２が
オンし、ｎチャネルＭＯＳＦＥＴ８１３がオフする。そ
れにより、出力ノードＮ１３の出力電位Ｖｏｕｔが上昇
する。
【００１７】この場合、バイアス回路８１１により入力
信号ＣＬＫの中心レベルがシフトされるので、レベル変
換回路８１０は、入力信号ＣＬＫの電圧振幅がｎチャネ
ルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さ
い場合でも動作する。
【００１８】図４７は従来のレベル変換回路の第３の例
を示す回路図である。図４７のレベル変換回路８２０
は、クランプ回路８２１およびカレントミラー型増幅器
８２２を含む。
【００１９】カレントミラー型増幅器８２２は、２つの
ｐチャネルＭＯＳＦＥＴ８３１，８３２および２つのｎ
チャネルＭＯＳＦＥＴ８３３，８３４を含む。ｐチャネ
ルＭＯＳＦＥＴ８３１，８３２は電源電位ＶＤＤを受け
る電源端子と出力ノードＮ１４，Ｎ１５との間にそれぞ
れ接続される。ｎチャネルＭＯＳＦＥＴ８３３，８３４
は出力ノードＮ１４，Ｎ１５と接地端子との間にそれぞ
れ接続される。ｐチャネルＭＯＳＦＥＴ８３１，８３２
のゲートは出力ノードＮ１４に接続される。クランプ回
路８２１は、互いに相補に変化する入力信号ＣＬＫ１，
ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳ
ＦＥＴ８３３，８３４のゲートに与える。
【００２０】入力信号ＣＬＫ１がハイレベルになり、入
力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯ
ＳＦＥＴ８３３がオンし、ｎチャネルＭＯＳＦＥＴ８３
４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８
３１，８３２がオンする。その結果、出力ノードＮ１５
の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ
１がローレベルになり、入力信号ＣＬＫ２がハイレベル
になると、出力ノードＮ１５の出力電位Ｖｏｕｔが低下
する。
【００２１】この場合、クランプ回路８２１により入力
信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるの
で、レベル変換回路８２０は、入力信号ＣＬＫ１，ＣＬ
Ｋ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３
４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する
ことができる。
【００２２】図４８は従来のレベル変換回路の第４の例
を示す回路図である。図４８のレベル変換回路８４０
は、クランプ回路８４１およびＰＭＯＳクロスカップル
型増幅器８４２を含む。
【００２３】ＰＭＯＳクロスカップル型増幅器８４２
は、２つのｐチャネルＭＯＳＦＥＴ８５１，８５２およ
び２つのｎチャネルＭＯＳＦＥＴ８５３，８５４を含
む。ｐチャネルＭＯＳＦＥＴ８５１，８５２は電源電位
ＶＤＤを受ける電源端子と出力ノードＮ１６，１７との
間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８５
３，８５４は出力ノードＮ１６，Ｎ１７と接地端子との
間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８５
１，８５２のゲートはそれぞれ出力ノードＮ１７，Ｎ１
６に交差接続される。クランプ回路８４１は、互いに相
補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベル
をシフトさせてｎチャネルＭＯＳＦＥＴ８５３，８５４
のゲートにそれぞれ与える。
【００２４】入力信号ＣＬＫ１がハイレベルになり、入
力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯ
ＳＦＥＴ８５３がオンし、ｎチャネルＭＯＳＦＥＴ８５
４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８
５１がオフし、ｐチャネルＭＯＳＦＥＴ８５２がオンす
る。その結果、出力ノードＮ１７の出力電位Ｖｏｕｔが
上昇する。逆に、入力信号ＣＬＫ１がローレベルにな
り、入力信号ＣＬＫ２がハイレベルになると、出力ノー
ドＮ１７の出力電位Ｖｏｕｔが低下する。
【００２５】この場合、クランプ回路８４１により入力
信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるの
で、レベル変換回路８４０は、入力信号ＣＬＫ１，ＣＬ
Ｋ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８５３，８５
４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する
ことができる。
【００２６】
【発明が解決しようとする課題】上記のように、図４５
のレベル変換回路８００においては、入力信号ＣＬＫ
１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０
３，８０４のしきい値電圧Ｖｔｎよりも小さい場合には
動作することができない。
【００２７】一方、図４６のレベル変換回路８１０にお
いては、バイアス回路８１１により入力信号ＣＬＫの中
心レベルがシフトされるので、入力信号ＣＬＫの電圧振
幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔ
ｎよりも小さい場合でも動作することが可能となる。
【００２８】同様に、図４７および図４８のクランプ回
路８２０，８４０では、クランプ回路８２１，８４１に
より入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフト
されるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅が
ｎチャネルＭＯＳＦＥＴ８３３，８３４，８５３，８５
４のしきい値電圧Ｖｔｎよりも小さい場合でも動作する
ことが可能となる。
【００２９】しかしながら、図４６〜図４８のレベル変
換回路８１０，８２０，８４０においても、製造工程で
のばらつきによってｎチャネルＭＯＳＦＥＴのしきい値
電圧Ｖｔｎが設計値から大きくずれると、動作しない場
合が生じる。
【００３０】また、図４５〜図４８のレベル変換回路８
００，８１０，８２０，８４０のいずれにおいても、製
造工程でｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯ
ＳＦＥＴのしきい値電圧が不規則にばらついた場合、例
えばｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが大
きくｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが小
さくなった場合や、ｎチャネルＭＯＳＦＥＴのしきい値
電圧Ｖｔｎが小さくｐチャネルＭＯＳＦＥＴのしきい値
電圧Ｖｔｐが大きくなった場合には、出力電圧波形のデ
ューティ比が所定の設計値からずれる。
【００３１】特に、レベル変換回路を液晶表示装置、有
機ＥＬ装置等の表示デバイスのクロック信号を生成する
ために用いた場合には、クロック信号のデューティ比を
５０％に設定する必要がある。レベル変換回路のｎチャ
ネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎおよびｐチャネ
ルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが不規則に変化す
ることによりクロック信号のデューティ比が５０％から
ずれた場合、表示デバイス間で画素の点灯および消灯時
間にばらつきが生じる。
【００３２】また、図４５のレベル変換回路８００にお
いては、ｎチャネルＭＯＳＦＥＴ８０３，８０４のオン
オフの反転時にｐチャネルＭＯＳＦＥＴ８０１，８０２
のゲート電荷の引き抜き合いが行われる。そのため、出
力電位Ｖｏｕｔのレベルの反転に時間を要することとな
り、高速動作化を図ることができない。
【００３３】特に、ｐチャネルＭＯＳＦＥＴ８０１，８
０２として多結晶シリコンからなる薄膜トランジスタ等
のように駆動能力が小さいトランジスタを用いた場合、
出力電位Ｖｏｕｔのレベルの反転に要する時間がさらに
増大する。
【００３４】出力電位Ｖｏｕｔのレベルの反転時には、
電源端子からｐチャネルＭＯＳＦＥＴ８０１およびｎチ
ャネルＭＯＳＦＥＴ８０３の経路またはｐチャネルＭＯ
ＳＦＥＴ８０２およびｎチャネルＭＯＳＦＥＴ８０４の
経路を通して接地端子に貫通電流が流れる。特に、出力
電位Ｖｏｕｔのレベルの反転に時間を要する場合には、
貫通電流の流れる時間が長くなり、消費電力が増大す
る。
【００３５】図４６のレベル変換回路８１０のバイアス
回路８１１では、抵抗素子に電流を流すことにより、入
力信号ＣＬＫと出力信号との電位差を形成している。こ
の場合、入力信号ＣＬＫと出力信号との電位差が設定さ
れるまでに時間を要するため、高速動作が妨げられる。
また、抵抗素子を形成するために大きなレイアウト面積
が必要となる。しかも、抵抗素子に常時電流が流れてい
るので、消費電力が増大する。さらに、高速動作化が図
れないため、出力段のｐチャネルＭＯＳＦＥＴ８１２お
よびｎチャネルＭＯＳＦＥＴ８１３での貫通電流が多く
なる。
【００３６】同様に、図４７および図４８のレベル変換
回路８２０，８４０のクランプ回路８２１，８４１にお
いても、図４６のレベル変換回路８１０のバイアス回路
８１１と同様に、高速動作が妨げられ、大きなレイアウ
ト面積が必要となり、消費電力が増大する。
【００３７】本発明の目的は、製造工程でのばらつきに
よりトランジスタのしきい値電圧が設計値からずれた場
合でも確実に動作することができるとともに、高速動
作、低消費電力化および小面積化が可能なレベル変換回
路、それを用いた半導体装置および表示装置を提供する
ことである。
【００３８】
【課題を解決するための手段および発明の効果】
（１）第１の発明 第１の発明に係るレベル変換回路は、第１の電位を受け
る第１のノードと出力ノードとの間に接続された第１の
トランジスタと、第１の電位と異なる第２の電位を受け
る第２のノードと出力ノードとの間に接続された第２の
トランジスタと、第１の入力信号を受け、第１および第
２のトランジスタの両方をオン状態にするとともに第１
の入力信号のレベルに応じて第１および第２のトランジ
スタのオン状態の程度をそれぞれ制御する制御手段とを
備えたものである。
【００３９】本発明に係るレベル変換回路においては、
制御手段により第１および第２のトランジスタの両方が
オン状態にされるとともに、第１の入力信号のレベルに
応じて第１および第２のトランジスタのオン状態の程度
がそれぞれ制御される。それにより、第１の入力信号の
レベルに応じて出力ノードの電位が上昇または低下す
る。
【００４０】この場合、常時オン状態となっている第１
および第２のトランジスタのオン状態の程度が制御され
ることにより出力ノードの電位が変化するので、第１の
入力信号の電圧振幅が第１および第２のトランジスタの
しきい値電圧よりも小さい場合でも動作が可能となる。
また、第１および第２のトランジスタのしきい値電圧が
設計値から大きくずれた場合でも、出力ノードの電位変
化のデューティ比が第１の入力信号のデューティ比に正
確に対応する。このように、製造工程でのばらつきによ
りトランジスタのしきい値電圧が設計値からずれた場合
でも確実に動作することができる。
【００４１】また、常時オン状態となっている第１およ
び第２のトランジスタのオン状態の程度が制御されるこ
とにより出力ノードの電位が変化するので、高速動作が
可能となる。さらに、高速動作が可能となることにより
出力ノードの電位のレベルの遷移期間が短くなるので、
貫通電流が流れる期間が短縮される。それにより、低消
費電力化が可能となる。
【００４２】また、第１の入力信号の電圧振幅が小さい
場合でもレベルをシフトする回路が必要ないので、小面
積化が可能となる。
【００４３】（２）第２の発明 第２の発明に係るレベル変換回路は、第１の発明に係る
レベル変換回路の構成において、第１の入力信号は、第
１の電位と第２の電位との間の電位差よりも小さい電圧
振幅で変化するものである。
【００４４】この場合、出力ノードの電位は、第１の入
力信号の電圧振幅よりも大きな電圧振幅で変化する。
【００４５】（３）第３の発明 第３の発明に係るレベル変換回路は、第１または第２の
発明に係るレベル変換回路の構成において、第１の入力
信号は、第１のレベルと第２のレベルとに変化し、第１
のトランジスタは第１導電チャネル型電界効果トランジ
スタであり、第２のトランジスタは第２導電チャネル型
電界効果トランジスタであり、制御手段は、第１の電位
と第１導電チャネル型トランジスタのゲート電位との間
の差の絶対値が第１導電チャネル型トランジスタのしき
い値電圧の絶対値以上となり、かつ第２の電位と第２導
電チャネル型トランジスタのゲート電位との差の絶対値
が第２導電チャネル型トランジスタのしきい値電圧の絶
対値以上となるように、第１の入力信号の第１および第
２のレベルに応答して第１導電チャネル型トランジスタ
のゲート電位および第２導電チャネル型トランジスタの
ゲート電位を設定するものである。
【００４６】この場合、第１の電位と第１導電チャネル
型トランジスタのゲート電位との間の差の絶対値が第１
導電チャネル型トランジスタのしきい値電圧の絶対値以
上となることにより、第１導電チャネル型トランジスタ
が常時オン状態となる。また、第２の電位と第２導電チ
ャネル型トランジスタのゲート電位との差の絶対値が第
２導電チャネル型トランジスタのしきい値電圧の絶対値
以上となることにより、第２導電チャネル型トランジス
タが常時オン状態となる。
【００４７】これにより、トランジスタのしきい値電圧
が設計値からずれた場合でも確実に動作することができ
るとともに、高速動作、低消費電力化および小面積化が
可能となる。
【００４８】（４）第４の発明 第４の発明に係るレベル変換回路は、第３の発明に係る
レベル変換回路の構成において、第１の電位は正電位で
あり、第２の電位は第１の電位よりも低い正電位、接地
電位または負電位であるものである。
【００４９】この場合、第１および第２のトランジスタ
が常時オン状態となっているので、第１のノードから第
１および第２のトランジスタを経由して第２のノードに
電流が流れる。
【００５０】（５）第５の発明 第５の発明に係るレベル変換回路は、第４の発明に係る
レベル変換回路の構成において、第２の電位は、第１の
入力信号と相補的に第１のレベルと第２のレベルとに変
化する第２の入力信号であるものである。
【００５１】この場合、第１および第２の入力信号の第
１および第２のレベルは第１の電位よりも低く、第１の
入力信号が第１のレベルになっているときには第２の入
力信号は第２のレベルとなり、第１の入力信号が第２の
レベルとなっているときに第２の入力信号は第１のレベ
ルとなる。
【００５２】（６）第６の発明 第６の発明に係るレベル変換回路は、第４または第５の
発明に係るレベル変換回路の構成において、第１導電チ
ャネル型電界効果トランジスタは、第１のしきい値電圧
を有する第１のｐチャネル型電界効果トランジスタであ
り、第２導電チャネル型電界効果トランジスタは、第２
のしきい値電圧を有する第１のｎチャネル型電界効果ト
ランジスタであり、制御手段は、第１のｐチャネル型電
界効果トランジスタのゲート電位を第１の電位から第１
のしきい値電圧の絶対値分以上低下した範囲内に設定し
かつ第１のｎチャネル型電界効果トランジスタのゲート
電位を第２の電位から第２のしきい値電圧分以上上昇し
た範囲内に設定するものである。
【００５３】この場合、第１のｐチャネル型電界効果ト
ランジスタのゲート電位が第１の電位から第１のしきい
値電圧の絶対値分以上低下した範囲内に設定されること
により、第１のｐチャネル型電界効果トランジスタが常
時オン状態となる。第１のｐチャネル型電界効果トラン
ジスタのゲート電位が上記の範囲内で高いレベルにある
ときには第１のｐチャネル型電界効果トランジスタは弱
くオンし、第１のｐチャネル型電界効果トランジスタの
ゲート電位が上記の範囲内で低いレベルにあるときには
第１のｐチャネル型電界効果トランジスタは強くオンす
る。
【００５４】第１のｎチャネル型電界効果トランジスタ
のゲート電位が第２の電位から第２のしきい値電圧の絶
対値分以上上昇した範囲内に設定されることにより、第
１のｎチャネル型電界効果トランジスタが常時オン状態
となる。第１のｎチャネル型電界効果トランジスタのゲ
ート電位が上記の範囲内で低いレベルにあるときには第
１のｎチャネル型電界効果トランジスタは弱くオンし、
第１のｎチャネル型電界効果トランジスタのゲート電位
が上記の範囲内で高いレベルにあるときには第１のｎチ
ャネル型電界効果トランジスタは強くオンする。
【００５５】（７）第７の発明 第７の発明に係るレベル変換回路は、第６の発明に係る
レベル変換回路の構成において、制御手段は、第２のｐ
チャネル型電界効果トランジスタ、第２のｎチャネル型
電界効果トランジスタおよび制御回路を含み、第２のｐ
チャネル型電界効果トランジスタのソースは第１の電位
を受け、第２のｐチャネル型電界効果トランジスタのゲ
ートおよびドレインは第１のｐチャネル型電界効果トラ
ンジスタのゲートに接続され、第２のｎチャネル型電界
効果トランジスタのソースは第１の入力信号または第２
の電位を受け、第２のｎチャネル型電界効果トランジス
タのゲートおよびドレインは第１のｎチャネル型電界効
果トランジスタのゲートに接続され、制御回路は、第１
の入力信号のレベルに応じて第２のｐチャネル型電界効
果トランジスタのドレインの電位および第２のｎチャネ
ル型電界効果トランジスタのドレインの電位を制御する
ものである。
【００５６】この場合、第２のｐチャネル型電界効果ト
ランジスタにより第１のｐチャネル型電界効果トランジ
スタのゲート電位が第１の電位から第１のしきい値電圧
の絶対値分以上低下した範囲内に設定される。また、第
２のｎチャネル型電界効果トランジスタにより第１のｎ
チャネル型電界効果トランジスタのゲート電位が第２の
電位から第２のしきい値電圧の絶対値分以上上昇した範
囲内に設定される。さらに、制御回路により第１のｐチ
ャネル型電界効果トランジスタのゲート電位が上記の範
囲内で制御され、第１のｎチャネル型電界効果トランジ
スタのゲート電位が上記の範囲内で制御される。
【００５７】（８）第８の発明 第８の発明に係るレベル変換回路は、第７の発明に係る
レベル変換回路の構成において、制御回路は、第１およ
び第２の負荷素子を含み、第１の負荷素子の一端は第１
の入力信号を受け、第１の負荷素子の他端は第１のｐチ
ャネル型電界効果トランジスタのゲートに接続され、第
２の負荷素子の一端は第１の電位を受け、第２の負荷素
子の他端は第１のｎチャネル型電界効果トランジスタの
ゲートに接続されたものである。
【００５８】この場合、第１の入力信号のレベルに応じ
て第１の負荷素子により第１のｐチャネル型電界効果ト
ランジスタのゲート電位が制御されかつ第２の負荷素子
により第１のｎチャネル型電界効果トランジスタのゲー
ト電位が制御される。
【００５９】この構成では、レベル変換回路が６個の素
子により構成されるので、小面積化が図られる。
【００６０】（９）第９の発明 第９の発明に係るレベル変換回路は、第８の発明に係る
レベル変換回路の構成において、第１および第２の負荷
素子の各々は、電界効果トランジスタまたは抵抗素子で
あるものである。
【００６１】この場合、電界効果トランジスタまたは抵
抗素子により第１のｐチャネル型電界効果トランジスタ
のゲート電位および第１のｎチャネル型電界効果トラン
ジスタのゲート電位が制御される。
【００６２】（１０）第１０の発明 第１０の発明に係るレベル変換回路は、第７の発明に係
るレベル変換回路の構成において、制御手段は、第３の
ｐチャネル型電界効果トランジスタおよび第３のｎチャ
ネル型電界効果トランジスタをさらに含み、第３のｐチ
ャネル型電界効果トランジスタのソース、ゲートおよび
ドレインは、第２のｐチャネル型電界効果トランジスタ
のソース、出力ノードおよび第２のｐチャネル型電界効
果トランジスタのドレインにそれぞれ接続され、第３の
ｎチャネル型電界効果トランジスタのソース、ゲートお
よびドレインは、第２のｎチャネル型電界効果トランジ
スタのソース、出力ノードおよび第２のｎチャネル型電
界効果トランジスタのドレインにそれぞれ接続されたも
のである。
【００６３】この場合、第１の電位と第２の電位との差
が小さい場合でも、第１のｐチャネル型電界効果トラン
ジスタおよび第１のｎチャネル型電界効果トランジスタ
を確実にオンさせることができる。したがって、低電圧
駆動が可能となる。
【００６４】（１１）第１１の発明 第１１の発明に係るレベル変換回路は、第６の発明に係
るレベル変換回路の構成において、制御手段は、第２の
ｎチャネル型電界効果トランジスタおよび制御回路を含
み、第２のｎチャネル型電界効果トランジスタのソース
は第１の入力信号または第２の電位を受け、第２のｎチ
ャネル型電界効果トランジスタのゲートおよびドレイン
は第１のｎチャネル型電界効果トランジスタのゲートに
接続され、制御回路は、第１の入力信号のレベルに応じ
て第１のｎチャネル型電界効果トランジスタのゲートの
電位および第２のｎチャネル型電界効果トランジスタの
ドレインの電位を制御するものである。
【００６５】この場合、制御回路により第１のｐチャネ
ル型電界効果トランジスタのゲート電位が第１の電位か
ら第１のしきい値電圧の絶対値分以上低下した範囲内に
設定される。また、第２のｎチャネル型電界効果トラン
ジスタにより第１のｎチャネル型電界効果トランジスタ
のゲート電位が第２の電位から第２のしきい値電圧の絶
対値分以上上昇した範囲内に設定される。さらに、制御
回路により第１のｐチャネル型電界効果トランジスタの
ゲート電位が上記の範囲内で制御され、第１のｎチャネ
ル型電界効果トランジスタのゲート電位が上記の範囲内
で制御される。
【００６６】（１２）第１２の発明 第１２の発明に係るレベル変換回路は、第１１の発明に
係るレベル変換回路の構成において、制御回路は、第
１、第２および第３の負荷素子を含み、第１の負荷素子
の一端は第１の電位を受け、第１の負荷素子の他端は第
１のｐチャネル型電界効果トランジスタのゲートに接続
され、第２の負荷素子の一端は第１の入力信号または第
２の電位を受け、第２の負荷素子の他端は第１のｐチャ
ネル型電界効果トランジスタのゲートに接続され、第３
の負荷素子の一端は第１の電位を受け、第３の負荷素子
の他端は第１のｎチャネル型電界効果トランジスタのゲ
ートに接続されたものである。
【００６７】この場合、第１の入力信号のレベルに応じ
て第１および第２の負荷素子により第１のｐチャネル型
電界効果トランジスタのゲート電位が制御されかつ第３
の負荷素子により第１のｎチャネル型電界効果トランジ
スタのゲート電位が制御される。
【００６８】この構成では、レベル変換回路が６個の素
子により構成されるので、小面積化が図られる。
【００６９】（１３）第１３の発明 第１３の発明に係るレベル変換回路は、第１２の発明に
係るレベル変換回路の構成において、第１、第２および
第３の負荷素子の各々は、電界効果トランジスタまたは
抵抗素子であるものである。
【００７０】この場合、電界効果トランジスタまたは抵
抗素子により第１のｐチャネル型電界効果トランジスタ
のゲート電位および第１のｎチャネル型電界効果トラン
ジスタのゲート電位が制御される。
【００７１】（１４）第１４の発明 第１４の発明に係るレベル変換回路は、第１〜第１３の
いずれかの発明に係るレベル変換回路の構成において、
第１の入力信号の第１のレベルと第２のレベルとの間の
遷移期間に第１のノードから第１および第２のトランジ
スタを経由して第２のノードに至る電流経路を遮断する
遮断手段をさらに備えたものである。
【００７２】この場合、第１の入力信号の第１のレベル
と第２のレベルとの間の遷移期間に第１および第２のト
ランジスタに電流が流れないので、貫通電流による消費
電力の増加が防止される。したがって、さらに低消費電
力化が図られる。
【００７３】（１５）第１５の発明 第１５の発明に係るレベル変換回路は、第１〜第１４の
いずれかの発明に係るレベル変換回路の構成において、
第１のトランジスタ、第２のトランジスタおよび制御手
段は、絶縁基板上の単結晶、多結晶または非晶質の半導
体により形成されるものである。
【００７４】この場合、ＳＯＩ（Silicon on Insurato
r）デバイスによりレベル変換回路が構成される。
【００７５】（１６）第１６の発明 第１６の発明に係る半導体装置は、異なる電源電圧によ
り動作する複数のロジック回路と、複数のロジック回路
間に接続された第１〜第１５のいずれかの発明に係るレ
ベル変換回路とを備えたものである。
【００７６】この場合、異なる電源電圧により動作する
複数のロジック回路を備えた半導体装置において、製造
工程でトランジスタのしきい値電圧のばらつきが大きい
場合でも確実な動作が可能となるとともに、高速動作、
低消費電力化および小面積化が可能となる。
【００７７】（１７）第１７の発明 第１７の発明に係る半導体装置は、チップ上に設けられ
た内部回路と、チップ外に設けられる外部回路と、内部
回路と外部回路との間に接続された第１〜第１５のいず
れかの発明に係るレベル変換回路とを備えたものであ
る。
【００７８】この場合、チップ上に設けられた内部回路
とチップ外に設けられる外部回路とを備えた半導体装置
において、製造工程でトランジスタのしきい値電圧のば
らつきが大きい場合でも確実な動作が可能となるととも
に、高速動作、低消費電力化および小面積化が可能とな
る。
【００７９】（１８）第１８の発明 第１８の発明に係る表示装置は、チップ上に設けられた
半導体メモリと、チップ上に設けられたロジック回路
と、チップ上の半導体メモリとロジック回路との間に接
続された第１〜第１５のいずれかの発明に係るレベル変
換回路とを備えたものである。
【００８０】この場合、半導体メモリとロジック回路と
がチップ上に混載された半導体装置において、製造工程
でトランジスタのしきい値電圧のばらつきが大きい場合
でも確実な動作が可能となるとともに、高速動作、低消
費電力化および小面積化が可能となる。
【００８１】（１９）第１９の発明 第１９の発明に係る半導体装置は、複数のセンサと、複
数のセンサのいずれかを選択するための複数の選択用ト
ランジスタと、複数のセンサを複数の選択用トランジス
タを介して駆動する周辺回路と、所定の信号をレベル変
換して周辺回路に与える第１〜第１５のいずれかの発明
に係るレベル変換回路とを備えたものである。
【００８２】この場合、複数の選択用トランジスタおよ
びレベル変換回路を有する半導体装置において、製造工
程でトランジスタのしきい値電圧のばらつきが大きい場
合でも、確実な動作が可能となるとともに、高速動作、
低消費電力化、小面積化および高精細化が可能となる。
【００８３】（２０）第２０の発明 第２０の発明に係る表示装置は、複数の表示素子と、複
数の表示素子のいずれかを選択するための複数の選択用
トランジスタと、複数の表示素子を複数の選択用トラン
ジスタを介して駆動する周辺回路と、所定の信号をレベ
ル変換して周辺回路に与える第１〜第１５のいずれかの
発明に係るレベル変換回路とを備えたものである。
【００８４】この場合、複数の選択用トランジスタおよ
びレベル変換回路を有する表示装置において、製造工程
でトランジスタのしきい値電圧のばらつきが大きい場合
でも確実な動作が可能となるとともに、高速動作、低消
費電力化、小面積化および高精細化が可能となる。
【００８５】（２１）第２１の発明 第２１の発明に係る表示装置は、第２０の発明に係る表
示装置の構成において、複数の表示素子は液晶素子であ
り、複数の液晶素子、複数の選択用トランジスタ、周辺
回路およびレベル変換回路は絶縁基板上に形成されたも
のである。
【００８６】この場合、製造工程でトランジスタのしき
い値電圧のばらつきが大きい場合でも確実な動作が可能
となるとともに、高速動作、低消費電力化、小面積化お
よび高精細化が可能な液晶表示装置が実現される。
【００８７】（２２）第２２の発明 第２２の発明に係る表示装置は、第２０の発明に係る表
示装置の構成において、複数の表示素子は有機エレクト
ロルミネッセンス素子であり、複数の有機エレクトロル
ミネッセンス素子、複数の選択用トランジスタ、周辺回
路およびレベル変換回路は絶縁基板上に形成されたもの
である。
【００８８】この場合、製造工程でトランジスタのしき
い値電圧のばらつきが大きい場合でも確実な動作が可能
となるとともに、高速動作、低消費電力化、小面積化お
よび高精細化が可能な有機エレクトロルミネッセンス装
置が実現される。
【００８９】（２３）第２３の発明 第２３の発明に係る表示装置は、第２０〜第２２のいず
れかの発明に係る表示装置の構成において、複数の選択
用トランジスタならびにレベル変換回路の第１および第
２のトランジスタは、薄膜トランジスタからなるもので
ある。
【００９０】この場合、製造工程で薄膜トランジスタの
しきい値電圧のばらつきが大きい場合でも確実な動作が
可能となるとともに、高速動作、低消費電力化、小面積
化および高精細化が可能な表示装置が実現される。
【００９１】
【発明の実施の形態】図１は本発明の第１の実施例にお
けるレベル変換回路の構成を示す回路図である。
【００９２】図１において、レベル変換回路１は、制御
部１０、ドライバ部２０およびインバータ３を備える。
制御部１０は、制御回路１００、ｐチャネルＭＯＳＦＥ
Ｔ（金属酸化物半導体電界効果トランジスタ）１０１お
よびｎチャネルＭＯＳＦＥＴ１０２を含む。また、ドラ
イバ部２０は、ｐチャネルＭＯＳＦＥＴ２０１およびｎ
チャネルＭＯＳＦＥＴ２０２を含む。インバータ３は、
ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴ
からなるＣＭＯＳ回路により構成される。
【００９３】制御部１０の制御回路１００は、入力ノー
ドＩ１，Ｉ２、第１のノードＮＰおよび第２のノードＮ
Ｎに接続される。入力ノードＩ１，Ｉ２には、互いに相
補にハイレベルとローレベルとに変化する入力信号ＣＬ
Ｋ１，ＣＬＫ２がそれぞれ与えられる。ｐチャネルＭＯ
ＳＦＥＴ１０１のソースは電源電位ＶＤＤを受ける電源
端子に接続され、ゲートおよびドレインは第１のノード
ＮＰに接続される。ｎチャネルＭＯＳＦＥＴ１０２のソ
ースは入力ノードＩ１に接続され、ゲートおよびドレイ
ンは第２のノードＮＮに接続される。
【００９４】ドライバ部２０において、ｐチャネルＭＯ
ＳＦＥＴ２０１のソースは電源電位ＶＤＤを受ける電源
端子に接続され、ドレインは出力ノードＮＯに接続さ
れ、ゲートは第１のノードＮＰに接続される。ｎチャネ
ルＭＯＳＦＥＴ２０２のソースは入力ノードＩ２に接続
され、ドレインは出力ノードＮＯに接続され、ゲートは
第２のノードＮＮに接続される。
【００９５】入力信号ＣＬＫ１，ＣＬＫ２のハイレベル
とローレベルとの間の電位差は電源電位ＶＤＤと接地電
位との間の電位差よりも小さい。本実施例では、入力信
号ＣＬＫ１，ＣＬＫ２のローレベルは接地電位であり、
ハイレベルは電源電位ＶＤＤと接地電位との間の電位で
ある。
【００９６】制御回路１００は、入力信号ＣＬＫ１，Ｃ
ＬＫ２に応答して第１のノードＮＰの電位ＶＮＰおよび
第２のノードＮＮの電位ＶＮＮを制御する。第１のノー
ドＮＰの電位ＶＮＰは、電源電位ＶＤＤからｐチャネル
ＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔｐの絶対値分以
上低下したレベルに設定される。また、第２のノードＮ
Ｎの電位ＶＮＮは、入力信号ＣＬＫ１のローレベルから
ｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎの
絶対値分以上上昇したレベルに設定される。さらに、ｎ
チャネルＭＯＳＦＥＴ１０２のソースの電位は、入力信
号ＣＬＫ１のレベルとなる。
【００９７】それにより、ｐチャネルＭＯＳＦＥＴ２０
１およびｎチャネルＭＯＳＦＥＴ２０２のうち一方が強
くオンしかつ他方が弱くオンする。このように、ドライ
バ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャ
ネルＭＯＳＦＥＴ２０２の一方が完全にオフすることは
ない。
【００９８】例えば、ｐチャネルＭＯＳＦＥＴ２０１が
強くオンしているときにはｎチャネルＭＯＳＦＥＴ２０
２は弱くオンしている。それにより、ｐチャネルＭＯＳ
ＦＥＴ２０１のオン抵抗の値がｎチャネルＭＯＳＦＥＴ
２０２のオン抵抗の値よりも小さくなる。その結果、出
力ノードＮＯの出力電位Ｖｏｕｔが高くなる。
【００９９】また、ｎチャネルＭＯＳＦＥＴ２０２が強
くオンしているときにはｐチャネルＭＯＳＦＥＴ２０１
は弱くオンしている。それにより、ｎチャネルＭＯＳＦ
ＥＴ２０２のオン抵抗の値がｐチャネルＭＯＳＦＥＴ２
０１のオン抵抗の値よりも小さくなる。その結果、出力
ノードＮＯの出力電位Ｖｏｕｔが低くなる。
【０１００】インバータ３は、出力電位Ｖｏｕｔを電源
電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに
変換する。
【０１０１】図２、図３および図４は図１のレベル変換
回路１において第１のノードＮＰの電位ＶＮＰおよび第
２のノードＮＮの電位ＶＮＮのとり得る範囲の例を示す
模式図である。
【０１０２】図２〜図４に示すように、第１のノードＮ
Ｐの電位のとり得る範囲は、電源電位ＶＤＤからｐチャ
ネルＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔｐ分低下し
た第１のレベルＶ１とその第１のレベルＶ１よりも低い
第２のレベルＶ２との間になる。第２のノードＮＮの電
位ＶＮＮのとり得る範囲は、接地電位ＧＮＤからｎチャ
ネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎ分上昇し
た第３のレベルＶ３とその第３のレベルＶ３よりも高い
第４のレベルＶ４との間になる。
【０１０３】図２はｐチャネルＭＯＳＦＥＴ１０１のし
きい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２
のしきい値電圧Ｖｔｎが比較的小さい場合を示してい
る。この場合、第１のノードＮＰの電位ＶＮＰが第２の
ノードＮＮの電位ＶＮＮよりも高くなる。それにより、
ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１および
ｎチャネルＭＯＳＦＥＴ２０２に流れる電流が比較的小
さくなる。したがって、ドライバ部２０における貫通電
流が比較的小さくなるが、動作速度は比較的低くなる。
【０１０４】図３はｐチャネルＭＯＳＦＥＴ１０１のし
きい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２
のしきい値電圧Ｖｔｎがやや大きい場合を示している。
この場合、第１のノードＮＰの電位ＶＮＰと第２のノー
ドＮＮの電位ＶＮＮとの差が小さくなる。それにより、
ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１および
ｎチャネルＭＯＳＦＥＴ２０２に流れる電流の値がやや
大きくなる。したがって、ドライバ部２０における貫通
電流が図２の場合に比べてやや大きくなるが、動作速度
は図２の場合に比べてやや高くなる。
【０１０５】図４はｐチャネルＭＯＳＦＥＴ１０１のし
きい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２
のしきい値電圧Ｖｔｎが比較的大きい場合を示す。この
場合、第１のノードＮＰの電位ＶＮＰが第２のノードＮ
Ｎの電位ＶＮＮよりも低くなる。それにより、ドライバ
部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネ
ルＭＯＳＦＥＴ２０２に流れる電流が比較的大きくな
る。したがって、ドライバ部２０における貫通電流が比
較的大きくなるが、動作速度は比較的高くなる。
【０１０６】図５は図１のレベル変換回路１の動作例を
示す電圧波形図である。図５の動作例は図４の場合に対
応しており、第１のノードＮＰの電位ＶＮＰのハイレベ
ルが第２のノードＮＮの電位ＶＮＮのハイレベルよりも
低く、第１のノードＮＰの電位ＶＮＰのローレベルが第
２のノードＮＮの電位ＶＮＮのローレベルよりも高くな
っている。図５の動作例では、ドライバ部２０における
貫通電流が比較的大きくなるが、動作速度が高くなる。
【０１０７】図５に示すように、第１のノードＮＰの電
位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮは同相で
変化する。入力信号ＣＬＫ１がハイレベルとなり、入力
信号ＣＬＫ２がローレベルになったときに、第１のノー
ドＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮ
Ｎがハイレベルとなる。それにより、出力電位ＶＯＵＴ
は接地電位ＧＮＤとなる。
【０１０８】入力信号ＣＬＫ１がローレベルとなり、入
力信号ＣＬＫ２がハイレベルになったときには、第１の
ノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位
ＶＮＮはローレベルとなる。それにより、出力電位ＶＯ
ＵＴは電源電位ＶＤＤとなる。
【０１０９】本実施例のレベル変換回路１においては、
常時オン状態となっているｐチャネルＭＯＳＦＥＴ２０
１およびｎチャネルＭＯＳＦＥＴ２０２のオン状態の程
度が制御されるので、入力信号ＣＬＫ１，ＣＬＫ２の電
圧振幅がｐチャネルＭＯＳＦＥＴ２０１およびｎチャネ
ルＭＯＳＦＥＴ２０２のしきい値電圧よりも小さい場合
でも動作が可能となる。また、ｐチャネルＭＯＳＦＥＴ
２０１およびｎチャネルＭＯＳＦＥＴ２０２のしきい値
電圧が設計値から大きくずれた場合でも、入力信号ＣＬ
Ｋ１，ＣＬＫ２のレベルの変化に対応する出力電位Ｖｏ
ｕｔの波形が得られる。このように、製造工程でのばら
つきによりｐチャネルＭＯＳＦＥＴ２０１およびｎチャ
ネルＭＯＳＦＥＴ２０２のしきい値電圧が設計値からず
れた場合でも確実に動作することができる。
【０１１０】また、常時オン状態となっているｐチャネ
ルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２
０２のオン状態の程度が制御されるので、高速動作が可
能となる。さらに、高速動作が可能となることにより出
力電位Ｖｏｕｔのレベルの遷移期間が短くなるので、貫
通電流が流れる期間が短縮される。それにより、低消費
電力化が可能となる。
【０１１１】また、入力信号ＣＬＫ１，ＣＬＫ２の電圧
振幅が小さい場合でもレベルをシフトする回路が必要な
いので、小面積化が可能となる。
【０１１２】図６は図１のレベル変換回路１の回路構成
の第１の例を示す回路図である。図６に示すように、制
御回路１００はｎチャネルＭＯＳＦＥＴ１０３およびｐ
チャネルＭＯＳＦＥＴ１０４を含む。ｎチャネルＭＯＳ
ＦＥＴ１０３のソースは入力ノードＩ１に接続され、ド
レインおよびゲートは第１のノードＮＰに接続される。
ｐチャネルＭＯＳＦＥＴ１０４のソースは電源端子に接
続され、ドレインは第２のノードＮＮに接続され、ゲー
トは入力ノードＩ２に接続される。
【０１１３】このように、図６の例では、レベル変換回
路１は６個のＭＯＳＦＥＴにより構成される。したがっ
て、小面積化が可能となる。
【０１１４】ここで、ｐチャネルＭＯＳＦＥＴ１０１の
しきい値電圧をＶｔｐとし、ｎチャネルＭＯＳＦＥＴ１
０２のしきい値電圧をＶｔｎとする。
【０１１５】製造工程で、ｐチャネルＭＯＳＦＥＴのし
きい値電圧およびｎチャネルＭＯＳＦＥＴのしきい値電
圧がレベル変換回路１ごとにばらついた場合でも、同一
のレベル変換回路１内では、ｐチャネルＭＯＳＦＥＴ１
０１，１０４，２０１のしきい値電圧は同一であり、ｎ
チャネルＭＯＳＦＥＴ１０２，１０３，２０２のしきい
値電圧は同一である。
【０１１６】図６の例では、ｐチャネルＭＯＳＦＥＴ１
０１により第１のノードＮＰの電位ＶＮＰが電源電位Ｖ
ＤＤからしきい値電圧Ｖｔｐの絶対値分以上低下したレ
ベルに設定される。それにより、ｐチャネルＭＯＳＦＥ
Ｔ２０１が常にオン状態となる。また、ｎチャネルＭＯ
ＳＦＥＴ１０２により第２のノードＮＮの電位ＶＮＮが
接地電位からしきい値電圧Ｖｔｎの絶対値分以上上昇し
たレベルに設定される。それにより、ｎチャネルＭＯＳ
ＦＥＴ２０２が常にオン状態となる。
【０１１７】入力信号ＣＬＫ１のレベルに応じてｎチャ
ネルＭＯＳＦＥＴ１０３により第１のノードＮＰの電位
ＶＮＰがハイレベルまたはローレベルに制御される。ま
た、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯ
ＳＦＥＴ１０４により第２のノードＮＮの電位ＶＮＮが
ハイレベルまたはローレベルに制御される。それによ
り、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭ
ＯＳＦＥＴ２０２のうち一方が強くオンし、他方が弱く
オンする。
【０１１８】図７は図１のレベル変換回路１の回路構成
の第２の例を示す回路図である。図７のレベル変換回路
１が図６のレベル変換回路１と異なるのは、制御回路１
００のｐチャネルＭＯＳＦＥＴ１０４のゲートが接地端
子に接続されている点である。この場合、ｐチャネルＭ
ＯＳＦＥＴ１０４は常時オン状態となり、負荷抵抗とし
て働く。それにより、ドライバ部２０のｎチャネルＭＯ
ＳＦＥＴ２０２が常時オン状態となる。
【０１１９】入力信号ＣＬＫ１のレベルに応じて第２の
ノードＮＮの電位ＶＮＮがハイレベルまたはローレベル
に制御される。それにより、ｎチャネルＭＯＳＦＥＴ２
０２が強くまたは弱くオンする。
【０１２０】図７のレベル変換回路１の他の部分の構成
および動作は図６のレベル変換回路１と同様である。
【０１２１】図８は図１のレベル変換回路１の回路構成
の第３の例を示す回路図である。図８のレベル変換回路
１が図７のレベル変換回路１と異なるのは、制御回路１
００がｐチャネルＭＯＳＦＥＴ１０４の代わりにｎチャ
ネルＭＯＳＦＥＴ１０５を含む点である。ｎチャネルＭ
ＯＳＦＥＴ１０５のソースは第２のノードＮＮに接続さ
れ、ドレインおよびゲートは電源端子に接続される。こ
の場合、ｎチャネルＭＯＳＦＥＴ１０５は常時オン状態
となり、負荷抵抗として働く。それにより、ドライバ部
２０のｎチャネルＭＯＳＦＥＴ２０２が常時オン状態と
なる。
【０１２２】入力信号ＣＬＫ１のレベルに応じて第２の
ノードＮＮの電位ＶＮＮがハイレベルまたはローレベル
に制御される。それにより、ｎチャネルＭＯＳＦＥＴ２
０２が強くまたは弱くオンする。
【０１２３】図８のレベル変換回路１の他の部分の構成
および動作は図６のレベル変換回路１と同様である。
【０１２４】図９は図１のレベル変換回路１の回路構成
の第４の例を示す回路図である。図９のレベル変換回路
１が図６のレベル変換回路１と異なるのは、ｎチャネル
ＭＯＳＦＥＴ１０２のソースが接地端子に接続されてい
る点である。この場合、ｎチャネルＭＯＳＦＥＴ１０２
により第２のノードＮＮの電位ＶＮＮが接地電位からし
きい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定
される。それにより、ドライバ部２０のｎチャネルＭＯ
ＳＦＥＴ２０２が常時オン状態となる。
【０１２５】入力信号ＣＬＫ２のレベルに応じてｐチャ
ネルＭＯＳＦＥＴ１０４により第２のノードＮＮの電位
ＶＮＮがハイレベルまたはローレベルに制御される。そ
れにより、ｎチャネルＭＯＳＦＥＴ２０２が強くまたは
弱くオンする。
【０１２６】図９のレベル変換回路１の他の部分の構成
および動作は図６のレベル変換回路１と同様である。
【０１２７】図１０は図１のレベル変換回路１の回路構
成の第５の例を示す回路図である。図１０のレベル変換
回路１が図６のレベル変換回路１と異なるのは、制御回
路１００のｎチャネルＭＯＳＦＥＴ１０３のゲートが電
源端子に接続されている点である。この場合、ｎチャネ
ルＭＯＳＦＥＴ１０３は常時オン状態となり、負荷抵抗
として働く。それにより、第１のノードＮＰの電位ＶＮ
Ｐが入力信号ＣＬＫ１のレベルに応じてハイレベルまた
はローレベルに制御される。したがって、ドライバ部２
０のｐチャネルＭＯＳＦＥＴ２０１が強くまたは弱くオ
ンする。
【０１２８】図１０のレベル変換回路１の他の部分の構
成および動作は図６のレベル変換回路１と同様である。
【０１２９】図１１は図１のレベル変換回路１の回路構
成の第６の例を示す回路図である。図１１のレベル変換
回路１が図６のレベル変換回路１と異なるのは、制御回
路１００が抵抗素子Ｒ１，Ｒ２により構成される点であ
る。抵抗素子Ｒ１の一端は第１のノードＮＰに接続さ
れ、他端は入力ノードＩ１に接続される。抵抗素子Ｒ２
の一端は電源端子に接続され、他端は第２のノードＮＮ
に接続される。この場合、入力信号ＣＬＫ１のレベルに
応じて第１のノードＮＰの電位ＶＮＰがハイレベルまた
はローレベルに制御されるとともに第２のノードＮＮの
電位ＶＮＮがハイレベルまたはローレベルに制御され
る。
【０１３０】図１１のレベル変換回路１の他の部分の構
成および動作は図６のレベル変換回路１と同様である。
【０１３１】図１２は本発明の第２の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１３２】図１２のレベル変換回路１が図１のレベル
変換回路１と異なるのは、ドライバ部２０のｎチャネル
ＭＯＳＦＥＴ２０２のソースが接地端子に接続されてい
る点である。
【０１３３】本実施例のレベル変換回路１においても、
第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１の
ローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい
値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定され
る。
【０１３４】入力信号ＣＬＫ１がローレベルのときには
第２のノードＮＮの電位ＶＮＮはローレベルからしきい
値電圧Ｖｔｎの絶対値分上昇したレベルになる。このと
き、ｎチャネルＭＯＳＦＥＴ２０２のソースは接地電位
となっている。それにより、ｎチャネルＭＯＳＦＥＴ２
０２は弱くオンする。入力信号ＣＬＫ１がハイレベルの
ときには第２のノードＮＮの電位ＶＮＮはハイレベルか
らしきい値電圧Ｖｔｎの絶対値分上昇したレベルにな
る。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソース
は接地電位となっている。それにより、ｎチャネルＭＯ
ＳＦＥＴ２０２は強くオンする。
【０１３５】第２の実施例のレベル変換回路１の他の部
分の構成および動作は、第１の実施例のレベル変換回路
１と同様である。
【０１３６】図１３は本発明の第３の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１３７】図１３のレベル変換回路１が図１のレベル
変換回路１と異なるのは、ドライバ部２０のｎチャネル
ＭＯＳＦＥＴ２０２のソースが負電位Ｖｅｅを受ける電
源端子に接続されている点である。
【０１３８】本実施例のレベル変換回路１においても、
第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１の
ローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい
値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定され
る。
【０１３９】入力信号ＣＬＫ１がローレベルのときには
第２のノードＮＮの電位ＶＮＮはローレベルからしきい
値電圧Ｖｔｎの絶対値分上昇したレベルになる。このと
き、ｎチャネルＭＯＳＦＥＴ２０２のソースは負電位Ｖ
ｅｅとなっている。それにより、ｎチャネルＭＯＳＦＥ
Ｔ２０２は弱くオンする。入力信号ＣＬＫ１がハイレベ
ルのときには第２のノードＮＮの電位ＶＮＮはハイレベ
ルからしきい値電圧Ｖｔｎの絶対値分上昇したレベルに
なる。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソー
スは負電位Ｖｅｅとなっている。それにより、ｎチャネ
ルＭＯＳＦＥＴ２０２は強くオンする。
【０１４０】第３の実施例のレベル変換回路１の他の部
分の構成および動作は、第１の実施例のレベル変換回路
１と同様である。
【０１４１】図１４は本発明の第４の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１４２】図１４のレベル変換回路１においては、制
御部１０が制御回路１００ａおよびｎチャネルＭＯＳＦ
ＥＴ１０２を含む。制御回路１００ａは、入力ノードＩ
１，Ｉ２、第１のノードＮＰおよび第２のノードＮＮに
接続される。入力ノードＩ１，Ｉ２には、第１の実施例
のレベル変換回路１と同様に、入力信号ＣＬＫ１，ＣＬ
Ｋ２がそれぞれ与えられる。
【０１４３】ｎチャネルＭＯＳＦＥＴ１０２のソースは
入力ノードＩ１に接続され、ドレインおよびゲートは第
２のノードＮＮに接続される。図１４のレベル変換回路
１の他の部分の構成は、図１のレベル変換回路１の構成
と同様である。
【０１４４】制御回路１００ａは、入力信号ＣＬＫ１，
ＣＬＫ２に応答して第１のノードＮＰの電位ＶＮＰおよ
び第２のノードＮＮの電位ＶＮＮを制御する。第１のノ
ードＮＰの電位ＶＮＰは、制御回路１００ａにより電源
電位ＶＤＤと入力信号ＣＬＫ１のレベルとの間のレベル
に設定される。また、第２のノードＮＮの電位ＶＮＮ
は、入力信号ＣＬＫ１のローレベルからｎチャネルＭＯ
ＳＦＥＴ１０２のしきい値電圧Ｖｔｎの絶対値分以上上
昇したレベルに設定される。
【０１４５】それにより、ドライバ部２０のｐチャネル
ＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０
２のうち一方が強くオンしかつ他方が弱くオンする。こ
のように、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２
０１およびｎチャネルＭＯＳＦＥＴ２０２の一方が完全
にオフすることはない。
【０１４６】第４の実施例のレベル変換回路１の他の部
分の構成および動作は、第１の実施例のレベル変換回路
１と同様である。
【０１４７】図１５は図１４のレベル変換回路１の回路
構成の第１の例を示す回路図である。
【０１４８】図１５に示すように、制御回路１００ａは
抵抗素子Ｒ３，Ｒ４およびｐチャネルＭＯＳＦＥＴ１０
４を含む。抵抗素子Ｒ３の一端は電源端子に接続され、
他端は第１のノードＮＰに接続される。抵抗素子Ｒ４の
一端は第１のノードＮＰに接続され、他端は入力ノード
Ｉ１に接続される。ｐチャネルＭＯＳＦＥＴ１０４のソ
ースは電源端子に接続され、ドレインは第２のノードＮ
Ｎに接続され、ゲートは入力ノードＩ２に接続される。
【０１４９】図１５の例では、抵抗素子Ｒ３，Ｒ４によ
り第１のノードＮＰの電位ＶＮＰが電源電位ＶＤＤと入
力信号ＣＬＫ１のレベルとの間のレベルに設定される。
それにより、ｐチャネルＭＯＳＦＥＴ２０１が常にオン
状態となる。また、ｎチャネルＭＯＳＦＥＴ１０２によ
り第２のノードＮＮの電位ＶＮＮが接地電位からしきい
値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定され
る。それにより、ｎチャネルＭＯＳＦＥＴ２０２が常に
オン状態となる。
【０１５０】第１のノードＮＰの電位ＶＮＰは入力信号
ＣＬＫ１のレベルに応じてハイレベルまたはローレベル
に制御される。また、第２のノードＮＮの電位ＶＮＮは
入力信号ＣＬＫ１，ＣＬＫ２のレベルに応じてハイレベ
ルまたはローレベルに制御される。それにより、ｐチャ
ネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ
２０２のうち一方が強くオンし、他方が弱くオンする。
【０１５１】入力信号ＣＬＫ１がハイレベルのときに
は、第１のノードＮＰの電位ＶＮＰは電源電位ＶＤＤと
入力信号ＣＬＫ１のハイレベルとの間のレベルに設定さ
れる。それにより、ｐチャネルＭＯＳＦＥＴ２０１が弱
くオンする。このとき、ｎチャネルＭＯＳＦＥＴ２０２
は強くオンする。
【０１５２】入力信号ＣＬＫ１がローレベルのときに
は、第１のノードＮＰの電位ＶＮＰは電源電位ＶＤＤと
入力信号ＣＬＫ１のローレベルとの間のレベルに設定さ
れる。それにより、ｐチャネルＭＯＳＦＥＴ２０１が強
くオンする。このとき、ｎチャネルＭＯＳＦＥＴ２０２
は強くオンする。
【０１５３】図１６は図１４のレベル変換回路１の回路
構成の第２の例を示す回路図である。
【０１５４】図１６のレベル変換回路１が図１５のレベ
ル変換回路１と異なるのは、制御回路１００ａの抵抗素
子４の他端が接地端子に接続されている点である。
【０１５５】この場合、第１のノードＮＰの電位ＶＮＮ
は、抵抗素子Ｒ３，Ｒ４により電源電位ＶＤＤと接地電
位との間の所定の電位に固定される。それにより、ｐチ
ャネルＭＯＳＦＥＴ２０２は常にオン状態となる。
【０１５６】ｎチャネルＭＯＳＦＥＴ２０２が強くオン
したときにはｐチャネルＭＯＳＦＥＴ２０１は弱くオン
し、ｎチャネルＭＯＳＦＥＴ２０２が弱くオンしたとき
にはｐチャネルＭＯＳＦＥＴ２０１が強くオンする。
【０１５７】図１７は図１４のレベル変換回路１の回路
構成の第３の例を示す回路図である。
【０１５８】図１７のレベル変換回路１が図１５のレベ
ル変換回路１と異なるのは、制御回路１００ａの抵抗素
子Ｒ３の代わりにｐチャネルＭＯＳＦＥＴ１０６が設け
られている点である。ｐチャネルＭＯＳＦＥＴ１０６の
ソースは電源端子に接続され、ドレインは第１のノード
ＮＰに接続され、ゲートは入力ノードＩ１に接続され
る。
【０１５９】入力信号ＣＬＫ１がハイレベルのときには
第１のノードＮＰの電位ＶＮＰがハイレベルとなる。そ
れにより、ｐチャネルＭＯＳＦＥＴ２０１が弱くオンす
る。入力信号ＣＬＫ１がローレベルのときには第１のノ
ードＮＰの電位ＶＮＰがローレベルとなる。それによ
り、ｐチャネルＭＯＳＦＥＴ２０１が強くオンする。
【０１６０】第１〜第４の実施例のレベル変換回路１は
互いに相補に変化する入力信号ＣＬＫ１，ＣＬＫ２に応
答して動作するが、次に示す第５の実施例のレベル変換
回路１は単一の入力信号に応答して動作する。
【０１６１】図１８は本発明の第５の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１６２】図１８において、制御回路１００のｎチャ
ネルＭＯＳＦＥＴ１０３のソースは単一の入力信号ＣＬ
Ｋを受ける入力ノードＩ１に接続され、ドレインおよび
ゲートは第１のノードＮＰに接続される。ｐチャネルＭ
ＯＳＦＥＴ１０４のソースは電源端子に接続され、ドレ
インは第２のノードＮＮに接続され、ゲートは接地端子
に接続される。また、ドライバ部２０のｎチャネルＭＯ
ＳＦＥＴ２０２のソースは接地端子に接続される。
【０１６３】図１８のレベル変換回路１の他の部分の構
成は図６のレベル変換回路１の構成と同様である。
【０１６４】図１９は本発明の第６の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１６５】図１９のレベル変換回路１において、制御
部１０の構成は図６のレベル変換回路１の制御部１０の
構成と同様である。ドライバ部２０においては、ｐチャ
ネルＭＯＳＦＥＴ２０１のソースと電源端子との間にｐ
チャネルＭＯＳＦＥＴ２１０が接続されている。ｐチャ
ネルＭＯＳＦＥＴ２１０のゲートには制御信号ＣＯＮＴ
が与えられる。図１９のレベル変換回路１の他の部分の
構成は、図６のレベル変換回路１の構成と同様である。
【０１６６】図２０は図１９のレベル変換回路１の動作
例を示す電圧波形図である。図２０に示すように、入力
信号ＣＬＫ１，ＣＬＫ２は互いに相補にハイレベルとロ
ーレベルとに変化する。出力電位ＶＯＵＴは入力信号Ｃ
ＬＫ１，ＣＬＫ２の電圧振幅よりも大きな電圧振幅で変
化する。
【０１６７】制御信号ＣＯＮＴは、入力信号ＣＬＫ１，
ＣＬＫ２がハイレベルとローレベルとの間で遷移する期
間においてハイレベルになり、他の期間にはローレベル
となる。
【０１６８】制御信号ＣＯＮＴがハイレベルになる期間
を貫通電流阻止期間ＴＨと呼ぶ。貫通電流阻止期間ＴＨ
にはｐチャネルＭＯＳＦＥＴ２１０がオフする。それに
より、電源端子からｐチャネルＭＯＳＦＥＴ２０１およ
びｎチャネルＭＯＳＦＥＴ２０２を通して流れる貫通電
流が阻止される。したがって、低消費電力化が可能とな
る。
【０１６９】ここで、本発明に係るレベル変換回路の特
性のシミュレーションを行った。図２１はシミュレーシ
ョンに用いたレベル変換回路の回路構成を示す図であ
る。図２１のレベル変換回路１の構成は図６に示したレ
ベル変換回路１の構成と同様である。まず、図２１のレ
ベル変換回路１の動作の高速性を調べた。
【０１７０】一般に、バルクシリコンからなるトランジ
スタでは、しきい値電圧Ｖｔｐは例えば（−０．９±
０．１）Ｖであり、しきい値電圧Ｖｔｎは例えば（０．
７±０．１）Ｖである。一方、多結晶シリコンを用いた
薄膜トランジスタでは、しきい値電圧Ｖｔｐは例えば
（−２．５±１〜１．５）Ｖであり、しきい値電圧Ｖｔ
ｎは例えば（１．８±１〜１．５）Ｖである。このよう
に、多結晶シリコンを用いた薄膜トランジスタでは、バ
ルクシリコンからなるトランジスタに比べて製造工程で
のしきい値電圧のばらつきが大きくなる。
【０１７１】図２２はレベル変換回路１をバルクシリコ
ンからなるトランジスタにより構成した場合のシミュレ
ーション結果を示す図である。
【０１７２】入力信号ＣＬＫ１，ＣＬＫ２の周波数を１
ＧＨｚとし、入力電圧振幅（入力信号ＣＬＫ１，ＣＬＫ
２の振れ幅）を０．５Ｖとし、出力電圧振幅（出力電位
ＶＯＵＴの振れ幅）を３．０Ｖとした。
【０１７３】図２２（ａ）は入力信号ＣＬＫ１，ＣＬＫ
２および出力電位ＶＯＵＴの波形を示し、図２２（ｂ）
は第１のノードＮＰの電位ＶＮＰ、第２のノードＮＮの
電位ＶＮＮおよび出力ノードＮＯの出力電位Ｖｏｕｔの
波形を示す。
【０１７４】図２２のシミュレーション結果から１ＧＨ
ｚという高い周波数でも入力信号ＣＬＫ１，ＣＬＫ２に
応答してデューティ比が５０％の出力電位ＶＯＵＴが得
られることがわかる。このように、バルクシリコンから
なるトランジスタにより構成されたレベル変換回路１に
おいては高速動作が可能となる。
【０１７５】図２３はレベル変換回路１を多結晶シリコ
ンからなる薄膜トランジスタにより構成した場合のシミ
ュレーション結果を示す図である。
【０１７６】入力信号ＣＬＫ１，ＣＬＫ２の周波数を２
０ＭＨｚとし、入力電圧振幅を３．０Ｖとし、出力電圧
振幅を１２Ｖとした。
【０１７７】図２３（ａ）は入力信号ＣＬＫ１，ＣＬＫ
２および出力電位ＶＯＵＴの波形を示し、図２３（ｂ）
は第１のノードＮＰの電位ＶＮＰ、第２のノードＮＮの
電位ＶＮＮおよび出力ノードＮＯの出力電位Ｖｏｕｔの
波形を示す。
【０１７８】図２３のシミュレーション結果から２０Ｍ
Ｈｚという高い周波数でも入力信号ＣＬＫ１，ＣＬＫ２
に応答してデューティ比が５０％の出力電位ＶＯＵＴが
得られることがわかる。このように、多結晶シリコンか
らなる薄膜トランジスタにより構成されたレベル変換回
路１においても高速動作が可能となる。
【０１７９】次に、レベル変換回路１のｐチャネルＭＯ
ＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧
がばらついた場合の電圧波形のシミュレーションを行っ
た。このシミュレーションでは、レベル変換回路１のｐ
チャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴと
して多結晶シリコンからなる薄膜トランジスタを用い
た。入力信号ＣＬＫ１，ＣＬＫ２の周波数は２ＭＨｚと
した。
【０１８０】図２４はｐチャネルＭＯＳＦＥＴおよびｎ
チャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて
小さい場合のシミュレーション結果を示す図である。図
２４のシミュレーションでは、ｐチャネルＭＯＳＦＥＴ
のしきい値パラメータ（しきい値電圧）を−２．０Ｖと
し、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（し
きい値電圧）を１．３Ｖとした。
【０１８１】図２５はｐチャネルＭＯＳＦＥＴおよびｎ
チャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合の
シミュレーション結果を示す図である。図２５のシミュ
レーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パ
ラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴの
しきい値パラメータを２．８Ｖとした。
【０１８２】図２６はｐチャネルＭＯＳＦＥＴおよびｎ
チャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて
大きい場合のシミュレーション結果を示す図である。図
２６のシミュレーションでは、ｐチャネルＭＯＳＦＥＴ
のしきい値パラメータを−５．０Ｖとし、ｎチャネルＭ
ＯＳＦＥＴのしきい値パラメータを４．３Ｖとした。
【０１８３】図２４、図２５および図２６の結果から、
ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴ
のしきい値パラメータが設定値から比較的大きくずれた
場合でも、入力信号ＣＬＫ１，ＣＬＫ２に応答してデュ
ーティ比が５０％の出力電位ＶＯＵＴが得られることが
わかる。
【０１８４】図２７は本発明の第７の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１８５】図２７のレベル変換回路１ａは、２つの制
御部１０Ａ，１０Ｂ、２つのドライバ部２０Ａ，２０Ｂ
および１つのＰＭＯＳクロスカップル型差動増幅器３０
を備える。
【０１８６】制御部１０Ａ，１０Ｂおよびドライバ部２
０Ａ，２０Ｂの構成は、第１〜第６の実施例における制
御部１０およびドライバ部２０の構成と同様である。た
だし、制御部１０Ａの入力ノードＩ１，Ｉ２にはそれぞ
れ入力信号ＣＬＫ１，ＣＬＫ２が与えられ、制御部１０
Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ
２，ＣＬＫ１が与えられる。
【０１８７】ドライバ部２０Ａ，２０ＢのｎチャネルＭ
ＯＳＦＥＴ３０３のソースには、所定の電位ＶＥＥが与
えられる。所定の電位ＶＥＥは、電源電位ＶＤＤよりも
低い正電位、接地電位、負電位、クロック信号ＣＬＫ１
またはクロック信号ＣＬＫ２である。
【０１８８】差動増幅器３０は、ｐチャネルＭＯＳＦＥ
Ｔ３０１，３０２およびｎチャネルＭＯＳＦＥＴ３０
３，３０４を含む。ｐチャネルＭＯＳＦＥＴ３０１，３
０２のソースは電源端子に接続され、ドレインは出力ノ
ードＮＯ１，ＮＯ２にそれぞれ接続され、ゲートは出力
ノードＮＯ２，ＮＯ１に交差接続される。ｎチャネルＭ
ＯＳＦＥＴ３０３，３０４のソースには所定の電位ＶＥ
Ｅが与えられ、ドレインは出力ノードＮＯ１，ＮＯ２に
それぞれ接続され、ゲートはドライバ部２０Ａ，２０Ｂ
の出力ノードＮＯＡ，ＮＯＢにそれぞれ接続される。
【０１８９】本実施例のレベル変換回路１ａにおいて
は、差動増幅器３０の出力ノードＮＯ１，ＮＯ２から互
いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が
出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電
位ＶＤＤと接地電位との間で変化する。
【０１９０】図２８は図２７のレベル変換回路１ａの具
体的な構成例を示す回路図である。図２８において、制
御部１０Ａ，１０Ｂの構成は、図６に示した制御部１０
の構成と同様である。ドライバ部２０Ａ，２０Ｂのｎチ
ャネルＭＯＳＦＥＴ２０２のソースは入力ノードＩ２に
接続される。差動増幅器３０のｎチャネルＭＯＳＦＥＴ
３０３，３０４のソースは接地端子に接続される。
【０１９１】図２９は本発明の第８の実施例におけるレ
ベル変換回路の構成を示す回路図である。
【０１９２】図２９のレベル変換回路１ｂが図２７のレ
ベル変換回路１ａと異なるのは、ＰＭＯＳクロスカップ
ル型差動増幅器３０の代わりにカレントミラー型増幅器
３１が接続されている点である。
【０１９３】カレントミラー型増幅器３１は、ｐチャネ
ルＭＯＳＦＥＴ３１１，３１２およびｎチャネルＭＯＳ
ＦＥＴ３１３，３１４を含む。ｐチャネルＭＯＳＦＥＴ
３１１，３１２のソースは電源端子に接続され、ドレイ
ンは出力ノードＮＯ３，ＮＯ４にそれぞれ接続され、ゲ
ートは出力ノードＮＯ３に接続される。ｎチャネルＭＯ
ＳＦＥＴ３１３，３１４のソースには所定の電位ＶＥＥ
が与えられ、ドレインは出力ノードＮＯ３，ＮＯ４にそ
れぞれ接続され、ゲートはドライバ部２０Ａ，２０Ｂの
出力ノードＮＯ１，ＮＯ２にそれぞれ接続される。
【０１９４】本実施例のレベル変換回路１ｂにおいて
は、カレントミラー型増幅器３１の出力ノードＮＯ４か
ら出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは
電源電位ＶＤＤと接地電位との間で変化する。図３０は
本発明の第９の実施例におけるレベル変換回路の構成を
示す回路図である。
【０１９５】図３０のレベル変換回路１ｃにおいては、
ドライバ部２０Ａ，２０Ｂの出力ノードＮＯＡ，ＮＯＢ
間に複数のＰＭＯＳクロスカップル型差動増幅器３０が
接続されている。図３０のレベル変換回路１ｃの他の部
分の構成は、図２７のレベル変換回路１ａの構成と同様
である。
【０１９６】本実施例のレベル変換回路１ｃにおいて
は、複数の差動増幅器３０の出力ノードＮＯ１，ＮＯ２
から互いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵ
Ｔ２が出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は
電源電位ＶＤＤと接地電位との間で変化する。
【０１９７】図３１は本発明の第１０の実施例における
レベル変換回路の構成を示す回路図である。図３１のレ
ベル変換回路１ｄは、ペア型レベル変換回路である。
【０１９８】図３１のレベル変換回路１ｄは、２つの制
御部１０Ａ，１０Ｂ、２つのドライバ部２０Ａ，２０Ｂ
および２つのインバータ３Ａ，３Ｂを備える。
【０１９９】制御部１０Ａ，１０Ｂの構成は図６に示し
た制御部１０の構成と同様であり、ドライバ部２０Ａ，
２０Ｂの構成は、図６に示したドライバ部２０の構成と
同様である。制御部１０ＡのｐチャネルＭＯＳＦＥＴ１
０４のゲート、ドライバ部２０ＡのｎチャネルＭＯＳＦ
ＥＴ２０２のソース、制御部１０ＢのｎチャネルＭＯＳ
ＦＥＴ１０２のソースおよび制御部１０Ｂのｎチャネル
ＭＯＳＦＥＴ１０３のソースは、クロック信号ＣＬＫ１
を受ける入力ノードＩＡに接続される。制御部１０Ａの
ｎチャネルＦＥＴ１０２のソース、制御部１０Ａのｎチ
ャネルＭＯＳＦＥＴ１０３のソース、制御部１０Ｂのｐ
チャネルＭＯＳＦＥＴ１０４のゲートおよびドライバ部
２０ＢのｎチャネルＭＯＳＦＥＴ２０２のソースは、ク
ロック信号ＣＬＫ２を受ける入力ノードＩＢに接続され
る。
【０２００】また、ドライバ部２０Ａ，２０Ｂの出力ノ
ードＮＯＡ，ＮＯＢにそれぞれインバータ３Ａ，３Ｂが
接続される。インバータ３Ａ，３Ｂから互いに相補に変
化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が出力される。
出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電位ＶＤＤと接
地電位との間で変化する。このように、図３１のレベル
変換回路１ｄは相補的動作を行う。
【０２０１】図３２は本発明の第１１の実施例における
レベル変換回路の構成を示す回路図である。図３２のレ
ベル変換回路１ｅは、ペア型および位相調整型レベル変
換回路である。
【０２０２】図３２のレベル変換回路１ｅが図３１のレ
ベル変換回路１ｄと異なるのは、ドライバ部２０Ａの出
力ノードＮＯＡとドライバ部２０Ｂの出力ノードＮＯＢ
との間に位相調整用の一対のインバータ５Ａ，５Ｂが互
いに逆向きに接続されている点である。
【０２０３】本実施例のレベル変換回路１ｅにおいて
は、インバータ５Ａ，５Ｂにより出力ノードＮＯＡ，Ｎ
ＯＢの出力電位の位相を合わせることができる。それに
より、製造工程でのＭＯＳＦＥＴのしきい値電圧のばら
つきが大きい場合でも、出力電位ＶＯＵＴ１，ＶＯＵＴ
２の位相のずれが低減される。
【０２０４】図３３は本発明の第１２の実施例における
レベル変換回路の構成を示す回路図である。図３３のレ
ベル変換回路１ｆは低電圧駆動型レベル変換回路であ
る。
【０２０５】図３３のレベル変換回路１ｆが図６のレベ
ル変換回路１と異なるのは、制御部１０がｐチャネルＭ
ＯＳＦＥＴ１０５およびｎチャネルＭＯＳＦＥＴ１０６
をさらに含む点である。
【０２０６】ｐチャネルＭＯＳＦＥＴ１０５のソースは
電源端子に接続され、ゲートは出力ノードＮＯに接続さ
れ、ドレインは第１のノードＮＰに接続される。ｎチャ
ネルＭＯＳＦＥＴ１０６のソースは入力ノードＩ１に接
続され、ゲートは出力ノードＮＯに接続され、ドレイン
は第２のノードＮＮに接続される。
【０２０７】上述のように、図６のレベル変換回路１に
おいては、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２
０１およびｎチャネルＭＯＳＦＥＴ２０２のゲート電位
を制御部１０のｐチャネルＭＯＳＦＥＴ１０１のしきい
値電圧Ｖｔｐ分およびｎチャネルＭＯＳＦＥＴ１０２の
しきい値電圧Ｖｔｎ分動作領域にそれぞれシフトさせて
いる。これにより、ＭＯＳＦＥＴのしきい値電圧が製造
工程でのばらつきにより設計値からずれた場合でも、ｐ
チャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦ
ＥＴ２０２が確実に動作することができる。しかしなが
ら、電源電位ＶＤＤが低くなり、かつ製造工程でのばら
つきによりしきい値電圧が設計値よりも大きくなるよう
にずれた場合には、ドライバ部２０のｐチャネルＭＯＳ
ＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２が動
作しない場合が生じ得る。
【０２０８】そこで、本実施例のレベル変換回路１ｆで
は、これを回避するために、ｐチャネルＭＯＳＦＥＴ１
０５およびｎチャネルＭＯＳＦＥＴ１０６が設けられて
いる。上述のように、出力ノードＮＯの出力電位Ｖｏｕ
ｔの取り得る範囲は、第１のノードＮＰの電位ＶＮＰの
取り得る範囲および第２のノードＮＮの電位ＶＮＮの取
り得る範囲よりも大きい。すなわち、ｐチャネルＭＯＳ
ＦＥＴ１０１のゲート電位およびｎチャネルＭＯＳＦＥ
Ｔ１０２のゲート電位の取り得る範囲よりも出力ノード
ＮＯの出力電位Ｖｏｕｔの取り得る範囲が大きい。これ
により、ｐチャネルＭＯＳＦＥＴ１０５のゲート電位お
よびｎチャネルＭＯＳＦＥＴ１０６のゲート電位が第１
のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電
位ＶＮＮよりも大きな範囲で振れることになる。したが
って、ｐチャネルＭＯＳＦＥＴ１０５およびｎチャネル
ＭＯＳＦＥＴ１０６は、より強くオンする。その結果、
第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮ
の電位ＶＮＮがｐチャネルＭＯＳＦＥＴ１０１のしきい
値電圧およびｎチャネルＭＯＳＦＥＴ１０２のしきい値
電圧に影響されなくなる。したがって、図３３のレベル
変換回路１ｆは、電源電位ＶＤＤが低くかつ製造工程で
のばらつきが大きい場合でも、確実に動作することがで
きる。
【０２０９】図３４は本発明の第１３の実施例における
レベル変換回路の構成を示す回路図である。図３４のレ
ベル変換回路１ｇは、低電圧駆動型およびペア型レベル
変換回路である。
【０２１０】図３４のレベル変換回路１ｇが図３１のレ
ベル変換回路１ｄと異なるのは、制御部１０Ａがｐチャ
ネルＭＯＳＦＥＴ１０５ＡおよびｎチャネルＭＯＳＦＥ
Ｔ１０６Ａをさらに含み、制御部１０ＢがｐチャネルＭ
ＯＳＦＥＴ１０５ＢおよびｎチャネルＭＯＳＦＥＴ１０
６Ｂをさらに含む点である。すなわち、制御部１０Ａ，
１０Ｂは図３３に示す制御部１０と同じ構成を有する。
【０２１１】本実施例のレベル変換回路１ｇにおいて
は、図３１のレベル変換回路１ｄと同様に、インバータ
３Ａ，３Ｂから互いに相補に変化する出力電位ＶＯＵＴ
１，ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１，Ｖ
ＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化す
る。このレベル変換回路１ｇは、図３３のレベル変換回
路１ｆと同様に、電源電位ＶＤＤが低くかつ製造工程で
のばらつきが大きい場合でも、確実に動作することがで
きる。
【０２１２】図３５は本発明の第１４の実施例における
レベル変換回路の構成を示す回路図である。図３５のレ
ベル変換回路１ｈは、低電圧駆動型、ペア型および位相
調整型レベル変換回路である。
【０２１３】図３５のレベル変換回路１ｈが図３４のレ
ベル変換回路１ｇと異なるのは、ドライバ部２０Ａの出
力ノードＮＯＡとドライバ部２０Ｂの出力ノードＮＯＢ
との間に位相調整用の一対のインバータ５Ａ，５Ｂが互
いに逆向きに接続されている点である。
【０２１４】本実施例のレベル変換回路１ｈにおいて
は、製造工程でのＭＯＳＦＥＴのしきい値電圧のばらつ
きが大きい場合でも、出力電位ＶＯＵＴ１，ＶＯＵＴ２
の位相のずれが低減される。また、電源電位ＶＤＤが低
い場合でも、確実に動作することができる。
【０２１５】図３６は本発明のレベル変換回路を用いた
半導体装置の第１の例を示すブロック図である。
【０２１６】図３６の半導体装置においては、チップ５
００上に電源電圧２．５Ｖで動作するロジック回路５０
１、電源電圧３．３Ｖで動作するロジック回路５０２お
よびレベル変換回路１０Ａが混載されている。レベル変
換回路１０Ａは、ロジック回路５０１から与えられる
２．５Ｖ系の信号を３．３Ｖ系の信号にレベル変換し、
ロジック回路５０２に与える。
【０２１７】レベル変換回路１Ａとしては、第１〜第１
４の実施例のレベル変換回路１，１ａ〜１ｈのいずれか
が用いられる。それにより、図３６の半導体装置は、製
造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも
確実に動作することができるとともに、高速動作、低消
費電力化および小面積化が可能となる。
【０２１８】図３７は本発明のレベル変換回路を用いた
半導体装置の第２の例を示すブロック図である。
【０２１９】図３７の半導体装置においては、チップ５
１０上に、電源電圧１．２Ｖで動作するロジック回路５
１１、電源電圧１．８Ｖで動作するロジック回路５１
２、電源電圧２．５Ｖで動作するロジック回路５１３，
５１４およびレベル変換回路１Ｂ，１Ｃ，１Ｄが混載さ
れている。
【０２２０】レベル変換回路１Ｂは、ロジック回路５１
１から与えられる１．２Ｖ系の信号を１．８Ｖ系の信号
にレベル変換し、ロジック回路５１２に与える。レベル
変換回路１Ｃは、ロジック回路５１２から与えられる
１．８Ｖ系の信号を２．５Ｖ系の信号にレベル変換し、
ロジック回路５１４に与える。レベル変換回路１Ｄは、
ロジック回路５１１から与えられる１．２Ｖ系の信号を
２．５Ｖ系の信号にレベル変換し、ロジック回路５１３
に与える。
【０２２１】レベル変換回路１Ｂ，１Ｃ，１Ｄとして
は、第１〜第１４の実施例のレベル変換回路１，１ａ〜
１ｈのいずれかが用いられる。それにより、図３７の半
導体装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよ
びｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが
大きい場合でも確実に動作することができるとともに、
高速動作、低消費電力化および小面積化が可能となる。
【０２２２】図３８は本発明のレベル変換回路を用いた
半導体装置の第３の例を示すブロック図である。
【０２２３】図３８の半導体装置においては、チップ５
２０上に、電源電圧１．８Ｖで動作する半導体メモリ５
２１、電源電圧３．３Ｖで動作するロジック回路５２２
およびレベル変換回路１Ｅが混載されている。半導体メ
モリ５２１は、ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）、ＳＲＡＭ（スタティックランダムアクセス
メモリ）、ＦＬＡＳＨ（フラッシュメモリ）、ＦＥＲＡ
Ｍ（強誘電体メモリ）等である。レベル変換回路１Ｅ
は、半導体メモリ５２１から与えられる１．８Ｖ系の信
号を３．３Ｖ系の信号にレベル変換回路し、ロジック回
路５２２に与える。
【０２２４】レベル変換回路１Ｅとしては、第１〜第１
４の実施例のレベル変換回路１，１ａ〜１ｈのいずれか
が用いられる。それにより、図３８の半導体装置は、製
造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも
確実に動作することができ、高速動作、低消費電力化お
よび小面積化が可能となる。
【０２２５】図３９は本発明のレベル変換回路を用いた
半導体装置の第４の例を示すブロック図である。
【０２２６】図３９の半導体装置においては、チップ５
３０の内部に電源電圧２．５Ｖで動作する内部回路５３
１が形成されている。内部回路５３１は半導体素子から
なる。レベル変換回路１Ｆは、内部回路５３１から与え
られる２．５Ｖ系の信号を３．３Ｖ系の信号にレベル変
換し、電源電圧３．３Ｖで動作する外部回路５３２に与
える。
【０２２７】レベル変換回路１Ｆとしては、第１〜第１
４の実施例のレベル変換回路１，１ａ〜１ｈのいずれか
が用いられる。それにより、図３９の半導体装置は、製
造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも
確実に動作することができるとともに、高速動作化、低
消費電力化および小面積化が可能となる。
【０２２８】図４０は本発明のレベル変換回路を用いた
液晶表示装置の一例を示すブロック図である。
【０２２９】図４０の液晶表示装置においては、ガラス
基板５４０上に複数の走査電極Ｙ１，Ｙ２，…，Ｙｎお
よび複数のデータ電極Ｘ１，Ｘ２，…，Ｘｍが互いに交
差するように配置されている。ここで、ｎおよびｍはそ
れぞれ任意の整数である。複数の走査電極Ｙ１〜Ｙｎと
複数のデータ電極Ｘ１〜Ｘｍとの交差部にはそれぞれ薄
膜トランジスタ５４１を介して液晶素子５４２が設けら
れる。薄膜トランジスタ５４１は、例えば非晶質シリコ
ンをレーザアニーリング法により多結晶化することによ
り得られた多結晶シリコンにより形成される。
【０２３０】また、ガラス基板５４０上には、走査線駆
動回路５４３、データ駆動回路５４４および電圧変換回
路６００が設けられている。走査電極Ｙ１〜Ｙｎは走査
線駆動回路５４３に接続され、データ電極Ｘ１〜Ｘｍは
データ駆動回路５４４に接続されている。電圧変換回路
６００は、外部制御回路５４５から与えられる互いに相
補に変化する小振幅の基本クロック信号を異なる電圧の
クロック信号にレベル変換し、走査線駆動回路５４３お
よびデータ駆動回路５４４に与える。
【０２３１】図４１は図４０の液晶表示装置に用いられ
る電圧変換回路の構成を示すブロック図である。
【０２３２】図４１の電圧変換回路６００において、ガ
ラス基板５４０上に、昇圧電源回路６０１、負電源回路
６０２およびレベル変換回路１Ｇ，１Ｈ，１Ｉ，１Ｊが
形成されている。レベル変換回路１Ｇには外部電源電圧
８Ｖおよび３．３Ｖが与えられる。ここで、内部回路
は、図４０の走査線駆動回路５４３およびデータ駆動回
路５４４である。
【０２３３】レベル変換回路１Ｇは、図４０の外部制御
回路５４５から与えられる基本クロック信号を０Ｖから
８Ｖの範囲で変化する信号にレベル変換し、内部回路お
よびレベル変換回路１Ｈ，１Ｉ，１Ｊに与える。レベル
変換回路１Ｈは、レベル変換回路１Ｇから与えられる信
号を昇圧電源回路６０１の電源電圧に基づいて０から１
２Ｖの範囲で変化する信号にレベル変換し、内部回路お
よびレベル変換回路１Ｊに与える。
【０２３４】レベル変換回路１Ｉは、レベル変換回路１
Ｇから与えられる信号を負電源回路６０２の負の電源電
圧に基づいて−３Ｖから８Ｖの範囲で変化する信号にレ
ベル変換し、内部回路に与える。レベル変換回路１Ｊ
は、レベル変換回路１Ｈから与えられる信号を負電源回
路６０２の負の電源電圧に基づいて−３Ｖから１２Ｖの
範囲で変化する信号に変換し、内部回路に与える。
【０２３５】レベル変換回路１Ｇ，１Ｈ，１Ｉ，１Ｊと
しては、第１〜第１４の実施例のレベル変換回路１，１
ａ〜１ｈのいずれかが用いられる。それにより、図４０
の液晶表示装置は、製造工程でのｐチャネルＭＯＳＦＥ
ＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばら
つきが大きい場合でも確実に動作することができるとと
もに、高速動作、低消費電力化、小面積化および高精細
化が可能となる。
【０２３６】図４２は本発明のレベル変換回路を用いた
有機ＥＬ装置の一例を示すブロック図である。
【０２３７】図４２の有機ＥＬ装置においては、ガラス
基板５５０上に、複数の走査電極Ｙ１，Ｙ２，…Ｙｎお
よび複数のデータ電極Ｘ１，Ｘ２，…，Ｘｍが互いに交
差するように配置されている。複数の走査電極Ｙ１〜Ｙ
ｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜ト
ランジスタ５５１を介して有機ＥＬ素子５５２が設けら
れている。薄膜トランジスタ５５１は、例えば非晶質シ
リコンをレーザアニーリング法により多結晶化すること
により得られた多結晶シリコンにより形成される。
【０２３８】また、ガラス基板５５０上には、走査線駆
動回路５５３、データ駆動回路５５４および電圧変換回
路７００が設けられている。走査電極Ｙ１〜Ｙｎは走査
線駆動回路５５３に接続され、データ電極Ｘ１〜Ｘｍは
データ駆動回路５５４に接続されている。電圧変換回路
７００は、外部制御回路５５５から与えられる互いに相
補に変化する小振幅の基本クロック信号を異なる電圧の
クロック信号にレベル変換し、走査線駆動回路５５３お
よびデータ駆動回路５５４に与える。電圧変換回路７０
０の構成は、図４１に示した電圧変換回路６００の構成
と同様である。
【０２３９】電圧変換回路７００には第１〜第１４の実
施例のレベル変換回路１，１ａ〜１ｈのいずれかが用い
られる。それにより、図４２の有機ＥＬ装置は、製造工
程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳ
ＦＥＴのしきい値電圧のばらつきが大きい場合でも確実
に動作することができるとともに、高速動作、低消費電
力化、小面積化および高精細化が可能となる。
【０２４０】図４３は本発明のレベル変換回路をＳＯＩ
（Silicon on Insulator）デバイスにより構成した例を
示す断面図である。
【０２４１】図４３のＳＯＩデバイスにおいて、Ｓｉ
（シリコン）基板５７０上に絶縁膜５７１が形成され、
絶縁膜５７１上に非晶質、多結晶または単結晶のシリコ
ン層５７２が形成されている。シリコン層５７２内には
複数対のｐ型領域５７３および複数対のｎ型領域５７４
が形成されている。
【０２４２】各対のｐ型領域５７３間の領域上および各
対のｎ型領域５７４間の領域上には、ゲート電極５７５
が形成されている。このようにして、ＳＯＩデバイスに
より例えば図６のレベル変換回路１が構成される。
【０２４３】なお、本発明のレベル変換回路は、ＳＯＩ
デバイスに限らず、種々の半導体素子により形成するこ
とができる。
【０２４４】図４４は本発明のレベル変換回路を用いた
センサ装置の一例を示すブロック図である。
【０２４５】図４４のセンサ装置においては、ガラス基
板５８０上に、複数の走査電極Ｙ１，Ｙ２，…Ｙｎおよ
び複数のデータ電極Ｘ１，Ｘ２，…Ｘｍが互いに交差す
るように配置されている。なお、ガラス基板５８０の代
わりにプラスチック等からなるパネル基板を用いてもよ
い。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１
〜Ｘｍとの交差部には薄膜トランジスタ５８１を介して
センサ５８２が設けられている。薄膜トランジスタ５８
１は、例えば非晶質シリコンをレーザアニーリング法に
より多結晶化することにより得られた多結晶シリコンに
より形成される。
【０２４６】センサ５８２としては、例えば受光素子を
用いることができる。この場合には、イメージセンサが
構成される。また、センサ５８２として、圧力差を抵抗
または静電容量により検知する圧力センサを用いてもよ
い。この場合には、物体の表面粗さを検知する表面粗さ
センサ、指紋等の紋様を検知する紋様検知センサ等が構
成される。
【０２４７】また、ガラス基板５８０上には、走査線駆
動回路５８３、データ駆動回路５８４および電圧変換回
路７１０が設けられている。走査電極Ｙ１〜Ｙｎは走査
線駆動回路５８３に接続され、データ電極Ｘ１〜Ｘｍは
データ駆動回路５８４に接続されている。電圧変換回路
７１０は外部制御回路５８５から与えられる互いに相補
に変化する小振幅の基本クロック信号を異なる電圧のク
ロック信号にレベル変換し、走査線駆動回路５８３およ
びデータ駆動回路５８４に与える。電圧変換回路７１０
の構成は、図４１に示した電圧変換回路６００の構成と
同様である。
【０２４８】電圧変換回路７１０には第１〜第１４の実
施例のレベル変換回路１，１ａ〜１ｈのいずれかが用い
られる。それにより、図４４のセンサ装置は製造工程で
のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥ
Ｔのしきい値電圧のばらつきが大きい場合でも確実に動
作することができるとともに、高速動作、低消費電力
化、小面積化および高精細化が可能となる。
【０２４９】また、上記実施例では、入力信号ＣＬＫ
１，ＣＬＫ２の電圧振幅が出力電位ＶＯＵＴの振幅より
も小さい場合のレベル変換回路の構成を説明したが、本
発明のレベル変換回路は、出力電位ＶＯＵＴの振幅（電
源電位ＶＤＤと所定の電位ＶＥＥとの電位差）と等しい
電圧振幅で変化する入力信号ＣＬＫ１，ＣＬＫ２または
出力電位ＶＯＵＴの振幅よりも大きい電圧振幅で変化す
る入力信号ＣＬＫ１，ＣＬＫ２を受けるように構成する
こともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるレベル変換回路
の構成を示す回路図である。
【図２】図１のレベル変換回路において第１のノードの
電位および第２のノードの電位の取り得る範囲の例を示
す模式図である。
【図３】図１のレベル変換回路において第１のノードの
電位および第２のノードの電位の取り得る範囲の例を示
す模式図である。
【図４】図１のレベル変換回路において第１のノードの
電位および第２のノードの電位の取り得る範囲の例を示
す模式図である。
【図５】図１のレベル変換回路の動作例を示す電圧波形
図である。
【図６】図１のレベル変換回路の回路構成の第１の例を
示す回路図である。
【図７】図１のレベル変換回路の回路構成の第２の例を
示す回路図である。
【図８】図１のレベル変換回路の回路構成の第３の例を
示す回路図である。
【図９】図１のレベル変換回路の回路構成の第４の例を
示す回路図である。
【図１０】図１のレベル変換回路の回路構成の第５の例
を示す回路図である。
【図１１】図１のレベル変換回路の回路構成の第６の例
を示す回路図である。
【図１２】本発明の第２の実施例におけるレベル変換回
路の構成を示す回路図である。
【図１３】本発明の第３の実施例におけるレベル変換回
路の構成を示す回路図である。
【図１４】本発明の第４の実施例におけるレベル変換回
路の構成を示す回路図である。
【図１５】図１４のレベル変換回路の回路構成の第１の
例を示す回路である。
【図１６】図１４のレベル変換回路の回路構成の第２の
例を示す回路図である。
【図１７】図１４のレベル変換回路の回路構成の第３の
例を示す回路図である。
【図１８】本発明の第５の実施例におけるレベル変換回
路の構成を示す回路図である。
【図１９】本発明の第６の実施例におけるレベル変換回
路の構成を示す回路図である。
【図２０】図１９のレベル変換回路の動作例を示す電圧
波形図である。
【図２１】シミュレーションに用いたレベル変換回路の
回路構成を示す回路図である。
【図２２】バルクシリコンからなるトランジスタを用い
た場合のシミュレーション結果を示す電圧波形図であ
る。
【図２３】多結晶シリコンからなる薄膜トランジスタを
用いた場合のシミュレーション結果を示す電圧波形図で
ある。
【図２４】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合
のシミュレーション結果を示す電圧波形図である。
【図２５】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレー
ション結果を示す電圧波形図である。
【図２６】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭ
ＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合
のシミュレーション結果を示す電圧波形図である。
【図２７】本発明の第７の実施例におけるレベル変換回
路の構成を示す回路図である。
【図２８】図２７のレベル変換回路の具体的な構成例を
示す回路図である。
【図２９】本発明の第８の実施例におけるレベル変換回
路の構成を示す回路図である。
【図３０】本発明の第９の実施例におけるレベル変換回
路の構成を示す回路図である。
【図３１】本発明の第１０の実施例におけるレベル変換
回路の構成を示す回路図である。
【図３２】本発明の第１１の実施例におけるレベル変換
回路の構成を示す回路図である。
【図３３】本発明の第１２の実施例におけるレベル変換
回路の構成を示す回路図である。
【図３４】本発明の第１３の実施例におけるレベル変換
回路の構成を示す回路図である。
【図３５】本発明の第１４の実施例におけるレベル変換
回路の構成を示す回路図である。
【図３６】本発明のレベル変換回路を用いた半導体装置
の第１の例を示すブロック図である。
【図３７】本発明のレベル変換回路を用いた半導体装置
の第２の例を示すブロック図である。
【図３８】本発明のレベル変換回路を用いた半導体装置
の第３の例を示す回路図である。
【図３９】本発明のレベル変換回路を用いた半導体装置
の第４の例を示すブロック図である。
【図４０】本発明のレベル変換回路を用いた液晶表示装
置の一例を示すブロック図である。
【図４１】図４０の液晶表示装置に用いられる電圧変換
回路の構成を示すブロック図である。
【図４２】本発明のレベル変換回路を用いた有機ＥＬ装
置の一例を示すブロック図である。
【図４３】本発明のレベル変換回路をＳＯＩデバイスに
より構成した例を示す断面図である。
【図４４】本発明のレベル変換回路を用いたセンサ装置
の一例を示すブロック図である。
【図４５】従来のレベル変換回路の第１の例を示す回路
図である。
【図４６】従来のレベル変換回路の第２の例を示す回路
図である。
【図４７】従来のレベル変換回路の第３の例を示す回路
図である。
【図４８】従来のレベル変換回路の第４の例を示す回路
図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１
ｈ，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１
Ｈ，１Ｉ，１Ｊ レベル変換回路 ３ インバータ １０，１０Ａ，１０Ｂ 制御部 ２０，２０Ａ，２０Ｂ ドライバ部 １００，１００ａ 制御回路 １０１，１０４，２０１ ｐチャネルＭＯＳＦＥＴ １０２，１０３，２０２ ｎチャネルＭＯＳＦＥＴ Ｉ１，Ｉ２ 入力ノード ＮＯ 出力ノード ＮＰ 第１のノード ＮＮ 第２のノード ＣＬＫ１，ＣＬＫ２，ＣＬＫ 入力信号 Ｖｏｕｔ，ＶＯＵＴ 出力電位 Ｖｔｐ，Ｖｔｎ しきい値電圧

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１の電位を受ける第１のノードと出力
    ノードとの間に接続された第１のトランジスタと、 前記第１の電位と異なる第２の電位を受ける第２のノー
    ドと前記出力ノードとの間に接続された第２のトランジ
    スタと、 第１の入力信号を受け、前記第１および第２のトランジ
    スタの両方をオン状態にするとともに前記第１の入力信
    号のレベルに応じて前記第１および第２のトランジスタ
    のオン状態の程度をそれぞれ制御する制御手段とを備え
    たことを特徴とするレベル変換回路。
  2. 【請求項２】 前記第１の入力信号は、前記第１の電位
    と前記第２の電位との間の電位差よりも小さい電圧振幅
    で変化することを特徴とする請求項１記載のレベル変換
    回路。
  3. 【請求項３】 前記第１の入力信号は、第１のレベルと
    第２のレベルとに変化し、 前記第１のトランジスタは第１導電チャネル型電界効果
    トランジスタであり、前記第２のトランジスタは第２導
    電チャネル型電界効果トランジスタであり、 前記制御手段は、前記第１の電位と前記第１導電チャネ
    ル型トランジスタのゲート電位との間の差の絶対値が前
    記第１導電チャネル型トランジスタのしきい値電圧の絶
    対値以上となり、かつ前記第２の電位と前記第２導電チ
    ャネル型トランジスタのゲート電位との差の絶対値が前
    記第２導電チャネル型トランジスタのしきい値電圧の絶
    対値以上となるように、前記第１の入力信号の第１およ
    び第２のレベルに応答して第１導電チャネル型トランジ
    スタのゲート電位および前記第２導電チャネル型トラン
    ジスタのゲート電位を設定することを特徴とする請求項
    １または２記載のレベル変換回路。
  4. 【請求項４】 前記第１の電位は正電位であり、前記第
    ２の電位は前記第１の電位よりも低い正電位、接地電位
    または負電位であることを特徴とする請求項３記載のレ
    ベル変換回路。
  5. 【請求項５】 前記第２の電位は、前記第１の入力信号
    と相補的に第１のレベルと第２のレベルとに変化する第
    ２の入力信号であることを特徴とする請求項４記載のレ
    ベル変換回路。
  6. 【請求項６】 前記第１導電チャネル型電界効果トラン
    ジスタは、第１のしきい値電圧を有する第１のｐチャネ
    ル型電界効果トランジスタであり、 前記第２導電チャネル型電界効果トランジスタは、第２
    のしきい値電圧を有する第１のｎチャネル型電界効果ト
    ランジスタであり、 前記制御手段は、前記第１のｐチャネル型電界効果トラ
    ンジスタのゲート電位を前記第１の電位から前記第１の
    しきい値電圧の絶対値分以上低下した範囲内に設定しか
    つ前記第１のｎチャネル型電界効果トランジスタのゲー
    ト電位を前記第２の電位から前記第２のしきい値電圧分
    以上上昇した範囲内に設定することを特徴とする請求項
    ４または５記載のレベル変換回路。
  7. 【請求項７】 前記制御手段は、第２のｐチャネル型電
    界効果トランジスタ、第２のｎチャネル型電界効果トラ
    ンジスタおよび制御回路を含み、 前記第２のｐチャネル型電界効果トランジスタのソース
    は前記第１の電位を受け、前記第２のｐチャネル型電界
    効果トランジスタのゲートおよびドレインは前記第１の
    ｐチャネル型電界効果トランジスタのゲートに接続さ
    れ、 前記第２のｎチャネル型電界効果トランジスタのソース
    は前記第１の入力信号または前記第２の電位を受け、前
    記第２のｎチャネル型電界効果トランジスタのゲートお
    よびドレインは前記第１のｎチャネル型電界効果トラン
    ジスタのゲートに接続され、 前記制御回路は、前記第１の入力信号のレベルに応じて
    前記第２のｐチャネル型電界効果トランジスタのドレイ
    ンの電位および前記第２のｎチャネル型電界効果トラン
    ジスタのドレインの電位を制御することを特徴とする請
    求項６記載のレベル変換回路。
  8. 【請求項８】 前記制御回路は、第１および第２の負荷
    素子を含み、 前記第１の負荷素子の一端は前記第１の入力信号を受
    け、前記第１の負荷素子の他端は前記第１のｐチャネル
    型電界効果トランジスタのゲートに接続され、 前記第２の負荷素子の一端は前記第１の電位を受け、前
    記第２の負荷素子の他端は前記第１のｎチャネル型電界
    効果トランジスタのゲートに接続されたことを特徴とす
    る請求項７記載のレベル変換回路。
  9. 【請求項９】 前記第１および第２の負荷素子の各々
    は、電界効果トランジスタまたは抵抗素子であることを
    特徴とする請求項８記載のレベル変換回路。
  10. 【請求項１０】 前記制御手段は、第３のｐチャネル型
    電界効果トランジスタおよび第３のｎチャネル型電界効
    果トランジスタをさらに含み、 前記第３のｐチャネル型電界効果トランジスタのソー
    ス、ゲートおよびドレインは、前記第２のｐチャネル型
    電界効果トランジスタのソース、前記出力ノードおよび
    前記第２のｐチャネル型電界効果トランジスタのドレイ
    ンにそれぞれ接続され、 前記第３のｎチャネル型電界効果トランジスタのソー
    ス、ゲートおよびドレインは、前記第２のｎチャネル型
    電界効果トランジスタのソース、前記出力ノード前記第
    ２のｎチャネル型電界効果トランジスタのドレインにそ
    れぞれ接続されることを特徴とする請求項７記載のレベ
    ル変換回路。
  11. 【請求項１１】 前記制御手段は、第２のｎチャネル型
    電界効果トランジスタおよび制御回路を含み、 前記第２のｎチャネル型電界効果トランジスタのソース
    は前記第１の入力信号または前記第２の電位を受け、前
    記第２のｎチャネル型電界効果トランジスタのゲートお
    よびドレインは前記第１のｎチャネル型電界効果トラン
    ジスタのゲートに接続され、 前記制御回路は、前記第１の入力信号のレベルに応じて
    前記第１のｎチャネル型電界効果トランジスタのゲート
    の電位および前記第２のｎチャネル型電界効果トランジ
    スタのドレインの電位を制御することを特徴とする請求
    項６記載のレベル変換回路。
  12. 【請求項１２】 前記制御回路は、第１、第２および第
    ３の負荷素子を含み、 前記第１の負荷素子の一端は前記第１の電位を受け、前
    記第１の負荷素子の他端は前記第１のｐチャネル型電界
    効果トランジスタのゲートに接続され、 前記第２の負荷素子の一端は前記第１の入力信号または
    前記第２の電位を受け、前記第２の負荷素子の他端は前
    記第１のｐチャネル型電界効果トランジスタのゲートに
    接続され、 前記第３の負荷素子の一端は前記第１の電位を受け、前
    記第３の負荷素子の他端は前記第１のｎチャネル型電界
    効果トランジスタのゲートに接続されたことを特徴とす
    る請求項１１記載のレベル変換回路。
  13. 【請求項１３】 前記第１、第２および第３の負荷素子
    の各々は、電界効果トランジスタまたは抵抗素子である
    ことを特徴とする請求項１２記載のレベル変換回路。
  14. 【請求項１４】 前記第１の入力信号の第１のレベルと
    第２のレベルとの間の遷移期間に前記第１のノードから
    前記第１および第２のトランジスタを経由して前記第２
    のノードに至る電流経路を遮断する遮断手段をさらに備
    えたことを特徴とする請求項１〜１３のいずれかに記載
    のレベル変換回路。
  15. 【請求項１５】 前記第１のトランジスタ、前記第２の
    トランジスタおよび前記制御手段は、絶縁基板上の単結
    晶、多結晶または非晶質の半導体により形成されること
    を特徴とする請求項１〜１４のいずれかに記載のレベル
    変換回路。
  16. 【請求項１６】 異なる電源電圧により動作する複数の
    ロジック回路と、 前記複数のロジック回路間に接続された請求項１〜１５
    のいずれかに記載のレベル変換回路とを備えたことを特
    徴とする半導体装置。
  17. 【請求項１７】 チップ上に設けられた内部回路と、 前記チップ外に設けられる外部回路と、 前記内部回路と前記外部回路との間に接続された請求項
    １〜１５のいずれかに記載のレベル変換回路とを備えた
    ことを特徴とする半導体装置。
  18. 【請求項１８】 チップ上に設けられた半導体メモリ
    と、 前記チップ上に設けられたロジック回路と、 前記チップ上の前記半導体メモリと前記ロジック回路と
    の間に接続された請求項１〜１５のいずれかに記載のレ
    ベル変換回路とを備えたことを特徴とする半導体装置。
  19. 【請求項１９】 複数のセンサと、前記複数のセンサの
    いずれかを選択するための複数の選択用トランジスタ
    と、前記複数のセンサを前記複数の選択用トランジスタ
    を介して駆動する周辺回路と、所定の信号をレベル変換
    して前記周辺回路に与える請求項１〜１５のいずれかに
    記載のレベル変換回路とを備えたことを特徴とする半導
    体装置。
  20. 【請求項２０】 複数の表示素子と、前記複数の表示素
    子のいずれかを選択するための複数の選択用トランジス
    タと、前記複数の表示素子を前記複数の選択用トランジ
    スタを介して駆動する周辺回路と、所定の信号をレベル
    変換して前記周辺回路に与える請求項１〜１５のいずれ
    かに記載のレベル変換回路とを備えたことを特徴とする
    表示装置。
  21. 【請求項２１】 前記複数の表示素子は液晶素子であ
    り、前記複数の液晶素子、前記複数の選択用トランジス
    タ、前記周辺回路および前記レベル変換回路は絶縁基板
    上に形成されたことを特徴とする請求項２０記載の表示
    装置。
  22. 【請求項２２】 前記複数の表示素子は有機エレクトロ
    ルミネッセンス素子であり、前記複数の有機エレクトロ
    ルミネッセンス素子、前記複数の選択用トランジスタ、
    前記周辺回路および前記レベル変換回路は絶縁基板上に
    形成されたことを特徴とする請求項２０記載の表示装
    置。
  23. 【請求項２３】 前記複数の選択用トランジスタならび
    に前記レベル変換回路の前記第１および第２のトランジ
    スタは、薄膜トランジスタからなることを特徴とする請
    求項２０〜２２のいずれかに記載の表示装置。
JP2001042313A 2000-03-01 2001-02-19 レベル変換回路 Expired - Fee Related JP3583999B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001042313A JP3583999B2 (ja) 2000-03-01 2001-02-19 レベル変換回路
EP01301756A EP1130779B1 (en) 2000-03-01 2001-02-27 Level conversion circuit as well as semiconductor device and display unit comprising the same
DE60127744T DE60127744T2 (de) 2000-03-01 2001-02-27 Pegelumsetzungsschaltung und Halbleiteranordnung und Anzeigegerät die diese Pegelumsetzungsschaltung enthalten
US09/794,039 US6373283B2 (en) 2000-03-01 2001-02-28 Level conversion circuit as well as semiconductor device and display unit comprising the same
US10/073,313 US6531893B2 (en) 2000-03-01 2002-02-13 Level conversion circuit as well as semiconductor device and display unit comprising the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000056526 2000-03-01
JP2000-56526 2000-03-01
JP2001042313A JP3583999B2 (ja) 2000-03-01 2001-02-19 レベル変換回路

Publications (2)

Publication Number Publication Date
JP2001320268A true JP2001320268A (ja) 2001-11-16
JP3583999B2 JP3583999B2 (ja) 2004-11-04

Family

ID=26586568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001042313A Expired - Fee Related JP3583999B2 (ja) 2000-03-01 2001-02-19 レベル変換回路

Country Status (4)

Country Link
US (2) US6373283B2 (ja)
EP (1) EP1130779B1 (ja)
JP (1) JP3583999B2 (ja)
DE (1) DE60127744T2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003007477A1 (fr) * 2001-07-12 2003-01-23 Sanyo Electric Co.,Ltd. Circuit convertisseur de niveau
US7138831B2 (en) 2004-03-22 2006-11-21 Mitsubishi Denki Kabushiki Kaisha Level conversion circuit and serial/parallel conversion circuit with level conversion function
KR100719679B1 (ko) * 2006-01-20 2007-05-17 삼성에스디아이 주식회사 레벨 쉬프터
KR100719678B1 (ko) * 2006-01-20 2007-05-17 삼성에스디아이 주식회사 레벨 쉬프터
JP2008022539A (ja) * 2006-06-05 2008-01-31 Samsung Electronics Co Ltd レベルシフト回路およびこれを搭載した表示装置
JP2011035688A (ja) * 2009-08-03 2011-02-17 Mitsubishi Electric Corp 振幅変換回路
KR101196711B1 (ko) 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583999B2 (ja) * 2000-03-01 2004-11-04 三洋電機株式会社 レベル変換回路
TWI242085B (en) * 2001-03-29 2005-10-21 Sanyo Electric Co Display device
JP2006054886A (ja) * 2004-08-09 2006-02-23 Samsung Electronics Co Ltd ロー漏洩電流を持つレベルシフタ
KR100587689B1 (ko) * 2004-08-09 2006-06-08 삼성전자주식회사 반도체 장치에 적합한 레벨 시프트 회로
EP1748344A3 (en) * 2005-07-29 2015-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007227625A (ja) * 2006-02-23 2007-09-06 Toshiba Microelectronics Corp 半導体集積回路及びそのレイアウト設計方法
KR100915833B1 (ko) 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리시버
TWI374611B (en) * 2009-04-03 2012-10-11 Univ Nat Sun Yat Sen I/o buffer with twice supply voltage tolerance using normal supply voltage devices
CN109949771B (zh) * 2017-12-20 2022-09-30 矽创电子股份有限公司 显示面板驱动电路及其耐高压电路
CN109256103A (zh) * 2018-11-09 2019-01-22 惠科股份有限公司 一种显示装置的驱动电路
CN109545162A (zh) * 2018-12-29 2019-03-29 上海中航光电子有限公司 阵列基板及其驱动方法、显示面板和显示装置
CN109686332B (zh) * 2019-01-24 2021-04-30 合肥鑫晟光电科技有限公司 补偿模块及逻辑门电路、栅极驱动电路和显示装置
CN110136641B (zh) * 2019-05-27 2020-12-04 京东方科技集团股份有限公司 一种电平转换器、数据处理方法和显示装置
CN111145144B (zh) * 2019-12-06 2022-03-25 西安理工大学 一种珩磨缸套表面粗糙度的评估方法
CN114421950B (zh) * 2022-01-17 2023-04-14 北京奕斯伟计算技术股份有限公司 电平转换电路、芯片及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0686170A (ja) * 1992-09-02 1994-03-25 Mitsubishi Electric Corp 画面表示方式
KR100218506B1 (ko) * 1996-12-14 1999-09-01 윤종용 액정 표시 장치용 레벨 시프트 회로
JP3511355B2 (ja) * 1997-09-18 2004-03-29 沖電気工業株式会社 出力回路
JPH11119734A (ja) 1997-10-08 1999-04-30 Fujitsu Ltd 液晶表示装置の駆動回路、及び液晶表示装置
JP3954198B2 (ja) * 1998-06-01 2007-08-08 富士通株式会社 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路
JP2000134068A (ja) * 1998-10-22 2000-05-12 Nec Ic Microcomput Syst Ltd 出力バッファ回路
US6166561A (en) * 1999-02-26 2000-12-26 International Business Machines Corporation Method and apparatus for protecting off chip driver circuitry employing a split rail power supply
JP2000269436A (ja) * 1999-03-19 2000-09-29 Seiko Epson Corp 半導体装置及びそれを用いた電子機器
US6331797B1 (en) * 1999-11-23 2001-12-18 Philips Electronics North America Corporation Voltage translator circuit
JP3583999B2 (ja) * 2000-03-01 2004-11-04 三洋電機株式会社 レベル変換回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003007477A1 (fr) * 2001-07-12 2003-01-23 Sanyo Electric Co.,Ltd. Circuit convertisseur de niveau
US7078934B2 (en) 2001-07-12 2006-07-18 Sanyo Electric Co., Ltd. Level conversion circuit
US7138831B2 (en) 2004-03-22 2006-11-21 Mitsubishi Denki Kabushiki Kaisha Level conversion circuit and serial/parallel conversion circuit with level conversion function
DE102004062754B4 (de) * 2004-03-22 2009-10-15 Mitsubishi Denki K.K. Pegelumwandlungsschaltung und Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion
CN1674442B (zh) * 2004-03-22 2010-11-24 三菱电机株式会社 电平变换电路、及具有电平变换功能的串行/并行变换电路
KR100719679B1 (ko) * 2006-01-20 2007-05-17 삼성에스디아이 주식회사 레벨 쉬프터
KR100719678B1 (ko) * 2006-01-20 2007-05-17 삼성에스디아이 주식회사 레벨 쉬프터
JP2008022539A (ja) * 2006-06-05 2008-01-31 Samsung Electronics Co Ltd レベルシフト回路およびこれを搭載した表示装置
KR101196711B1 (ko) 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
JP2011035688A (ja) * 2009-08-03 2011-02-17 Mitsubishi Electric Corp 振幅変換回路
US8593204B2 (en) 2009-08-03 2013-11-26 Mitsubishi Electric Corporation Amplitude conversion circuit

Also Published As

Publication number Publication date
US6531893B2 (en) 2003-03-11
US6373283B2 (en) 2002-04-16
DE60127744T2 (de) 2007-12-27
EP1130779A2 (en) 2001-09-05
JP3583999B2 (ja) 2004-11-04
US20010022520A1 (en) 2001-09-20
EP1130779A3 (en) 2003-09-17
DE60127744D1 (de) 2007-05-24
US20020093362A1 (en) 2002-07-18
EP1130779B1 (en) 2007-04-11

Similar Documents

Publication Publication Date Title
JP3583999B2 (ja) レベル変換回路
EP1253718B1 (en) Driving circuit and display device using the same
KR100420455B1 (ko) 레벨 변환 회로 및 이를 사용한 액정 표시 장치
JP4922314B2 (ja) 低電力消費及び小型の容量結合型レベルシフト回路
JP3835553B2 (ja) レベルシフタ及び平板表示装置
JP4902750B2 (ja) 半導体装置及び表示装置
KR20000077253A (ko) 전압 레벨 시프터 및 표시 장치
KR100639741B1 (ko) 레벨 변환 회로
JP3512763B2 (ja) 薄膜トランジスタ液晶表示装置のゲートドライバに用いられるシングルエンド型高電圧レベルシフタ
KR20040076087A (ko) 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치
US6741230B2 (en) Level shift circuit and image display device
US6980194B2 (en) Amplitude conversion circuit for converting signal amplitude
US7071735B2 (en) Level shifter and panel display using the same
US7133487B2 (en) Level shifter
JP2009260832A (ja) 半導体装置
KR100735771B1 (ko) 레벨 변환 회로 및 그것을 구비한 반도체 장치 및 표시 장치
JP2005311790A (ja) 信号レベル変換回路および該回路を用いた液晶表示装置
JP2001111412A (ja) 入力信号レベル変換回路及び液晶表示装置
JP2006135384A (ja) レベルシフタ
JP2002280894A (ja) 信号レベル変換回路、アクティブマトリクス型液晶表示装置、および画像表示装置
KR100485130B1 (ko) 트랜지스터의 스위칭방법 및 이를 이용한 스위칭회로
JP2002314400A (ja) 信号レベル変換回路、信号レベル変換装置、および画像表示応用機器
JPH11261382A (ja) 半導体発振回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040727

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040730

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees