CN114421950B - 电平转换电路、芯片及显示装置 - Google Patents

电平转换电路、芯片及显示装置 Download PDF

Info

Publication number
CN114421950B
CN114421950B CN202210050579.7A CN202210050579A CN114421950B CN 114421950 B CN114421950 B CN 114421950B CN 202210050579 A CN202210050579 A CN 202210050579A CN 114421950 B CN114421950 B CN 114421950B
Authority
CN
China
Prior art keywords
type mos
voltage
mos transistor
mos tube
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210050579.7A
Other languages
English (en)
Other versions
CN114421950A (zh
Inventor
吴佳璋
朴相敏
金玟成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Yisiwei Computing Technology Co ltd
Beijing Eswin Computing Technology Co Ltd
Original Assignee
Hefei Yisiwei Computing Technology Co ltd
Beijing Eswin Computing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Yisiwei Computing Technology Co ltd, Beijing Eswin Computing Technology Co Ltd filed Critical Hefei Yisiwei Computing Technology Co ltd
Priority to CN202210050579.7A priority Critical patent/CN114421950B/zh
Publication of CN114421950A publication Critical patent/CN114421950A/zh
Priority to US18/147,500 priority patent/US20230231557A1/en
Application granted granted Critical
Publication of CN114421950B publication Critical patent/CN114421950B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0823—Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

本申请实施例提供了一种电平转换电路、芯片及显示装置。该电平转换电路通过设置第一电压钳制模块和第二电压钳制模块，且通过控制输入第一电压钳制模块的偏置电压对第一钳制电压进行调整，以及通过输入到第二电压钳制模块的第一偏压和第二偏压对第二钳制电压进行调整，从而使得第一电压钳制模块、第二电压钳制模块以及转换各自的工作以及输出电压处于较小的范围内，因此，即使利用击穿电压低于第一电源电压和第二电源电压之差的器件来设计电平转换电路也能够避免电平转换电路中的器件被击穿，从而使得部分无法生产高击穿电压的工艺平台也能够生产包含本实施例中的电平转换电路的芯片，降低了对工艺平台的限制。

Description

电平转换电路、芯片及显示装置
技术领域
本申请涉及电子电路技术领域，具体而言，本申请涉及一种电平转换电路、芯片及显示装置。
背景技术
为了满足显示需求，现有的驱动芯片通常存在多重电压。具体地，在TFT LCD显示屏中，根据外在的系统环境，至少有三种以上的电压被使用，例如:在零VCOM基础的系统中，具有低压/正极高压/负极高压。
在传统设计执行流程中，多采用全电压击穿元件，因此能够对电路设计具有较高的自由。例如，设计者利用15v的击穿电压元件来设计正6V和负6V的系统环境，在设计电平转换电路不会遇到信赖性的问题。然而，目前部分工艺平台只能制成中压击穿元件(例如，8V)，这对于最大压差达到12V以上的系统环境来说存在一定的信赖性问题。
因此，如何运用中压击穿元件来设计电平转换电路将成为电路设计者需要解决的问题。
发明内容
本申请针对现有方式的缺点，提出一种电平转换电路、芯片及显示装置，该电平转换电路利用中压击穿元件且使得电平转换电路具有高信赖性，从而使得各工艺平台均能够生产具有该电平转换电路的驱动芯片。
第一个方面，本申请实施例提供了一种电平转换电路，该电平转换电路包括：
第一电压钳制模块，被配置根据输入信号和第一电源电压生成第一钳制电压且根据偏置电压对所述第一钳制电压进行调整以使调整后的所述第一钳制电压处于第一范围，所述第一范围的最大值与最小值之差的绝对值为ΔU1；
第二电压钳制模块，被配置为根据第一偏压和第二偏压对调整后的所述第一钳制电压进行调整以获得第二钳制电压，所述第二钳制电压处于第二范围，所述第二范围的最大值与最小值之差的绝对值为ΔU2；
转换模块，被配置为根据第二电源电压和所述第二钳制电压生成输出信号，所述输出信号的电压处于第三范围，所述第三范围的最大值与最小值之差的绝对值为ΔU3，所述第一电源电压和所述第二电源电压之差的绝对值为ΔU；
其中，所述第一范围、所述第二范围和所述第三范围均位于所述第一电源电压和所述第二电源电压之间，且ΔU1≤1/2ΔU，ΔU2≤1/2ΔU，ΔU3≤1/2ΔU。
可选地，所述第一电源电压和所述第二电源电压的正负性相反，所述第一电源电压与基准电压之差的绝对值等于所述第二电源电压与所述基准电压之差的绝对值；所述输入信号包括均为脉冲信号的第一输入信号和第二输入信号，所述第一输入信号和所述第二输入信号反向，所述第一输入信号的幅值小于或等于第一电源电压与所述基准电压之差的绝对值。
可选地，所述第一电压钳制模块包括第一P型MOS管、第二P型MOS管、第三P型MOS管和第四P型MOS管；所述第一P型MOS管的源极和所述第二P型MOS管的源极均与用于输出所述第一电源电压的第一电源端电连接；所述第一P型MOS管的栅极与所述第一输入端电连接，所述第二P型MOS管的栅极与所述第二输入端电连接，其中，所述第一输入端输入第一输入信号，所述第二输入端输入第二输入信号；所述第一P型MOS管的漏极与所述第三P型MOS管的源极电连接，所述第二P型MOS管的漏极与所述第四P型MOS管的源极电连接；所述第三P型MOS管的栅极和所述第四P型MOS管的栅极均与用于输出所述偏置电压的第一偏置电路电连接；所述第三P型MOS管的漏极和所述第四P型MOS管的漏极用于输出调整后的所述第一钳制电压。
可选地，所述第二电压钳制模块包括第一N型MOS管、第二N型MOS管、第五P型MOS管和第六P型MOS管；所述第一N型MOS管的栅极和第二N型MOS管的栅极均与输出所述第一偏压的第二偏置电路的第一偏压端电连接，所述第五P型MOS管的栅极和所述第六P型MOS管的栅极均与输出所述第二偏压的所述第二偏置电路的第二偏压端电连接；所述第一N型MOS管的漏极与所述第三P型MOS管的漏极电连接，所述第一N型MOS管的源极与所述第五P型MOS管的源极电连接；所述第二N型MOS管的漏极与所述第四P型MOS管的漏极电连接，所述第二N型MOS管的源极与所述第六P型MOS管的源极电连接；所述第五P型MOS管的漏极和所述第六P型MOS管的漏极用于输出所述第二钳制电压。
可选地，所述转换模块包括第一转换单元、第二转换单元、第三N型MOS管和第四N型MOS管，所述输出信号包括第一输出信号和第二输出信号；所述第一转换单元分别与所述第五P型MOS管的漏极以及所述第四N型MOS管的栅极电连接，且被配置为根据接收的所述第二输出信号和所述第二电源电压生成第一输出信号；所述第二转换单元分别与所述第六P型MOS管的漏极以及所述第三N型MOS管的栅极电连接，且被配置为根据接收的所述第二输出信号和所述第二电源电压生成第二输出信号。
可选地，所述第一转换单元包括第五N型MOS管和第六N型MOS管，所述第五N型MOS管的栅极和漏极均与所述第五P型MOS管的漏极电连接，所述第五N型MOS管的源极分别与所述第六N型MOS管的栅极和漏极电连接，所述第六N型MOS管的栅极还分别与所述第一输出端和所述第二电源端电连接，所述第六N型MOS管的源极还与所述第二电源端电连接。
可选地，所述第二转换单元包括第七N型MOS管和第八N型MOS管，所述第七N型MOS管的栅极和漏极均与所述第六P型MOS管的漏极电连接，所述第七N型MOS管的源极分别与所述第八N型MOS管的栅极和漏极电连接，所述第八N型MOS管的栅极还分别与所述第二输出端和所述第二电源端电连接，所述第八N型MOS管的源极还与所述第二电源端电连接。
可选地，所述第一转换单元还包括第九N型MOS管，所述第九N型MOS管的栅极和漏极均与所述第五N型MOS管的源极电连接，所述第九N型MOS管的源极分别与所述第六N型MOS管的栅极和漏极电连接。
可选地，所述第二转换单元还包括第十N型MOS管，所述第十N型MOS管的栅极和漏极均与所述第七N型MOS管的源极电连接，所述第十N型MOS管的源极分别与所述第八N型MOS管的栅极和漏极电连接。
第二个方面，本申请实施例提供了一种芯片，该芯片包括上述的电平转换电路。
第三个方面，本申请实施例提供了一种显示装置，该芯片包括上述的芯片。
本申请实施例提供的技术方案带来的有益技术效果包括：
本实施例提供电平转换电路、驱动芯片及显示装置，通过设置第一电压钳制模块和第二电压钳制模块，且通过控制输入第一电压钳制模块的偏置电压对第一钳制电压进行调整，以及通过输入到第二电压钳制模块的第一偏压和第二偏压对第二钳制电压进行调整，从而使得第一电压钳制模块、第二电压钳制模块以及转换各自的工作以及输出电压处于较小的范围内，因此，即使利用击穿电压低于第一电源电压和第二电源电压之差的器件来设计电平转换电路也能够避免电平转换电路中的器件被击穿，从而使得部分无法生产高击穿电压的工艺平台也能够生产包含本实施例中的电平转换电路的芯片，降低了对工艺平台的限制。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种电平转换电路的结构示意图；
图2为本申请实施例提供的一种电平转换电路的具体电路示意图；
图3为本申请实施例提供的另一种电平转换电路的具体电路示意图；
图4为本申请实施例提供的一个电源电压、及各偏压的时序图；
图5为本申请实施例提供的一种输入信号和输出信号的时序图；
图6为本申请实施例提供的一种芯片的框架结构示意图；
图7为本申请实施例提供的一种芯片的截面示意图；
图8为本申请实施例提供的又一种电平转换电路的具体电路示意图；
图9为本申请实施例提供的一种显示装置的框架结构示意图。
附图标记：
1-电平转换电路；11-第一电压钳制模块；12-第二电压钳制模块；13-转换模块；131-第一转换单元；132-第二转换单元；
2-第一偏置电路；
3-第二偏置电路；
10-芯片；101-衬底；
20-显示面板；
PM0-偏压用P型MOS管；PM1-第一P型MOS管；PM2-第二P型MOS管；PM3-第三P型MOS管；PM4-第四P型MOS管；PM5-第五P型MOS管；PM6-第六P型MOS管；
NM0-偏压用N型MOS管；NM1-第一N型MOS管；NM2-第二N型MOS管；NM3-第三N型MOS管；NM4-第四N型MOS管；NM5-第五N型MOS管；NM6-第六N型MOS管；NM7-第七N型MOS管；NM8-第八N型MOS管；NM9-第九N型MOS管；NM10-第十N型MOS管。
具体实施方式
下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
在传统设计执行流程中，多采用全电压击穿元件，因此能够对电路设计具有较高的自由。例如，设计者利用15v的击穿电压元件来设计正6V和负6V的系统环境，在设计电平转换电路不会遇到信赖性的问题。然而，目前部分工艺平台只能制成中压击穿元件(例如，8V)，这对于最大压差达到12V以上的系统环境来说存在一定的信赖性问题。因此，如何运用中压击穿元件来设计电平转换电路将成为电路设计者需要解决的问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。
图1示出了本申请实施例提供的一种电平转换电路的结构示意图。
本实施例提供了一种电平转换电路，如图1所示，该电平转换电路1包括第一电压钳制模块11、第二电压钳制模块12和转换模块13。
第一电压钳制模块11被配置根据输入信号和第一电源电压AVDD生成第一钳制电压且根据偏置电压PN_BIAS对第一钳制电压进行调整以使调整后的第一钳制电压U1处于第一范围，第一范围的最大值与最小值之差的绝对值为ΔU1。
第二电压钳制模块12被配置为根据第一偏压POS_N1和第二偏压NEG_P1对调整后的第一钳制电压U1进行调整以获得第二钳制电压U2，第二钳制电压U2处于第二范围，第二范围的最大值与最小值之差的绝对值为ΔU2。
转换模块13被配置为根据第二电源电压AVEE和第二钳制电压U2生成输出信号OUT，输出信号OUT的电压处于第三范围，第三范围的最大值与最小值之差的绝对值为ΔU3，第一电源电压和所述第二电源电压之差的绝对值为ΔU。
第一范围ΔU1、第二范围ΔU2和第三范围ΔU3均位于第一电源电压AVDD和第二电源电压AVEE之间，且ΔU1≤1/2ΔU，ΔU2≤1/2ΔU，ΔU3≤1/2ΔU。
例如，在一个具体的实施例中，第一电源电压AVDD为6V，第二电源电压AVEE为-6V，通过调整偏置电压PN_BIAS能够控制调整后的第一范围是0V～6V，通过调整第一偏压POS_N1和第二偏压NEG_P1能够控制第二范围是-3V～3V，从而使得第三范围是-6V～0V。当然，这只是示例性说明，在具体实施时，根据不同的电平转换电路的情况进行调整。
本实施例提供电平转换电路1，通过设置第一电压钳制模块11和第二电压钳制模块12，且通过控制输入第一电压钳制模块11的偏置电压对第一钳制电压进行调整，以及通过输入到第二电压钳制模块12的第一偏压POS_N1和第二偏压NEG_P1对第二钳制电压U2进行调整，从而使得第一电压钳制模块11、第二电压钳制模块12以及转换13各自的工作以及输出电压处于较小的范围内，因此，即使利用击穿电压低于第一电源电压和第二电源电压之差的器件来设计电平转换电路也能够避免电平转换电路中的器件被击穿，从而使得部分无法生产高击穿电压的工艺平台也能够生产包含本实施例中的电平转换电路1的芯片，降低了对工艺平台的限制。
本实施例提供的电平转换电路1尤为适用于第一电源电压AVDD、第二电源电压AVEE以及输入信号具有如下特征的电路：
具体地，第一电源电压AVDD和第二电源电压AVEE的正负性相反，第一电源电压AVDD与基准电压之差的绝对值等于第二电源电压AVEE与基准电压之差的绝对值。例如，第一电源电压AVDD为+6V，第二电源电压AVEE为-6V，基准电压为0V。
具体地，输入信号包括均为脉冲信号的第一输入信号IN和第二输入信号INB，第一输入信号IN和第二输入信号INB方向，第一输入信号IN的幅值小于或等于第一电源电压AVDD与基准电压之差的绝对值。例如，第一输入信号IN和第二输入信号INB的幅值均为6V，第一输入信号IN和第二输入信号INB的高电平为6V、低电平为0V，且第一输入信号IN和第二输入信号INB反向，也就是第一输入信号IN处于高电平时，第二输入信号INB处于低电平，而第一输入信号IN处于低电平时则第二输入信号INB处于高电平。
图2示出了本申请实施例提供的一种电平转换电路的具体电路示意图。如图2所示，本实施例提供的电平转换电路1中，第一电压钳制模块11包括第一P型MOS管PM1、第二P型MOS管PM2、第三P型MOS管PM3和第四P型MOS管PM4。
如图2所示，第一P型MOS管PM1的源极和第二P型MOS管PM2的源极均与用于输入第一电源电压AVDD的第一电源端AVDD电连接，第一P型MOS管PM1的栅极与第一输入端IN电连接，第二P型MOS管PM2的栅极与第二输入端INB电连接，其中，第一输入端IN输入第一输入信号IN，第二输入端INB输入第二输入信号INB；第一P型MOS管PM1的漏极与第三P型MOS管的源极电连接，第二P型MOS管PM2的漏极与第四P型MOS管PM4的源极电连接；第三P型MOS管PM3的栅极和第四P型MOS管PM4的栅极均与用于输入偏置电压PN_BIAS的第一偏置电路2电连接；第三P型MOS管PM3的漏极和第四P型MOS管PM4的漏极用于输出调整后的第一钳制电压U1。
具体地，如图2所示，由于第一输入信号IN和第二输入信号INB的反向，因此，第一P型MOS管PM1和第二P型MOS管PM2不同时导通，本实施例中，第一钳制电压为第一P型MOS管PM1的漏极电压或者第二P型MOS管PM2的漏极电压，由于输入偏置电压PN_BIAS，使得第一P型MOS管PM1的漏极电压Vd(PM1)以及第二P型MOS管PM2的漏极电压Vd(PM2)均受到偏置电压Vd(PM1)的控制。
具体地，如图2所示，当电平转换电路1处于工作中，Vth(PM3)＝Vg(PM3)-Vs(PM3)，而由于第一P型MOS管PM1的漏极与第三P性晶体管的源极电连接，因此，Vd(PM1)＝Vg(PM3)-Vth(PM3)，基于此，第一P型MOS管PM1的源极和漏极之间的压差为：Vds(PM1)＝Vd(PM1)-Vs(PM1)＝Vg(PM3)-Vth(PM3)-AVDD，其中，Vg(PM3)即为偏置电压PN_BIAS，因此，Vds(PM1)＝V(PN_BIAS)-Vth(PM3)-AVDD。
同理，Vds(PM2)＝V(PN_BIAS)-Vth(PM4)-AVDD。
由上述关系式能够确定，通过调整偏置电压PN_BIAS的值能够调整第一P型MOS管PM1的漏极电压Vd(PM1)以及第二P型MOS管PM2的漏极电压Vd(PM2)，也就是分别调节第一P型MOS管PM1的源漏极跨压以及第二P型MOS管PM2的源漏极跨压。在具体实施时，可通过调整偏置电压PN_BIAS的值使得第一P型MOS管PM1的源漏极跨压以及第二P型MOS管PM2的源漏极跨压处于最大值，从而能够使得第二钳制电压模块12中的器件处于较低的电位。
如图2所示，本实施例提供的电平转换电路1中，第二电压钳制模块12包括第一N型MOS管NM1、第二N型MOS管NM2、第五P型MOS管PM5和第六P型MOS管PM6。第一N型MOS管NM1的栅极和第二N型MOS管NM2的栅极均与输入第一偏压POS_N1的第二偏置电路3的第一偏压端电连接，第五P型MOS管PM5的栅极和第六P型MOS管PM6的栅极均与输入第二偏压NEG_P1的第二偏置电路3的第二偏压端电连接；第一N型MOS管NM1的漏极与第三P型MOS管PM3的漏极电连接，第一N型MOS管NM1的源极与第五P型MOS管PM5的源极电连接；第二N型MOS管NM2的漏极与第四P型MOS管PM4的漏极电连接，第二N型MOS管NM2的源极与第六P型MOS管PM6的源极电连接；第五P型MOS管PM5的漏极和第六P型MOS管PM6的漏极用于输出第二钳制电压。
具体地，如图2所示，以第一N型MOS管NM1的源极以及第五P型MOS管PM5的源极作为第一节点N1，以第二N型MOS管NM2的源极以及第六P型MOS管PM6的源极作为第二节点N2。
第一节点N1的电压和第二节点N2的电位均位于调整后的第一钳制电压和第二钳制电压之间。
具体地，如图2所示，第一节点N1的电压V(N1)位于第一N型MOS管NM1的源极电压和第五P型MOS管PM5的漏极电压之间，第二节点N2的电压V(N2)位于第二N型MOS管NM2的漏极电压和第六P型MOS管PM6的漏极电压之间。
因此，第一节点N1的电压V(N1)和第二节点N2的电压V(N2)范围分别为：
V(NEG_P1)+Vth(PM5)<V(N1)<V(POS_N1)–Vth(NM1)；
V(NEG_P1)+Vth(PM6)<V(N2)<V(POS_N1)–Vth(NM2)。
因此，通过调节第一偏压和POS_N1第二偏压NEG_P1能够调节第一节点N1和第二节点N2的范围。并且若忽略MOS管在导通情况下的源漏极之间的电压，则第一N型MOS管NM1的源极电位近似于第一P型MOS管NM1的漏极电位，第二N型MOS管NM2的源极电位近似于第二P型MOS管PM2的漏极电位，因此，通过调整偏振电压的范围也能够对第一节点N1和第二节点N2的电位进行调整，从而使得第一节点N1和第二节点N2处于更低的电位，以保证转换模块13的工作电压的范围不超过器件的击穿电压，进而保证电路的安全。
如图2所示，本实施例提供的电平转换电路1中，转换模块13包括第一转换单元131、第二转换单元132、第三N型MOS管NM3和第四N型MOS管NM4，输出信号包括第一输出信号和第二输出信号。
具体地，如图2所示，第一转换单元131分别与第五P型MOS管PM5的漏极以及第四N型MOS管NM4的栅极电连接，且被配置为根据接收的第二输出信号和第二电源电压AVEE生成第一输出信号OUT。
具体地，如图2所示，第二转换单元132分别与第六MOS管的漏极以及第三N型MOS管NM3的栅极电连接，且被配置为根据接收的第二输出信号和第二电源电压AVEE生成第二输出信号OUTB。
具体地，如图2所示，第一转换单元131包括第五N型MOS管NM5和第六N型MOS管NM6，第五N型MOS管NM5的栅极和漏极均与第五P型MOS管PM5的漏极电连接，第五N型MOS管NM5的源极分别与第六N型MOS管NM6的栅极和漏极电连接，第六N型MOS管NM6的栅极还分别与第二输出端OUTB和第四N型MOS管NM4的栅极电连接，第六N型MOS管NM6的源极还与第二电源端AVEE电连接。
具体地，如图2所示，第二转换单元132包括第七N型MOS管NM7和第八N型MOS管NM8，第七N型MOS管NM7的栅极和漏极均与第六P型MOS管PM6的漏极电连接，第七N型MOS管NM7的源极分别与第八N型MOS管NM8的栅极和漏极电连接，第八N型MOS管NM8的栅极还分别与第一输出端OUT和第三N型MOS管NM3的栅极电连接，第八N型MOS管NM8的源极还与第二电源端AVEE电连接。
图3示出了本申请实施例提供的另一种电平转换电路1的具体电路示意图。如图3所示，第一转换单元131还包括第九N型MOS管NM9，第九N型MOS管NM9的栅极和漏极均与第五N型MOS管的源极电连接，第九N型MOS管NM9的源极分别与第六N型MOS管NM6的栅极和漏极电连接。
如图3所示，第二转换单元132还包括第十N型MOS管NM10，第十N型MOS管NM10型MOS的栅极和漏极均与第七N型MOS管NM7型MOS的源极电连接，第十N型MOS管NM10型MOS的源极分别与第八N型MOS管NM8的栅极和漏极电连接。
如图3所示，仅示出了第二偏置电路3的结构。第二偏置电路3包括偏压用N型MOS管NM0和偏压用P型MOS管PM0，偏压用N型MOS管NM0的栅极和漏极均与电源电压AVDD电连接，偏压用P型MOS管PM0的漏极和栅极均与第二电源电压AVEE电连接，偏压用N型MOS管NM0的源极和偏压用P型MOS管PM0的源极均接地。其中，偏压用N型MOS管NM0的栅极电压即为第一偏压POS_N1，偏压用P型MOS管PM0的栅极电压即为第二偏压NEG_P1。
需要说明的是，虽然第一偏置电路2虽未示出，但无论是第一偏置电路2还是第二偏置电路3均可根据实际应用进行调整。图4示出了本申请实施例提供的一个电源电压、及各偏压的时序图。图5示出了本申请实施例提供的一种输入信号和输出信号的时序图。
为了便于对本申请提供的技术方案的理解，以下结合图3所示的电平转换电路1和图4和图5所示的时序图对本实施例提供的电平转换电路1的工作原理进行说明。
图3所示的电平转换电路1中，第四P型MOS管PM4和第三P型MOS管PM3受到偏置电压PN_BIAS的控制，第一N型MOS管NM1和第二N型MOS管NM2受到第一偏压POS_N1的控制；第五P型MOS管PM5和第六P型MOS管PM6受到第二偏压NEG_P1的控制。因此，可以通过调整偏置电压PN_BIAS保证第四P型MOS管PM4和第三P型MOS管PM3处于导通状态；通过控制第一偏压POS_N1保证第一N型MOS管NM1和第二N型MOS管NM2处于导通状态；通过控制第二偏压NEG_P1保证第五P型MOS管PM5和第六P型MOS管PM6处于导通状态。
如图3-5所示，当第一输入信号IN为高电平时，第一P型MOS管PM1断开，此时，与第一输入信号IN反向的第二输入信号INB为低电平使得第二P型MOS管PM2导通，从而将调整后的第一钳制电压经过第一偏压POS_N1和第二偏压NEG_P1的调整之后输入至第五N型MOS管NM5使得第五N型MOS管NM5、第九N型MOS管NM9以及第六N型MOS管NM6导通且控制第一输出端OUT输出的第一输出信号刚好为基准电压Vref，同时将基准电压Vref输入至第四N型MOS管NM4的栅极使得第四N型MOS管NM4导通，从而使得第二输出端OUTB输出的第二输出信号为低电平AVEE。
同理，当第一输入信号IN为低电平，与第一输入信号IN反向的第二输入信号INB为高电平时，第一输出端OUT输出的第一输出信号为低电平AVEE，第二输出端OUTB输出的第二输出信号刚好为基准电压Vref。
调整第一偏压POS_N1和第二偏压NEG_P1的值，能够控制相应的输出端输出的信号的值。分析如下：在第三N型MOS管NM3和第四N型MOS管NM4之前的第一转换单元和第二转换单元中分别设置3个N型MOS管，能够限制第一输出端OUT1和第二输出端OUT2的最大电压范围。若第一转换单元和第二转换单元中的三个N型MOS管的参数均一致，则第一输出信号OUT1和第二输出信号OUT2的电压范围具体如下：
 Vth(NM4)<V(OUT)<V(POS_N1)–3Vth(NM7)；
Vth(NM3)<V(OUTB)<V(POS_N1)–3Vth(NM5)。
也就是通过上述公式能够确定第一偏压POS_N1和第二偏压POS_N1的值，从而使得相应的输出端输出的信号的值。
在一个具体的实施例中，第一电源电压AVDD为6V，第二电源电压AVEE为-6V，第一输入信号IN和第二输入信号INB的高电平为6V，低电平为0V；第一输出信号OUT和第二输出信号OUTB的高电平为0V，低电平为-6V。
基于同一发明构思，本申请实施例提供了一种芯片，如图6所示，该芯片10包括上述任一实施例中的电平转换电路1，具有上述实施例中的电平转换电路1的有益效果，在此不再赘述。
具体地，如图7所示，本实施例提供的驱动芯片10还包括衬底101，电平转换电路1制作在所述衬底101上。
具体地，如图8所示，第一电压钳制模块11中的第一P型MOS管PM1和第二P型MOS管PM2的衬底电压与第一电源电压AVDD，即为P型MOS管提供正向电压。且第三P型MOS管PM3的衬底电压等于第一P型MOS管PM1的漏极电压，第四P型MOS管PM4的衬底电压等于第二P型MOS管PM2的漏极电压。而转换模块13中的第三N型MOS管NM3和第四N型MOS管NM4所在的衬底101的电位均为第二电源电压AVEE，即向N型MOS管提供负向电压。以此能够改善电平转换电路1的偏置效应。
基于同一发明构思，本申请实施例提供了一种显示装置，如图9所示，该显示装置包括上述实施例中的芯片10，具有上述实施例中的芯片10的有益效果，在此不再赘述。
具体地，如图9所示，该显示装置还包括显示面板20，显示面板20与芯片10电连接。
具体地，本实施例提供的显示装置可以为手机、平板电脑等移动显示装置，也可以为笔记本电脑，电视机等显示装置。尤其是笔记本电脑以及电视机等中大型显示装置，由于需要的驱动电压较高，因此，采用上述芯片10具有更明显的优势。
应用本申请实施例，至少能够实现如下有益效果：
本实施例提供电平转换电路、驱动芯片及显示装置，通过设置第一电压钳制模块和第二电压钳制模块，且通过控制输入第一电压钳制模块的偏置电压对第一钳制电压进行调整，以及通过输入到第二电压钳制模块的第一偏压和第二偏压对第二钳制电压进行调整，从而使得第一电压钳制模块、第二电压钳制模块以及转换各自的工作以及输出电压处于较小的范围内，因此，即使利用击穿电压低于第一电源电压和第二电源电压之差的器件来设计电平转换电路也能够避免电平转换电路中的器件被击穿，从而使得部分无法生产高击穿电压的工艺平台也能够生产包含本实施例中的电平转换电路的芯片，降低了对工艺平台的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。例如，第一类增益值和第二类增益值均为模数转换模块的增益值，只是为了区分模数转换模块的输出状态，即第一类增益值适用于模数转换模块的输出状态为饱和时，第二类增益值适用于模数转换模块的输出状态为不饱和时。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (11)

1.一种电平转换电路，其特征在于，包括：
第一电压钳制模块，被配置根据输入信号和第一电源电压生成第一钳制电压且根据偏置电压对所述第一钳制电压进行调整以使调整后的所述第一钳制电压处于第一范围，所述第一范围的最大值与最小值之差的绝对值为ΔU1；
第二电压钳制模块，被配置为根据第一偏压和第二偏压对调整后的所述第一钳制电压进行调整以获得第二钳制电压，所述第二钳制电压处于第二范围，所述第二范围的最大值与最小值之差的绝对值为ΔU2；
转换模块，被配置为根据第二电源电压和所述第二钳制电压生成输出信号，所述输出信号的电压处于第三范围，所述第三范围的最大值与最小值之差的绝对值为ΔU3，所述第一电源电压和所述第二电源电压之差的绝对值为ΔU；
其中，所述第一范围、所述第二范围和所述第三范围均位于所述第一电源电压和所述第二电源电压之间，且ΔU1≤1/2ΔU，ΔU2≤1/2ΔU，ΔU3≤1/2ΔU。
2.根据权利要求1所述的电平转换电路，其特征在于，
所述第一电源电压和所述第二电源电压的正负性相反，所述第一电源电压与基准电压之差的绝对值等于所述第二电源电压与所述基准电压之差的绝对值；
所述输入信号包括均为脉冲信号的第一输入信号和第二输入信号，所述第一输入信号和所述第二输入信号反向，所述第一输入信号的幅值小于或等于第一电源电压与所述基准电压之差的绝对值。
3.根据权利要求2所述的电平转换电路，其特征在于，所述第一电压钳制模块包括第一P型MOS管、第二P型MOS管、第三P型MOS管和第四P型MOS管；
所述第一P型MOS管的源极和所述第二P型MOS管的源极均与用于输出所述第一电源电压的第一电源端电连接；
所述第一P型MOS管的栅极与第一输入端电连接，所述第二P型MOS管的栅极与第二输入端电连接，其中，所述第一输入端输入第一输入信号，所述第二输入端输入第二输入信号；
所述第一P型MOS管的漏极与所述第三P型MOS管的源极电连接，所述第二P型MOS管的漏极与所述第四P型MOS的源极电连接；
所述第三P型MOS管的栅极和所述第四P型MOS管的栅极均与用于输出所述偏置电压的第一偏置电路电连接；
所述第三P型MOS管的漏极和所述第四P型MOS管的漏极用于输出调整后的所述第一钳制电压。
4.根据权利要求3所述的电平转换电路，其特征在于，所述第二电压钳制模块包括第一N型MOS管、第二N型MOS管、第五P型MOS管和第六P型MOS管；
所述第一N型MOS管的栅极和第二N型MOS管的栅极均与输出所述第一偏压的第二偏置电路的第一偏压端电连接，所述第五P型MOS管的栅极和所述第六P型MOS管的栅极均与输出所述第二偏压的所述第二偏置电路的第二偏压端电连接；
所述第一N型MOS管的漏极与所述第三P型MOS管的漏极电连接，所述第一N型MOS管的源极与所述第五P型MOS管的源极电连接；
所述第二N型MOS管的漏极与所述第四P型MOS管的漏极电连接，所述第二N型MOS管的源极与所述第六P型MOS管的源极电连接；
所述第五P型MOS管的漏极和所述第六P型MOS管的漏极用于输出所述第二钳制电压。
5.根据权利要求4所述的电平转换电路，其特征在于，所述转换模块包括第一转换单元、第二转换单元、第三N型MOS管和第四N型MOS管，所述输出信号包括第一输出信号和第二输出信号；
所述第一转换单元分别与所述第五P型MOS管的漏极、所述第三N型MOS管的漏极、第一输出端以及所述第四N型MOS管的栅极电连接，且被配置为根据接收的所述第二输出信号和所述第二电源电压生成第一输出信号，并将所述第一输出信号传输至所述第一输出端和所述第四N型MOS管的栅极；
所述第二转换单元分别与所述第六P型MOS管的漏极、所述第四N型MOS管漏极、第二输出端以及所述第三N型MOS管的栅极电连接，且被配置为根据接收的所述第二输出信号和所述第二电源电压生成第二输出信号，并将所述第二输出信号传输至所述第二输出端和所述第三N型MOS管的栅极；
所述第三N型MOS管的源极和所述第四N型MOS管的源极均与第二电源端电连接。
6.根据权利要求5所述的电平转换电路，其特征在于，
所述第一转换单元包括第五N型MOS管和第六N型MOS管，所述第五N型MOS管的栅极和漏极均与所述第五P型MOS管的漏极电连接，所述第五N型MOS管的源极分别与所述第六N型MOS管的栅极和漏极电连接，所述第六N型MOS管的栅极还分别与所述第一输出端和所述第四N型MOS管的栅极电连接，所述第六N型MOS管的源极还与所述第二电源端电连接。
7.根据权利要求5所述的电平转换电路，其特征在于，
所述第二转换单元包括第七N型MOS管和第八N型MOS管，所述第七N型MOS管的栅极和漏极均与所述第六P型MOS管的漏极电连接，所述第七N型MOS管的源极分别与所述第八N型MOS管的栅极和漏极电连接，所述第八N型MOS管的栅极还分别与所述第二输出端和所述第三N型MOS管的栅极电连接，所述第八N型MOS管的源极还与所述第二电源端电连接。
8.根据权利要求6所述的电平转换电路，其特征在于，所述第一转换单元还包括第九N型MOS管，所述第九N型MOS管的栅极和漏极均与所述第五N型MOS管的源极电连接，所述第九N型MOS管的源极分别与所述第六N型MOS管的栅极和漏极电连接。
9.根据权利要求7所述的电平转换电路，其特征在于，所述第二转换单元还包括第十N型MOS管，所述第十N型MOS管的栅极和漏极均与所述第七N型MOS管的源极电连接，所述第十N型MOS管的源极分别与所述第八N型MOS管的栅极和漏极电连接。
10.一种芯片，其特征在于，包括权利要求1-9中任一项所述的电平转换电路。
11.一种显示装置，其特征在于，包括权利要求10所述的芯片。
CN202210050579.7A 2022-01-17 2022-01-17 电平转换电路、芯片及显示装置 Active CN114421950B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210050579.7A CN114421950B (zh) 2022-01-17 2022-01-17 电平转换电路、芯片及显示装置
US18/147,500 US20230231557A1 (en) 2022-01-17 2022-12-28 Level Shift Circuit, Chip and Display Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210050579.7A CN114421950B (zh) 2022-01-17 2022-01-17 电平转换电路、芯片及显示装置

Publications (2)

Publication Number Publication Date
CN114421950A CN114421950A (zh) 2022-04-29
CN114421950B true CN114421950B (zh) 2023-04-14

Family

ID=81272682

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210050579.7A Active CN114421950B (zh) 2022-01-17 2022-01-17 电平转换电路、芯片及显示装置

Country Status (2)

Country Link
US (1) US20230231557A1 (zh)
CN (1) CN114421950B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112073048A (zh) * 2020-09-02 2020-12-11 敦泰电子（深圳）有限公司 电平移位电路
CN113659812A (zh) * 2021-07-01 2021-11-16 深圳青铜剑技术有限公司 米勒钳位控制电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583999B2 (ja) * 2000-03-01 2004-11-04 三洋電機株式会社 レベル変換回路
JP2011112766A (ja) * 2009-11-25 2011-06-09 Panasonic Corp プッシュプル型駆動回路
WO2015001926A1 (ja) * 2013-07-05 2015-01-08 富士電機株式会社 半導体装置
CN105116954B (zh) * 2015-09-07 2017-09-01 卓捷创芯科技（深圳）有限公司 一种宽输入电压范围和高精度输出的自偏置带隙基准电路
KR102423675B1 (ko) * 2017-09-22 2022-07-22 주식회사 디비하이텍 레벨 쉬프터, 및 이를 포함하는 소스 드라이버, 게이트 드라이버, 및 디스플레이 장치
CN109391258B (zh) * 2018-08-27 2024-04-12 浙江航芯源集成电路科技有限公司 基于低压管的电平位移电路
CN109672439A (zh) * 2019-01-17 2019-04-23 南京观海微电子有限公司 耐压电平转换电路
CN110890885B (zh) * 2019-08-06 2024-06-21 重庆中易智芯科技有限责任公司 一种应用于混合电压输出缓冲器的高速电平转换电路
CN111245428A (zh) * 2020-03-26 2020-06-05 苏州源特半导体科技有限公司 一种高压pmos驱动电路
CN111988029B (zh) * 2020-08-24 2023-05-26 电子科技大学 一种高速高精度的电平位移电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112073048A (zh) * 2020-09-02 2020-12-11 敦泰电子（深圳）有限公司 电平移位电路
CN113659812A (zh) * 2021-07-01 2021-11-16 深圳青铜剑技术有限公司 米勒钳位控制电路

Also Published As

Publication number Publication date
CN114421950A (zh) 2022-04-29
US20230231557A1 (en) 2023-07-20

Similar Documents

Publication Publication Date Title
US10460671B2 (en) Scanning driving circuit and display apparatus
KR102019578B1 (ko) Goa 회로 및 액정 디스플레이
US8102357B2 (en) Display device
US9501991B1 (en) Scan driving circuit for oxide semiconductor thin film transistors
US9767754B2 (en) Scan driving circuit for oxide semiconductor thin film transistors
US20160189647A1 (en) Goa circuit applied to liquid crystal display device
KR101989721B1 (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
KR20170096023A (ko) 액정 디스플레이 디바이스를 위한 goa 회로
CN101800534A (zh) 电平偏移电路
KR102301545B1 (ko) 평면 디스플레이 장치 및 이의 스캔 구동 회로
CN102571065B (zh) 电平转换电路、显示设备和电子装置
WO2017107294A1 (zh) Goa电路及液晶显示装置
CN105427792A (zh) 像素补偿电路及驱动方法、显示面板和显示装置
JP6555842B2 (ja) Ｇｏａ回路及びその駆動方法、液晶ディスプレイ
US7446564B2 (en) Level shifter
CN109119036B (zh) 液晶面板
CN106023921A (zh) 一种goa电路
KR101452645B1 (ko) 디코딩 및 스캔 드라이버
CN114421950B (zh) 电平转换电路、芯片及显示装置
TWI701657B (zh) 移位暫存器與相關的顯示裝置
JP3500353B2 (ja) ユニティーゲインバッファ
CN107633798B (zh) 电位转换电路及显示面板
CN102868376B (zh) 具低功率消耗的运算放大器
CN213152036U (zh) 电平移位电路以及集成电路
US20170061911A1 (en) Shift register and display device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 100176 Room 101, 1f, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Beijing

Applicant after: Beijing ESWIN Computing Technology Co.,Ltd.

Applicant after: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

Address before: 100176 Room 101, 1f, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Beijing

Applicant before: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant before: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

CB02 Change of applicant information
CB02 Change of applicant information

Address after: 100176 Room 101, 1f, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Beijing

Applicant after: Beijing ESWIN Computing Technology Co.,Ltd.

Applicant after: Hefei Yisiwei Computing Technology Co.,Ltd.

Address before: 100176 Room 101, 1f, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Beijing

Applicant before: Beijing ESWIN Computing Technology Co.,Ltd.

Applicant before: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

GR01 Patent grant
GR01 Patent grant