JP2000338461A - 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 - Google Patents
駆動回路、駆動回路システム、バイアス回路及び駆動回路装置Info
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Abstract
(57)【要約】
【課題】 駆動回路が発振する場合があり、また、集積
化における駆動回路の所要面積が大きく、製造コストが
高かった。 【解決手段】 ドレインとゲートが接続され、ソースに
入力端子が接続された第１のトランジスタと、ドレイン
に第１の電源端子が接続され、ソースに出力端子が接続
され、ゲートに第１のトランジスタのゲート電圧と等し
い電圧を受ける第２のトランジスタと、第１の電源端子
と第１のトランジスタのドレイン（ゲート）との間に接
続された第１の電流制御回路と、入力端子と第２の電源
端子との間に接続された第２の電流制御回路と、出力端
子と第２の電源端子との間に接続された第３の電流制御
回路とを設け、入力電圧から第１のトランジスタのゲー
ト・ソース間電圧だけずれた電圧で第２のトランジスタ
のゲートをバイアスし、トランジスタ２をソースフォロ
ワ動作させるようにした。
化における駆動回路の所要面積が大きく、製造コストが
高かった。 【解決手段】 ドレインとゲートが接続され、ソースに
入力端子が接続された第１のトランジスタと、ドレイン
に第１の電源端子が接続され、ソースに出力端子が接続
され、ゲートに第１のトランジスタのゲート電圧と等し
い電圧を受ける第２のトランジスタと、第１の電源端子
と第１のトランジスタのドレイン（ゲート）との間に接
続された第１の電流制御回路と、入力端子と第２の電源
端子との間に接続された第２の電流制御回路と、出力端
子と第２の電源端子との間に接続された第３の電流制御
回路とを設け、入力電圧から第１のトランジスタのゲー
ト・ソース間電圧だけずれた電圧で第２のトランジスタ
のゲートをバイアスし、トランジスタ２をソースフォロ
ワ動作させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は駆動回路、駆動回路
システム、これらに用いるバイアス回路及び駆動回路装
置に関し、特に液晶表示装置（ＬＣＤ）の駆動回路の出
力段であるドライバ（バッファ）部等に用いる容量性負
荷の駆動回路、駆動回路システム、これらに用いるバイ
アス回路及び駆動回路装置に関する。
システム、これらに用いるバイアス回路及び駆動回路装
置に関し、特に液晶表示装置（ＬＣＤ）の駆動回路の出
力段であるドライバ（バッファ）部等に用いる容量性負
荷の駆動回路、駆動回路システム、これらに用いるバイ
アス回路及び駆動回路装置に関する。
【０００２】
【従来の技術】容量性負荷の駆動回路の代表例として液
晶表示装置（ＬＣＤ）について説明する。一般に、アク
ティブマトリクス駆動方式を用いた液晶表示装置の表示
部は、透明な画素電極及び薄膜トランジスタ（ＴＦＴ）
を配置した半導体基板と、面全体に１つの透明な電極を
形成した対向基板と、これら２枚の基板を対向させて間
に液晶を封入した構造からなり、スイッチング機能を持
つＴＦＴを制御することにより各画素電極に所定の電圧
を印加し、各画素電極と対向基板電極との間の電位差に
より液晶の透過率を変化させて画像を表示するものであ
る。
晶表示装置（ＬＣＤ）について説明する。一般に、アク
ティブマトリクス駆動方式を用いた液晶表示装置の表示
部は、透明な画素電極及び薄膜トランジスタ（ＴＦＴ）
を配置した半導体基板と、面全体に１つの透明な電極を
形成した対向基板と、これら２枚の基板を対向させて間
に液晶を封入した構造からなり、スイッチング機能を持
つＴＦＴを制御することにより各画素電極に所定の電圧
を印加し、各画素電極と対向基板電極との間の電位差に
より液晶の透過率を変化させて画像を表示するものであ
る。
【０００３】半導体基板上には、各画素電極へ印加する
複数のレベル電圧（階調電圧）を送るデータ線と、ＴＦ
Ｔのスイッチング制御信号を送る走査線とが配線され、
データ線は対向基板電極との間に挟まれる液晶容量や各
走査線との交差部に生じる容量などにより大きな容量性
負荷となっている。各画素電極への階調電圧の印加はデ
ータ線を介して行われ、１フレーム期間にデータ線につ
ながる全ての画素へ階調電圧の書込みが行われるため、
データ線駆動回路は大きな容量性負荷であるデータ線を
高速に駆動しなければならない。
複数のレベル電圧（階調電圧）を送るデータ線と、ＴＦ
Ｔのスイッチング制御信号を送る走査線とが配線され、
データ線は対向基板電極との間に挟まれる液晶容量や各
走査線との交差部に生じる容量などにより大きな容量性
負荷となっている。各画素電極への階調電圧の印加はデ
ータ線を介して行われ、１フレーム期間にデータ線につ
ながる全ての画素へ階調電圧の書込みが行われるため、
データ線駆動回路は大きな容量性負荷であるデータ線を
高速に駆動しなければならない。
【０００４】このようにデータ線駆動回路は、容量の大
きなデータ線を高い電圧精度で高速に駆動する必要があ
り、この要求を満たすために様々なデータ線駆動回路の
開発が行われてきた。この中で、高精度出力及び高速駆
動を可能にしたのがドライバ（バッファ）部にオペアン
プを用いた駆動回路である。その代表的な回路例を図１
６に示す。
きなデータ線を高い電圧精度で高速に駆動する必要があ
り、この要求を満たすために様々なデータ線駆動回路の
開発が行われてきた。この中で、高精度出力及び高速駆
動を可能にしたのがドライバ（バッファ）部にオペアン
プを用いた駆動回路である。その代表的な回路例を図１
６に示す。
【０００５】図１６において、オペアンプはボルテージ
フォロワとなっており、入力電圧Ｖｉｎと等しい電圧を
出力電圧Ｖｏｕｔとして出力することができる。オペア
ンプは差動増幅段６１０と出力増幅段６２０で構成され
ている。差動増幅段６１０は、電流制御回路６０１と、
同じ特性を有するＰＭＯＳトランジスタ６０３、６０４
と、同じ特性を有するＮＭＯＳトランジスタ６０５、６
０６で構成される。ＮＭＯＳトランジスタ６０５、６０
６はゲートどうし、ソースどうしが共通接続され、共通
接続されたソースは電源端子Ｔ１４に接続される。なお
ＮＭＯＳトランジスタ６０６はドレインもゲートと共通
接続される。
フォロワとなっており、入力電圧Ｖｉｎと等しい電圧を
出力電圧Ｖｏｕｔとして出力することができる。オペア
ンプは差動増幅段６１０と出力増幅段６２０で構成され
ている。差動増幅段６１０は、電流制御回路６０１と、
同じ特性を有するＰＭＯＳトランジスタ６０３、６０４
と、同じ特性を有するＮＭＯＳトランジスタ６０５、６
０６で構成される。ＮＭＯＳトランジスタ６０５、６０
６はゲートどうし、ソースどうしが共通接続され、共通
接続されたソースは電源端子Ｔ１４に接続される。なお
ＮＭＯＳトランジスタ６０６はドレインもゲートと共通
接続される。
【０００６】ＰＭＯＳトランジスタ６０３、６０４はソ
ースが共通接続され、ＰＭＯＳトランジスタ６０３は、
ゲートが入力端子Ｔ１に接続され、ドレインがＮＭＯＳ
トランジスタ６０５のドレインと接続される。ＰＭＯＳ
トランジスタ６０４は、ゲートが出力端子Ｔ２に接続さ
れ、ドレインがＮＭＯＳトランジスタ６０６のドレイン
と接続される。電流制御回路６０１は電源端子Ｔ１３と
ＰＭＯＳトランジスタ６０３，６０４のソースとの間に
接続される。
ースが共通接続され、ＰＭＯＳトランジスタ６０３は、
ゲートが入力端子Ｔ１に接続され、ドレインがＮＭＯＳ
トランジスタ６０５のドレインと接続される。ＰＭＯＳ
トランジスタ６０４は、ゲートが出力端子Ｔ２に接続さ
れ、ドレインがＮＭＯＳトランジスタ６０６のドレイン
と接続される。電流制御回路６０１は電源端子Ｔ１３と
ＰＭＯＳトランジスタ６０３，６０４のソースとの間に
接続される。
【０００７】一方、出力増幅段６２０は、電流制御回路
６０２、ＮＭＯＳトランジスタ６０７、容量素子６０８
で構成される。電流制御回路６０２は電源端子Ｔ１１と
出力端子Ｔ２との間に接続される。ＮＭＯＳトランジス
タ６０７は、ドレインが出力端子Ｔ２に接続され、ソー
スが電源端子Ｔ１２に接続され、ゲートがＰＭＯＳトラ
ンジスタ６０３とＮＭＯＳトランジスタ６０５のドレイ
ン共通端子に接続される。容量素子６０８はＮＭＯＳト
ランジスタ６０７のゲートと出力端子Ｔ２との間に接続
される。なお、電流制御回路６０１、６０２により制御
される電流をＩ６１、Ｉ６２とし、電源端子Ｔ１１、Ｔ
１３には電圧ＶＤＤが、電源端子Ｔ１２、Ｔ１４には電
圧ＶＳＳが与えられる。
６０２、ＮＭＯＳトランジスタ６０７、容量素子６０８
で構成される。電流制御回路６０２は電源端子Ｔ１１と
出力端子Ｔ２との間に接続される。ＮＭＯＳトランジス
タ６０７は、ドレインが出力端子Ｔ２に接続され、ソー
スが電源端子Ｔ１２に接続され、ゲートがＰＭＯＳトラ
ンジスタ６０３とＮＭＯＳトランジスタ６０５のドレイ
ン共通端子に接続される。容量素子６０８はＮＭＯＳト
ランジスタ６０７のゲートと出力端子Ｔ２との間に接続
される。なお、電流制御回路６０１、６０２により制御
される電流をＩ６１、Ｉ６２とし、電源端子Ｔ１１、Ｔ
１３には電圧ＶＤＤが、電源端子Ｔ１２、Ｔ１４には電
圧ＶＳＳが与えられる。
【０００８】また、出力端子Ｔ２には容量性負荷のデー
タ線が接続されているものとする。図１６のオペアンプ
は出力電圧Ｖｏｕｔを差動増幅段に帰還すること、すな
わち出力電圧ＶｏｕｔをＰＭＯＳトランジスタ６０４の
ゲートに入力することにより、電圧増幅率が１で、電流
供給能力の高い構成（ボルテージフォロワ）となる。そ
の動作は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低い
場合、ＮＭＯＳトランジスタ６０７のゲート電圧が引下
げられ、ＮＭＯＳトランジスタ６０７は一時的にオフ状
態となり、出力電圧Ｖｏｕｔは電流制御回路６０２より
供給される電流Ｉ６２により電圧が引上げられる。
タ線が接続されているものとする。図１６のオペアンプ
は出力電圧Ｖｏｕｔを差動増幅段に帰還すること、すな
わち出力電圧ＶｏｕｔをＰＭＯＳトランジスタ６０４の
ゲートに入力することにより、電圧増幅率が１で、電流
供給能力の高い構成（ボルテージフォロワ）となる。そ
の動作は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低い
場合、ＮＭＯＳトランジスタ６０７のゲート電圧が引下
げられ、ＮＭＯＳトランジスタ６０７は一時的にオフ状
態となり、出力電圧Ｖｏｕｔは電流制御回路６０２より
供給される電流Ｉ６２により電圧が引上げられる。
【０００９】一方、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ
より高い場合、ＮＭＯＳトランジスタ６０７のゲート電
圧が引上げられ、ＮＭＯＳトランジスタ６０７の動作に
より、出力電圧Ｖｏｕｔは引下げられる。このとき、Ｎ
ＭＯＳトランジスタ６０５、６０６は、それぞれドレイ
ン・ソース間に等しい電流を流すように作用するので、
出力電圧Ｖｏｕｔは減衰しながら入力電圧Ｖｉｎに速や
かに収束する。また、容量素子６０８は位相補償を行
い、発振を防いでいる。
より高い場合、ＮＭＯＳトランジスタ６０７のゲート電
圧が引上げられ、ＮＭＯＳトランジスタ６０７の動作に
より、出力電圧Ｖｏｕｔは引下げられる。このとき、Ｎ
ＭＯＳトランジスタ６０５、６０６は、それぞれドレイ
ン・ソース間に等しい電流を流すように作用するので、
出力電圧Ｖｏｕｔは減衰しながら入力電圧Ｖｉｎに速や
かに収束する。また、容量素子６０８は位相補償を行
い、発振を防いでいる。
【００１０】これにより、オペアンプは、各出力期間ご
とに階調電圧が入力電圧Ｖｉｎとして入力されると、出
力端子Ｔ２に接続されたデータ線容量に高い電流供給能
力で階調電圧を駆動することができる。
とに階調電圧が入力電圧Ｖｉｎとして入力されると、出
力端子Ｔ２に接続されたデータ線容量に高い電流供給能
力で階調電圧を駆動することができる。
【００１１】また、オペアンプは、インピーダンス変換
により入力電圧Ｖｉｎを供給する外部回路の電流供給能
力に依存せずに駆動することができる。
により入力電圧Ｖｉｎを供給する外部回路の電流供給能
力に依存せずに駆動することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、図１６
のオペアンプ（ボルテージフォロワ回路）は帰還をかけ
ていることにより発振する場合があり、発振を防ぐため
の設計が必要である。また、オペアンプの集積化におい
て、位相補償用の容量素子は所要面積が大きくなる場合
があり、多数のオペアンプを単一の集積回路で構成する
場合、集積回路の所要面積が増大し、この結果、製造コ
ストが上昇するという欠点がある。
のオペアンプ（ボルテージフォロワ回路）は帰還をかけ
ていることにより発振する場合があり、発振を防ぐため
の設計が必要である。また、オペアンプの集積化におい
て、位相補償用の容量素子は所要面積が大きくなる場合
があり、多数のオペアンプを単一の集積回路で構成する
場合、集積回路の所要面積が増大し、この結果、製造コ
ストが上昇するという欠点がある。
【００１３】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はトランジスタ
だけの簡単な回路構成で、発振の生じない安定な動作を
行い、高精度な電圧出力、高速駆動を実現することので
きる駆動回路を提供することである。また、本発明の他
の目的は、多数の駆動回路の集積化において、製造コス
トを低減することのできる駆動回路、駆動回路システ
ム、これらに用いるバイアス回路及び駆動回路装置を提
供することである。
るためになされたものであり、その目的はトランジスタ
だけの簡単な回路構成で、発振の生じない安定な動作を
行い、高精度な電圧出力、高速駆動を実現することので
きる駆動回路を提供することである。また、本発明の他
の目的は、多数の駆動回路の集積化において、製造コス
トを低減することのできる駆動回路、駆動回路システ
ム、これらに用いるバイアス回路及び駆動回路装置を提
供することである。
【００１４】
【課題を解決するための手段】本発明による駆動回路
は、入力電圧を第１の電圧にレベル変換するレベル変換
手段と、前記第１の電圧をゲートに受け、前記入力電圧
に応じた出力電圧をソースより出力する第１のトランジ
スタと、前記第１のトランジスタのドレイン・ソース間
に流れる電流を制御する第１の電流制御手段と、前記第
１のトランジスタをソースフォロワ動作させる駆動手段
とを含むことを特徴とする。また、前記レベル変換手段
は、前記第１のトランジスタと同一導電型であり、ソー
スに前記入力電圧を受け、共通接続したドレインとゲー
トより前記第１の電圧を出力する第２のトランジスタ
と、前記第２のトランジスタのドレイン・ソース間に流
れる電流を制御する第２の電流制御手段とを含むことを
特徴とする。
は、入力電圧を第１の電圧にレベル変換するレベル変換
手段と、前記第１の電圧をゲートに受け、前記入力電圧
に応じた出力電圧をソースより出力する第１のトランジ
スタと、前記第１のトランジスタのドレイン・ソース間
に流れる電流を制御する第１の電流制御手段と、前記第
１のトランジスタをソースフォロワ動作させる駆動手段
とを含むことを特徴とする。また、前記レベル変換手段
は、前記第１のトランジスタと同一導電型であり、ソー
スに前記入力電圧を受け、共通接続したドレインとゲー
トより前記第１の電圧を出力する第２のトランジスタ
と、前記第２のトランジスタのドレイン・ソース間に流
れる電流を制御する第２の電流制御手段とを含むことを
特徴とする。
【００１５】本発明による他の駆動回路は、第１の電源
端子と、入力電圧を受ける入力端子と、出力電圧を出力
する出力端子と、ドレインとゲートとが接続されソース
に前記入力端子が接続された第１のトランジスタと、前
記第１のトランジスタと同一導電型でありかつドレイン
に前記第１の電源端子が接続されソースに前記出力端子
が接続されゲートに前記第１のトランジスタのゲート電
圧と等しい電圧を受ける第２のトランジスタと、前記第
１のトランジスタのドレイン（ゲート）とソースとの間
に流れる電流を制御する第１の電流制御手段と、前記第
２のトランジスタのドレインとソースとの間に流れる電
流を制御する第２の電流制御手段とを含むことを特徴と
する。また、第１の電流制御手段として、第２の電源端
子と前記第１のトランジスタのドレイン（ゲート）との
間に接続した第１の電流制御回路を具備させても良く、
第２の電流制御手段として、前記出力端子と第３の電源
端子との間に接続された第２の電流制御回路を具備させ
ても良い。また、前記入力端子と第４の電源端子との間
に接続された第３の電流制御回路を具備させても良い。
端子と、入力電圧を受ける入力端子と、出力電圧を出力
する出力端子と、ドレインとゲートとが接続されソース
に前記入力端子が接続された第１のトランジスタと、前
記第１のトランジスタと同一導電型でありかつドレイン
に前記第１の電源端子が接続されソースに前記出力端子
が接続されゲートに前記第１のトランジスタのゲート電
圧と等しい電圧を受ける第２のトランジスタと、前記第
１のトランジスタのドレイン（ゲート）とソースとの間
に流れる電流を制御する第１の電流制御手段と、前記第
２のトランジスタのドレインとソースとの間に流れる電
流を制御する第２の電流制御手段とを含むことを特徴と
する。また、第１の電流制御手段として、第２の電源端
子と前記第１のトランジスタのドレイン（ゲート）との
間に接続した第１の電流制御回路を具備させても良く、
第２の電流制御手段として、前記出力端子と第３の電源
端子との間に接続された第２の電流制御回路を具備させ
ても良い。また、前記入力端子と第４の電源端子との間
に接続された第３の電流制御回路を具備させても良い。
【００１６】前記入力端子、前記出力端子及び前記電源
端子のそれぞれの端子間に流れる電流を遮断することが
可能なスイッチ群と、前記スイッチ群のオン及びオフを
制御するスイッチ制御手段とを更に含んでも良い。前記
出力端子を少なくとも１種類の電圧にプリチャージする
第１のプリチャージ手段を更に含んでも良い。前記第１
のトランジスタのゲート電圧を所定の第１の電圧にプリ
チャージする第２のプリチャージ手段を更に含んでも良
い。
端子のそれぞれの端子間に流れる電流を遮断することが
可能なスイッチ群と、前記スイッチ群のオン及びオフを
制御するスイッチ制御手段とを更に含んでも良い。前記
出力端子を少なくとも１種類の電圧にプリチャージする
第１のプリチャージ手段を更に含んでも良い。前記第１
のトランジスタのゲート電圧を所定の第１の電圧にプリ
チャージする第２のプリチャージ手段を更に含んでも良
い。
【００１７】本発明による駆動回路システムは、入力電
圧を受ける入力端子と出力電圧を出力する出力端子とを
それぞれ共有する第１の駆動回路及び第２の駆動回路
と、前記入力電圧に応じて前記第１の駆動回路及び前記
第２の駆動回路の少なくとも一方を動作させる駆動手段
とを含み、前記第１の駆動回路は、ドレインとゲートと
が接続され、ソースが前記入力端子に接続された第１の
ｎチャネル型トランジスタと、ドレインに第１の電源端
子が接続され、ソースが前記出力端子に接続され、ゲー
トに前記第１のｎチャネル型トランジスタのゲート電圧
と等しい電圧を受ける第２のｎチャネル型トランジスタ
と、前記第１のｎチャネル型トランジスタのドレイン
（ゲート）とソースとの間に流れる電流を制御する第１
の電流制御手段と、前記第２のｎチャネル型トランジス
タのドレインとソースとの間に流れる電流を制御する第
２の電流制御手段と、を含み、前記第２の駆動回路は、
ドレインとゲートとが接続され、ソースが前記入力端子
に接続された第１のｐチャネル型トランジスタと、ドレ
インに第２の電源端子が接続され、ソースが前記出力端
子に接続され、ゲートに前記第１のｐチャネル型トラン
ジスタのゲート電圧と等しい電圧を受ける第２のｐチャ
ネル型トランジスタと、前記第１のｐチャネル型トラン
ジスタのドレイン（ゲート）とソースとの間に流れる電
流を制御する第３の電流制御手段と、前記第２のｐチャ
ネル型トランジスタのドレインとソースとの間に流れる
電流を制御する第４の電流制御手段と、を含むことを特
徴とする。前記第１の電流制御手段は、第３の電源端子
と前記第１のｎチャネル型トランジスタのドレイン（ゲ
ート）との間に接続された第１の電流制御回路を含み、
前記第２の電流制御手段は、前記出力端子と第４の電源
端子との間に接続された第２の電流制御回路を含み、前
記第３の電流制御手段は、第５の電源端子と前記第１の
ｐチャネル型トランジスタのドレイン（ゲート）との間
に接続された第３の電流制御回路を含み、前記第４の電
流制御手段は、前記出力端子と第６の電源端子との間に
接続された第４の電流制御回路を含むことを特徴とす
る。前記第１の駆動回路は、前記入力端子と第７の電源
端子との間に接続された第５の電流制御回路を更に含
み、前記第２の駆動回路は、前記入力端子と第８の電源
端子との間に接続された第６の電流制御回路を更に含む
ことを特徴とする。
圧を受ける入力端子と出力電圧を出力する出力端子とを
それぞれ共有する第１の駆動回路及び第２の駆動回路
と、前記入力電圧に応じて前記第１の駆動回路及び前記
第２の駆動回路の少なくとも一方を動作させる駆動手段
とを含み、前記第１の駆動回路は、ドレインとゲートと
が接続され、ソースが前記入力端子に接続された第１の
ｎチャネル型トランジスタと、ドレインに第１の電源端
子が接続され、ソースが前記出力端子に接続され、ゲー
トに前記第１のｎチャネル型トランジスタのゲート電圧
と等しい電圧を受ける第２のｎチャネル型トランジスタ
と、前記第１のｎチャネル型トランジスタのドレイン
（ゲート）とソースとの間に流れる電流を制御する第１
の電流制御手段と、前記第２のｎチャネル型トランジス
タのドレインとソースとの間に流れる電流を制御する第
２の電流制御手段と、を含み、前記第２の駆動回路は、
ドレインとゲートとが接続され、ソースが前記入力端子
に接続された第１のｐチャネル型トランジスタと、ドレ
インに第２の電源端子が接続され、ソースが前記出力端
子に接続され、ゲートに前記第１のｐチャネル型トラン
ジスタのゲート電圧と等しい電圧を受ける第２のｐチャ
ネル型トランジスタと、前記第１のｐチャネル型トラン
ジスタのドレイン（ゲート）とソースとの間に流れる電
流を制御する第３の電流制御手段と、前記第２のｐチャ
ネル型トランジスタのドレインとソースとの間に流れる
電流を制御する第４の電流制御手段と、を含むことを特
徴とする。前記第１の電流制御手段は、第３の電源端子
と前記第１のｎチャネル型トランジスタのドレイン（ゲ
ート）との間に接続された第１の電流制御回路を含み、
前記第２の電流制御手段は、前記出力端子と第４の電源
端子との間に接続された第２の電流制御回路を含み、前
記第３の電流制御手段は、第５の電源端子と前記第１の
ｐチャネル型トランジスタのドレイン（ゲート）との間
に接続された第３の電流制御回路を含み、前記第４の電
流制御手段は、前記出力端子と第６の電源端子との間に
接続された第４の電流制御回路を含むことを特徴とす
る。前記第１の駆動回路は、前記入力端子と第７の電源
端子との間に接続された第５の電流制御回路を更に含
み、前記第２の駆動回路は、前記入力端子と第８の電源
端子との間に接続された第６の電流制御回路を更に含む
ことを特徴とする。
【００１８】本発明による他の駆動回路システムは、前
記入力端子、前記出力端子及び前記電源端子のそれぞれ
の端子間に流れる電流を遮断することが可能なスイッチ
群と、前記スイッチ群のオン及びオフを制御するスイッ
チ制御手段と、を更に含むことを特徴とする。また、本
発明による他の駆動回路システムは、前記出力端子を少
なくとも１種類の電圧にプリチャージする第１のプリチ
ャージ手段を更に含むことを特徴とする。本発明による
他の駆動回路システムは、前記第１のｎチャネル型トラ
ンジスタのゲート電圧を所定の第１の電圧にプリチャー
ジする第２のプリチャージ手段と、前記第１のｐチャネ
ル型トランジスタのゲート電圧を所定の第２の電圧にプ
リチャージする第３のプリチャージ手段とを更に含むこ
とを特徴とする。なお、前記第１〜第６の電流制御回路
は、ゲート・ソース間電圧の制御により電流制御される
ｎチャネル型又はｐチャネル型の電流制御トランジスタ
で構成されることを特徴とする。
記入力端子、前記出力端子及び前記電源端子のそれぞれ
の端子間に流れる電流を遮断することが可能なスイッチ
群と、前記スイッチ群のオン及びオフを制御するスイッ
チ制御手段と、を更に含むことを特徴とする。また、本
発明による他の駆動回路システムは、前記出力端子を少
なくとも１種類の電圧にプリチャージする第１のプリチ
ャージ手段を更に含むことを特徴とする。本発明による
他の駆動回路システムは、前記第１のｎチャネル型トラ
ンジスタのゲート電圧を所定の第１の電圧にプリチャー
ジする第２のプリチャージ手段と、前記第１のｐチャネ
ル型トランジスタのゲート電圧を所定の第２の電圧にプ
リチャージする第３のプリチャージ手段とを更に含むこ
とを特徴とする。なお、前記第１〜第６の電流制御回路
は、ゲート・ソース間電圧の制御により電流制御される
ｎチャネル型又はｐチャネル型の電流制御トランジスタ
で構成されることを特徴とする。
【００１９】本発明によるバイアス回路は、上記駆動回
路又は上記駆動回路システムに含まれる前記ｎチャネル
型の電流制御トランジスタと同じゲート・ソース間電圧
を有する第１のｎチャネル型トランジスタと、上記駆動
回路又は上記駆動回路システムに含まれる前記ｐチャネ
ル型の電流制御トランジスタと同じゲート・ソース間電
圧を有しかつ前記第１のｎチャネル型トランジスタのド
レイン・ソース間電流と等しい大きさのドレイン・ソー
ス間電流を有する第１のｐチャネル型トランジスタと、
を含むことを特徴とする。
路又は上記駆動回路システムに含まれる前記ｎチャネル
型の電流制御トランジスタと同じゲート・ソース間電圧
を有する第１のｎチャネル型トランジスタと、上記駆動
回路又は上記駆動回路システムに含まれる前記ｐチャネ
ル型の電流制御トランジスタと同じゲート・ソース間電
圧を有しかつ前記第１のｎチャネル型トランジスタのド
レイン・ソース間電流と等しい大きさのドレイン・ソー
ス間電流を有する第１のｐチャネル型トランジスタと、
を含むことを特徴とする。
【００２０】本発明による他の駆動回路システムは、上
記駆動回路を複数含み、さらに上記バイアス回路を含
み、複数の駆動回路でバイアス回路を共用するようにし
たことを特徴とする。
記駆動回路を複数含み、さらに上記バイアス回路を含
み、複数の駆動回路でバイアス回路を共用するようにし
たことを特徴とする。
【００２１】本発明による駆動回路装置は、上記駆動回
路システムを複数含み、さらに上記バイアス回路を含
み、複数の駆動回路システムでバイアス回路を共用する
ようにしたことを特徴とする。
路システムを複数含み、さらに上記バイアス回路を含
み、複数の駆動回路システムでバイアス回路を共用する
ようにしたことを特徴とする。
【００２２】本発明の駆動回路の作用を以下に説明す
る。
る。
【００２３】第１のトランジスタのゲート・ソース間電
圧は、ドレイン・ソース間電流が制御されると一意に定
まる。そのため、入力電圧Ｖｉｎが第１のトランジスタ
のソースに入力されると、第１のトランジスタのゲート
（ドレイン）は、入力電圧Ｖｉｎから第１のトランジス
タのゲート・ソース間電圧だけずれた電圧となる。一
方、第２のトランジスタはドレインに電源電圧を受け、
ゲートに第１のトランジスタのゲートと等しい電圧を受
けると、ソースフォロワ動作可能となる。ここで第２の
トランジスタのドレイン・ソース間電流が制御される
と、第２のトランジスタのゲート・ソース間電圧も一意
に定まり、第２のトランジスタのソースから取り出され
る出力電圧Ｖｏｕｔは、第２のトランジスタのゲートか
ら第２のトランジスタのゲート・ソース間電圧だけずれ
た電圧で安定となる。
圧は、ドレイン・ソース間電流が制御されると一意に定
まる。そのため、入力電圧Ｖｉｎが第１のトランジスタ
のソースに入力されると、第１のトランジスタのゲート
（ドレイン）は、入力電圧Ｖｉｎから第１のトランジス
タのゲート・ソース間電圧だけずれた電圧となる。一
方、第２のトランジスタはドレインに電源電圧を受け、
ゲートに第１のトランジスタのゲートと等しい電圧を受
けると、ソースフォロワ動作可能となる。ここで第２の
トランジスタのドレイン・ソース間電流が制御される
と、第２のトランジスタのゲート・ソース間電圧も一意
に定まり、第２のトランジスタのソースから取り出され
る出力電圧Ｖｏｕｔは、第２のトランジスタのゲートか
ら第２のトランジスタのゲート・ソース間電圧だけずれ
た電圧で安定となる。
【００２４】従って、第１及び第２のトランジスタのド
レイン・ソース間電流を制御することにより、入力電圧
Ｖｉｎに応じた電圧を出力電圧Ｖｏｕｔとして取り出す
ことが可能である。また、入力電圧Ｖｉｎが変化した場
合は、第２のトランジスタのソースフォロワ動作によ
り、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに応じた電圧に
速やかに変化させることが可能である。
レイン・ソース間電流を制御することにより、入力電圧
Ｖｉｎに応じた電圧を出力電圧Ｖｏｕｔとして取り出す
ことが可能である。また、入力電圧Ｖｉｎが変化した場
合は、第２のトランジスタのソースフォロワ動作によ
り、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎに応じた電圧に
速やかに変化させることが可能である。
【００２５】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。また、各図とも電源数が最小とな
る回路構成を示した。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。また、各図とも電源数が最小とな
る回路構成を示した。
【００２６】図１は本発明による駆動回路の実施の一形
態を示すブロック図である。同図においては、共通ゲー
ト電極を有する同一導電型の２つのトランジスタ１、２
が設けられている。トランジスタ１は、ドレインとゲー
トが接続され、ソースが入力端子Ｔ１に接続されてい
る。トランジスタ２は、ドレインが電源端子Ｔ３に接続
され、ソースが出力端子Ｔ２に接続されている。電源端
子Ｔ３とトランジスタ１のドレイン（ゲート）と間には
電流制御回路３が接続され、電源端子Ｔ３から入力端子
Ｔ１へ流れる電流をＩ１に制御する。入力端子Ｔ１と電
源端子Ｔ４との間には電流制御回路４が接続され、入力
端子Ｔ１から電源端子Ｔ４へ流れる電流をＩ２に制御す
る。出力端子Ｔ２と電源端子Ｔ４との間には電流制御回
路５が接続され、出力端子Ｔ２から電源端子Ｔ４へ流れ
る電流をＩ３に制御する。電源端子Ｔ３、Ｔ４にはそれ
ぞれ電圧Ｅ１、Ｅ２が与えられている。また、出力端子
Ｔ２には容量性負荷が接続されているものとする。な
お、図１中の符号「Ｓ」はトランジスタのソース端子で
あることを示している。他の図においても同様であるも
のとする。
態を示すブロック図である。同図においては、共通ゲー
ト電極を有する同一導電型の２つのトランジスタ１、２
が設けられている。トランジスタ１は、ドレインとゲー
トが接続され、ソースが入力端子Ｔ１に接続されてい
る。トランジスタ２は、ドレインが電源端子Ｔ３に接続
され、ソースが出力端子Ｔ２に接続されている。電源端
子Ｔ３とトランジスタ１のドレイン（ゲート）と間には
電流制御回路３が接続され、電源端子Ｔ３から入力端子
Ｔ１へ流れる電流をＩ１に制御する。入力端子Ｔ１と電
源端子Ｔ４との間には電流制御回路４が接続され、入力
端子Ｔ１から電源端子Ｔ４へ流れる電流をＩ２に制御す
る。出力端子Ｔ２と電源端子Ｔ４との間には電流制御回
路５が接続され、出力端子Ｔ２から電源端子Ｔ４へ流れ
る電流をＩ３に制御する。電源端子Ｔ３、Ｔ４にはそれ
ぞれ電圧Ｅ１、Ｅ２が与えられている。また、出力端子
Ｔ２には容量性負荷が接続されているものとする。な
お、図１中の符号「Ｓ」はトランジスタのソース端子で
あることを示している。他の図においても同様であるも
のとする。
【００２７】図１の駆動回路の動作を以下に説明する。
入力端子Ｔ１に入力電圧Ｖｉｎが入力されると、トラン
ジスタ１のゲート電圧Ｖ１は入力電圧Ｖｉｎからトラン
ジスタ１のゲート・ソース間電圧Ｖｇｓ１だけずれた電
圧となり、 Ｖ１＝Ｖｉｎ＋Ｖｇｓ１…（１） で表される。このとき、トランジスタはドレイン・ソー
ス間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に
固有の特性（以後、Ｉｄｓ−Ｖｇｓ特性と記す）を有
し、トランジスタ１のゲート・ソース間電圧Ｖｇｓ１
は、トランジスタ１のＩｄｓ−Ｖｇｓ特性と電流Ｉ１に
よって一意に定まる。トランジスタ１のドレイン・ソー
ス間電流がＩ１となる時のゲート・ソース間電圧をＶｇ
ｓ１（Ｉ１）とすると、トランジスタ１のゲート電圧Ｖ
１は、 Ｖ１＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）…（２） で安定となる。
入力端子Ｔ１に入力電圧Ｖｉｎが入力されると、トラン
ジスタ１のゲート電圧Ｖ１は入力電圧Ｖｉｎからトラン
ジスタ１のゲート・ソース間電圧Ｖｇｓ１だけずれた電
圧となり、 Ｖ１＝Ｖｉｎ＋Ｖｇｓ１…（１） で表される。このとき、トランジスタはドレイン・ソー
ス間電流Ｉｄｓとゲート・ソース間電圧Ｖｇｓとの間に
固有の特性（以後、Ｉｄｓ−Ｖｇｓ特性と記す）を有
し、トランジスタ１のゲート・ソース間電圧Ｖｇｓ１
は、トランジスタ１のＩｄｓ−Ｖｇｓ特性と電流Ｉ１に
よって一意に定まる。トランジスタ１のドレイン・ソー
ス間電流がＩ１となる時のゲート・ソース間電圧をＶｇ
ｓ１（Ｉ１）とすると、トランジスタ１のゲート電圧Ｖ
１は、 Ｖ１＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）…（２） で安定となる。
【００２８】また、トランジスタ２のゲートに電圧Ｖ１
が印加されると、出力電圧Ｖｏｕｔは電圧Ｖ１からトラ
ンジスタ２のゲート・ソース間電圧Ｖｇｓ２だけずれた
電圧となり、 Ｖｏｕｔ＝Ｖ１−Ｖｇｓ２…（３） で表される。そして、出力電圧Ｖｏｕｔはトランジスタ
２のドレイン・ソース間電流がＩ３と等しくなるところ
で安定する。このときのトランジスタ２のゲート・ソー
ス間電圧Ｖｇｓ２は、トランジスタ２のＩｄｓ−Ｖｇｓ
特性と電流Ｉ３により、Ｖｇｓ２（Ｉ３）となり、出力
電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖ１−Ｖｇｓ２（Ｉ３）…（４） で安定となる。
が印加されると、出力電圧Ｖｏｕｔは電圧Ｖ１からトラ
ンジスタ２のゲート・ソース間電圧Ｖｇｓ２だけずれた
電圧となり、 Ｖｏｕｔ＝Ｖ１−Ｖｇｓ２…（３） で表される。そして、出力電圧Ｖｏｕｔはトランジスタ
２のドレイン・ソース間電流がＩ３と等しくなるところ
で安定する。このときのトランジスタ２のゲート・ソー
ス間電圧Ｖｇｓ２は、トランジスタ２のＩｄｓ−Ｖｇｓ
特性と電流Ｉ３により、Ｖｇｓ２（Ｉ３）となり、出力
電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖ１−Ｖｇｓ２（Ｉ３）…（４） で安定となる。
【００２９】式（２）、式（４）より、入力電圧Ｖｉｎ
が一定のときの出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３）…（５） となる。このとき出力電圧範囲は、電源電圧Ｅ１と電源
電圧Ｅ２の電圧範囲から少なくともトランジスタ２のゲ
ート・ソース間電圧Ｖｇｓ２（Ｉ３）の電圧差だけ狭い
電圧範囲となる。
が一定のときの出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３）…（５） となる。このとき出力電圧範囲は、電源電圧Ｅ１と電源
電圧Ｅ２の電圧範囲から少なくともトランジスタ２のゲ
ート・ソース間電圧Ｖｇｓ２（Ｉ３）の電圧差だけ狭い
電圧範囲となる。
【００３０】ここでトランジスタ１、２のそれぞれのゲ
ート・ソース間電圧Ｖｇｓ１（Ｉ１）、Ｖｇｓ２（Ｉ
３）が等しくなるように電流Ｉ１、Ｉ３を制御すれば、
式（５）より出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等し
い電圧となる。また、トランジスタの特性変動が生じて
も、Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３）が変化しない
ようなトランジスタ１，２の素子サイズ及び電流Ｉ１，
Ｉ３を設定すれば、トランジスタの特性変動によらない
高精度の電圧出力が可能である。具体的には、トランジ
スタ１，２の素子サイズ及び電流Ｉ１，Ｉ３をそれぞれ
等しく設定したり、またはトランジスタ１，２のチャネ
ル長を揃えて、チャネル幅比に応じて電流Ｉ１，Ｉ３を
設定する等を行えば、トランジスタの閾値電圧変動によ
らない電圧出力が可能である。
ート・ソース間電圧Ｖｇｓ１（Ｉ１）、Ｖｇｓ２（Ｉ
３）が等しくなるように電流Ｉ１、Ｉ３を制御すれば、
式（５）より出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等し
い電圧となる。また、トランジスタの特性変動が生じて
も、Ｖｇｓ１（Ｉ１）−Ｖｇｓ２（Ｉ３）が変化しない
ようなトランジスタ１，２の素子サイズ及び電流Ｉ１，
Ｉ３を設定すれば、トランジスタの特性変動によらない
高精度の電圧出力が可能である。具体的には、トランジ
スタ１，２の素子サイズ及び電流Ｉ１，Ｉ３をそれぞれ
等しく設定したり、またはトランジスタ１，２のチャネ
ル長を揃えて、チャネル幅比に応じて電流Ｉ１，Ｉ３を
設定する等を行えば、トランジスタの閾値電圧変動によ
らない電圧出力が可能である。
【００３１】また、電流Ｉ２を電流Ｉ１と等しくなるよ
うに制御すれば、入力電圧Ｖｉｎを供給する外部回路の
電流供給能力が低い場合でも図１の駆動回路を容易に動
作させることができる。なお、電流制御回路４がない場
合でも図１の駆動回路は動作可能であるが、その場合は
入力電圧Ｖｉｎを供給する外部回路に十分な電流供給能
力が必要となる。
うに制御すれば、入力電圧Ｖｉｎを供給する外部回路の
電流供給能力が低い場合でも図１の駆動回路を容易に動
作させることができる。なお、電流制御回路４がない場
合でも図１の駆動回路は動作可能であるが、その場合は
入力電圧Ｖｉｎを供給する外部回路に十分な電流供給能
力が必要となる。
【００３２】次に入力電圧Ｖｉｎが変化する場合の動作
について説明する。入力電圧Ｖｉｎが変化した場合、ト
ランジスタ１、２の共通ゲートの容量が十分小さけれ
ば、電圧Ｖ１は入力電圧Ｖｉｎの変化に比較的速やかに
追随して式（２）で表される電圧に変化する。ここで入
力電圧Ｖｉｎが電圧Ｅ１に近づくように変化する場合に
は、トランジスタ２のソースフォロワ動作により、出力
電圧Ｖｏｕｔは式（５）で表される電圧に速やかに変化
する。一方、入力電圧Ｖｉｎが電圧Ｅ２に近づくように
変化する場合には、トランジスタ２は一時的にオフとな
り、出力電圧Ｖｏｕｔは電流Ｉ３の電流供給能力によ
り、式（５）で表される電圧に変化する。なお、トラン
ジスタ２のソースフォロワ動作による電流供給能力は、
トランジスタ２のゲート・ソース間電圧が閾値電圧に近
づくにつれて低下するが、最低でも電流Ｉ３の電流供給
能力をもつ。すなわち図１の駆動回路の駆動能力は、入
力電圧Ｖｉｎが電圧Ｅ１に近づくように変化する場合に
はトランジスタ２のソースフォロワ動作による高い駆動
能力を持ち、入力電圧Ｖｉｎが電圧Ｅ２に近づくように
変化する場合には電流Ｉ３に依存した駆動能力をもつ。
そして電流制御回路５により電流Ｉ３を調整すれば、図
１の駆動回路の駆動能力を変化させることができる。
について説明する。入力電圧Ｖｉｎが変化した場合、ト
ランジスタ１、２の共通ゲートの容量が十分小さけれ
ば、電圧Ｖ１は入力電圧Ｖｉｎの変化に比較的速やかに
追随して式（２）で表される電圧に変化する。ここで入
力電圧Ｖｉｎが電圧Ｅ１に近づくように変化する場合に
は、トランジスタ２のソースフォロワ動作により、出力
電圧Ｖｏｕｔは式（５）で表される電圧に速やかに変化
する。一方、入力電圧Ｖｉｎが電圧Ｅ２に近づくように
変化する場合には、トランジスタ２は一時的にオフとな
り、出力電圧Ｖｏｕｔは電流Ｉ３の電流供給能力によ
り、式（５）で表される電圧に変化する。なお、トラン
ジスタ２のソースフォロワ動作による電流供給能力は、
トランジスタ２のゲート・ソース間電圧が閾値電圧に近
づくにつれて低下するが、最低でも電流Ｉ３の電流供給
能力をもつ。すなわち図１の駆動回路の駆動能力は、入
力電圧Ｖｉｎが電圧Ｅ１に近づくように変化する場合に
はトランジスタ２のソースフォロワ動作による高い駆動
能力を持ち、入力電圧Ｖｉｎが電圧Ｅ２に近づくように
変化する場合には電流Ｉ３に依存した駆動能力をもつ。
そして電流制御回路５により電流Ｉ３を調整すれば、図
１の駆動回路の駆動能力を変化させることができる。
【００３３】以上のように図１の駆動回路は、簡単な構
成で高い駆動能力をもつことができ、トランジスタの特
性変動を考慮してトランジスタ１，２の素子サイズ及び
電流Ｉ１，Ｉ３を設定すれば、トランジスタの特性変動
によらない高精度出力を実現できる。
成で高い駆動能力をもつことができ、トランジスタの特
性変動を考慮してトランジスタ１，２の素子サイズ及び
電流Ｉ１，Ｉ３を設定すれば、トランジスタの特性変動
によらない高精度出力を実現できる。
【００３４】また図１において、トランジスタ１、２は
ＭＯＳトランジスタの素子記号で表しているが、他の電
界効果トランジスタでも同様の動作により同様の効果を
有する。またトランジスタ１、２を、ドレインをコレク
タとし、ゲートをベースとし、ソースをエミッタとした
バイポーラトランジスタに置き換えた場合でも同様の効
果を有する。これは以下の実施の形態においても同様で
あり、個々の説明は省略する。以下の実施の形態でも、
ＭＯＳトランジスタを用いた駆動回路で説明する。
ＭＯＳトランジスタの素子記号で表しているが、他の電
界効果トランジスタでも同様の動作により同様の効果を
有する。またトランジスタ１、２を、ドレインをコレク
タとし、ゲートをベースとし、ソースをエミッタとした
バイポーラトランジスタに置き換えた場合でも同様の効
果を有する。これは以下の実施の形態においても同様で
あり、個々の説明は省略する。以下の実施の形態でも、
ＭＯＳトランジスタを用いた駆動回路で説明する。
【００３５】図２は本発明に係る駆動回路の第２の実施
の形態を示す回路図である。図２は、図１の駆動回路に
おいて、トランジスタ１、２の共通ゲートをプリチャー
ジするプリチャージ回路として、電源端子Ｔ３とトラン
ジスタ１、２の共通ゲートと間にスイッチ１１が接続さ
れ、出力端子Ｔ２をプリチャージするプリチャージ回路
として、出力端子Ｔ２と電源端子Ｔ４との間にスイッチ
１２が接続されている。またトランジスタ１のソースと
入力端子Ｔ１との間には、トランジスタ１のドレイン・
ソース間電流を遮断することのできるスイッチ２１が接
続され、入力端子Ｔ１と電源端子Ｔ４との間には電流Ｉ
２を遮断することのできるスイッチ２２が接続され、電
源端子Ｔ３と出力端子Ｔ２との間には、トランジスタ２
のドレイン・ソース間電流を遮断することのできるスイ
ッチ２３が接続され、出力端子Ｔ２と電源端子Ｔ４との
間には電流Ｉ３を遮断することのできるスイッチ２４が
接続されている。
の形態を示す回路図である。図２は、図１の駆動回路に
おいて、トランジスタ１、２の共通ゲートをプリチャー
ジするプリチャージ回路として、電源端子Ｔ３とトラン
ジスタ１、２の共通ゲートと間にスイッチ１１が接続さ
れ、出力端子Ｔ２をプリチャージするプリチャージ回路
として、出力端子Ｔ２と電源端子Ｔ４との間にスイッチ
１２が接続されている。またトランジスタ１のソースと
入力端子Ｔ１との間には、トランジスタ１のドレイン・
ソース間電流を遮断することのできるスイッチ２１が接
続され、入力端子Ｔ１と電源端子Ｔ４との間には電流Ｉ
２を遮断することのできるスイッチ２２が接続され、電
源端子Ｔ３と出力端子Ｔ２との間には、トランジスタ２
のドレイン・ソース間電流を遮断することのできるスイ
ッチ２３が接続され、出力端子Ｔ２と電源端子Ｔ４との
間には電流Ｉ３を遮断することのできるスイッチ２４が
接続されている。
【００３６】図２の駆動回路の動作を図３を参照して説
明する。なお、図３は任意のレベルの電圧を出力する１
出力期間を示す。
明する。なお、図３は任意のレベルの電圧を出力する１
出力期間を示す。
【００３７】始めに、時刻ｔ０にて、スイッチ１１、１
２がオン、スイッチ２１、２２、２３、２４がオフとさ
れる。この結果、トランジスタ１、２の共通ゲートは電
圧Ｅ１に、出力端子Ｔ２は電圧Ｅ２にプリチャージされ
る。
２がオン、スイッチ２１、２２、２３、２４がオフとさ
れる。この結果、トランジスタ１、２の共通ゲートは電
圧Ｅ１に、出力端子Ｔ２は電圧Ｅ２にプリチャージされ
る。
【００３８】次に、時刻ｔ１にて、スイッチ１１がオ
フ、スイッチ２１、２２がオンとされる。この結果、ト
ランジスタ１の作用により、トランジスタ１、２の共通
ゲートの電圧Ｖ１は、入力電圧Ｖｉｎからトランジスタ
１のゲート・ソース間電圧だけずれた電圧に速やかに変
化し、式（２）で表される電圧で安定する。
フ、スイッチ２１、２２がオンとされる。この結果、ト
ランジスタ１の作用により、トランジスタ１、２の共通
ゲートの電圧Ｖ１は、入力電圧Ｖｉｎからトランジスタ
１のゲート・ソース間電圧だけずれた電圧に速やかに変
化し、式（２）で表される電圧で安定する。
【００３９】次に、時刻ｔ２にて、スイッチ１２がオ
フ、スイッチ２３、２４がオンとされる。この結果、ト
ランジスタ２のソースフォロワ動作により、出力電圧Ｖ
ｏｕｔは式（５）で表される電圧に速やかに変化し、時
刻ｔ３まで出力電圧Ｖｏｕｔが保たれる。
フ、スイッチ２３、２４がオンとされる。この結果、ト
ランジスタ２のソースフォロワ動作により、出力電圧Ｖ
ｏｕｔは式（５）で表される電圧に速やかに変化し、時
刻ｔ３まで出力電圧Ｖｏｕｔが保たれる。
【００４０】なお、出力電圧範囲は図１の駆動回路と同
様である。また、図１の駆動回路と同様に、トランジス
タ１、２のそれぞれのゲート・ソース間電圧Ｖｇｓ１
（Ｉ１）、Ｖｇｓ２（Ｉ３）が等しくなるように電流Ｉ
１、Ｉ３を制御すれば、出力電圧Ｖｏｕｔを入力電圧Ｖ
ｉｎと等しい電圧にすることができ、さらにトランジス
タの特性変動を考慮してトランジスタ１，２の素子サイ
ズ及び電流Ｉ１，Ｉ３を設定すれば、トランジスタの特
性変動によらない高精度出力を実現できる。
様である。また、図１の駆動回路と同様に、トランジス
タ１、２のそれぞれのゲート・ソース間電圧Ｖｇｓ１
（Ｉ１）、Ｖｇｓ２（Ｉ３）が等しくなるように電流Ｉ
１、Ｉ３を制御すれば、出力電圧Ｖｏｕｔを入力電圧Ｖ
ｉｎと等しい電圧にすることができ、さらにトランジス
タの特性変動を考慮してトランジスタ１，２の素子サイ
ズ及び電流Ｉ１，Ｉ３を設定すれば、トランジスタの特
性変動によらない高精度出力を実現できる。
【００４１】また、電流Ｉ２を電流Ｉ１と等しくなるよ
うに制御すれば、入力電圧Ｖｉｎを供給する外部回路の
電流供給能力が低い場合でも図２の駆動回路を容易に動
作させることができる。
うに制御すれば、入力電圧Ｖｉｎを供給する外部回路の
電流供給能力が低い場合でも図２の駆動回路を容易に動
作させることができる。
【００４２】次に、図２の駆動回路の図１の駆動回路と
異なる特長について説明する。図２の駆動回路は、図１
の駆動回路を改良したもので、駆動能力を低下させるこ
となく消費電力を低減させることが可能である。図１の
駆動回路では、入力電圧Ｖｉｎが電源電圧Ｅ２に近づく
ように変化する場合には駆動能力は電流Ｉ３に依存し、
駆動能力を高くするために電流Ｉ３を大きくすれば静消
費電力が増加する。しかし、入力電圧Ｖｉｎが電源電圧
Ｅ１に近づくように変化する場合にはトランジスタ２の
ソースフォロワ動作により高い駆動能力を持つ。そこで
図２の駆動回路では、任意のレベルの電圧を出力する１
出力期間ごとに出力端子Ｔ２を電圧Ｅ２にプリチャージ
させ、各出力期間の電圧出力を毎回トランジスタ２のソ
ースフォロワ動作による高い駆動能力で行うようにさせ
ている。これにより電流Ｉ１、Ｉ２、Ｉ３を抑えても高
速駆動を行うことができ、静消費電力を低減することが
できる。なお、出力端子Ｔ２のプリチャージ電圧は、時
刻ｔ２−ｔ３間でトランジスタ２がソースフォロワ動作
するような電圧であれば電圧Ｅ２以外でも良く、入力電
圧Ｖｉｎに応じた複数のプリチャージ電源を設けても良
い。
異なる特長について説明する。図２の駆動回路は、図１
の駆動回路を改良したもので、駆動能力を低下させるこ
となく消費電力を低減させることが可能である。図１の
駆動回路では、入力電圧Ｖｉｎが電源電圧Ｅ２に近づく
ように変化する場合には駆動能力は電流Ｉ３に依存し、
駆動能力を高くするために電流Ｉ３を大きくすれば静消
費電力が増加する。しかし、入力電圧Ｖｉｎが電源電圧
Ｅ１に近づくように変化する場合にはトランジスタ２の
ソースフォロワ動作により高い駆動能力を持つ。そこで
図２の駆動回路では、任意のレベルの電圧を出力する１
出力期間ごとに出力端子Ｔ２を電圧Ｅ２にプリチャージ
させ、各出力期間の電圧出力を毎回トランジスタ２のソ
ースフォロワ動作による高い駆動能力で行うようにさせ
ている。これにより電流Ｉ１、Ｉ２、Ｉ３を抑えても高
速駆動を行うことができ、静消費電力を低減することが
できる。なお、出力端子Ｔ２のプリチャージ電圧は、時
刻ｔ２−ｔ３間でトランジスタ２がソースフォロワ動作
するような電圧であれば電圧Ｅ２以外でも良く、入力電
圧Ｖｉｎに応じた複数のプリチャージ電源を設けても良
い。
【００４３】また、スイッチ１１によるトランジスタ
１、２の共通ゲートのプリチャージは、電流Ｉ１がある
程度大きい場合には必ずしも必要ではない。しかし、電
流Ｉ１を非常に小さく抑える場合には、入力電圧Ｖｉｎ
の変化に対して、トランジスタ１、２のゲート容量を充
電又は放電するのに時間がかかり、トランジスタ１、２
の共通ゲートの電圧を式（２）の電圧Ｖ１に速やかに変
化させることができない場合がある。その場合、トラン
ジスタ１、２の共通ゲートを各出力期間の始めにプリチ
ャージすることにより、トランジスタ１がソースフォロ
ワ動作し、トランジスタ１、２の共通ゲートの電圧を式
（２）の電圧Ｖ１に速やかに変化させることができる。
１、２の共通ゲートのプリチャージは、電流Ｉ１がある
程度大きい場合には必ずしも必要ではない。しかし、電
流Ｉ１を非常に小さく抑える場合には、入力電圧Ｖｉｎ
の変化に対して、トランジスタ１、２のゲート容量を充
電又は放電するのに時間がかかり、トランジスタ１、２
の共通ゲートの電圧を式（２）の電圧Ｖ１に速やかに変
化させることができない場合がある。その場合、トラン
ジスタ１、２の共通ゲートを各出力期間の始めにプリチ
ャージすることにより、トランジスタ１がソースフォロ
ワ動作し、トランジスタ１、２の共通ゲートの電圧を式
（２）の電圧Ｖ１に速やかに変化させることができる。
【００４４】また、スイッチ２１、２２、２３、２４
は、スイッチ１１、１２によるそれぞれのプリチャージ
期間の間、入力端子Ｔ１、出力端子Ｔ２、電源端子Ｔ
３、Ｔ４の各端子間に流れる電流を遮断するように制御
される。これにより余計な電流を遮断し、プリチャージ
に伴う電力の消費を最小限に抑えることができる。
は、スイッチ１１、１２によるそれぞれのプリチャージ
期間の間、入力端子Ｔ１、出力端子Ｔ２、電源端子Ｔ
３、Ｔ４の各端子間に流れる電流を遮断するように制御
される。これにより余計な電流を遮断し、プリチャージ
に伴う電力の消費を最小限に抑えることができる。
【００４５】なお、図２の駆動回路において、電流制御
回路３、４、５がない場合でも一応動作可能である。こ
の場合、トランジスタ１、２は、ゲート・ソ−ス間電圧
が閾値電圧付近となりドレイン・ソース間電流がほとん
ど流れなくなったところで電圧Ｖ１及び出力電圧Ｖｏｕ
ｔは安定する。ただし閾値電圧付近におけるゲート・ソ
−ス間電圧の変化に対してドレイン・ソース間電流の変
化が緩やかであると、電圧Ｖ１及び出力電圧Ｖｏｕｔが
なかなか安定しないという問題がある。しかも電圧Ｖ１
及び出力電圧Ｖｏｕｔが安定するまでの時間は、それぞ
れトランジスタ１、２の共通ゲートのゲート容量及び出
力端子Ｔ２に接続された容量性負荷の容量に大きく依存
することになる。したがってトランジスタ１、２のゲー
ト容量及び容量性負荷の容量に影響されず、十分な電流
供給能力で速やかに電圧Ｖ１及び出力電圧Ｖｏｕｔを安
定させるためには、電流制御回路３、４、５を設け、ト
ランジスタ１、２に流す電流を制御することが好まし
い。以上のように図２の駆動回路は、出力端子Ｔ２をプ
リチャージすることにより常に高い駆動能力をもち、電
流Ｉ１、Ｉ２、Ｉ３を抑えることにより低消費電力も実
現できる。
回路３、４、５がない場合でも一応動作可能である。こ
の場合、トランジスタ１、２は、ゲート・ソ−ス間電圧
が閾値電圧付近となりドレイン・ソース間電流がほとん
ど流れなくなったところで電圧Ｖ１及び出力電圧Ｖｏｕ
ｔは安定する。ただし閾値電圧付近におけるゲート・ソ
−ス間電圧の変化に対してドレイン・ソース間電流の変
化が緩やかであると、電圧Ｖ１及び出力電圧Ｖｏｕｔが
なかなか安定しないという問題がある。しかも電圧Ｖ１
及び出力電圧Ｖｏｕｔが安定するまでの時間は、それぞ
れトランジスタ１、２の共通ゲートのゲート容量及び出
力端子Ｔ２に接続された容量性負荷の容量に大きく依存
することになる。したがってトランジスタ１、２のゲー
ト容量及び容量性負荷の容量に影響されず、十分な電流
供給能力で速やかに電圧Ｖ１及び出力電圧Ｖｏｕｔを安
定させるためには、電流制御回路３、４、５を設け、ト
ランジスタ１、２に流す電流を制御することが好まし
い。以上のように図２の駆動回路は、出力端子Ｔ２をプ
リチャージすることにより常に高い駆動能力をもち、電
流Ｉ１、Ｉ２、Ｉ３を抑えることにより低消費電力も実
現できる。
【００４６】次に図２の駆動回路の具体例を説明する。
図４は図２の駆動回路の具体例を示す駆動回路である。
図４においては、図２のトランジスタ１、２をＮＭＯＳ
トランジスタ１０１、１０２で構成し、電源電圧Ｅ１、
Ｅ２をそれぞれＶＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）とし
たものである。また図２の電流制御回路３、４、５を１
０３、１０４、１０５とし、それぞれ電流をＩ１１、Ｉ
１２、Ｉ１３に制御する。また図２のスイッチ１１、１
２、２１、２２、２３、２４を１１１、１１２、１２
１、１２２、１２３、１２４とし、上記スイッチ１１
１、１１２、１２１、１２２、１２３、１２４は、それ
ぞれ図３のスイッチ１１、１２、２１、２２、２３、２
４と同様の制御を行う。またトランジスタ１０１、１０
２の共通ゲートの電圧をＶ１０とする。
図４は図２の駆動回路の具体例を示す駆動回路である。
図４においては、図２のトランジスタ１、２をＮＭＯＳ
トランジスタ１０１、１０２で構成し、電源電圧Ｅ１、
Ｅ２をそれぞれＶＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）とし
たものである。また図２の電流制御回路３、４、５を１
０３、１０４、１０５とし、それぞれ電流をＩ１１、Ｉ
１２、Ｉ１３に制御する。また図２のスイッチ１１、１
２、２１、２２、２３、２４を１１１、１１２、１２
１、１２２、１２３、１２４とし、上記スイッチ１１
１、１１２、１２１、１２２、１２３、１２４は、それ
ぞれ図３のスイッチ１１、１２、２１、２２、２３、２
４と同様の制御を行う。またトランジスタ１０１、１０
２の共通ゲートの電圧をＶ１０とする。
【００４７】図５は、図４のスイッチ１１１、１１２、
１２１、１２２、１２３、１２４の制御信号タイミング
及び入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電圧Ｖ１０の
電圧波形である。
１２１、１２２、１２３、１２４の制御信号タイミング
及び入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電圧Ｖ１０の
電圧波形である。
【００４８】図５（ａ）には任意のレベルの電圧を出力
する１出力期間が示されている。また、図５（ｂ）は、
出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力
する場合の電圧波形図である。図５において、電圧Ｖ１
０は時刻ｔ０に電圧ＶＤＤにプリチャージされ、時刻ｔ
１以後、入力電圧Ｖｉｎからトランジスタ１０１のゲー
ト・ソース間電圧Ｖｇｓ１０１（Ｉ１１）だけずれた電
圧に変化し、 Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）…（６） で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０に電圧Ｖ
ＳＳにプリチャージされ、時刻ｔ２以後、電圧Ｖ１０か
らトランジスタ１０２のゲート・ソース間電圧Ｖｇｓ１
０２（Ｉ１３）だけずれた電圧に変化し、 Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）…（７） で安定となる。ここでＶｇｓ１０１（Ｉ１１）とＶｇｓ
１０２（Ｉ１３）は正の値で、共に等しくなるように電
流Ｉ１１、Ｉ１３を制御すれば、式（６）、式（７）よ
り出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。ま
た、このとき出力電圧範囲は、 ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）…（８） となる。
する１出力期間が示されている。また、図５（ｂ）は、
出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力
する場合の電圧波形図である。図５において、電圧Ｖ１
０は時刻ｔ０に電圧ＶＤＤにプリチャージされ、時刻ｔ
１以後、入力電圧Ｖｉｎからトランジスタ１０１のゲー
ト・ソース間電圧Ｖｇｓ１０１（Ｉ１１）だけずれた電
圧に変化し、 Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）…（６） で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０に電圧Ｖ
ＳＳにプリチャージされ、時刻ｔ２以後、電圧Ｖ１０か
らトランジスタ１０２のゲート・ソース間電圧Ｖｇｓ１
０２（Ｉ１３）だけずれた電圧に変化し、 Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）…（７） で安定となる。ここでＶｇｓ１０１（Ｉ１１）とＶｇｓ
１０２（Ｉ１３）は正の値で、共に等しくなるように電
流Ｉ１１、Ｉ１３を制御すれば、式（６）、式（７）よ
り出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等しくなる。ま
た、このとき出力電圧範囲は、 ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）…（８） となる。
【００４９】図６は図２の駆動回路の別の具体例を示す
駆動回路である。図６においては、図２のトランジスタ
１、２をＰＭＯＳトランジスタ２０１、２０２で構成
し、電源電圧Ｅ１、Ｅ２をそれぞれＶＳＳ、ＶＤＤ（Ｖ
ＤＤ＞ＶＳＳ）としたものである。また図２の電流制御
回路３、４、５を２０３、２０４、２０５とし、それぞ
れ電流をＩ２１、Ｉ２２、Ｉ２３に制御する。また図２
のスイッチ１１、１２、２１、２２、２３、２４を２１
１、２１２、２２１、２２２、２２３、２２４とし、上
記スイッチ２１１、２１２、２２１、２２２、２２３、
２２４は、それぞれ図３のスイッチ１１、１２、２１、
２２、２３、２４と同様の制御を行う。またトランジス
タ２０１、２０２の共通ゲートの電圧をＶ２０とする。
駆動回路である。図６においては、図２のトランジスタ
１、２をＰＭＯＳトランジスタ２０１、２０２で構成
し、電源電圧Ｅ１、Ｅ２をそれぞれＶＳＳ、ＶＤＤ（Ｖ
ＤＤ＞ＶＳＳ）としたものである。また図２の電流制御
回路３、４、５を２０３、２０４、２０５とし、それぞ
れ電流をＩ２１、Ｉ２２、Ｉ２３に制御する。また図２
のスイッチ１１、１２、２１、２２、２３、２４を２１
１、２１２、２２１、２２２、２２３、２２４とし、上
記スイッチ２１１、２１２、２２１、２２２、２２３、
２２４は、それぞれ図３のスイッチ１１、１２、２１、
２２、２３、２４と同様の制御を行う。またトランジス
タ２０１、２０２の共通ゲートの電圧をＶ２０とする。
【００５０】図７は、図６のスイッチ２１１、２１２、
２２１、２２２、２２３の制御信号タイミング及び入力
電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電圧Ｖ２０の電圧波形
である。図７（ａ）には任意のレベルの電圧を出力する
１出力期間が示されている。また、図７（ｂ）は、出力
電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力する
場合の電圧波形図である。
２２１、２２２、２２３の制御信号タイミング及び入力
電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、電圧Ｖ２０の電圧波形
である。図７（ａ）には任意のレベルの電圧を出力する
１出力期間が示されている。また、図７（ｂ）は、出力
電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力する
場合の電圧波形図である。
【００５１】図７において、電圧Ｖ２０は時刻ｔ０に電
圧ＶＳＳにプリチャージされ、時刻ｔ１以後、入力電圧
Ｖｉｎからトランジスタ２０１のゲート・ソース間電圧
Ｖｇｓ２０１（Ｉ２１）だけずれた電圧に変化し、 Ｖ２０＝Ｖｉｎ＋Ｖｇｓ２０１（Ｉ２１）…（９） で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０に電圧Ｖ
ＤＤにプリチャージされ、時刻ｔ２以後、電圧Ｖ２０か
らトランジスタ２０２のゲート・ソース間電圧Ｖｇｓ２
０２（Ｉ２３）だけずれた電圧に変化し、 Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ２０２（Ｉ２３）…（１０） で安定となる。ここでＶｇｓ２０１（Ｉ２１）とＶｇｓ
２０２（Ｉ２３）は負の値で、共に等しくなるように電
流Ｉ２１、Ｉ２３を制御すれば、式（９）、式（１０）
より出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。
また、このとき出力電圧範囲は、 ＶＳＳ−Ｖｇｓ２０２（Ｉ２３）≦Ｖｏｕｔ≦ＶＤＤ…（１１） となる。
圧ＶＳＳにプリチャージされ、時刻ｔ１以後、入力電圧
Ｖｉｎからトランジスタ２０１のゲート・ソース間電圧
Ｖｇｓ２０１（Ｉ２１）だけずれた電圧に変化し、 Ｖ２０＝Ｖｉｎ＋Ｖｇｓ２０１（Ｉ２１）…（９） で安定となる。出力電圧Ｖｏｕｔは、時刻ｔ０に電圧Ｖ
ＤＤにプリチャージされ、時刻ｔ２以後、電圧Ｖ２０か
らトランジスタ２０２のゲート・ソース間電圧Ｖｇｓ２
０２（Ｉ２３）だけずれた電圧に変化し、 Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ２０２（Ｉ２３）…（１０） で安定となる。ここでＶｇｓ２０１（Ｉ２１）とＶｇｓ
２０２（Ｉ２３）は負の値で、共に等しくなるように電
流Ｉ２１、Ｉ２３を制御すれば、式（９）、式（１０）
より出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。
また、このとき出力電圧範囲は、 ＶＳＳ−Ｖｇｓ２０２（Ｉ２３）≦Ｖｏｕｔ≦ＶＤＤ…（１１） となる。
【００５２】図８は本発明に係る駆動回路の第３の実施
の形態を示す回路図である。図８においては、共通ゲー
ト電極を有する２つのｎチャネル型トランジスタ３０
１、３０２と、共通ゲート電極を有する２つのｐチャネ
ル型トランジスタ４０１、４０２とが設けられている。
トランジスタ３０１は、ドレインとゲートが接続され、
ソースが入力端子Ｔ１に接続されている。トランジスタ
３０２は、ドレインが電源端子Ｔ３に接続され、ソース
が出力端子Ｔ２に接続されている。トランジスタ４０１
は、ドレインとゲートが接続され、ソースが入力端子Ｔ
１に接続されている。トランジスタ４０２は、ドレイン
が電源端子Ｔ４に接続され、ソースが出力端子Ｔ２に接
続されている。電源端子Ｔ３とトランジスタ３０１のド
レイン（ゲート）と間には電流制御回路３０３が接続さ
れ、電源端子Ｔ３から入力端子Ｔ１へ流れる電流をＩ３
１に制御する。電源端子Ｔ４とトランジスタ４０１のド
レイン（ゲート）と間には電流制御回路４０３が接続さ
れ、入力端子Ｔ１から電源端子Ｔ４へ流れる電流をＩ４
１に制御する。電源端子Ｔ１、Ｔ２にはそれぞれ電圧Ｖ
ＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）が与えられている。ま
た、出力端子Ｔ２には容量性負荷が接続されているもの
とする。
の形態を示す回路図である。図８においては、共通ゲー
ト電極を有する２つのｎチャネル型トランジスタ３０
１、３０２と、共通ゲート電極を有する２つのｐチャネ
ル型トランジスタ４０１、４０２とが設けられている。
トランジスタ３０１は、ドレインとゲートが接続され、
ソースが入力端子Ｔ１に接続されている。トランジスタ
３０２は、ドレインが電源端子Ｔ３に接続され、ソース
が出力端子Ｔ２に接続されている。トランジスタ４０１
は、ドレインとゲートが接続され、ソースが入力端子Ｔ
１に接続されている。トランジスタ４０２は、ドレイン
が電源端子Ｔ４に接続され、ソースが出力端子Ｔ２に接
続されている。電源端子Ｔ３とトランジスタ３０１のド
レイン（ゲート）と間には電流制御回路３０３が接続さ
れ、電源端子Ｔ３から入力端子Ｔ１へ流れる電流をＩ３
１に制御する。電源端子Ｔ４とトランジスタ４０１のド
レイン（ゲート）と間には電流制御回路４０３が接続さ
れ、入力端子Ｔ１から電源端子Ｔ４へ流れる電流をＩ４
１に制御する。電源端子Ｔ１、Ｔ２にはそれぞれ電圧Ｖ
ＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）が与えられている。ま
た、出力端子Ｔ２には容量性負荷が接続されているもの
とする。
【００５３】図８の駆動回路の動作を以下に説明する。
入力端子Ｔ１に入力電圧Ｖｉｎが入力されると、トラン
ジスタ３０１、４０１のそれぞれのゲート電圧Ｖ３０、
Ｖ４０は、入力電圧Ｖｉｎからゲート・ソース間電圧だ
けずれた電圧となり、 Ｖ３０＝Ｖｉｎ＋Ｖｇｓ３０１（Ｉ３１）…（１２） Ｖ４０＝Ｖｉｎ＋Ｖｇｓ４０１（Ｉ４１）…（１３） で安定となる。一方、出力電圧Ｖｏｕｔは、電圧Ｖ３
０、Ｖ４０からトランジスタ３０２、４０２のそれぞれ
のゲート・ソース間電圧だけずれた電圧となり、トラン
ジスタ３０２、４０２のそれぞれのドレイン・ソ−ス間
電流が等しくなるところで安定となる。このときのトラ
ンジスタ３０２、４０２のドレイン・ソ−ス間電流をＩ
ｃとすれば、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ３０１（Ｉ３１）−Ｖｇｓ３０２（Ｉｃ） ＝Ｖｉｎ＋Ｖｇｓ４０１（Ｉ４１）−Ｖｇｓ４０２（Ｉｃ）…（１４） となる。また出力電圧範囲は、電圧ＶＤＤと電圧ＶＳＳ
の電圧範囲からトランジスタ３０２、４０２それぞれの
ゲート・ソース間の電圧差だけ狭い電圧範囲となる。
入力端子Ｔ１に入力電圧Ｖｉｎが入力されると、トラン
ジスタ３０１、４０１のそれぞれのゲート電圧Ｖ３０、
Ｖ４０は、入力電圧Ｖｉｎからゲート・ソース間電圧だ
けずれた電圧となり、 Ｖ３０＝Ｖｉｎ＋Ｖｇｓ３０１（Ｉ３１）…（１２） Ｖ４０＝Ｖｉｎ＋Ｖｇｓ４０１（Ｉ４１）…（１３） で安定となる。一方、出力電圧Ｖｏｕｔは、電圧Ｖ３
０、Ｖ４０からトランジスタ３０２、４０２のそれぞれ
のゲート・ソース間電圧だけずれた電圧となり、トラン
ジスタ３０２、４０２のそれぞれのドレイン・ソ−ス間
電流が等しくなるところで安定となる。このときのトラ
ンジスタ３０２、４０２のドレイン・ソ−ス間電流をＩ
ｃとすれば、出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝Ｖｉｎ＋Ｖｇｓ３０１（Ｉ３１）−Ｖｇｓ３０２（Ｉｃ） ＝Ｖｉｎ＋Ｖｇｓ４０１（Ｉ４１）−Ｖｇｓ４０２（Ｉｃ）…（１４） となる。また出力電圧範囲は、電圧ＶＤＤと電圧ＶＳＳ
の電圧範囲からトランジスタ３０２、４０２それぞれの
ゲート・ソース間の電圧差だけ狭い電圧範囲となる。
【００５４】ここで電流Ｉ３１、Ｉ４１が等しく、トラ
ンジスタ３０１、３０２のゲート・ソース間電圧Ｖｇｓ
３０１（Ｉ３１）、Ｖｇｓ３０２（Ｉｃ）がそれぞれ等
しく、トランジスタ４０１、４０２のゲート・ソース間
電圧Ｖｇｓ４０１（Ｉ４１）、Ｖｇｓ４０２（Ｉｃ）が
等しければ、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等し
くなる。また、電流Ｉ３１、Ｉ４１が等しい場合は、入
力電圧Ｖｉｎを供給する外部回路の電流供給能力が低い
場合でも図１の駆動回路を容易に動作させることができ
る。
ンジスタ３０１、３０２のゲート・ソース間電圧Ｖｇｓ
３０１（Ｉ３１）、Ｖｇｓ３０２（Ｉｃ）がそれぞれ等
しく、トランジスタ４０１、４０２のゲート・ソース間
電圧Ｖｇｓ４０１（Ｉ４１）、Ｖｇｓ４０２（Ｉｃ）が
等しければ、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等し
くなる。また、電流Ｉ３１、Ｉ４１が等しい場合は、入
力電圧Ｖｉｎを供給する外部回路の電流供給能力が低い
場合でも図１の駆動回路を容易に動作させることができ
る。
【００５５】次に、入力電圧Ｖｉｎが変化する場合の動
作について説明する。入力電圧Ｖｉｎが変化した場合、
トランジスタ３０１、３０２の共通ゲート及びトランジ
スタ４０１、４０２の共通ゲートの容量が十分小さけれ
ば、電圧Ｖ３０、Ｖ４０は入力電圧Ｖｉｎの変化に比較
的速やかに追随して式（１２）、式（１３）で表される
電圧に変化する。ここで入力電圧Ｖｉｎが高電圧側（Ｖ
ＤＤ側）に変化する場合には、トランジスタ４０２は一
時的にオフとなり、トランジスタ３０２のソースフォロ
ワ動作によって、出力電圧Ｖｏｕｔは速やかに引上げら
れる。一方、入力電圧Ｖｉｎが低電圧側（ＶＳＳ側）に
変化する場合には、トランジスタ３０２は一時的にオフ
となり、出力電圧Ｖｏｕｔは速やかに引下げられる。す
なわち図８の駆動回路は、入力電圧Ｖｉｎが高電圧側又
は低電圧側のどちらに変化してもトランジスタ３０２又
はトランジスタ４０２がソースフォロワ動作するので、
常に高い駆動能力を持つことができる。
作について説明する。入力電圧Ｖｉｎが変化した場合、
トランジスタ３０１、３０２の共通ゲート及びトランジ
スタ４０１、４０２の共通ゲートの容量が十分小さけれ
ば、電圧Ｖ３０、Ｖ４０は入力電圧Ｖｉｎの変化に比較
的速やかに追随して式（１２）、式（１３）で表される
電圧に変化する。ここで入力電圧Ｖｉｎが高電圧側（Ｖ
ＤＤ側）に変化する場合には、トランジスタ４０２は一
時的にオフとなり、トランジスタ３０２のソースフォロ
ワ動作によって、出力電圧Ｖｏｕｔは速やかに引上げら
れる。一方、入力電圧Ｖｉｎが低電圧側（ＶＳＳ側）に
変化する場合には、トランジスタ３０２は一時的にオフ
となり、出力電圧Ｖｏｕｔは速やかに引下げられる。す
なわち図８の駆動回路は、入力電圧Ｖｉｎが高電圧側又
は低電圧側のどちらに変化してもトランジスタ３０２又
はトランジスタ４０２がソースフォロワ動作するので、
常に高い駆動能力を持つことができる。
【００５６】なお、図８の駆動回路は、トランジスタ３
０１、３０２に対して、Ｉｄｓ−Ｖｇｓ特性を考慮して
トランジスタ４０１、４０２のサイズを調整すれば、電
流Ｉｃを調整することが可能である。したがって、入力
端子Ｔ１と電源端子Ｔ４との間の電流が制御され、出力
端子Ｔ２と電源端子Ｔ４との間の電流が制御されている
構成は、図１の駆動回路においてトランジスタ１、２を
ＮＭＯＳトランジスタで構成した駆動回路の変更例と見
なすこともできる。同様に、トランジスタ４０１、４０
２に対して、トランジスタ３０１、３０２のサイズを調
整した場合も電流Ｉｃを調整することが可能であるの
で、図１の駆動回路においてトランジスタ１、２をＰＭ
ＯＳトランジスタで構成した駆動回路の変更例と見なす
こともできる。すなわち、図８の駆動回路は、図１の駆
動回路においてトランジスタ１、２をＮＭＯＳトランジ
スタで構成した駆動回路と、トランジスタ１、２をＰＭ
ＯＳトランジスタで構成した駆動回路との両方の性能を
有した駆動回路となっている。
０１、３０２に対して、Ｉｄｓ−Ｖｇｓ特性を考慮して
トランジスタ４０１、４０２のサイズを調整すれば、電
流Ｉｃを調整することが可能である。したがって、入力
端子Ｔ１と電源端子Ｔ４との間の電流が制御され、出力
端子Ｔ２と電源端子Ｔ４との間の電流が制御されている
構成は、図１の駆動回路においてトランジスタ１、２を
ＮＭＯＳトランジスタで構成した駆動回路の変更例と見
なすこともできる。同様に、トランジスタ４０１、４０
２に対して、トランジスタ３０１、３０２のサイズを調
整した場合も電流Ｉｃを調整することが可能であるの
で、図１の駆動回路においてトランジスタ１、２をＰＭ
ＯＳトランジスタで構成した駆動回路の変更例と見なす
こともできる。すなわち、図８の駆動回路は、図１の駆
動回路においてトランジスタ１、２をＮＭＯＳトランジ
スタで構成した駆動回路と、トランジスタ１、２をＰＭ
ＯＳトランジスタで構成した駆動回路との両方の性能を
有した駆動回路となっている。
【００５７】図９は本発明に係る駆動回路の第４の実施
の形態を示す回路図である。図９は、図４及び図６の駆
動回路それぞれの入力端子Ｔ１どうし、出力端子Ｔ２ど
うし、電圧ＶＤＤが与えられた電源端子どうし、電圧Ｖ
ＳＳが与えられた電源端子どうしを共通接続したもので
ある。なお、図９の各素子番号は図４及び図６の素子番
号をそのまま用いる。ただし、電源端子については、電
源電圧ＶＤＤが与えられた電源端子をＴ３とし、電源電
圧ＶＳＳが与えられた電源端子をＴ４とする。また、出
力端子Ｔ２には容量性負荷が接続されているものとす
る。
の形態を示す回路図である。図９は、図４及び図６の駆
動回路それぞれの入力端子Ｔ１どうし、出力端子Ｔ２ど
うし、電圧ＶＤＤが与えられた電源端子どうし、電圧Ｖ
ＳＳが与えられた電源端子どうしを共通接続したもので
ある。なお、図９の各素子番号は図４及び図６の素子番
号をそのまま用いる。ただし、電源端子については、電
源電圧ＶＤＤが与えられた電源端子をＴ３とし、電源電
圧ＶＳＳが与えられた電源端子をＴ４とする。また、出
力端子Ｔ２には容量性負荷が接続されているものとす
る。
【００５８】図９の駆動回路の動作を図１０を参照して
説明する。図１０（ａ）には、電圧Ｖｍ以下の任意のレ
ベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）
と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出
力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示さ
れている。また、図１０（ｂ）には、トランジスタ１０
１、１０２のゲート・ソース間電圧Ｖｇｓ１０１（Ｉ１
１）、Ｖｇｓ１０２（Ｉ１３）がそれぞれ等しく、トラ
ンジスタ２０１、２０２のゲート・ソース間電圧Ｖｇｓ
２０１（Ｉ２１）、Ｖｇｓ２０２（Ｉ２３）がそれぞれ
等しくなるように電流Ｉ１１、Ｉ１３、Ｉ２１、Ｉ２３
を制御し、出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい
電圧を出力する場合の電圧波形図である。
説明する。図１０（ａ）には、電圧Ｖｍ以下の任意のレ
ベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）
と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出
力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示さ
れている。また、図１０（ｂ）には、トランジスタ１０
１、１０２のゲート・ソース間電圧Ｖｇｓ１０１（Ｉ１
１）、Ｖｇｓ１０２（Ｉ１３）がそれぞれ等しく、トラ
ンジスタ２０１、２０２のゲート・ソース間電圧Ｖｇｓ
２０１（Ｉ２１）、Ｖｇｓ２０２（Ｉ２３）がそれぞれ
等しくなるように電流Ｉ１１、Ｉ１３、Ｉ２１、Ｉ２３
を制御し、出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい
電圧を出力する場合の電圧波形図である。
【００５９】図１０において、時刻ｔ０−ｔ３では、ス
イッチ１１１、１１２、１２１、１２２、１２３、１２
４は図５と同様のスイッチ制御を行い、スイッチ２１
１、２１２、２２１、２２２、２２３、２２４は全てオ
フとされる。この結果、図１０の電圧波形は図５の電圧
波形と同様となる。また、時刻ｔ０’−ｔ３’では、ス
イッチ２１１、２１２、２２１、２２２、２２３、２２
４は図７と同様のスイッチ制御を行い、スイッチ１１
１、１１２、１２１、１２２、１２３、１２４は全てオ
フとされる。この結果、図１０の電圧波形は図７の電圧
波形と同様となる。すなわち、図９の駆動回路の動作
は、電圧Ｖｍ以下の任意のレベルの電圧を出力する場合
には図４の駆動回路を動作させ、電圧Ｖｍ以上の任意の
レベルの電圧を出力する場合には図６の駆動回路を動作
させるようにしたものである。したがって、図９の駆動
回路は図４及び図６の駆動回路と同じ駆動能力を有す
る。
イッチ１１１、１１２、１２１、１２２、１２３、１２
４は図５と同様のスイッチ制御を行い、スイッチ２１
１、２１２、２２１、２２２、２２３、２２４は全てオ
フとされる。この結果、図１０の電圧波形は図５の電圧
波形と同様となる。また、時刻ｔ０’−ｔ３’では、ス
イッチ２１１、２１２、２２１、２２２、２２３、２２
４は図７と同様のスイッチ制御を行い、スイッチ１１
１、１１２、１２１、１２２、１２３、１２４は全てオ
フとされる。この結果、図１０の電圧波形は図７の電圧
波形と同様となる。すなわち、図９の駆動回路の動作
は、電圧Ｖｍ以下の任意のレベルの電圧を出力する場合
には図４の駆動回路を動作させ、電圧Ｖｍ以上の任意の
レベルの電圧を出力する場合には図６の駆動回路を動作
させるようにしたものである。したがって、図９の駆動
回路は図４及び図６の駆動回路と同じ駆動能力を有す
る。
【００６０】また、図９の駆動回路の出力電圧範囲は、
出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力
する場合、図４の駆動回路動作時は式（８）となり、図
６の駆動回路動作時は式（１１）となる。ここで、電圧
Ｖｍを、 ＶＳＳ−Ｖｇｓ２０２（Ｉ２３）≦Ｖｍ≦ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）…（ １５） となるように設定すれば、出力電圧Ｖｏｕｔは、 ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ…（１６） となり、図９の駆動回路の出力電圧範囲は電源電圧範囲
と等しくすることができる。
出力電圧Ｖｏｕｔに入力電圧Ｖｉｎと等しい電圧を出力
する場合、図４の駆動回路動作時は式（８）となり、図
６の駆動回路動作時は式（１１）となる。ここで、電圧
Ｖｍを、 ＶＳＳ−Ｖｇｓ２０２（Ｉ２３）≦Ｖｍ≦ＶＤＤ−Ｖｇｓ１０２（Ｉ１３）…（ １５） となるように設定すれば、出力電圧Ｖｏｕｔは、 ＶＳＳ≦Ｖｏｕｔ≦ＶＤＤ…（１６） となり、図９の駆動回路の出力電圧範囲は電源電圧範囲
と等しくすることができる。
【００６１】また、図９の駆動回路は、電圧Ｖｍ以下の
任意のレベルの電圧を出力する場合には出力端子Ｔ２が
電圧ＶＳＳにプリチャージされ、電圧Ｖｍ以上の任意の
レベルの電圧を出力する場合には出力端子Ｔ２が電圧Ｖ
ＤＤにプリチャージされるので、図４又は図６の駆動回
路において電源電圧ＶＳＳ又は電源電圧ＶＤＤのどちら
か一方だけにプリチャージされる場合に比べて、プリチ
ャージに伴う充放電電力が少なく、プリチャージも高速
に行うことができる。
任意のレベルの電圧を出力する場合には出力端子Ｔ２が
電圧ＶＳＳにプリチャージされ、電圧Ｖｍ以上の任意の
レベルの電圧を出力する場合には出力端子Ｔ２が電圧Ｖ
ＤＤにプリチャージされるので、図４又は図６の駆動回
路において電源電圧ＶＳＳ又は電源電圧ＶＤＤのどちら
か一方だけにプリチャージされる場合に比べて、プリチ
ャージに伴う充放電電力が少なく、プリチャージも高速
に行うことができる。
【００６２】以上のように、図９の駆動回路は、図４及
び図６の駆動回路と同じ駆動能力を有し、電源電圧範囲
に等しい出力電圧範囲を有する。さらに図４又は図６の
駆動回路より更に消費電力を低減できる。
び図６の駆動回路と同じ駆動能力を有し、電源電圧範囲
に等しい出力電圧範囲を有する。さらに図４又は図６の
駆動回路より更に消費電力を低減できる。
【００６３】図１１は図９の駆動回路の具体例を示す駆
動回路である。図１１においては、図９の電流制御回路
１０４、１０５、２０３がＮＭＯＳトランジスタで構成
され、電流制御回路１０３、２０４、２０５がＰＭＯＳ
トランジスタで構成されたものである。そして上記電流
制御トランジスタ１０３、１０４、１０５、２０３、２
０４、２０５のそれぞれのゲートに所定の電圧が与えら
れることにより、任意の電流に制御される。なお図１１
では、ＮＭＯＳトランジスタ１０４、１０５、２０３の
ゲートは、バイアス電圧ＢＩＡＳＮが与えられた端子Ｔ
６に接続し、ＰＭＯＳトランジスタ１０３、２０４、２
０５それぞれのゲートはバイアス電圧ＢＩＡＳＰが与え
られた端子Ｔ５に接続される。なお複数の電流制御トラ
ンジスタのゲートバイアス電圧が共通の場合でも、トラ
ンジスタのサイズを調整することにより任意の電流を流
すことが可能である。また、電流制御トランジスタごと
にバイアス電圧を変えても良い。
動回路である。図１１においては、図９の電流制御回路
１０４、１０５、２０３がＮＭＯＳトランジスタで構成
され、電流制御回路１０３、２０４、２０５がＰＭＯＳ
トランジスタで構成されたものである。そして上記電流
制御トランジスタ１０３、１０４、１０５、２０３、２
０４、２０５のそれぞれのゲートに所定の電圧が与えら
れることにより、任意の電流に制御される。なお図１１
では、ＮＭＯＳトランジスタ１０４、１０５、２０３の
ゲートは、バイアス電圧ＢＩＡＳＮが与えられた端子Ｔ
６に接続し、ＰＭＯＳトランジスタ１０３、２０４、２
０５それぞれのゲートはバイアス電圧ＢＩＡＳＰが与え
られた端子Ｔ５に接続される。なお複数の電流制御トラ
ンジスタのゲートバイアス電圧が共通の場合でも、トラ
ンジスタのサイズを調整することにより任意の電流を流
すことが可能である。また、電流制御トランジスタごと
にバイアス電圧を変えても良い。
【００６４】図１２は図１１の駆動回路の変更を示す回
路図である。図１２は、図１１の駆動回路を改良し、図
１１の駆動回路より素子数が少なく、スイッチ制御信号
の種類を減らした駆動回路である。図１２の駆動回路
は、図１１の駆動回路より電流制御回路１０４、２０４
及びスイッチ１２２、２２２を取り去り、新たにＰＭＯ
Ｓトランジスタ１３１及びＮＭＯＳトランジスタ２３１
を付加した回路である。ＰＭＯＳトランジスタ１３１
は、ソース、ドレインをそれぞれＮＭＯＳトランジスタ
１０１のゲート（ドレイン）、ソースに接続され、ゲー
トは電圧ＢＩＡＳＰが与えられた端子Ｔ５に接続され
る。ＮＭＯＳトランジスタ２３１は、ソース、ドレイン
をそれぞれＰＭＯＳトランジスタ２０１のゲート（ドレ
イン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが
与えられた端子Ｔ６に接続される。また、ＰＭＯＳトラ
ンジスタ１３１は、ＰＭＯＳトランジスタ１０３より閾
値電圧が小さく、同じゲート電圧に対してＰＭＯＳトラ
ンジスタ１０３より十分高い電流供給能力をもつものと
し、ＮＭＯＳトランジスタ２３１も、ＮＭＯＳトランジ
スタ２０３より閾値電圧が小さく、同じゲート電圧に対
してＮＭＯＳトランジスタ２０３より十分高い電流供給
能力をもつものとする。そしてＮＭＯＳトランジスタ１
０１、ＰＭＯＳトランジスタ１０３、１３１で構成され
る回路ブロックを回路ブロック１３０とし、ＰＭＯＳト
ランジスタ２０１、ＮＭＯＳトランジスタ２０３、２３
１で構成される回路ブロックを回路ブロック２３０とす
る。なお、図１２の駆動回路において、図１１と同じ素
子については図１１の素子番号をそのまま用いる。
路図である。図１２は、図１１の駆動回路を改良し、図
１１の駆動回路より素子数が少なく、スイッチ制御信号
の種類を減らした駆動回路である。図１２の駆動回路
は、図１１の駆動回路より電流制御回路１０４、２０４
及びスイッチ１２２、２２２を取り去り、新たにＰＭＯ
Ｓトランジスタ１３１及びＮＭＯＳトランジスタ２３１
を付加した回路である。ＰＭＯＳトランジスタ１３１
は、ソース、ドレインをそれぞれＮＭＯＳトランジスタ
１０１のゲート（ドレイン）、ソースに接続され、ゲー
トは電圧ＢＩＡＳＰが与えられた端子Ｔ５に接続され
る。ＮＭＯＳトランジスタ２３１は、ソース、ドレイン
をそれぞれＰＭＯＳトランジスタ２０１のゲート（ドレ
イン）、ソースに接続され、ゲートは電圧ＢＩＡＳＮが
与えられた端子Ｔ６に接続される。また、ＰＭＯＳトラ
ンジスタ１３１は、ＰＭＯＳトランジスタ１０３より閾
値電圧が小さく、同じゲート電圧に対してＰＭＯＳトラ
ンジスタ１０３より十分高い電流供給能力をもつものと
し、ＮＭＯＳトランジスタ２３１も、ＮＭＯＳトランジ
スタ２０３より閾値電圧が小さく、同じゲート電圧に対
してＮＭＯＳトランジスタ２０３より十分高い電流供給
能力をもつものとする。そしてＮＭＯＳトランジスタ１
０１、ＰＭＯＳトランジスタ１０３、１３１で構成され
る回路ブロックを回路ブロック１３０とし、ＰＭＯＳト
ランジスタ２０１、ＮＭＯＳトランジスタ２０３、２３
１で構成される回路ブロックを回路ブロック２３０とす
る。なお、図１２の駆動回路において、図１１と同じ素
子については図１１の素子番号をそのまま用いる。
【００６５】図１２の駆動回路の動作を図１３を参照し
て説明する。図１３（ａ）には、電圧Ｖｍ以下の任意の
レベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）
と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出
力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示さ
れている。また、図１３（ｂ）には、入力電圧Ｖｉｎと
等しい電圧を出力電圧Ｖｏｕｔとして出力する場合の電
圧波形図が示されている。なお、図１３中のスイッチ１
１２、１２３、１２４、２１２、２２３、２２４の制御
タイミングは、図１０と同様である。
て説明する。図１３（ａ）には、電圧Ｖｍ以下の任意の
レベルの電圧を出力する１出力期間（時刻ｔ０−ｔ３）
と、電圧Ｖｍ以上の任意のレベルの電圧を出力する１出
力期間（時刻ｔ０’−ｔ３’）との２出力期間とが示さ
れている。また、図１３（ｂ）には、入力電圧Ｖｉｎと
等しい電圧を出力電圧Ｖｏｕｔとして出力する場合の電
圧波形図が示されている。なお、図１３中のスイッチ１
１２、１２３、１２４、２１２、２２３、２２４の制御
タイミングは、図１０と同様である。
【００６６】図１２の駆動回路は、時刻ｔ０−ｔ３間に
て、図１１の駆動回路の電流制御回路１０４及びスイッ
チ１２２と同じ作用を回路ブロック２３０とスイッチ２
２１にさせ、時刻ｔ０’−ｔ３’間にて、図１１の駆動
回路の電流制御回路２０４及びスイッチ２２２と同じ作
用を、回路ブロック１３０とスイッチ１２１にさせたも
のである。以下に図１２の駆動回路の動作を説明する。
て、図１１の駆動回路の電流制御回路１０４及びスイッ
チ１２２と同じ作用を回路ブロック２３０とスイッチ２
２１にさせ、時刻ｔ０’−ｔ３’間にて、図１１の駆動
回路の電流制御回路２０４及びスイッチ２２２と同じ作
用を、回路ブロック１３０とスイッチ１２１にさせたも
のである。以下に図１２の駆動回路の動作を説明する。
【００６７】始めに、電圧Ｖｍ以下の任意のレベルの電
圧を出力する１出力期間（時刻ｔ０−ｔ３）では、時刻
ｔ０にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ１１２がオン、スイッチ
１２３、１２４はオフとされ、出力端子Ｔ２は電圧ＶＳ
Ｓにプリチャージされる。なお、スイッチ２１２、２２
３、２２４は、時刻ｔ０−ｔ３間はオフとされる。
圧を出力する１出力期間（時刻ｔ０−ｔ３）では、時刻
ｔ０にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ１１２がオン、スイッチ
１２３、１２４はオフとされ、出力端子Ｔ２は電圧ＶＳ
Ｓにプリチャージされる。なお、スイッチ２１２、２２
３、２２４は、時刻ｔ０−ｔ３間はオフとされる。
【００６８】次に、時刻ｔ１にて、スイッチ１１１、２
１１がオフ、スイッチ１２１、２２１がオンとされる。
この結果、トランジスタ１０１、２０１の作用により、
トランジスタ１０１、１０２の共通ゲートの電圧Ｖ１０
及びトランジスタ２０１、２０２の共通ゲートの電圧Ｖ
２０は、それぞれ入力電圧Ｖｉｎからゲート・ソース間
電圧だけずれた電圧に速やかに変化し、それぞれ Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）…（１６） Ｖ２０＝Ｖｉｎ＋Ｖｇｓ２０１（Ｉ２１）…（１７） で安定となる。このときトランジスタ１３１、２３１は
オフ状態となり動作しない。また、電源端子Ｔ３と入力
端子Ｔ１との間には電流Ｉ１１が流れ、入力端子Ｔ１と
電源端子Ｔ４との間には電流Ｉ２１が流れる。
１１がオフ、スイッチ１２１、２２１がオンとされる。
この結果、トランジスタ１０１、２０１の作用により、
トランジスタ１０１、１０２の共通ゲートの電圧Ｖ１０
及びトランジスタ２０１、２０２の共通ゲートの電圧Ｖ
２０は、それぞれ入力電圧Ｖｉｎからゲート・ソース間
電圧だけずれた電圧に速やかに変化し、それぞれ Ｖ１０＝Ｖｉｎ＋Ｖｇｓ１０１（Ｉ１１）…（１６） Ｖ２０＝Ｖｉｎ＋Ｖｇｓ２０１（Ｉ２１）…（１７） で安定となる。このときトランジスタ１３１、２３１は
オフ状態となり動作しない。また、電源端子Ｔ３と入力
端子Ｔ１との間には電流Ｉ１１が流れ、入力端子Ｔ１と
電源端子Ｔ４との間には電流Ｉ２１が流れる。
【００６９】次に、時刻ｔ２にて、スイッチ１１２がオ
フ、スイッチ１２３、１２４がオンとされる。この結
果、トランジスタ１０２のソースフォロワ動作により、
出力電圧Ｖｏｕｔは電圧Ｖ１０からトランジスタ１０２
のゲート・ソース間電圧だけずれた電圧に速やかに変化
し、 Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）…（１８） で安定となる。ここでトランジスタ１０１、１０２のゲ
ート・ソース間電圧Ｖｇｓ１０１（Ｉ１１）、Ｖｇｓ１
０２（Ｉ１３）が等しくなるように電流Ｉ１１、Ｉ１３
を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等
しい電圧を出力する。
フ、スイッチ１２３、１２４がオンとされる。この結
果、トランジスタ１０２のソースフォロワ動作により、
出力電圧Ｖｏｕｔは電圧Ｖ１０からトランジスタ１０２
のゲート・ソース間電圧だけずれた電圧に速やかに変化
し、 Ｖｏｕｔ＝Ｖ１０−Ｖｇｓ１０２（Ｉ１３）…（１８） で安定となる。ここでトランジスタ１０１、１０２のゲ
ート・ソース間電圧Ｖｇｓ１０１（Ｉ１１）、Ｖｇｓ１
０２（Ｉ１３）が等しくなるように電流Ｉ１１、Ｉ１３
を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等
しい電圧を出力する。
【００７０】電圧Ｖｍ以下の任意のレベルの電圧を出力
する１出力期間（時刻ｔ０’−ｔ３’）では、時刻ｔ
０’にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ２１２がオン、スイッチ
２２３、２２４はオフとされ、出力端子Ｔ２は電圧ＶＤ
Ｄにプリチャージされる。なお、スイッチ１１２、１２
３、１２４は、時刻ｔ０’−ｔ３’間はオフとされる。
する１出力期間（時刻ｔ０’−ｔ３’）では、時刻ｔ
０’にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ２１２がオン、スイッチ
２２３、２２４はオフとされ、出力端子Ｔ２は電圧ＶＤ
Ｄにプリチャージされる。なお、スイッチ１１２、１２
３、１２４は、時刻ｔ０’−ｔ３’間はオフとされる。
【００７１】次に、時刻ｔ１’にて、スイッチ１１１、
２１１がオフ、スイッチ１２１、２２１がオンとされ
る。この結果、トランジスタ１０１、２０１の作用によ
り、トランジスタ１０１、１０２の共通ゲートの電圧Ｖ
１０及びトランジスタ２０１、２０２の共通ゲートの電
圧Ｖ２０は、それぞれ入力電圧Ｖｉｎからゲート・ソー
ス間電圧だけずれた電圧に速やかに変化し、それぞれ式
（１６）、式（１７）で表される電圧で安定となる。こ
のときトランジスタ１３１、２３１はオフ状態となり動
作しない。また、電源端子Ｔ３と入力端子Ｔ１との間に
は電流Ｉ１１が流れ、入力端子Ｔ１と電源端子Ｔ４との
間には電流Ｉ２１が流れる。
２１１がオフ、スイッチ１２１、２２１がオンとされ
る。この結果、トランジスタ１０１、２０１の作用によ
り、トランジスタ１０１、１０２の共通ゲートの電圧Ｖ
１０及びトランジスタ２０１、２０２の共通ゲートの電
圧Ｖ２０は、それぞれ入力電圧Ｖｉｎからゲート・ソー
ス間電圧だけずれた電圧に速やかに変化し、それぞれ式
（１６）、式（１７）で表される電圧で安定となる。こ
のときトランジスタ１３１、２３１はオフ状態となり動
作しない。また、電源端子Ｔ３と入力端子Ｔ１との間に
は電流Ｉ１１が流れ、入力端子Ｔ１と電源端子Ｔ４との
間には電流Ｉ２１が流れる。
【００７２】次に、時刻ｔ２’にて、スイッチ２１２が
オフ、スイッチ２２３、２２４がオンとされる。この結
果、トランジスタ２０２のソースフォロワ動作により、
出力電圧Ｖｏｕｔは電圧Ｖ２０からトランジスタ１０２
のゲート・ソース間電圧だけずれた電圧に速やかに変化
し、 Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ２０２（Ｉ２３）…（１９） で安定となる。ここでトランジスタ２０１、２０２のゲ
ート・ソース間電圧Ｖｇｓ２０１（Ｉ２１）、Ｖｇｓ２
０２（Ｉ２３）が等しくなるように電流Ｉ２１、Ｉ２３
を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等
しい電圧を出力する。
オフ、スイッチ２２３、２２４がオンとされる。この結
果、トランジスタ２０２のソースフォロワ動作により、
出力電圧Ｖｏｕｔは電圧Ｖ２０からトランジスタ１０２
のゲート・ソース間電圧だけずれた電圧に速やかに変化
し、 Ｖｏｕｔ＝Ｖ２０−Ｖｇｓ２０２（Ｉ２３）…（１９） で安定となる。ここでトランジスタ２０１、２０２のゲ
ート・ソース間電圧Ｖｇｓ２０１（Ｉ２１）、Ｖｇｓ２
０２（Ｉ２３）が等しくなるように電流Ｉ２１、Ｉ２３
を制御すれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと等
しい電圧を出力する。
【００７３】なお、電流Ｉ１１、Ｉ２１が等しい場合
は、入力電圧Ｖｉｎを供給する外部回路の電流供給能力
が低い場合でも図１２の駆動回路を容易に動作させるこ
とができる。
は、入力電圧Ｖｉｎを供給する外部回路の電流供給能力
が低い場合でも図１２の駆動回路を容易に動作させるこ
とができる。
【００７４】以上の動作は、入力電圧Ｖｉｎが電圧ＶＳ
Ｓよりある程度高く、電圧ＶＤＤよりある程度低い電圧
範囲の場合で、トランジスタ１０１、２０１がオン状態
の場合の動作である。次に、入力電圧Ｖｉｎが電圧ＶＤ
Ｄ又は電圧ＶＳＳに近く、トランジスタ１０１又はトラ
ンジスタ２０１がオフ状態となる場合の動作について以
下に説明する。
Ｓよりある程度高く、電圧ＶＤＤよりある程度低い電圧
範囲の場合で、トランジスタ１０１、２０１がオン状態
の場合の動作である。次に、入力電圧Ｖｉｎが電圧ＶＤ
Ｄ又は電圧ＶＳＳに近く、トランジスタ１０１又はトラ
ンジスタ２０１がオフ状態となる場合の動作について以
下に説明する。
【００７５】時刻ｔ０−ｔ３間において、入力電圧Ｖｉ
ｎが電圧ＶＳＳに近い電圧レベルの場合、時刻ｔ１に
て、電圧Ｖ１０は式（１６）で表される電圧となるが、
電圧Ｖ２０は式（１７）で表される電圧とはならない。
これは入力電圧Ｖｉｎが電圧ＶＳＳに近く、トランジス
タ２０１のゲート・ソース間電圧が閾値電圧以下の状態
では、トランジスタ２０１はオフとなるためである。時
刻ｔ１直後の電圧Ｖ２０は時刻ｔ０−ｔ１間にプリチャ
ージされた電圧ＶＳＳであるが、トランジスタ２３１の
動作により入力端子Ｔ１からトランジスタ２０３のドレ
インへ電流が供給され、電圧Ｖ２０は入力電圧Ｖｉｎと
電圧ＶＳＳの中間の電圧に引上げられる。このときトラ
ンジスタ２３１の電流供給能力がトランジスタ２０３の
電流供給能力より高ければ、入力端子Ｔ１から電源端子
Ｔ４へ流れる電流はトランジスタ２０３で制御された電
流Ｉ２１となる。したがって入力電圧Ｖｉｎが電圧ＶＳ
Ｓに近い電圧レベルでトランジスタ２０１がオフとなる
場合でも、入力端子Ｔ１と電源端子Ｔ４との間に電流Ｉ
２１を流すことができる。
ｎが電圧ＶＳＳに近い電圧レベルの場合、時刻ｔ１に
て、電圧Ｖ１０は式（１６）で表される電圧となるが、
電圧Ｖ２０は式（１７）で表される電圧とはならない。
これは入力電圧Ｖｉｎが電圧ＶＳＳに近く、トランジス
タ２０１のゲート・ソース間電圧が閾値電圧以下の状態
では、トランジスタ２０１はオフとなるためである。時
刻ｔ１直後の電圧Ｖ２０は時刻ｔ０−ｔ１間にプリチャ
ージされた電圧ＶＳＳであるが、トランジスタ２３１の
動作により入力端子Ｔ１からトランジスタ２０３のドレ
インへ電流が供給され、電圧Ｖ２０は入力電圧Ｖｉｎと
電圧ＶＳＳの中間の電圧に引上げられる。このときトラ
ンジスタ２３１の電流供給能力がトランジスタ２０３の
電流供給能力より高ければ、入力端子Ｔ１から電源端子
Ｔ４へ流れる電流はトランジスタ２０３で制御された電
流Ｉ２１となる。したがって入力電圧Ｖｉｎが電圧ＶＳ
Ｓに近い電圧レベルでトランジスタ２０１がオフとなる
場合でも、入力端子Ｔ１と電源端子Ｔ４との間に電流Ｉ
２１を流すことができる。
【００７６】また、時刻ｔ０’−ｔ３’間において、入
力電圧Ｖｉｎが電圧ＶＤＤに近い電圧レベルの場合、時
刻ｔ１’にて、電圧Ｖ２０は式（１７）で表される電圧
となるが、電圧Ｖ１０は式（１６）で表される電圧とは
ならない。これは入力電圧Ｖｉｎが電圧ＶＤＤに近く、
トランジスタ１０１のゲート・ソース間電圧が閾値電圧
以下の状態では、トランジスタ１０１はオフとなるため
である。時刻ｔ１’直後の電圧Ｖ１０は時刻ｔ０’−ｔ
１’間にプリチャージされた電圧ＶＤＤであるが、トラ
ンジスタ１３１の動作によりトランジスタ１０３のドレ
インから入力端子Ｔ１へ電流が供給され、電圧Ｖ１０は
入力電圧Ｖｉｎと電圧ＶＤＤの中間の電圧に引下げられ
る。このときトランジスタ１３１の電流供給能力がトラ
ンジスタ１０３の電流供給能力より高ければ、電源端子
Ｔ３から入力端子Ｔ１へ流れる電流はトランジスタ１０
３で制御された電流Ｉ１１となる。したがって入力電圧
Ｖｉｎが電圧ＶＤＤに近い電圧レベルでトランジスタ１
０１がオフとなる場合でも、電源端子Ｔ３と入力端子Ｔ
１との間に電流Ｉ１１を流すことができる。
力電圧Ｖｉｎが電圧ＶＤＤに近い電圧レベルの場合、時
刻ｔ１’にて、電圧Ｖ２０は式（１７）で表される電圧
となるが、電圧Ｖ１０は式（１６）で表される電圧とは
ならない。これは入力電圧Ｖｉｎが電圧ＶＤＤに近く、
トランジスタ１０１のゲート・ソース間電圧が閾値電圧
以下の状態では、トランジスタ１０１はオフとなるため
である。時刻ｔ１’直後の電圧Ｖ１０は時刻ｔ０’−ｔ
１’間にプリチャージされた電圧ＶＤＤであるが、トラ
ンジスタ１３１の動作によりトランジスタ１０３のドレ
インから入力端子Ｔ１へ電流が供給され、電圧Ｖ１０は
入力電圧Ｖｉｎと電圧ＶＤＤの中間の電圧に引下げられ
る。このときトランジスタ１３１の電流供給能力がトラ
ンジスタ１０３の電流供給能力より高ければ、電源端子
Ｔ３から入力端子Ｔ１へ流れる電流はトランジスタ１０
３で制御された電流Ｉ１１となる。したがって入力電圧
Ｖｉｎが電圧ＶＤＤに近い電圧レベルでトランジスタ１
０１がオフとなる場合でも、電源端子Ｔ３と入力端子Ｔ
１との間に電流Ｉ１１を流すことができる。
【００７７】以上のように、回路ブロック１３０、２３
０は、入力電圧Ｖｉｎの電圧レベルによらず、それぞれ
電流Ｉ１１、Ｉ２１を流すことができ、電流制御回路の
機能も有する。
０は、入力電圧Ｖｉｎの電圧レベルによらず、それぞれ
電流Ｉ１１、Ｉ２１を流すことができ、電流制御回路の
機能も有する。
【００７８】すなわち図１２の駆動回路の動作は、時刻
ｔ０−ｔ３間では、スイッチ２２１及び回路ブロック２
３０が、図１１の駆動回路のスイッチ１２２及び電流制
御回路１０４と同じ作用をし、時刻ｔ０’−ｔ３’間で
は、スイッチ１２１及び回路ブロック１３０が、図１１
の駆動回路のスイッチ２２２及び電流制御回路２０４と
同じ作用をする。したがって図１２の駆動回路全体の作
用は、図１１の駆動回路の作用とまったく同じであり、
その性能も図１１の駆動回路と等しい。
ｔ０−ｔ３間では、スイッチ２２１及び回路ブロック２
３０が、図１１の駆動回路のスイッチ１２２及び電流制
御回路１０４と同じ作用をし、時刻ｔ０’−ｔ３’間で
は、スイッチ１２１及び回路ブロック１３０が、図１１
の駆動回路のスイッチ２２２及び電流制御回路２０４と
同じ作用をする。したがって図１２の駆動回路全体の作
用は、図１１の駆動回路の作用とまったく同じであり、
その性能も図１１の駆動回路と等しい。
【００７９】図１４は本発明に係る電流制御回路の実施
の形態を示す回路図である。図１４において、回路ブロ
ック５００は、電流制御回路をトランジスタで構成した
駆動回路であり、回路ブロック３０は、電流制御トラン
ジスタを精度よく制御するためのバイアス回路である。
回路ブロック５００は、図１の駆動回路の具体例で、図
１のトランジスタ１、２をＮＭＯＳトランジスタ５０
１、５０２とし、図１の電流制御回路３、４、５をそれ
ぞれＰＭＯＳトランジスタ５０３、ＮＭＯＳトランジス
タ５０４、５０５としたものである。ＰＭＯＳトランジ
スタ５０３のゲートは端子Ｔ５に接続され、ＮＭＯＳト
ランジスタ５０４、５０５のゲートは端子Ｔ６に接続さ
れる。なお、電源端子Ｔ３、Ｔ４には電源電圧ＶＤＤ、
ＶＳＳがそれぞれ与えられている。
の形態を示す回路図である。図１４において、回路ブロ
ック５００は、電流制御回路をトランジスタで構成した
駆動回路であり、回路ブロック３０は、電流制御トラン
ジスタを精度よく制御するためのバイアス回路である。
回路ブロック５００は、図１の駆動回路の具体例で、図
１のトランジスタ１、２をＮＭＯＳトランジスタ５０
１、５０２とし、図１の電流制御回路３、４、５をそれ
ぞれＰＭＯＳトランジスタ５０３、ＮＭＯＳトランジス
タ５０４、５０５としたものである。ＰＭＯＳトランジ
スタ５０３のゲートは端子Ｔ５に接続され、ＮＭＯＳト
ランジスタ５０４、５０５のゲートは端子Ｔ６に接続さ
れる。なお、電源端子Ｔ３、Ｔ４には電源電圧ＶＤＤ、
ＶＳＳがそれぞれ与えられている。
【００８０】回路ブロック３０は、電流制御回路として
作用するトランジスタ５０３、５０４、５０５の各ゲー
トにバイアス電圧を供給するバイアス回路である。バイ
アス回路３０は、ＮＭＯＳトランジスタ３１、３２と、
同じＩｄｓ−Ｖｇｓ特性を有するＰＭＯＳトランジスタ
３３、３４とで構成される。ＮＭＯＳトランジスタ３１
は、ドレインが端子Ｔ５に接続され、ソースが電源端子
Ｔ８に接続され、ゲートには外部より電圧ＢＩＡＳが与
えられる。ＮＭＯＳトランジスタ３２はドレイン及びゲ
ートが端子Ｔ６に接続され、ソースが電源端子Ｔ８に接
続される。ＰＭＯＳトランジスタ３３は、ドレイン及び
ゲートが端子Ｔ５に接続され、ソースが電源端子Ｔ７に
接続される。ＰＭＯＳトランジスタ３４は、ドレインが
端子Ｔ６に接続され、ゲートが端子Ｔ５に接続され、ソ
ースが電源端子Ｔ７に接続される。ＰＭＯＳトランジス
タ３３、３４はゲートが共通接続され、同じＩｄｓ−Ｖ
ｇｓ特性を有するので、それぞれのドレイン・ソース間
電流は等しく、これを電流Ｉ４とする。電流Ｉ４は電圧
ＢＩＡＳによって制御され、端子Ｔ５、Ｔ６の電圧ＢＩ
ＡＳＰ、ＢＩＡＳＮは電流Ｉ４により制御される。な
お、電源端子Ｔ７、Ｔ８には電源電圧ＶＤＤ、ＶＳＳが
それぞれ与えられている。
作用するトランジスタ５０３、５０４、５０５の各ゲー
トにバイアス電圧を供給するバイアス回路である。バイ
アス回路３０は、ＮＭＯＳトランジスタ３１、３２と、
同じＩｄｓ−Ｖｇｓ特性を有するＰＭＯＳトランジスタ
３３、３４とで構成される。ＮＭＯＳトランジスタ３１
は、ドレインが端子Ｔ５に接続され、ソースが電源端子
Ｔ８に接続され、ゲートには外部より電圧ＢＩＡＳが与
えられる。ＮＭＯＳトランジスタ３２はドレイン及びゲ
ートが端子Ｔ６に接続され、ソースが電源端子Ｔ８に接
続される。ＰＭＯＳトランジスタ３３は、ドレイン及び
ゲートが端子Ｔ５に接続され、ソースが電源端子Ｔ７に
接続される。ＰＭＯＳトランジスタ３４は、ドレインが
端子Ｔ６に接続され、ゲートが端子Ｔ５に接続され、ソ
ースが電源端子Ｔ７に接続される。ＰＭＯＳトランジス
タ３３、３４はゲートが共通接続され、同じＩｄｓ−Ｖ
ｇｓ特性を有するので、それぞれのドレイン・ソース間
電流は等しく、これを電流Ｉ４とする。電流Ｉ４は電圧
ＢＩＡＳによって制御され、端子Ｔ５、Ｔ６の電圧ＢＩ
ＡＳＰ、ＢＩＡＳＮは電流Ｉ４により制御される。な
お、電源端子Ｔ７、Ｔ８には電源電圧ＶＤＤ、ＶＳＳが
それぞれ与えられている。
【００８１】ここでトランジスタの特性変動を考慮して
ＰＭＯＳトランジスタ３３，３４，５０３及びＮＭＯＳ
トランジスタ３２，５０４の各素子サイズを設計し、電
流Ｉ５１，Ｉ５２が等しくなるように、電流Ｉ４，Ｉ５
１，Ｉ５２を設定すれば、トランジスタの特性変動が生
じても、入力電圧Ｖｉｎを供給する外部回路の電流供給
能力に依存しないようにさせることができる。また、ト
ランジスタの特性変動を考慮してＰＭＯＳトランジスタ
３３，３４，５０３及びＮＭＯＳトランジスタ３２，５
０５の各素子サイズを設計し、トランジスタ５０１，５
０２のそれぞれのゲート・ソース間電圧が等しくなるよ
うに電流Ｉ４，Ｉ５１，Ｉ５３を設定すれば、トランジ
スタの特性変動が生じても、入力電圧Ｖｉｎに等しい電
圧を出力することができる。
ＰＭＯＳトランジスタ３３，３４，５０３及びＮＭＯＳ
トランジスタ３２，５０４の各素子サイズを設計し、電
流Ｉ５１，Ｉ５２が等しくなるように、電流Ｉ４，Ｉ５
１，Ｉ５２を設定すれば、トランジスタの特性変動が生
じても、入力電圧Ｖｉｎを供給する外部回路の電流供給
能力に依存しないようにさせることができる。また、ト
ランジスタの特性変動を考慮してＰＭＯＳトランジスタ
３３，３４，５０３及びＮＭＯＳトランジスタ３２，５
０５の各素子サイズを設計し、トランジスタ５０１，５
０２のそれぞれのゲート・ソース間電圧が等しくなるよ
うに電流Ｉ４，Ｉ５１，Ｉ５３を設定すれば、トランジ
スタの特性変動が生じても、入力電圧Ｖｉｎに等しい電
圧を出力することができる。
【００８２】上記の最も簡単な方法としては、トランジ
スタ５０１，５０２を同じ素子サイズで設計し、ＰＭＯ
Ｓトランジスタ３３，３４，５０３を同じ素子サイズで
設計し、さらにＮＭＯＳトランジスタ３２，５０４，５
０５を同じ素子サイズで設計する。この場合、電流Ｉ
４，Ｉ５１，Ｉ５２，Ｉ５３は等しく、トランジスタの
特性変動が生じても電流Ｉ４，Ｉ５１，Ｉ５２，Ｉ５３
の等しい関係は保たれるので、入力電圧Ｖｉｎを供給す
る外部回路の電流供給能力に依存しないようにさせるこ
とができ、また入力電圧Ｖｉｎに等しい電圧を出力する
ことができる。
スタ５０１，５０２を同じ素子サイズで設計し、ＰＭＯ
Ｓトランジスタ３３，３４，５０３を同じ素子サイズで
設計し、さらにＮＭＯＳトランジスタ３２，５０４，５
０５を同じ素子サイズで設計する。この場合、電流Ｉ
４，Ｉ５１，Ｉ５２，Ｉ５３は等しく、トランジスタの
特性変動が生じても電流Ｉ４，Ｉ５１，Ｉ５２，Ｉ５３
の等しい関係は保たれるので、入力電圧Ｖｉｎを供給す
る外部回路の電流供給能力に依存しないようにさせるこ
とができ、また入力電圧Ｖｉｎに等しい電圧を出力する
ことができる。
【００８３】以上のように、電流制御回路をトランジス
タで構成した駆動回路５００に対し、バイアス回路３０
を設けることにより、駆動回路５００を、入力電圧Ｖｉ
ｎを供給する外部回路の電流供給能力に依存しないよう
にさせることができ、トランジスタの特性変動に依存し
ない高精度な電圧出力が実現できる。
タで構成した駆動回路５００に対し、バイアス回路３０
を設けることにより、駆動回路５００を、入力電圧Ｖｉ
ｎを供給する外部回路の電流供給能力に依存しないよう
にさせることができ、トランジスタの特性変動に依存し
ない高精度な電圧出力が実現できる。
【００８４】図１５は、図１４のバイアス回路３０の変
更例を示す回路図である。図１５のバイアス回路４０
は、図１４のバイアス回路３０よりトランジスタ３１、
３３を取去り、バイアス回路に流す電流を減らした構成
である。図１５では、電圧ＢＩＡＳ（＝電圧ＢＩＡＳ
Ｐ）が外部から直接駆動回路５００及びバイアス回路４
０のトランジスタ３４のゲートに与えられ、電流Ｉ４は
電圧ＢＩＡＳＰにより制御される。図１５においても、
図１４の場合と同様に、トランジスタの特性変動を考慮
してバイアス回路４０のトランジスタ３２，３４及び駆
動回路５００の電流制御トランジスタの素子サイズを設
計し、電流Ｉ４及び駆動回路５００の電流制御トランジ
スタにより制御される各電流を最適に設定すれば、バイ
アス回路３０と同様の作用及び効果を得ることができ
る。
更例を示す回路図である。図１５のバイアス回路４０
は、図１４のバイアス回路３０よりトランジスタ３１、
３３を取去り、バイアス回路に流す電流を減らした構成
である。図１５では、電圧ＢＩＡＳ（＝電圧ＢＩＡＳ
Ｐ）が外部から直接駆動回路５００及びバイアス回路４
０のトランジスタ３４のゲートに与えられ、電流Ｉ４は
電圧ＢＩＡＳＰにより制御される。図１５においても、
図１４の場合と同様に、トランジスタの特性変動を考慮
してバイアス回路４０のトランジスタ３２，３４及び駆
動回路５００の電流制御トランジスタの素子サイズを設
計し、電流Ｉ４及び駆動回路５００の電流制御トランジ
スタにより制御される各電流を最適に設定すれば、バイ
アス回路３０と同様の作用及び効果を得ることができ
る。
【００８５】なお、図１４及び図１５における駆動回路
５００は、図１１、図１２の駆動回路や他の実施の形態
に置き換えることが可能である。また、図１４及び図１
５では、駆動回路５００とバイアス回路３０又は４０と
が１対１の構成の場合を示したが、複数の駆動回路５０
０を有する場合に、その複数の駆動回路５００で単数の
バイアス回路３０又は４０を共有することも可能であ
る。
５００は、図１１、図１２の駆動回路や他の実施の形態
に置き換えることが可能である。また、図１４及び図１
５では、駆動回路５００とバイアス回路３０又は４０と
が１対１の構成の場合を示したが、複数の駆動回路５０
０を有する場合に、その複数の駆動回路５００で単数の
バイアス回路３０又は４０を共有することも可能であ
る。
【００８６】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００８７】（１）容量性負荷を駆動する駆動回路であ
って、第１〜第３の定電流源と、前記第１の定電流源が
ドレイン端子に接続されかつ前記第２の定電流源がソー
ス端子に接続され更にドレイン端子とゲート端子とが接
続された第１のトランジスタと、前記第１のトランジス
タと同一導電型でありゲート端子が前記第１のトランジ
スタのゲート端子と接続されかつソース端子が前記第３
の定電流源に接続されてソースフォロワ動作する第２の
トランジスタとを含み、前記第１のトランジスタのソー
ス端子を入力端子としかつ前記第２のトランジスタのソ
ース端子を出力端子としたことを特徴とする駆動回路。
って、第１〜第３の定電流源と、前記第１の定電流源が
ドレイン端子に接続されかつ前記第２の定電流源がソー
ス端子に接続され更にドレイン端子とゲート端子とが接
続された第１のトランジスタと、前記第１のトランジス
タと同一導電型でありゲート端子が前記第１のトランジ
スタのゲート端子と接続されかつソース端子が前記第３
の定電流源に接続されてソースフォロワ動作する第２の
トランジスタとを含み、前記第１のトランジスタのソー
ス端子を入力端子としかつ前記第２のトランジスタのソ
ース端子を出力端子としたことを特徴とする駆動回路。
【００８８】（２）容量性負荷を駆動する駆動回路であ
って、第１及び第２の定電流源と、前記第１の定電流源
がドレイン端子に接続されかつドレイン端子とゲート端
子とが接続された第１のトランジスタと、前記第１のト
ランジスタと同一導電型でありゲート端子が前記第１の
トランジスタのゲート端子と接続された第２のトランジ
スタと、前記第２の定電流源がドレイン端子に接続され
かつドレイン端子とゲート端子とが接続された第３のト
ランジスタと、前記第３のトランジスタと同一導電型で
ありゲート端子が前記第３のトランジスタのゲート端子
と接続された第４のトランジスタとを含み、前記第１及
び第２のトランジスタと前記第３及び第４のトランジス
タとを異なる導電型とし、前記第１及び第３のトランジ
スタのソース端子を入力端子としかつ前記第２及び第４
のトランジスタのソース端子を出力端子としたことを特
徴とする駆動回路。
って、第１及び第２の定電流源と、前記第１の定電流源
がドレイン端子に接続されかつドレイン端子とゲート端
子とが接続された第１のトランジスタと、前記第１のト
ランジスタと同一導電型でありゲート端子が前記第１の
トランジスタのゲート端子と接続された第２のトランジ
スタと、前記第２の定電流源がドレイン端子に接続され
かつドレイン端子とゲート端子とが接続された第３のト
ランジスタと、前記第３のトランジスタと同一導電型で
ありゲート端子が前記第３のトランジスタのゲート端子
と接続された第４のトランジスタとを含み、前記第１及
び第２のトランジスタと前記第３及び第４のトランジス
タとを異なる導電型とし、前記第１及び第３のトランジ
スタのソース端子を入力端子としかつ前記第２及び第４
のトランジスタのソース端子を出力端子としたことを特
徴とする駆動回路。
【００８９】（３）外部制御入力に応答して前記第１及
び第２のトランジスタのゲート端子を所定電圧にプリチ
ャージする第１のプリチャージ手段を更に含むことを特
徴とする（１）記載の駆動回路。
び第２のトランジスタのゲート端子を所定電圧にプリチ
ャージする第１のプリチャージ手段を更に含むことを特
徴とする（１）記載の駆動回路。
【００９０】（４）外部制御入力に応答して前記第１及
び第２のトランジスタのゲート端子並びに前記第３及び
第４のトランジスタのゲート端子をそれぞれ所定電圧に
プリチャージする第１のプリチャージ手段を更に含むこ
とを特徴とする（２）記載の駆動回路。
び第２のトランジスタのゲート端子並びに前記第３及び
第４のトランジスタのゲート端子をそれぞれ所定電圧に
プリチャージする第１のプリチャージ手段を更に含むこ
とを特徴とする（２）記載の駆動回路。
【００９１】（５）外部制御入力に応答して前記出力端
子を所定電圧にプリチャージする第２のプリチャージ手
段を更に含むことを特徴とする（１）〜（４）のいずれ
かに記載の駆動回路。
子を所定電圧にプリチャージする第２のプリチャージ手
段を更に含むことを特徴とする（１）〜（４）のいずれ
かに記載の駆動回路。
【００９２】（６）前記第１及び第２のプリチャージ手
段は、前記外部制御入力に応答してオンオフ動作して前
記トランジスタのドレイン・ソース間電流を制御するス
イッチを含むことを特徴とする（５）記載の駆動回路。
段は、前記外部制御入力に応答してオンオフ動作して前
記トランジスタのドレイン・ソース間電流を制御するス
イッチを含むことを特徴とする（５）記載の駆動回路。
【００９３】（７）前記第１及び第２のトランジスタ
を、共にＮチャネル型ＭＯＳトランジスタ及びＰチャネ
ル型ＭＯＳトランジスタのいずれか一方としたことを特
徴とする（１）若しくは（３）又は（５）若しくは
（６）記載の駆動回路。
を、共にＮチャネル型ＭＯＳトランジスタ及びＰチャネ
ル型ＭＯＳトランジスタのいずれか一方としたことを特
徴とする（１）若しくは（３）又は（５）若しくは
（６）記載の駆動回路。
【００９４】（８）前記第１及び第２のトランジスタ
を、共にＮチャネル型ＭＯＳトランジスタ及びＰチャネ
ル型ＭＯＳトランジスタのいずれか一方とし、前記第３
及び第４のトランジスタを、共にＮチャネル型ＭＯＳト
ランジスタ及びＰチャネル型ＭＯＳトランジスタの他方
としたことを特徴とする（２）若しくは（４）又は
（５）若しくは（６）記載の駆動回路。
を、共にＮチャネル型ＭＯＳトランジスタ及びＰチャネ
ル型ＭＯＳトランジスタのいずれか一方とし、前記第３
及び第４のトランジスタを、共にＮチャネル型ＭＯＳト
ランジスタ及びＰチャネル型ＭＯＳトランジスタの他方
としたことを特徴とする（２）若しくは（４）又は
（５）若しくは（６）記載の駆動回路。
【００９５】（９） 前記第１〜第３の定電流源は、ト
ランジスタ素子と、このトランジスタ素子に対応して設
けられそのゲート電圧を制御するバイアス回路とで構成
し、そのソース端子とドレイン端子との間の電流を一定
にするようにしたことを特徴とする請求項（１）〜
（８）のいずれかに記載の駆動回路。
ランジスタ素子と、このトランジスタ素子に対応して設
けられそのゲート電圧を制御するバイアス回路とで構成
し、そのソース端子とドレイン端子との間の電流を一定
にするようにしたことを特徴とする請求項（１）〜
（８）のいずれかに記載の駆動回路。
【００９６】（１０）前記第１〜第３の定電流源をそれ
ぞれ構成する前記バイアス回路は、外部から入力される
バイアス電圧に応じて、対応する前記トランジスタ素子
に対して同一のゲート電圧を与えることを特徴とする
（９）記載の駆動回路。
ぞれ構成する前記バイアス回路は、外部から入力される
バイアス電圧に応じて、対応する前記トランジスタ素子
に対して同一のゲート電圧を与えることを特徴とする
（９）記載の駆動回路。
【００９７】（１１） 前記第１〜第４のトランジスタ
は、共にバイポーラ型トランジスタであり、そのエミッ
タ端子を前記ソース端子とし、そのベース端子を前記ゲ
ート端子とし、そのコレクタ端子を前記ドレイン端子と
したことを特徴とする（１）〜（５）又は（９）のいず
れかに記載の駆動回路。
は、共にバイポーラ型トランジスタであり、そのエミッ
タ端子を前記ソース端子とし、そのベース端子を前記ゲ
ート端子とし、そのコレクタ端子を前記ドレイン端子と
したことを特徴とする（１）〜（５）又は（９）のいず
れかに記載の駆動回路。
【００９８】（１２）（９）〜（１１）のいずれかに記
載の駆動回路を複数含み、これら駆動回路で、前記バイ
アス回路を共有するようにしたことを特徴とする駆動回
路システム。
載の駆動回路を複数含み、これら駆動回路で、前記バイ
アス回路を共有するようにしたことを特徴とする駆動回
路システム。
【００９９】
【発明の効果】以上説明したように本発明は、ゲート端
子同士を接続し、一方のトランジスタのゲート端子とド
レイン端子とを接続し、他方のトランジスタをソースフ
ォロワ動作させ、両トランジスタのドレイン・ソース間
電流を制御することにより、簡単な回路構成で、容量性
負荷を高い電流供給能力で駆動することができるという
効果がある。
子同士を接続し、一方のトランジスタのゲート端子とド
レイン端子とを接続し、他方のトランジスタをソースフ
ォロワ動作させ、両トランジスタのドレイン・ソース間
電流を制御することにより、簡単な回路構成で、容量性
負荷を高い電流供給能力で駆動することができるという
効果がある。
【図１】本発明による駆動回路の第１の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明による駆動回路の第２の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図３】図２の回路動作を示すタイミング図である。
【図４】図２の具体的な回路を示す回路図である。
【図５】（ａ）は図４の回路の動作を示すタイミング
図、（ｂ）は図４の回路の動作を示す電圧波形図であ
る。
図、（ｂ）は図４の回路の動作を示す電圧波形図であ
る。
【図６】図２の別の具体的な回路を示す回路図である。
【図７】（ａ）は図６の回路の動作を示すタイミング
図、（ｂ）は図６の回路の動作を示す電圧波形図であ
る。
図、（ｂ）は図６の回路の動作を示す電圧波形図であ
る。
【図８】本発明による駆動回路の第３の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図９】本発明による駆動回路の第４の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図１０】（ａ）は図９の回路の動作を示すタイミング
図、（ｂ）は図９の回路の動作を示す電圧波形図であ
る。
図、（ｂ）は図９の回路の動作を示す電圧波形図であ
る。
【図１１】図９の具体的な回路を示す回路図である。
【図１２】図１１の変更例を示す回路図である。
【図１３】（ａ）は図１２の回路の動作を示すタイミン
グ図、（ｂ）は図１２の回路の動作を示す電圧波形図で
ある。
グ図、（ｂ）は図１２の回路の動作を示す電圧波形図で
ある。
【図１４】本発明に係る電流制御回路の実施の形態を示
す回路図である。
す回路図である。
【図１５】図１４の変更例を示す回路図である。
【図１６】従来の駆動回路を示す回路図である。
１、２ トランジスタ ３、４、５ 電流制御回路 １１、１２、２１、２２、２３、２４ スイッチ Ｖin 入力電圧 Ｖout 出力電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月１７日（２０００．４．１
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項２２】 ソ−スが第１の電源端子に接続され、
ゲ−ト電圧が制御された第１のトランジスタと、 前記第１のトランジスタと異なる導電型で、ソ−スが第
２の電源端子に接続され、ゲートとドレインが共通接続
され、前記第１のトランジスタとドレイン・ソ−ス間電
流を共有する第２のトランジスタとを含むバイアス回路
と、 前記第１のトランジスタと同一導電型及び同一サイズで
前記第１のトランジスタとゲ−ト同士、ソ−ス同士がそ
れぞれ共有接続された少なくとも１個の電流制御トラン
ジスタを含み、前記第２のトランジスタと同一導電型及
び同一サイズで前記第２のトランジスタとゲ−ト同士、
ソ−ス同士がそれぞれ共有接続された少なくとも１個の
電流制御トランジスタを含み、前記バイアス回路により
前記各電流制御トランジスタの電流が等しく保たれてい
る駆動回路とを含むことを特徴とする駆動回路装置。
ゲ−ト電圧が制御された第１のトランジスタと、 前記第１のトランジスタと異なる導電型で、ソ−スが第
２の電源端子に接続され、ゲートとドレインが共通接続
され、前記第１のトランジスタとドレイン・ソ−ス間電
流を共有する第２のトランジスタとを含むバイアス回路
と、 前記第１のトランジスタと同一導電型及び同一サイズで
前記第１のトランジスタとゲ−ト同士、ソ−ス同士がそ
れぞれ共有接続された少なくとも１個の電流制御トラン
ジスタを含み、前記第２のトランジスタと同一導電型及
び同一サイズで前記第２のトランジスタとゲ−ト同士、
ソ−ス同士がそれぞれ共有接続された少なくとも１個の
電流制御トランジスタを含み、前記バイアス回路により
前記各電流制御トランジスタの電流が等しく保たれてい
る駆動回路とを含むことを特徴とする駆動回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】本発明による駆動回路
は、入力電圧を第１の電圧にレベル変換するレベル変換
手段と、前記第１の電圧をゲートに受け、前記入力電圧
に応じた出力電圧をソースより出力する第１のトランジ
スタと、前記第１のトランジスタのドレイン・ソース間
に流れる電流を制御する第１の電流制御手段と、前記第
１のトランジスタをソースフォロワ動作させる駆動手段
とを含み、前記レベル変換手段は前記第１のトランジス
タと同一導電型のトランジスタを含むことを特徴とす
る。また、前記レベル変換手段は、前記第１のトランジ
スタと同一導電型であり、ソースに前記入力電圧を受
け、共通接続したドレインとゲートより前記第１の電圧
を出力する第２のトランジスタと、前記第２のトランジ
スタのドレイン・ソース間に流れる電流を制御する第２
の電流制御手段とを含むことを特徴とする。
は、入力電圧を第１の電圧にレベル変換するレベル変換
手段と、前記第１の電圧をゲートに受け、前記入力電圧
に応じた出力電圧をソースより出力する第１のトランジ
スタと、前記第１のトランジスタのドレイン・ソース間
に流れる電流を制御する第１の電流制御手段と、前記第
１のトランジスタをソースフォロワ動作させる駆動手段
とを含み、前記レベル変換手段は前記第１のトランジス
タと同一導電型のトランジスタを含むことを特徴とす
る。また、前記レベル変換手段は、前記第１のトランジ
スタと同一導電型であり、ソースに前記入力電圧を受
け、共通接続したドレインとゲートより前記第１の電圧
を出力する第２のトランジスタと、前記第２のトランジ
スタのドレイン・ソース間に流れる電流を制御する第２
の電流制御手段とを含むことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】本発明によるバイアス回路は、第１のｎチ
ャネル型トランジスタと、前記第１のｎチャネル型トラ
ンジスタのドレイン・ソ−ス間電流と等しい大きさのド
レイン・ソ−ス間電流を有する第１のｐチャネル型トラ
ンジスタを含み、前記第１のｎチャネル型トランジスタ
は、上記駆動回路又は上記駆動回路システムに含まれる
前記ｎチャネル型の電流制御トランジスタと同じゲ−ト
・ソ−ス間電圧を有し、前記第１のｐチャネル型トラン
ジスタは、上記駆動回路又は上記駆動回路システムに含
まれる前記ｐチャネル型の電流制御トランジスタと同じ
ゲ−ト・ソ−ス間電圧を有することを特徴とする。
ャネル型トランジスタと、前記第１のｎチャネル型トラ
ンジスタのドレイン・ソ−ス間電流と等しい大きさのド
レイン・ソ−ス間電流を有する第１のｐチャネル型トラ
ンジスタを含み、前記第１のｎチャネル型トランジスタ
は、上記駆動回路又は上記駆動回路システムに含まれる
前記ｎチャネル型の電流制御トランジスタと同じゲ−ト
・ソ−ス間電圧を有し、前記第１のｐチャネル型トラン
ジスタは、上記駆動回路又は上記駆動回路システムに含
まれる前記ｐチャネル型の電流制御トランジスタと同じ
ゲ−ト・ソ−ス間電圧を有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】本発明による駆動回路装置は、上記駆動回
路システムを複数含み、さらに上記バイアス回路を含
み、複数の駆動回路システムでバイアス回路を共用する
ようにしたことを特徴とする。更に、本発明による駆動
回路装置は、ソ−スが第１の電源端子に接続され、ゲ−
ト電圧が制御された第１のトランジスタと、前記第１の
トランジスタと異なる導電型で、ソ−スが第２の電源端
子に接続され、ゲートとドレインが共通接続され、前記
第１のトランジスタとドレイン・ソ−ス間電流を共有す
る第２のトランジスタとを含むバイアス回路と、前記第
１のトランジスタと同一導電型及び同一サイズで前記第
１のトランジスタとゲ−ト同士、ソ−ス同士がそれぞれ
共有接続された少なくとも１個の電流制御トランジスタ
を含み、前記第２のトランジスタと同一導電型及び同一
サイズで前記第２のトランジスタとゲ−ト同士、ソ−ス
同士がそれぞれ共有接続された少なくとも１個の電流制
御トランジスタを含み、前記バイアス回路により前記各
電流制御トランジスタの電流が等しく保たれている駆動
回路とを含むことを特徴とする。
路システムを複数含み、さらに上記バイアス回路を含
み、複数の駆動回路システムでバイアス回路を共用する
ようにしたことを特徴とする。更に、本発明による駆動
回路装置は、ソ−スが第１の電源端子に接続され、ゲ−
ト電圧が制御された第１のトランジスタと、前記第１の
トランジスタと異なる導電型で、ソ−スが第２の電源端
子に接続され、ゲートとドレインが共通接続され、前記
第１のトランジスタとドレイン・ソ−ス間電流を共有す
る第２のトランジスタとを含むバイアス回路と、前記第
１のトランジスタと同一導電型及び同一サイズで前記第
１のトランジスタとゲ−ト同士、ソ−ス同士がそれぞれ
共有接続された少なくとも１個の電流制御トランジスタ
を含み、前記第２のトランジスタと同一導電型及び同一
サイズで前記第２のトランジスタとゲ−ト同士、ソ−ス
同士がそれぞれ共有接続された少なくとも１個の電流制
御トランジスタを含み、前記バイアス回路により前記各
電流制御トランジスタの電流が等しく保たれている駆動
回路とを含むことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】電圧Ｖｍ以上の任意のレベルの電圧を出力
する１出力期間（時刻ｔ０’−ｔ３’）では、時刻ｔ
０’にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ２１２がオン、スイッチ
２２３、２２４はオフとされ、出力端子Ｔ２は電圧ＶＤ
Ｄにプリチャージされる。なお、スイッチ１１２、１２
３、１２４は、時刻ｔ０’−ｔ３’間はオフとされる。
する１出力期間（時刻ｔ０’−ｔ３’）では、時刻ｔ
０’にて、スイッチ１１１、２１１がオン、スイッチ１
２１、２２１がオフとされる。この結果、トランジスタ
１０１、１０２の共通ゲートは電圧ＶＤＤに、トランジ
スタ２０１、２０２の共通ゲートは電圧ＶＳＳにプリチ
ャージされる。また、スイッチ２１２がオン、スイッチ
２２３、２２４はオフとされ、出力端子Ｔ２は電圧ＶＤ
Ｄにプリチャージされる。なお、スイッチ１１２、１２
３、１２４は、時刻ｔ０’−ｔ３’間はオフとされる。
Claims (21)
- 【請求項１】 入力電圧を第１の電圧にレベル変換する
レベル変換手段と、前記第１の電圧をゲートに受け、前
記入力電圧に応じた出力電圧をソースより出力する第１
のトランジスタと、前記第１のトランジスタのドレイン
・ソース間に流れる電流を制御する第１の電流制御手段
と、前記第１のトランジスタをソースフォロワ動作させ
る駆動手段とを含むことを特徴とする駆動回路。 - 【請求項２】 前記レベル変換手段は、前記第１のトラ
ンジスタと同一導電型であり、ソースに前記入力電圧を
受け、共通接続したドレインとゲートより前記第１の電
圧を出力する第２のトランジスタと、前記第２のトラン
ジスタのドレイン・ソース間に流れる電流を制御する第
２の電流制御手段とを含むことを特徴とする請求項１記
載の駆動回路。 - 【請求項３】 第１の電源端子と、入力電圧を受ける入
力端子と、出力電圧を出力する出力端子と、ドレインと
ゲートとが接続されソースに前記入力端子が接続された
第１のトランジスタと、前記第１のトランジスタと同一
導電型でありかつドレインに前記第１の電源端子が接続
されソースに前記出力端子が接続されゲートに前記第１
のトランジスタのゲート電圧と等しい電圧を受ける第２
のトランジスタと、前記第１のトランジスタのドレイン
（ゲート）とソースとの間に流れる電流を制御する第１
の電流制御手段と、前記第２のトランジスタのドレイン
とソースとの間に流れる電流を制御する第２の電流制御
手段とを含むことを特徴とする駆動回路。 - 【請求項４】 前記第１の電流制御手段は、第２の電源
端子と前記第１のトランジスタのドレイン（ゲート）と
の間に接続した第１の電流制御回路であり、 前記第２の電流制御手段は、前記出力端子と第３の電源
端子との間に接続された第２の電流制御回路であること
を特徴とする請求項３記載の駆動回路。 - 【請求項５】 前記入力端子と第４の電源端子との間に
接続された第３の電流制御回路を更に含むことを特徴と
する請求項４記載の駆動回路。 - 【請求項６】 前記入力端子、前記出力端子及び前記電
源端子のそれぞれの端子間に流れる電流を遮断すること
が可能なスイッチ群と、 前記スイッチ群のオン及びオフを制御するスイッチ制御
手段と、を更に含むことを特徴とする請求項３〜５のい
ずれかに記載の駆動回路。 - 【請求項７】 前記出力端子を少なくとも１種類の電圧
にプリチャージする第１のプリチャージ手段を更に含む
ことを特徴とする請求項３〜６のいずれかに記載の駆動
回路。 - 【請求項８】 前記第１のトランジスタのゲート電圧を
所定の第１の電圧にプリチャージする第２のプリチャー
ジ手段を更に含むことを特徴とする請求項３〜７のいず
れかに記載の駆動回路。 - 【請求項９】 前記第１及び第２の電流制御回路が、ゲ
ート・ソース間電圧の制御により電流制御されるｎチャ
ネル型又はｐチャネル型の電流制御トランジスタで構成
されることを特徴とする請求項４記載の駆動回路。 - 【請求項１０】 前記第１〜第４の電流制御回路が、ゲ
ート・ソース間電圧の制御により電流制御されるｎチャ
ネル型又はｐチャネル型の電流制御トランジスタで構成
されることを特徴とする請求項５記載の駆動回路。 - 【請求項１１】 入力電圧を受ける入力端子と出力電圧
を出力する出力端子とをそれぞれ共有する第１の駆動回
路及び第２の駆動回路と、 前記入力電圧に応じて前記第１の駆動回路及び前記第２
の駆動回路の少なくとも一方を動作させる駆動手段とを
含み、 前記第１の駆動回路は、 ドレインとゲートとが接続され、ソースが前記入力端子
に接続された第１のｎチャネル型トランジスタと、 ドレインに第１の電源端子が接続され、ソースが前記出
力端子に接続され、ゲートに前記第１のｎチャネル型ト
ランジスタのゲート電圧と等しい電圧を受ける第２のｎ
チャネル型トランジスタと、 前記第１のｎチャネル型トランジスタのドレイン（ゲー
ト）とソースとの間に流れる電流を制御する第１の電流
制御手段と、 前記第２のｎチャネル型トランジスタのドレインとソー
スとの間に流れる電流を制御する第２の電流制御手段
と、 を含み、 前記第２の駆動回路は、 ドレインとゲートとが接続され、ソースが前記入力端子
に接続された第１のｐチャネル型トランジスタと、 ドレインに第２の電源端子が接続され、ソースが前記出
力端子に接続され、ゲートに前記第１のｐチャネル型ト
ランジスタのゲート電圧と等しい電圧を受ける第２のｐ
チャネル型トランジスタと、 前記第１のｐチャネル型トランジスタのドレイン（ゲー
ト）とソースとの間に流れる電流を制御する第３の電流
制御手段と、 前記第２のｐチャネル型トランジスタのドレインとソー
スとの間に流れる電流を制御する第４の電流制御手段
と、 を含むことを特徴とする駆動回路システム。 - 【請求項１２】 前記第１の電流制御手段は、第３の電
源端子と前記第１のｎチャネル型トランジスタのドレイ
ン（ゲート）との間に接続された第１の電流制御回路を
含み、 前記第２の電流制御手段は、前記出力端子と第４の電源
端子との間に接続された第２の電流制御回路を含み、 前記第３の電流制御手段は、第５の電源端子と前記第１
のｐチャネル型トランジスタのドレイン（ゲート）との
間に接続された第３の電流制御回路を含み、 前記第４の電流制御手段は、前記出力端子と第６の電源
端子との間に接続された第４の電流制御回路を含むこと
を特徴とする請求項１１記載の駆動回路システム。 - 【請求項１３】 前記第１の駆動回路は、前記入力端子
と第７の電源端子との間に接続された第５の電流制御回
路を更に含み、 前記第２の駆動回路は、前記入力端子と第８の電源端子
との間に接続された第６の電流制御回路を更に含むこと
を特徴とする請求項１１又は１２記載の駆動回路システ
ム。 - 【請求項１４】 前記入力端子、前記出力端子及び前記
電源端子のそれぞれの端子間に流れる電流を遮断するこ
とが可能なスイッチ群と、 前記スイッチ群のオン及びオフを制御するスイッチ制御
手段と、 を更に含むことを特徴とする請求項１１〜１３のいずれ
かに記載の駆動回路システム。 - 【請求項１５】 前記出力端子を少なくとも１種類の電
圧にプリチャージする第１のプリチャージ手段を更に含
むことを特徴とする請求項１１〜１３のいずれかに記載
の駆動回路システム。 - 【請求項１６】 前記第１のｎチャネル型トランジスタ
のゲート電圧を所定の第１の電圧にプリチャージする第
２のプリチャージ手段と、前記第１のｐチャネル型トラ
ンジスタのゲート電圧を所定の第２の電圧にプリチャー
ジする第３のプリチャージ手段とを更に含むことを特徴
とする請求項１４記載の駆動回路システム。 - 【請求項１７】 前記第１〜第４の電流制御回路が、ゲ
ート・ソース間電圧の制御により電流制御されるｎチャ
ネル型又はｐチャネル型の電流制御トランジスタで構成
されることを特徴とする請求項１２記載の駆動回路シス
テム。 - 【請求項１８】 前記第１〜第６の電流制御回路が、ゲ
ート・ソース間電圧の制御により電流制御されるｎチャ
ネル型又はｐチャネル型の電流制御トランジスタで構成
されることを特徴とする請求項１３記載の駆動回路シス
テム。 - 【請求項１９】 請求項１〜８のいずれかに記載の駆動
回路又は請求項９〜１４のいずれかに記載の駆動回路シ
ステムに含まれる前記ｎチャネル型の電流制御トランジ
スタと同じゲート・ソース間電圧を有する第１のｎチャ
ネル型トランジスタと、 請求項１〜８のいずれかに記載の駆動回路又は請求項９
〜１４のいずれかに記載の駆動回路システムに含まれる
前記ｐチャネル型の電流制御トランジスタと同じゲート
・ソース間電圧を有しかつ前記第１のｎチャネル型トラ
ンジスタのドレイン・ソース間電流と等しい大きさのド
レイン・ソース間電流を有する第１のｐチャネル型トラ
ンジスタと、 を含むことを特徴とするバイアス回路。 - 【請求項２０】 請求項１〜１０のいずれかの駆動回路
を複数含み、さらに請求項１９のバイアス回路を含み、
複数の前記駆動回路で前記バイアス回路を共用するよう
にしたことを特徴とする駆動回路システム。 - 【請求項２１】 請求項１１〜１８のいずれかの駆動回
路システムを複数含み、さらに請求項１９のバイアス回
路を含み、複数の前記駆動回路システムで前記バイアス
回路を共用するようにしたことを特徴とする駆動回路装
置。
Priority Applications (5)
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|---|---|---|---|
| JP14576899A JP3482908B2 (ja) | 1999-05-26 | 1999-05-26 | 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置 |
| EP00111318A EP1056070A3 (en) | 1999-05-26 | 2000-05-25 | Drive circuit and drive circuit system for capacitive load |
| US09/578,287 US6624669B1 (en) | 1999-05-26 | 2000-05-25 | Drive circuit and drive circuit system for capacitive load |
| TW089110429A TW525126B (en) | 1999-05-26 | 2000-05-26 | Drive circuit and drive circuit system for capacitive load |
| KR10-2000-0028753A KR100385780B1 (ko) | 1999-05-26 | 2000-05-26 | 용량성 부하 구동회로 및 구동회로 시스템 |
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|---|---|---|---|
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|---|---|
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| KR (1) | KR100385780B1 (ja) |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002149125A (ja) * | 2000-11-10 | 2002-05-24 | Nec Corp | パネル表示装置のデータ線駆動回路 |
| US6614295B2 (en) | 2000-12-28 | 2003-09-02 | Nec Corporation | Feedback-type amplifier circuit and driver circuit |
| EP1357663A2 (en) * | 2002-02-25 | 2003-10-29 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| US6661259B2 (en) | 2001-07-06 | 2003-12-09 | Nec Corporation | Driver circuit |
| JP2004029703A (ja) * | 2002-06-21 | 2004-01-29 | Himax Optelectronics Corp | 液晶ディスプレイモニター駆動方法及び装置 |
| US6909414B2 (en) | 2001-07-06 | 2005-06-21 | Nec Corporation | Driver circuit and liquid crystal display device |
| JP2006506680A (ja) * | 2002-11-15 | 2006-02-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 予備充電装置を備える表示装置 |
| US7075342B2 (en) | 2003-09-22 | 2006-07-11 | Nec Electronics Corporation | Driver circuit |
| US7095991B2 (en) | 2000-06-02 | 2006-08-22 | Nec Corporation | Power saving driving method of mobile telephone |
| US8085234B2 (en) | 2006-12-04 | 2011-12-27 | Renesas Electronics Corporation | Capacitive load driving circuit, method of driving capacitive load, method of driving liquid crystal display device |
| CN103854587A (zh) * | 2014-02-21 | 2014-06-11 | 北京大学深圳研究生院 | 栅极驱动电路及其单元和一种显示器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4252855B2 (ja) * | 2002-11-06 | 2009-04-08 | アルプス電気株式会社 | ソースフォロア回路および液晶表示装置の駆動装置 |
| JP2004361424A (ja) * | 2003-03-19 | 2004-12-24 | Semiconductor Energy Lab Co Ltd | 素子基板、発光装置及び発光装置の駆動方法 |
| EP1619688A1 (en) * | 2004-07-21 | 2006-01-25 | Dialog Semiconductor GmbH | Dynamical biasing of memory sense amplifiers |
| US7208974B1 (en) * | 2004-09-27 | 2007-04-24 | Marvell International Ltd. | Rail-to-rail source followers |
| JP2008521115A (ja) * | 2004-11-16 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 基準電圧をフィルタリングするための装置及びこの種の装置を備える携帯電話 |
| TWI296405B (en) * | 2005-08-19 | 2008-05-01 | Toppoly Optoelectronics Corp | Source-follower type analogue buffer, driving method thereof, and display therwith |
| US7423476B2 (en) * | 2006-09-25 | 2008-09-09 | Micron Technology, Inc. | Current mirror circuit having drain-source voltage clamp |
| WO2014077200A1 (ja) * | 2012-11-13 | 2014-05-22 | ソニー株式会社 | 表示装置及び表示装置の駆動方法、並びに、信号出力回路 |
| US9172363B2 (en) * | 2013-10-25 | 2015-10-27 | Infineon Technologies Austria Ag | Driving an MOS transistor with constant precharging |
| US10483976B1 (en) * | 2018-05-24 | 2019-11-19 | Texas Instruments Incorporated | Circuits to interpret pin inputs |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990412A (ja) * | 1982-11-15 | 1984-05-24 | Nec Corp | 双方向性定電流駆動回路 |
| JPS61212907A (ja) | 1985-03-18 | 1986-09-20 | Fujitsu Ltd | 半導体集積回路 |
| US4818901A (en) * | 1987-07-20 | 1989-04-04 | Harris Corporation | Controlled switching CMOS output buffer |
| GB2225910A (en) * | 1988-12-08 | 1990-06-13 | Philips Electronic Associated | Processing sampled analogue electrical signals |
| US5126685A (en) * | 1990-12-18 | 1992-06-30 | Synaptics, Incorporated | Circuits for linear conversion between voltages and currents |
| US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
| US5526014A (en) * | 1992-02-26 | 1996-06-11 | Nec Corporation | Semiconductor device for driving liquid crystal display panel |
| JPH0675543A (ja) | 1992-02-26 | 1994-03-18 | Nec Corp | 液晶表示パネル駆動用半導体装置 |
| US5426447A (en) | 1992-11-04 | 1995-06-20 | Yuen Foong Yu H.K. Co., Ltd. | Data driving circuit for LCD display |
| US5510807A (en) | 1993-01-05 | 1996-04-23 | Yuen Foong Yu H.K. Co., Ltd. | Data driver circuit and associated method for use with scanned LCD video display |
| JPH06214527A (ja) * | 1993-01-18 | 1994-08-05 | Sharp Corp | 出力回路 |
| JPH07319429A (ja) | 1994-05-30 | 1995-12-08 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置の駆動方法および液晶画像表示装置 |
| JP3135810B2 (ja) * | 1995-01-31 | 2001-02-19 | シャープ株式会社 | 画像表示装置 |
| JP3033673B2 (ja) * | 1995-04-21 | 2000-04-17 | 日本電気株式会社 | 電力増幅用の演算増幅回路 |
| JP2792490B2 (ja) * | 1995-12-20 | 1998-09-03 | 日本電気株式会社 | 液晶表示装置用駆動回路のサンプルホールド回路 |
| JPH11259A (ja) * | 1997-06-10 | 1999-01-06 | Toshihide Shigemura | 調理用鍋及び鍋蓋支持具 |
| JP3147098B2 (ja) * | 1997-07-28 | 2001-03-19 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| KR100275651B1 (ko) * | 1997-07-28 | 2000-12-15 | 가네꼬 히사시 | 연산 증폭기를 구비하지 않는 액정 표시 장치용 구동기 |
| JP3799775B2 (ja) * | 1997-10-07 | 2006-07-19 | ソニー株式会社 | 出力バッファ回路 |
| US6037811A (en) * | 1997-10-10 | 2000-03-14 | International Microcircuits, Inc. | Current-controlled output buffer |
| JPH11119741A (ja) | 1997-10-15 | 1999-04-30 | Hitachi Ltd | 液晶表示装置およびそれに用いられるデータドライバ |
-
1999
- 1999-05-26 JP JP14576899A patent/JP3482908B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-25 EP EP00111318A patent/EP1056070A3/en not_active Withdrawn
- 2000-05-25 US US09/578,287 patent/US6624669B1/en not_active Expired - Lifetime
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- 2000-05-26 TW TW089110429A patent/TW525126B/zh not_active IP Right Cessation
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7761120B2 (en) | 2000-06-02 | 2010-07-20 | Nec Corporation | Power-saving driving method of a mobile phone |
| US7095991B2 (en) | 2000-06-02 | 2006-08-22 | Nec Corporation | Power saving driving method of mobile telephone |
| JP2002149125A (ja) * | 2000-11-10 | 2002-05-24 | Nec Corp | パネル表示装置のデータ線駆動回路 |
| US6614295B2 (en) | 2000-12-28 | 2003-09-02 | Nec Corporation | Feedback-type amplifier circuit and driver circuit |
| KR100433692B1 (ko) * | 2000-12-28 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | 귀환형 증폭회로 및 구동회로 |
| EP1274067A3 (en) * | 2001-07-06 | 2009-02-25 | Nec Corporation | Driver Circuit |
| US6661259B2 (en) | 2001-07-06 | 2003-12-09 | Nec Corporation | Driver circuit |
| US6909414B2 (en) | 2001-07-06 | 2005-06-21 | Nec Corporation | Driver circuit and liquid crystal display device |
| EP1274068A3 (en) * | 2001-07-06 | 2009-03-11 | Nec Corporation | Driver circuit and liquid crystal display device |
| EP1357663A2 (en) * | 2002-02-25 | 2003-10-29 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| EP1357663A3 (en) * | 2002-02-25 | 2007-08-15 | Nec Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| JP2004029703A (ja) * | 2002-06-21 | 2004-01-29 | Himax Optelectronics Corp | 液晶ディスプレイモニター駆動方法及び装置 |
| JP2006506680A (ja) * | 2002-11-15 | 2006-02-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 予備充電装置を備える表示装置 |
| US7321246B2 (en) | 2003-09-22 | 2008-01-22 | Nec Electronics Corporation | Driver circuit for a liquid crystal display |
| US7075342B2 (en) | 2003-09-22 | 2006-07-11 | Nec Electronics Corporation | Driver circuit |
| US8085234B2 (en) | 2006-12-04 | 2011-12-27 | Renesas Electronics Corporation | Capacitive load driving circuit, method of driving capacitive load, method of driving liquid crystal display device |
| CN103854587A (zh) * | 2014-02-21 | 2014-06-11 | 北京大学深圳研究生院 | 栅极驱动电路及其单元和一种显示器 |
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| Publication number | Publication date |
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