KR100696266B1 - 아날로그 버퍼 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 액정표시장치의 데이터라인을 구동함에 있어서 저 소비전력이고 소자의 파라피터에 대한 편차에 둔감하면서 출력전압의 오차가 적은 아날로그 버퍼 및 그의 구동방법에 관한 것으로, 이 아날로그 버퍼는 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼에 있어서, 제1 노드에 게이트가 접속되고 제4 노드에 소스가 접속된 제1 트랜지스터; 상기 제1 트랜지스터와 푸시-풀회로로 접속되도록 제3 노드에 게이트가 접속되고 상기 제4 노드에 소스가 접속된 제2 트랜지스터; 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치; 상기 입력전압을 상기 제1 및 제3 노드 사이의 제2 노드에 공급하기 위한 제2 스위치; 제2 기준전압을 상기 제3 노드에 공급하기 위한 제3 스위치; 상기 제2 및 제4 노드 사이에 접속된 제4 스위치; 상기 제1 및 제2 노드 사이에 접속되어 제1 트랜지스터의 게이트와 소스간 전압과 동일한 전압을 충전하는 제1 캐패시터; 및 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 트랜지스터의 게이트와 소스간 전압과 동일한 전압이 충전하는 제2 캐패시터를 구비하고, 상기 제1, 제3 및 제4 스위치스들이 턴-온된 후, 상기 제2 스위치가 턴-온된다.

Description

아날로그 버퍼 및 그의 구동방법{Analog Buffer Device and Method of Driving the Same}
도 1은 통상적인 비정질 실리콘 박막트랜지스터 및 다결정 실리콘 박막트랜지스터의 액정표시장치의 개략도.
도 2는 종래 기술에 따른 아날로그 버퍼의 구성을 도시한 구성도.
도 3은 도 2에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도.
도 4는 도 2를 개선한 종래기술에 따른 아날로그 버퍼의 구성을 도시한 구성도.
도 5는 도 4에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도.
도 6은 본 발명의 제 1 실시예에 따른 아날로그 버퍼의 구성을 도시한 구성도.
도 7은 도 6에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도.
도 8은 본 발명의 제 2 실시예에 따른 아날로그 버퍼의 구성을 도시한 구성도.
도 9는 도 8에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도.
도 10은 본 발명의 제 3 실시예에 따른 아날로그 버퍼의 구성을 도시한 구성 도.
도 11은 도 10에서 도시된 아날로그 버퍼의 구동파형을 도시한 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1,2 : 기판 3,5 : 박막트랜지스터 어레이
4 : 프린트인쇄회로보드 6 : 데이터드라이버 집적회로
7 : 데이터드라이버회로 8 : 게이트드라이버 집적회로
9 : 게이트드라이버회로 10 : 아날로그 버퍼
12 : 스위치제어신호 14 : 부하용량
본 발명은 액정표시장치에 관한 것으로, 특히, 액정표시장치의 데이터라인을 구동함에 있어서 저 소비전력이고 소자의 파라피터에 대한 편차에 둔감하면서 출력전압의 오차가 적은 아날로그 버퍼 및 그의 구동방법에 관한 것이다.
정보화 사회로의 발전에서 더욱 많은 정보를 표시하기 위해 표시기의 중요 성은 차츰 강조되고 있다. 이러한 추세에 더하여 표시기도 고해상도화, 박막화, 경량화, 저소비전력화에 대한 요구를 받고 있다. 이런 요구에 부응하여 현재 액정표시장치는 많은 발전을 거두었다.
도 1은 비정질 실리콘 박막 트랜지스터 액정표시장치와 다결정 실리콘 박막 트랜지스터 액정표시장치의 개략도이다.
도 1을 참조하면, 비정질 실리콘 박막 트랜지스터 액정표시장치(Amorphous -Si Thin Film Transistor Liquid Crystal Display :이하 "a-Si TFT-LCD"라 함)는 기판(1) 상에 마련되는 박막 트랜지스터(이하 "TFT"라 함) 어레이(3)와, TFT 어레이(3)를 구동하기 위한 데이터 구동집적회로(6) 및 게이트 구동집적회로(8)와, TFT 어레이(3)와 데이터 구동집적회로(6) 및 게이트 구동집적회로(8)를 접속하기 위한 인쇄회로보드(4)를 구비한다. 이와 같이 a-Si TFT-LCD는 낮은 전계 이동도에 의해 외부에 구동집적회로(6)를 탑재하여 사용한다. 이에 반해 다결정 실리콘 박막트랜지스터 액정표시장치(Poly-Si Thin Film Transistor Liquid Crystal Display : 이하 "Poly-Si TFT-LCD"라 함)는 기판(2) 상에 마련되는 TFT 어레이(5)와, TFT 어레이(5)를 구동하기 위한 데이터 드라이버회로(7) 및 게이트 드라이버회로(9)를 구비한다. 이와 같이 Poly-Si TFT-LCD는 데이터 드라이버회로(7) 및 게이트 드라이버회로(9)와 같은 구동회로를 패널에 내장함으로 인해 외부와 연결해 주는 신호선의 수가 대폭 줄어들어 제품의 신뢰성을 향상시켜 생산비를 대폭 줄일 수 있다. 또한, 높은 전계 이동도로 인해 a-Si TFT보다 더 작은 크기의 Poly-Si TFT를 픽셀 스위치로 사용함으로써 고개구율화가 용이하다라는 장점이 있다. 이런 이유로 현재 Poly-Si TFT-LCD에 대한 연구가 활발히 연구되고 있다.
Poly-Si TFT-LCD는 a-Si TFT-LCD에서 이용되는 저가격의 대형 유리기판 상에 CMOS 회로를 내장할 수 있다라는 것이 가장 큰 장점이다. 이에 따라 Poly-Si TFT-LCD는 a-Si TFT-LCD에서는 외부에 탑재되던 데이터 드라이버회로 및 게이트 드라이버회로와 같은 구동회로를 TFT 어레이(5)와 함께 동일한 유리기판 위에 형성할 수 있다. 또한, Poly-Si TFT성능이 계속 향상되면 회로밀도와 규모가 증가할 수 있으며, 중앙처리장치(CPU), 각종 센서가 집적되어 미래의 꿈의 표시기가 될 것이다. 이와 같은 기대가 대면적에서 실행되어야 하지만, 소자의 특성에 의한 회로의 성능, 공정기술 등의 문제점으로 인해 지금까지 Poly-Si TFT-LCD의 상품화는 프로젝션(Projection), 디지털 카메라(Digital Camera)의 뷰어(Viewer) 등의 중/소형용에 머물러 왔다. 이에 반해, Toshiba 사의 10.4〃 XGA 저온 Poly-Si TFT-LCD의 상품화 이행 및 LG.PHILIPS LCD 사의 12.1〃 XGA 저온 Poly-Si TFT-LCD의 개발 등으로 Poly-Si TFT-LCD가 점점 대면적화되어 성능이 향상되고 있는 추세이다.
이와 같은 Poly-Si TFT의 성능이 향상되어 회로의 동작 속도가 증가하면 패널 위에 데이터라인을 구동할 수 있는 아날로그 버퍼의 구현은 필수적이다. 일반적으로, 단결정 실리콘 회로에서는 아날로그 버퍼로 연산증폭기를 사용하지만, 특성변화가 큰 Poly-Si TFT를 이용한 연산증폭기는 정합이 힘들어 옵셋전압(offset voltage)이 크고 정적전류에 의한 전력 소모가 많은 문제점이 있어 Poly-Si TFT를 이용한 연산증폭기를 아날로그버퍼로 사용하는 것은 힘들다. 따라서, Poly-Si TFT의 특성변화에 둔감하면서 구조가 간단하여 차지하는 면적을 줄이고 소모전력을 줄일 수 있는 아날로그 버퍼가 필요하다. 연산증폭기를 사용하는 대신, N채널 Poly-Si TFT와 P채널 Poly-Si TFT를 푸시-풀(Push-Pull) 형태로 연결하여 아날로그 버퍼로 사용하는 경우에는 입력 전압에 따른 출력전압은 문턱전압 만큼의 직류전압 오차가 발생한다. 이런 직류 전압 오차를 제거하기 위해 제안된 아날로그 버퍼는 도 2와 같다.
도 2는 종래 기술에 따른 아날로그 버퍼의 구성을 도시한 구성도이고, 도 3은 도 2에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도이다.
도 2 및 도 3을 참조하면, 먼저, 종래 기술에 따른 아날로그 버퍼는 외부에서 인가되는 입력전압(Vin)이 입력되는 제1 노드(P1)와, 제1 노드(P1)와 접속되어 입력전압(Vin)을 제어하기 위한 제1 스위치(SW1) 및 제3 스위치(SW3)와, 제1 스위치(SW1)와 접속되는 제2 노드(P2)와, 제3 스위치(SW3)와 접속되는 제3 노드(P3)와, 제2 노드(P2)와 제3 노드(P3) 사이에 접속되어 소정의 전압을 충전하기 위한 캐패시터(Cvt)와, 캐패시터(Cvt)에 소정의 전압을 충전하기 위한 제2 스위치(SW2)와, 제2 스위치(SW2)와 접속되는 제4 노드(P4)와, 제2 노드(P2)와 제4 노드(P4) 사이에 접속되는 N채널 Poly-Si TFT(T1)와, 제2 노드(P2)와 제4 노드(P4) 사이에 접속되는 P채널 Poly-Si TFT(T2)를 구비한다. N채널 Poly-Si TFT(T1)와 P채널 Poly-Si TFT(T2)는 푸시-풀 형태로 접속된다.
이와 같이 구성된 아날로그 버퍼의 구동상태를 살펴보면 다음과 같다.
제1 노드(P1)에 인가되는 입력전압(Vin)의 범위에 따라 세가지 경우로 구분할 수 있다.
첫 번째, 입력전압(Vin)이 출력전압(Vout)에 N채널 Poly-Si TFT(T1)의 문턱전압(Vnt)에 합한 전압보다 클경우에 있어서, 아날로그 버퍼 초기화 구간에는 제1 스위치(SW1)와 제2 스위치(SW2)가 동시에 턴-온(Turn-ON)됨과 아울러 제3 스위치(SW3)가 턴-오프(Turn-OFF)된다. 제1 노드(P1)에 인가되는 입력전압(Vin)은 턴-온된 제1 스위치(SW1)와 제2 스위치(SW2)를 통해 N채널 다결정 실리콘 박막 트 랜지스터(T1) 및 P채널 Poly-Si TFT(T2)와 캐패시터(Cvt)에 인가된다. N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)와 캐패시터(Cvt)에 인가된 입력전압(Vin)에 의해 N채널 Poly-Si TFT(T1)가 턴-온된다. 이와 동시에 제4 노드(P4)에는 입력전압(Vin)으로부터 N채널 Poly-Si TFT(T1)의 문턱전압(Vnt)만큼 감한 출력전압(Vout)이 출력된다. 또한, 캐패시터(Cvt)에는 N채널 Poly-Si TFT(T1)의 문턱전압(Vnt)이 충전된다. 이는 캐패시터(Cvt)와 N채널 Poly-Si TFT(T1)의 게이트와 소오스전극이 하나의 루프를 형성하여 병렬로 접속되기 때문이다. 이와 아울러, P채널 Poly-Si TFT(T2)는 턴-온되지 않는다. 그런 다음, 아날로그 버퍼 오차제거 구간에는 제1 스위치(SW1) 및 제2 스위치(SW2)가 턴-오프되는 동시에 제3 스위치(SW3)는 턴-온된다. 이 때, 입력전압(Vin)은 제3 스위치(SW3)를 통해 제3 노드(P3)에 인가된다. 제3 노드(P3)에 인가된 입력전압(Vin)은 아날로그 버퍼 초기화 구간에 캐패시터(Cvt)에 충전된 문턱전압(Vtn)과 합해진 합성전압(Vin+Vtn)이 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 게이트에 인가된다. 이 때, P채널 Poly-Si TFT(T2)는 턴-오프 상태를 유지한다. 또한, N채널 Poly-Si TFT(T1)의 게이트에 인가된 합성전압(Vin+Vtn)은 문턱전압(Vtn)을 감한다음, 입력전압(Vin)만 그대로 제4 노드(P4)로 출력된다. 즉, 제4 노드(P4) 상의 출력전압(Vout)은 입력전압(Vin)이 된다.
두 번째, 입력전압(Vin)이 출력전압(Vout)에 P채널 Poly-Si TFT(T2)의 문턱전압(Vtp)를 합한 전압보다 작을 경우에 있어서, 아날로그 버퍼 초기화 구간에는 제1 스위치(SW1)와 제2 스위치(SW2)가 동시에 턴-온(Turn-ON)됨과 아울러 제3 스위치(SW3)가 턴-오프(Turn-OFF)된다. 제1 노드(P1)에 인가되는 입력전압(Vin)은 턴-온된 제1 스위치(SW1)와 제2 스위치(SW2)를 통해 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)와 캐패시터(Cvt)에 인가된다. N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)와 캐패시터(Cvt)에 인가된 입력전압(Vin)에 의해 P채널 Poly-Si TFT(T2)가 턴-온된다. 이와 동시에 제4 노드(P4)에는 입력전압(Vin)에 P채널 Poly-Si TFT(T2)의 문턱전압(Vtp)만큼 감한 출력전압(Vout)이 출력된다. 또한, 캐패시터(Cvt)에는 P채널 Poly-Si TFT(T2)의 문턱전압(Vtp)이 충전된다. 이는 캐패시터(Cvt)와 P채널 Poly-Si TFT(T2)의 게이트와 소스전극이 하나의 루프를 형성하여 병렬로 접속되기 때문이다. 이와 아울러, N채널 Poly-Si TFT(T2)는 턴-온되지 않는다. 그런 다음, 아날로그 버퍼 오차제거 구간에는 제1 스위치(SW1) 및 제2 스위치(SW2)가 턴-오프되는 동시에 제3 스위치(SW3)는 턴-온된다. 이 때, 입력전압(Vin)은 제3 스위치(SW3)를 통해 제3 노드(P3)에 인가된다. 제3 노드(P3)에 인가된 입력전압(Vin)은 아날로그 버퍼 초기화 구간에 캐패시터(Cvt)에 충전된 문턱전압(Vtp)과 합해진 합성전압(Vin+Vtp)이 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 게이트에 인가된다. 이 때, N채널 Poly-Si TFT(T1)는 턴-오프 상태를 유지한다. 또한, P채널 Poly-Si TFT(T2)의 게이트에 인가된 합성전압(Vin+Vtp)은 문턱전압(Vtp)을 감한다음, 입력전압(Vin)만 그대로 제4 노드(P4)로 출력된다. 즉, 제4 노드(P4) 상의 출력전압(Vout)은 입력전압(Vin)이 된다.
세 번째, 위에서 상술한 두 경우를 제외한 경우에는 출력전압(Vout)이 입력 전압(Vin)을 못 따라가게 되는 문제점이 있다. 이런 현상을 크로스 오버 왜곡이라고 한다. 종래 기술에 따른 아날로그 버퍼의 크로스 오버 왜곡현상은, 만약 액정 표시기를 도트 인버젼(dot inversion) 방식으로 구동한다면 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 문턱전압의 절대값이 액정의 문턱전압보다 2 배 이하이면 된다. 그러나, 이 회로를 이용하여 아날로그 구동회로를 구성한다면 입력전압(Vin)이 도시되지 않은 아날로그 메모리인 정전용량에 저장되어 있을 경우, 아날로그 초기화 구간에서 아날로그 메모리에 저장된 전하의 손실을 초래하게 되고 이것이 바로 출력에 나타나기 때문에 입력전압(Vin) 대 출력전압(Vout)의 오차가 증가하게 된다.
이런 문제점을 해결하기 위해 입력단에 기준전압을 인가하여 아날로그 버퍼를 초기화하면 된다. 이를 상세히 하면, 도 4와 같다.
도 4는 종래 기술에 따른 아날로그 버퍼의 구성을 도시한 구성도이고, 도 5는 도 4에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도이다.
도 4에 도시된 아날로그 버퍼는 도 2에 도시된 아날로그 버퍼와 동일한 구동특성을 보인다. 단지, 도 2에 도시된 제1 스위치(SW1)에 아날로그 버퍼를 초기화 할 수 있는 기준전압(Vref)을 입력전압(Vin)과 분리하여 따로 인가한다. 다시말하면, 도 2에 도시된 아날로그 버퍼가 아날로그 버퍼 초기화 구간에서 입력전압을 기준으로 입력전압(Vin)과 출력전압(Vout)의 차를 저장하는 방법을 변형하여 외부 기준전압(Vref)을 사용하여 입력 기준전압(Vref)과 출력전압(Vout)의 차를 저장하는 방법이다. 이렇게 하면, 도 2의 아날로그 버퍼에서 아날로그 버퍼 초기화 구간에 서 아날로그 메모리의 전하의 손실이 없기 때문에 입력전압(Vin)대 출력전압(Vout)의 오차를 많이 줄일 수 있는 장점이 있다.
그러나, 종래 기술에 따른 아날로그 버퍼의 경우에는 소자들의 문턱전압 근처에서 흐르는 전류에 의해 아날로그 버퍼로 입력되는 입력전압과 상기 아날로그 버퍼를 통해 출력된 출력전압에 오차가 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 액정표시장치의 데이터라인을 구동함에 있어서 저 소비전력이고 소자의 파라피터에 대한 편차에 둔감하면서 출력전압의 오차가 적은 아날로그 버퍼 및 그의 구동방법를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 아날로그 버퍼는 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼에 있어서, 제1 노드에 게이트가 접속되고 제4 노드에 소스가 접속된 제1 트랜지스터; 상기 제1 트랜지스터와 푸시-풀회로로 접속되도록 제3 노드에 게이트가 접속되고 상기 제4 노드에 소스가 접속된 제2 트랜지스터; 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치; 상기 입력전압을 상기 제1 및 제3 노드 사이의 제2 노드에 공급하기 위한 제2 스위치; 제2 기준전압을 상기 제3 노드에 공급하기 위한 제3 스위치; 상기 제2 및 제4 노드 사이에 접속된 제4 스위치; 상기 제1 및 제2 노드 사이에 접속되어 제1 트랜지스터의 게이트와 소스간 전압과 동일한 전압을 충전하는 제1 캐패시터; 및 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 트랜지스터의 게이트와 소스간 전압과 동일한 전압이 충전하는 제2 캐패시터를 구비하고, 상기 제1, 제3 및 제4 스위치스들이 턴-온된 후, 상기 제2 스위치가 턴-온된다.
본 발명의 다른 실시예에 따른 아날로그 버퍼는 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼에 있어서, 제1 노드에 게이트가 접속되는 제1 트랜지스터; 제2 노드에 게이트가 접속되고 상기 제1 트랜지스터의 소스에 자신의 드레인이 접속되고 제6 노드에 소스가 접속된 제2 트랜지스터; 상기 제2 트랜지스터와 푸시-풀회로로 접속되도록 제4 노드에 게이트가 접속되고 상기 제6 노드에 소스가 접속된 제3 트랜지스터; 제5 노드에 게이트가 접속되고 상기 제3 트랜지스터의 드레인에 자신의 소스가 접속된 제4 트랜지스터; 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치; 제2 기준전압을 상기 제2 노드에 공급하기 위한 제2 스위치; 상기 입력전압을 상기 제2 및 제4 노드 사이의 제3 노드에 공급하기 위한 제3 스위치; 제3 기준전압을 상기 제4 노드에 공급하기 위한 제4 스위치; 제4 기준전압을 상기 제5 노드에 공급하기 위한 제5 스위치; 상기 제3 노드와 상기 제6 노드 사이에 접속된 제6 스위치; 상기 제1 및 제2 노드 사이에 접속된 제1 캐패시터; 상기 제2 및 제3 노드 사이에 접속된 제2 캐패시터; 상기 제3 및 제4 노드 사이에 접속된 제3 캐패시터; 및 상기 제3 및 제4 노드 사이에 접속된 제4 캐패시터를 구비하고, 상기 제1, 제2, 제4, 제5 및 제6 스위치스들이 턴-온된 후, 상기 제3 스위치가 턴-온된다.
본 발명의 실시예에 따른 아날로그 버퍼의 구동방법은 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼의 구동방법에 있어서, 제1 노드에 게이트가 접속되고 제4 노드에 소스가 접속된 제1 트랜지스터, 상기 제1 트랜지스터와 푸시-풀회로로 접속되도록 제3 노드에 게이트가 접속되고 상기 제4 노드에 소스가 접속된 제2 트랜지스터, 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치, 상기 입력전압을 상기 제1 및 제3 노드 사이의 제2 노드에 공급하기 위한 제2 스위치, 제2 기준전압을 상기 제3 노드에 공급하기 위한 제3 스위치, 상기 제2 및 제4 노드 사이에 접속된 제4 스위치, 상기 제1 및 제2 노드 사이에 접속되어 제1 트랜지스터의 게이트와 소스간 전압과 동일한 전압을 충전하는 제1 캐패시터, 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 트랜지스터의 게이트와 소스간 전압과 동일한 전압이 충전하는 제2 캐패시터를 포함한 아날로그 버퍼를 데이터라인에 접속시키는 단계; 상기 제1, 제3 및 제4 스위치를 턴-온시켜 상기 아날로그 버퍼를 초기화하는 단계; 및 상기 제1, 제3 및 제4 스위치를 턴-오프시키는 반면, 상기 제2 스위치를 턴-온시켜 아날로그 버퍼를 구동하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 아날로그 버퍼는 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼의 구동방법에 있어서, 제1 노드에 게이트가 접속되는 제1 트랜지스터, 제2 노드에 게이트가 접속되고 상기 제1 트랜지스터의 소스에 자신의 드레인이 접속되고 제6 노드에 소스가 접속된 제2 트랜지스터, 상기 제2 트랜지스터와 푸시-풀회로로 접속되도록 제4 노드에 게이트가 접속되고 상기 제6 노드에 소스가 접속된 제3 트랜지스터, 제5 노드에 게이트가 접속되고 상기 제3 트랜지스터의 드레인에 자신의 소스가 접속된 제4 트랜지스터, 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치, 제2 기준전압을 상기 제2 노드에 공급하기 위한 제2 스위치, 상기 입력전압을 상기 제2 및 제4 노드 사이의 제3 노드에 공급하기 위한 제3 스위치, 제3 기준전압을 상기 제4 노드에 공급하기 위한 제4 스위치, 제4 기준전압을 상기 제5 노드에 공급하기 위한 제5 스위치, 상기 제3 노드와 상기 제6 노드 사이에 접속된 제6 스위치, 상기 제1 및 제2 노드 사이에 접속된 제1 캐패시터, 상기 제2 및 제3 노드 사이에 접속된 제2 캐패시터, 상기 제3 및 제4 노드 사이에 접속된 제3 캐패시터, 및 상기 제3 및 제4 노드 사이에 접속된 제4 캐패시터를 포함한 아날로그 버퍼를 상기 데이터 라인에 접속시키는 단계; 상기 제1, 제2, 제4, 제5 및 제6 스위치스들을 턴-온시켜 아날로그 버퍼를 초기화하는 단계; 상기 제1, 제2, 제4, 제5 및 제6 스위치스들을 턴-오프시키는 반면에, 상기 제3 스위치를 턴-온시켜 상기 아날로그 버퍼를 구동하는 단계를 포함한다.
삭제
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 11를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시예에 따른 아날로그 버퍼의 구성을 도시한 구성도이고, 도 7은 도 6에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도이다.
도 6 내지 도 7을 참조하면, 먼저, 본 발명의 제 1 실시예에 따른 아날로그 버퍼는 외부에서 인가되는 제1 기준전압(Vref1)을 제어하기 위한 제1 스위치(SW1)와, 입력전압(Vin)을 제어하기 위한 제2 스위치(SW2)와, 외부에서 인가되는 제2 기준전압(Vref2)을 제어하기 위한 제3 스위치(SW3)와, 제1 스위치(SW1)와 제2 스위치(SW2) 사이에 접속되는 제1 캐패시터(C1)와, 제2 스위치(SW2)와 제3 스위치(SW3) 사이에 접속되는 제2 캐패시터(C2)와; 제1 노드(P1)와 제4 노드(P4) 사이에 접속되는 N채널 Poly-Si TFT(T1)와, 제3 노드(P3)와 제4 노드(P4) 사이에 접속되는 P채널 Poly-Si TFT(T2)와, 제2 노드(P2)와 제4 노드(P4) 사이에 접속되는 제4 스위치(SW4)를 구비한다. N채널 Poly-Si TFT(T1)과 P채널 Poly-Si TFT(T2)는 푸시-풀 형태로 접속된다. N채널 Poly-Si TFT(T1)의 드레인에는 고전위 구동전압(VDD)이 공급되고 P채널 Poly-Si TFT(T2)의 드레인단자에는 기저전압(Ground voltage)이 공급된다.
이와 같이 구성된 아날로그 버퍼의 구동상태를 살펴보면 다음과 같다.
푸시-풀 회로의 N채널 Poly-Si TFT(T1)와 P채널 Poly-Si TFT(T2)에 제1 기준전압(Vref1)과 제2 기준전압(Vref2)을 인가하면 N채널 Poly-Si TFT(T1)와 P채널 Poly-Si TFT(T2)의 소스전류가 같아지게 된다. 이때, N채널 Poly-Si TFT(T1)와 P채널 Poly-Si TFT(T2) 각각의 게이트-소스 간의 전압을 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 저장한다. 그런 다음, 입력전압(Vin)에 제1 캐패시터(C1) 및 제2 캐패시터(C2)의 전압을 합한 전압이 N채널 Poly-Si TFT 및 P채널 Poly-Si TFT의 게이트에 인가되어 출력단을 구동하기 위해 도 7과 같이 두 개의 동작구간으로 나누어 아날로그 버퍼를 구동시킨다.
먼저, 아날로그 초기화 구간에서는 제1, 제3 및 제4 스위치(SW1,SW3,SW4)가 닫히고 제2 스위치(SW2)는 열린다. 이로인해, 제1 및 제2 기준전압(Vref1,Vref2)이 푸시-풀 회로의 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 게이트에 각각 가해지게 됨과 아울러 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 소스 전류가 같아지게 출력단의 출력전압(Vout)이 결정된다. 이렇게 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 소스전류가 같아지게 하는 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 게이트-소스 간의 전압이 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 저장된다. 그 다음, 아날로그 구동 구간에서는 제1, 제3 및 제4 스위치(SW1,SW3,SW4)가 열리고 제2 스위치(SW2)는 닫힌다. 따라서, 입력전압(Vin)이 제1 캐패시터(C1) 및 제2 캐패시터(C2) 사이에 가해지고 입력전압(Vin)에 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 저장된 전압이 합해진 전압이 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)(T2)의 게이트에 각각 가해져서 N채널 Poly-Si TFT(T1) 및 P채널 Poly-Si TFT(T2)의 소스전류를 같게 출력단에 출력전압(Vout)이 결정된다. 또한, 이 출력전압(Vout)은 입력전압(Vin)을 자동적으로 따라가게 되어 아날로그 버퍼로 동작하게 된다.
도 8은 본 발명의 제 2 실시예에 따른 아날로그 버퍼의 구성을 도시한 구성도이고, 도 9는 도 8에 도시된 아날로그 버퍼의 구동파형을 도시한 파형도이다.
도 8 내지 도 9를 참조하면, 먼저, 본 발명의 제 2 실시예에 따른 아날로그 버퍼는 외부에서 인가되는 제1 기준전압(Vref1)을 제어하기 위한 제1 스위치(SW1) 와, 외부에서 인가되는 제2 기준전압(Vref2)를 제어하기 위한 제2 스위치(SW2)와,입력전압(Vin)을 제어하기 위한 제3 스위치(SW3)와, 외부에서 인가되는 제3 기준전압(Vref3)을 제어하기 위한 제4 스위치(SW4)와, 외부에서 인가되는 제4 기준전압(Vref4)을 제어하기 위한 제5 스위치(SW5)와, 제1 스위치(SW1)와 제2 스위치(SW2) 사이에 접속되는 제1 캐패시터(C1)와, 제2 스위치(SW2)와 제3 스위치(SW3) 사이에 접속되는 제2 캐패시터(C2)와; 제3 스위치(SW3)와 제4 스위치(SW4) 사이에 접속되는 제3 캐패시터(C3)와, 제4 스위치(SW4)와 제5 스위치(SW5) 사이에 접속되는 제4 캐패시터(C4)와, 제1 노드(P1)와 제6 노드(P6) 사이에 접속되는 제1 N채널 Poly-Si TFT(T1) 및 제2 N채널 Poly-Si TFT(T2)와, 제5 노드(P5)와 제6 노드(P6) 사이에 접속되는 제1 P채널 Poly-Si TFT(T3) 및 제2 P채널 Poly-Si TFT(T4)와, 제3 노드(P3)와 제6 노드(P6)사이에 접속되는 제6 스위치(SW6)를 구비한다. 푸시-풀형태로 접속된 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3)의 드레인에 제1 N채널 Poly-Si TFT(T1)와 제2 P채널 Poly-Si TFT(T4)를 캐스코드 접속한다. 제1 캐패시터(C1)와 제4 캐패시터(C4)는 캐스코드 접속된 제1 N채널 Poly-Si TFT(T1)와 제2 P채널 Poly-Si TFT(T4)를 바이어스하기 위해 푸시-풀형태로 접속된 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3)의 게이트와 캐스코드 접속된 제1 N채널 Poly-Si TFT(T1)와 제2 P채널 Poly-Si TFT(T4)의 게이트 사이에 접속된다. 제1 기준전압(Vref1)와 제4 기준전압(Vref4)는 두 캐스코드 접속된 제1 N채널 Poly-Si TFT(T1)와 제2 P채널 Poly-Si TFT(T4)가 포화영역에 동작되도록 그 값이 정하여진다.
이와 같이 구성된 아날로그 버퍼의 구동상태를 살펴보면 다음과 같다.
먼저, 아날로그 초기화 구간에서는 제1, 제2, 제4, 제5 및 제6 스위치(SW1,SW2,SW4,SW5,SW6)가 닫히고 제3 스위치(SW3)는 열린다. 이로인해, 제1,제2, 제3 및 제4 기준전압(Vref1,Vref2,Vref3,Vref4)이 각각의 제1 N채널 Poly-Si TFT(T1) 및 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3) 및 제2 P채널 Poly-Si TFT(T4)의 게이트에 인가된다. 이때, 인가되는 제1, 제2, 제3 및 제4 기준전압(Vref1,Vref2,Vref3,Vref4)은 제1 N채널 Poly-Si TFT(T1) 및 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3) 및 제2 Poly-Si TFT(T4)의 소스전류가 같아지도록 제6 노드(P6)의 전압, 제1 N채널 Poly-Si TFT(T1)의 소스전압 및 제2 P채널 Poly-Si TFT(T4)의 소스전압이 결정된다. 제1 N채널 Poly-Si TFT(T1)의 소오스전압은 제1 기준전압(Vref1)에서 제1 N채널 Poly-Si TFT(T1)의 문턱전압(Vt1)을 감한 전압이 걸린다. 또한, 제2 P채널 Poly-Si TFT(T4)의 소스전압은 제4 기준전압(Vref4)에서 제2 P채널 Poly-Si TFT(T4)의 문턱전압(Vt4)을 감한 전압이 걸린다. 이때, 제2 캐패시터(C2)와 제3 캐패시터(C3)에는 푸시-풀형태의 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3)의 게이트-소스의 전압이 저장된다. 또한, 제1 캐패시터(C1)에는 제1 기준전압(Vref1) 과 제2 기준전압(Vref2)의 차가 저장되고, 제4 캐패시터(C4)에는 제3 기준전압(Vref3) 과 제 4 기준전압(Vref4)의 차가 저장된다. 그 다음, 아날로그 버퍼 구동 구간에서는 제1, 제2, 제4, 제5 및 제6 스위치(SW1,SW2,SW4,SW5,SW6)이 열리고 제3 스위치(SW3)가 닫힌다. 이로인해, 입력전압(Vin)이 제2 캐패시터(C2)와 제3 캐패시터(C3) 사이에 걸리게 되어 제1 N채널 Poly-Si TFT(T1), 제2 N채널 Poly-Si TFT(T2), 제1 P채널 Poly-Si TFT(T3) 및 제2 P채널 Poly-Si TFT(T4)의 게이트에는 입력전압(Vin)에 제1, 제2, 제3 및 제4 캐패시터(C1,C2,C3,C4)에 저장된 전압이 더해진 전압이 인가된다. 이렇게 제1 N채널 Poly-Si TFT(T1)및 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3)및 제2 P채널 Poly-Si TFT(T4)의 게이트에 전압이 가해지면 제1 N채널 Poly-Si TFT(T1) 및 제2 N채널 Poly-Si TFT(T2)와 제1 P채널 Poly-Si TFT(T3) 및 제2 P채널 Poly-Si TFT(T4)의 소스전류가 같아지게 각 노드의 전압이 결정된다. 따라서, 출력전압(Vout)은 입력전압(Vin)과 동일하게 된다.
아날로그 버퍼 초기화구간과 아날로그 버퍼 구동구간에서 캐스코드 접속된 제1 N채널 Poly-Si TFT(T1)및 제4 P채널 Poly-Si TFT(T4)에 의해 제2 N채널 Poly-Si TFT(T2) 및 제1 P채널 Poly-Si TFT(T3)의 드레인-소스간의 전압변동을 많이 줄일 수 있다. 따라서, Poly-Si TFT의 드레인-소스간의 전압변동에 의한 아날로그 버퍼의 출력오차를 많이 줄일 수 있다.
본 발명의 제 1 및 제 2 실시예에 따른 아날로그 버퍼에 큰 부하용량이 걸렸을 경우에는 아날로그 버퍼들이 아날로그 초기화구간에서 각 Poly-Si TFT들의 소스 전류를 같게 하기 위한 시간이 많이 걸리기 때문에 아날로그 버퍼의 속도가 감소하게 된다. 이를 해결하기 위해 도 10과 같이 본 발명의 아날로그 버퍼의 출력단에 제1 스위치(SW1)를 접속한다. 도 10을 도 11과 결부하여 설명하면 다음과 같다.
본 발명의 아날로그 초기화 구간에서 각 Poly-Si TFT들의 소스전류를 같게 할 때에는 외부의 큰 부하용량(14)은 스위치 제어신호(12)를 이용하여 제1 스위치(SW1)를 열게하면 빠른 시간안에 각 Poly-Si TFT들의 소스 전류가 같게 되어 본 발명의 아날로그 버퍼(10)의 속도를 증가시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 아날로그 버퍼 및 그의 구동방법은 액정표시장치의 데이터라인을 구동함에 있어서 저 소비전력이고 소자의 파라피터에 대한 편차에 둔감하면서 출력전압의 오차를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (16)

  1. 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼에 있어서,
    제1 노드에 게이트가 접속되고 제4 노드에 소스가 접속된 제1 트랜지스터;
    상기 제1 트랜지스터와 푸시-풀회로로 접속되도록 제3 노드에 게이트가 접속되고 상기 제4 노드에 소스가 접속된 제2 트랜지스터;
    제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치;
    상기 입력전압을 상기 제1 및 제3 노드 사이의 제2 노드에 공급하기 위한 제2 스위치;
    제2 기준전압을 상기 제3 노드에 공급하기 위한 제3 스위치;
    상기 제2 및 제4 노드 사이에 접속된 제4 스위치;
    상기 제1 및 제2 노드 사이에 접속되어 제1 트랜지스터의 게이트와 소스간 전압과 동일한 전압을 충전하는 제1 캐패시터; 및
    상기 제2 및 제3 노드 사이에 접속되어 상기 제2 트랜지스터의 게이트와 소스간 전압과 동일한 전압이 충전하는 제2 캐패시터를 구비하고,
    상기 제1, 제3 및 제4 스위치스들이 턴-온된 후, 상기 제2 스위치가 턴-온되는 것을 특징으로 하는 아날로그 버퍼.
  2. 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼에 있어서,
    제1 노드에 게이트가 접속되는 제1 트랜지스터;
    제2 노드에 게이트가 접속되고 상기 제1 트랜지스터의 소스에 자신의 드레인이 접속되고 제6 노드에 소스가 접속된 제2 트랜지스터;
    상기 제2 트랜지스터와 푸시-풀회로로 접속되도록 제4 노드에 게이트가 접속되고 상기 제6 노드에 소스가 접속된 제3 트랜지스터;
    제5 노드에 게이트가 접속되고 상기 제3 트랜지스터의 드레인에 자신의 소스가 접속된 제4 트랜지스터;
    제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치;
    제2 기준전압을 상기 제2 노드에 공급하기 위한 제2 스위치;
    상기 입력전압을 상기 제2 및 제4 노드 사이의 제3 노드에 공급하기 위한 제3 스위치;
    제3 기준전압을 상기 제4 노드에 공급하기 위한 제4 스위치;
    제4 기준전압을 상기 제5 노드에 공급하기 위한 제5 스위치;
    상기 제3 노드와 상기 제6 노드 사이에 접속된 제6 스위치;
    상기 제1 및 제2 노드 사이에 접속된 제1 캐패시터;
    상기 제2 및 제3 노드 사이에 접속된 제2 캐패시터;
    상기 제3 및 제4 노드 사이에 접속된 제3 캐패시터; 및
    상기 제3 및 제4 노드 사이에 접속된 제4 캐패시터를 구비하고,
    상기 제1, 제2, 제4, 제5 및 제6 스위치스들이 턴-온된 후, 상기 제3 스위치가 턴-온되는 것을 특징으로 하는 아날로그 버퍼.
  3. 제 1 항에 있어서,
    상기 제4 노드와 상기 데이터라인 사이에 접속되고 상기 제1, 제3 및 제4 스위치보다 앞서 턴-온되는 스위치를 더 구비하는 것을 특징으로 하는 아날로그 버퍼.
  4. 제 1 항에 있어서,
    상기 제1 트랜지스터는 N채널 다결정 박막 트랜지스터이고,
    상기 제2 트랜지스터는 P채널 다결정 박막 트랜지스터인 것을 특징으로 하는 아날로그 버퍼.
  5. 제 1 항에 있어서,
    상기 제1 캐패시터는 상기 제1 트랜지스터의 게이트에 접속됨과 아울러 상기 제4 스위치를 통해 상기 제1 트랜지스터의 소스에 접속되고,
    상기 제2 캐패시터는 상기 제2 트랜지스터의 게이트에 접속됨과 아울러 상기 제4 스위치를 통해 상기 제2 트랜지스터의 소스에 접속되는 것을 특징으로 하는 아날로그 버퍼.
  6. 제 2 항에 있어서,
    상기 제6 노드와 상기 데이터라인 사이에 접속되고 상기 제1 , 제2, 제4, 제5 및 제6 스위치의 턴-온기간 동안 턴-온되는 스위치를 더 구비하는 것을 특징으로 하는 아날로그 버퍼.
  7. 제 2 항에 있어서,
    상기 제1 및 제2 트랜지스터는 N채널 다결정 박막 트랜지스터이고,
    상기 제3 및 제4 트랜지스터는 P채널 다결정 박막 트랜지스터인 것을 특징으로 하는 아날로그 버퍼.
  8. 삭제
  9. 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼의 구동방법에 있어서,
    제1 노드에 게이트가 접속되고 제4 노드에 소스가 접속된 제1 트랜지스터, 상기 제1 트랜지스터와 푸시-풀회로로 접속되도록 제3 노드에 게이트가 접속되고 상기 제4 노드에 소스가 접속된 제2 트랜지스터, 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치, 상기 입력전압을 상기 제1 및 제3 노드 사이의 제2 노드에 공급하기 위한 제2 스위치, 제2 기준전압을 상기 제3 노드에 공급하기 위한 제3 스위치, 상기 제2 및 제4 노드 사이에 접속된 제4 스위치, 상기 제1 및 제2 노드 사이에 접속되어 제1 트랜지스터의 게이트와 소스간 전압과 동일한 전압을 충전하는 제1 캐패시터, 상기 제2 및 제3 노드 사이에 접속되어 상기 제2 트랜지스터의 게이트와 소스간 전압과 동일한 전압이 충전하는 제2 캐패시터를 포함한 아날로그 버퍼를 데이터라인에 접속시키는 단계;
    상기 제1, 제3 및 제4 스위치를 턴-온시켜 상기 아날로그 버퍼를 초기화하는 단계; 및
    상기 제1, 제3 및 제4 스위치를 턴-오프시키는 반면, 상기 제2 스위치를 턴-온시켜 아날로그 버퍼를 구동하는 단계를 포함하는 것을 특징으로 아날로그 버퍼의 구동방법.
  10. 화면을 표시하기 위해 구동회로에서 전송된 입력전압을 표시기의 데이터라인에 전송하기 위한 아날로그 버퍼의 구동방법에 있어서,
    제1 노드에 게이트가 접속되는 제1 트랜지스터, 제2 노드에 게이트가 접속되고 상기 제1 트랜지스터의 소스에 자신의 드레인이 접속되고 제6 노드에 소스가 접속된 제2 트랜지스터, 상기 제2 트랜지스터와 푸시-풀회로로 접속되도록 제4 노드에 게이트가 접속되고 상기 제6 노드에 소스가 접속된 제3 트랜지스터, 제5 노드에 게이트가 접속되고 상기 제3 트랜지스터의 드레인에 자신의 소스가 접속된 제4 트랜지스터, 제1 기준전압을 상기 제1 노드에 공급하기 위한 제1 스위치, 제2 기준전압을 상기 제2 노드에 공급하기 위한 제2 스위치, 상기 입력전압을 상기 제2 및 제4 노드 사이의 제3 노드에 공급하기 위한 제3 스위치, 제3 기준전압을 상기 제4 노드에 공급하기 위한 제4 스위치, 제4 기준전압을 상기 제5 노드에 공급하기 위한 제5 스위치, 상기 제3 노드와 상기 제6 노드 사이에 접속된 제6 스위치, 상기 제1 및 제2 노드 사이에 접속된 제1 캐패시터, 상기 제2 및 제3 노드 사이에 접속된 제2 캐패시터, 상기 제3 및 제4 노드 사이에 접속된 제3 캐패시터, 및 상기 제3 및 제4 노드 사이에 접속된 제4 캐패시터를 포함한 아날로그 버퍼를 상기 데이터 라인에 접속시키는 단계;
    상기 제1, 제2, 제4, 제5 및 제6 스위치스들을 턴-온시켜 아날로그 버퍼를 초기화하는 단계; 및
    상기 제1, 제2, 제4, 제5 및 제6 스위치스들을 턴-오프시키는 반면에, 상기 제3 스위치를 턴-온시켜 상기 아날로그 버퍼를 구동하는 단계를 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  11. 제 9 항에 있어서,
    상기 제4 노드와 상기 데이터라인 사이에 스위치를 접속시키고 상기 아날로그 버퍼가 초기화되는 동안 상기 스위치를 턴-온시키는 반면에, 상기 아날로그 버퍼가 구동되는 동안 상기 스위치를 턴-오프 시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  12. 제 9 항에 있어서,
    상기 제1 트랜지스터는 N채널 다결정 박막 트랜지스터이고,
    상기 제2 트랜지스터는 P채널 다결정 박막 트랜지스터인 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  13. 제 9 항에 있어서,
    상기 제1 캐패시터는 상기 제1 트랜지스터의 게이트에 접속됨과 아울러 상기 제4 스위치를 통해 상기 제1 트랜지스터의 소스에 접속되고,
    상기 제2 캐패시터는 상기 제2 트랜지스터의 게이트에 접속됨과 아울러 상기 제4 스위치를 통해 상기 제2 트랜지스터의 소스에 접속되는 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  14. 제 10 항에 있어서,
    상기 제6 노드와 상기 데이터라인 사이에 스위치를 접속시키고 상기 아날로그 버퍼가 초기화되는 동안 상기 스위치를 턴-온시키는 반면에, 상기 아날로그 버퍼가 구동되는 동안 상기 스위치를 턴-오프시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  15. 제 10 항에 있어서,
    상기 제1 및 제2 트랜지스터는 N채널 다결정 박막 트랜지스터이고,
    상기 제3 및 제4 트랜지스터는 P채널 다결정 박막 트랜지스터인 것을 특징으로 하는 아날로그 버퍼의 구동방법.
  16. 삭제
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