KR20040030838A - 증폭기를 포함하는 전자 회로 - Google Patents

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KR20040030838A KR10-2004-7000959A KR20047000959A KR20040030838A KR 20040030838 A KR20040030838 A KR 20040030838A KR 20047000959 A KR20047000959 A KR 20047000959A KR 20040030838 A KR20040030838 A KR 20040030838A
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Abstract

본 발명은 이진 입력 신호를 증폭하기 위한 증폭기(AMP)를 포함하는 전자 회로에 관한 것으로, 증폭기(AMP)는 이진 입력 신호(Ui)를 수신하도록 결합된 입력 스테이지를 포함하며, 입력 스테이지에 DC 전류를 공급하는 수단을 포함한다다. 이 수단은 제 1 이진 신호값으로부터 제 2 이진 신호값으로의 전이 단계에 대응되는 시간 주기와 대략 동일한 시간 동안에, 제 1 전류값(I1)을 갖는 전류를 입력 스테이지에 공급한다. 나머지 시간 주기 동안에, 이 수단은 제 1 전류값(I1)에 비해서 더 작은 제 2 전류값(I2)을 갖는 전류를 공급한다. 그것에 기인하여, 전자 회로는 제 1 이진 신호값으로부터 제 2 이진 신호값으로의 전이 단계 도중에 상당한 양의 전력을 단지 소모하기만 한다. 증폭기(AMP)는 모든 종류의 디지털 회로 내에서 구현될 수 있으며, 그 디지털 전압 범위(제 2 및 제 1 이진값 사이의 차이)는 증가되어야 한다. 예를 들면, 여러 클록 위상을 제공하는 오실레이터에서, 종래 기술의 증폭기 대신에 위의 증폭기를 적용하는 것에 의해서 상당한 전력 절감을 획득할 수 있다.

Description

증폭기를 포함하는 전자 회로{ELECTRONIC CIRCUIT COMPRISING AN AMPLIFIER FOR AMPLIFYING A BINARY SIGNAL}
이와 같은 전자 회로는 일반적인 종래 기술로부터 알려져 있다. 비교적 작은 신호를 증폭하기 위해, 증폭기는 아날로그 입력 회로(analog input circuit)를 포함한다.
알려진 회로의 단점은 이 회로가 비교적 많은 전류를 소비한다는 것이다.
그러므로, 본 발명의 목적은, 전자 회로가 더 적은 전류를 소비하도록, 이진 신호를 증폭하는 증폭기를 전자 회로에 제공하는 것이다.
본 발명은 이진 입력 신호(binary input signal)를 증폭하기 위한 증폭기(amplifier)를 포함하는 전자 회로에 관한 것으로, 증폭기는 이진 입력 신호를 수신하도록 결합된 입력 스테이지(input stage)를 포함하고, 입력 스테이지의 전류 설정을 제공하는 전류 수단(current means)을 포함한다.
도 1은 오실레이터를 위한 신호 수신 회로(signal receiving circuit)로서의 역할을 하는, 본 발명에 따른 증폭기를 포함하는 전자 회로의 개략도,
도 2는 본 발명에 따른 증폭기를 포함하는 전자 회로의 일례를 나타내는 세부 전기 회로도.
본 발명에 따르면, 도입 단락에서 언급된 전자 회로에 의해서 이러한 목적을 달성할 수 있는데, 이 전자 회로는 이진 입력 신호의 제 1 이진 신호 레벨(binary signal level)로부터 제 2 이진 신호 레벨까지의 전이 단계(transition phase)의 지속 시간과 대략 동일한 시간 주기 동안에, 전류 수단이 제 1 전류 세기를 갖는 전류를 입력 스테이지에 공급하고, 나머지 시간 주기 동안에, 전류가 제 1 전류 세기에 비해서 더 작은 제 2 전류 세기를 갖는 것을 특징으로 한다.
본 발명은, (시간 연속 이진 신호(time-continuous binary signal)일 수도 있지만) 종종 디지털 신호가 되는 이진 신호 내의 정보가, 즉, 위에서 언급된 전이 단계 도중에, 오직 신호 에지(signal edge) 내의 정보만을 포함한다는 인식에 기반한다. 이 이유때문에 증폭기의 (아날로그) 입력 스테이지에서보다 이 전이 단계 도중에만 비교적 더 많은 전류가 필요하게 된다. 전이 단계 도중의 전류 세기를 제 1 전류 세기로 지칭하는 한편, 이 전이 단계 외부의 전류 세기를 제 2 전류 세기로 지칭한다. 위의 제 2 전류 세기는 0일 수 있지만, 시간 단위당 높은 정보 전송 속도가 필요하다면, 제 2 전류 세기가 제 1 전류 세기에 비해서 비교적 더 작게되도록 계속 유지하면서, 제 2 전류 세기가 0보다 더 높아지도록 선택할 필요가 있을 것이다.
본 발명에 따른 전자 회로는 모든 종류의 애플리케이션에 이용될 수 있다. 본 발명에 따른 증폭기는 전류의 실질적인 절감을 가능하게 하기 때문에, 다중 위상 오실레이터(polyphase oscillators)용 디커플링 회로(decoupling circuits)로서특히 유용하게 이용될 수 있다.
본 발명의 유용한 실시예를 청구항 2, 청구항 3 및 청구항 4에 서술하였다.
본 발명에서 지금까지 제시된 측면 및 다른 측면들은 이하에서 설명되는 실시예를 참조하는 것으로 명백해지고, 명확해질 것이다.
이들 도면에서, 동일 참조 부호는 동일 부품이나 구성 요소를 지칭한다.
도 1은 오실레이터(OSC)를 위한 신호 수신 회로로서의 역할을 하는 증폭기(AMP)를 포함하는 전자 회로의 개략도를 도시한다. 오실레이터(OSC)는 증폭기(AMP)에 한정된 전압 범위의 입력 신호(Ui)를 제공하고, 증폭기(AMP)는 이 입력 전압(Ui)을 출력 전압(Uo)으로 증폭시킨다. 출력 전압(Uo)의 전압 범위가 입력 전압(Ui)보다 크게 될 가능성이 있어야 하기 때문에, 오실레이터(OSC)의 공급 단자(supply terminal)(VDDosc)보다 증폭기(AMP)의 공급 단자(VDDamp)에 더 높은 전압이 인가될 수 있다. 공급 단자(VDDamp) 상의 공급 전압 변화에 기인하는 바람직하지 않은 효과를 억제하기 위해, 공급 단자(VDDosc)를 단자(VBIAS)에 접속시킬 수 있다. 그러나, 단자(VBIAS)는 또한 별개의 "순수(clean)" 기준 전압으로부터 얻을 수 있다. 입력 전압(Ui)과 출력 전압(Uo)은 도 1에서 서로 다른 전압으로서 표시되어 있다. 그러나, 이와 다르게 오실레이터(OSC)는 단 하나의 입력부를 가지고 증폭기(AMP)의 단 하나의 출력부에 결합될 수 있고, 이 경우에 전압(Ui)은 공급 단자(VSS)에 관계된다. 마찬가지로, 증폭기(AMP)는 단 하나의 출력 단자를 가질 수 있고, 이 경우, 전압(Uo)은 공급 출력 단자(VSS)에 관계된다.
도 2는 본 발명에 따른 증폭기(AMP)를 갖는 전자 회로의 전기 회로도를 나타낸다. 이 예에서, 입력 단자(IN1, IN2)사이의 차동 입력 전압(differential input voltage)(Ui)은 출력 단자(OUT1, OUT2)사이의 차동 출력 전압(differential output voltage)(Uo)으로 증폭된다. 증폭기(AMP)는, 자신의 게이트로 제각기 입력 단자(IN1, IN2)에 접속되는 입력 트랜지스터(T1, T2)로 구현되는 입력 스테이지와, 전류 바이어스 트랜지스터(current bias transistors)(T5, T6) 및 추가적인 전류 바이어스 트랜지스터(T3및 T4)를 포함하는 전류 수단과, 입력부(A, B)와 출력부(C, D)를 갖고, 트랜지스터(T17∼T24)를 포함하는 래치(latch)(LTCH)와, 래치(LTCH)의 출력부(C, D)에 제각기 접속된 입력부 및 출력 단자(OUT1, OUT2)에 접속되는 출력부를 갖고, 그 출력단은 트랜지스터(T27∼T30)를 포함하는 출력단(OPST)을 구비한다. 래치(LTCH) 및 출력단(OPST)은 공급 단자(VDDLB, VSS) 사이에 접속된다. 회로의 나머지 부분은 공급 단자(VDDamp, VSS)로부터 제공된다. 그러나, 바이어스 트랜지스터(bias transistors)(T7, T8)는 도 1에서의 오실레이터(OSC) 등과 같은 구동 회로의 공급 전압을 가지고, 단자(VBIAS)를 통해 접속되는 것이 바람직하다. 또한, 증폭기(AMP)는 트랜지스터(T9∼T16, T25, T26)를 포함하도록 구현된 다수의 전류 미러 회로(current mirror)를 포함한다. 전류 바이어스 트랜지스터(T5및 T6)는 제각기 드레인-소스 경로를 거쳐 입력 트랜지스터(T1, T2)와 직렬로 배치되어 있고, 제각기의 게이트로 래치(LTCH)의 출력부(D, C)에 접속되어 있다. 다른 전류 바이어스 트랜지스터(T3, T4)는 드레인-소스 경로를 거쳐서 전류 바이어스 트랜지스터(T5, T6)의 드레인-소스 경로와 병렬로 접속되고, 또한 게이트로 바이어스 트랜지스터(T7, T8)에 접속된다.
다음에, 회로의 동작에 대해 설명한다. 원칙적으로, 회로는 또한 추가적인 전류 바이어스 트랜지스터(T3, T4)없이 기능하기 때문에, 전류 바이어스 트랜지스터(T3, T4)는 초기에는 고려 대상에서 제외된다. 먼저, 안정 상태(stablestate)는, 입력 전압(Ui)이 로직 하이(logic high)인 경우, 즉 입력 단자(IN1)상의 전위(potential)가 입력 단자(IN2) 상의 전위에 대해서 포지티브인 경우로 간주한다. 그 결과, 입력 트랜지스터(T2)가 도전 상태에 있지 않으므로, 트랜지스터(T8, T10, T11, T13, T15, T16) 중 어느 것도 도전 상태에 있지 않다. 그 결과, 래치(LTCH)의 입력부(A) 상의 전위는 로직 하이이므로, 출력부(D)는 로직 로우(logic low)이다. 그 결과, 출력부(D)에 접속되는 조정 트랜지스터(adjusting transistor)(T5)의 게이트 상의 전위는 로우이다. 결과적으로, 조정 트랜지스터(T5)는 도전 상태에 있지 않다. 그 때문에, 입력 트랜지스터(T1)가 도전 상태에 있음에도 불구하고, 입력 트랜지스터(T1)를 통해서 전류가 흐르지 않는다. 그러므로, 입력 전압(Ui)이 로직 하이인 안정 상태 동안에, 전류가 2개의 입력 트랜지스터(T1, T2)를 통해 흐르지 않는다. 래치(LTCH)의 출력부(D)가 로직 로우이므로, 출력부(C)는 로직 하이이다. 결과적으로, 조정 트랜지스터(T6)는, 원칙적으로, 도전 상태에 있다. 그러나, 입력 트랜지스터(T2)가 도전 상태에 있지 않으므로, 전류가 조정 트랜지스터(T6)을 거쳐 흐를 수 없고, 그에 따라 그의 드레인-소스 전압은 로우이다.
이하에서는 입력 전압(Ui)의 극성 반전이 일어나는 전이 단계에 대해서 설명한다. 여기에서 입력 트랜지스터(T1)는 도전 상태에 있지 않은 한편, 입력 트랜지스터(T2)는 도전 상태에 있다. 따라서, 조정 트랜지스터(T6)는 그 게이트-소스 전압이 이미 하이인 사실로 인하여 도전 상태가 될 준비가 되어있었으므로, 전류의 전달을 즉시 개시할 수 있기 때문에 조정 트랜지스터(T6)의 드레인-소스 전압이 증가된다. 결과적으로, 회로의 반응 속도는 비교적 빠른 반면, (아날로그) 입력 스테이지는 전이 단계 도중에는 전류를 소비하기만 한다. 이것은, 어느 정도의 시간이 흐른 후에, 래치(LTCH)의 출력부(C, D) 상의 전위가 교번적, 즉, 출력부(C) 상의 전위는 로직 로우이고, 출력부(D) 상의 전위는 로직 하이인 사실에 기인한 것일 수 있다. 결과적으로, 조정 트랜지스터(T6)는 도전 상태에 있지 않으므로, 입력 트랜지스터(T2)는 도전 상태에 있음에도 불구하고, 전류 전달을 개시하지 않는다. 조정 트랜지스터(T5)가 현재 도전 상태에 있더라도, 입력 트랜지스터(T1)가 도전 상태에 있지 않기 때문에, 조정 트랜지스터(T5)는 전류를 전달하지 않는다. 그러므로, 입력 전압(Ui)의 극성이 다시 변경될 때, 조정 트랜지스터(T5)는 전류 전달을 빠르게 개시할 준비가 되어 있다. 입력 트랜지스터(T1)를 통해서, 또는 입력 트랜지스터(T2)를 통해서 전이 단계 도중에 전류 흐름의 전류 세기는 제 1 전류 세기(I1)로서 지칭된다. 전이 단계 이외에서, 입력 트랜지스터(T1, T2)를 통과하는 전류의 전류 세기는 제 2 전류 세기(I2)로서 지칭되고, 이는 추가적인 전류 바이어스 트랜지스터(T3, T4)의 부재 시에는 0이 된다.
회로의 반응 속도를 더욱 빠르게 하기 위해서, 추가적인 전류 바이어스 트랜지스터(T3, T4)를 제공하여 제 1 전류 세기(I1)에 비해 비교적 작은 제 2 전류 세기(I2)를 갖는 연속 전류를 공급한다. 그의 안정 상태에서, 입력 트랜지스터(T1또는 T2)를 통과하는 전류는 제 2 전류 세기(I2)와 같다. 사실상, 이 경우에 전이 단계 도중에, 입력 트랜지스터(T1또는 T2)를 통과하는 "제 1 전류 세기"는 제 1 전류 세기(I1)와 같지는 않지만, 제 1 전류 세기(I1)와 제 2 전류 세기(I2)의 합계와는 같다. 그러나, 이 합계는 대략 제 1 전류 세기(I1)값과 대략 동일하다.
원칙적으로, 래치(LTCH)의 출력부(C, D)는 또한 증폭기(AMP)의 출력부로서 기능할 수 있다. 그러나, 고부하를 구동할 수 있기 위해서는 도 2에 나타내는 바와 같이, 출력단(OPST)을 일체화하는 것이 바람직할 수도 있다.
전자 회로용으로서 분리된 구성 요소로 형성하거나, 전자 회로를 집적 회로 내에 채용할 수도 있다. 전계 효과 트랜지스터(field effect transistor) 및 바이폴라 트랜지스터(bipolar transistor)의 양자를 이용할 수 있다. 또한, 전계 효과 트랜지스터와 바이폴라 트랜지스터를 조합하여 이용할 수도 있다. P형 트랜지스터로 모든 N형 트랜지스터로 대체할 수 있다면, 그 대신에 N형 트랜지스터로 모든 P형 트랜지스터를 대체하는 것도 가능하다.

Claims (4)

  1. 이진 입력 신호(binary input signal)(Ui)를 증폭하기 위한 증폭기(amplifier)(AMP)를 포함하는 전자 회로-상기 증폭기는 상기 이진 입력 신호(Ui)를 수신하도록 결합된 입력 스테이지(input stage)를 포함하고, 상기 입력 스테이지의 전류 설정을 제공하는 전류 수단(current means)을 포함함-에 있어서,
    상기 이진 입력 신호(Ui)의 제 1 이진 신호 레벨(binary signal level)로부터 제 2 이진 신호 레벨로의 전이 단계(transition phase)의 지속 시간과 대략 동일한 시간 주기 동안에, 상기 전류 수단이 제 1 전류 세기(I1)를 갖는 전류를 상기 입력 스테이지에 공급하고, 나머지 시간 주기 동안에, 상기 전류가 상기 제 1 전류 세기(I1)에 비해서 더 작은 제 2 전류 세기(I2)를 갖는 것을 특징으로 하는 증폭기(AMP)를 포함하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 입력 스테이지는, 상기 이진 입력 신호(Ui)를 수신하도록 결합된 제어 전극 및 주요 전류 경로(main current path)를 갖는 입력 트랜지스터(input transistor)(T1, T2)를 포함하고,
    상기 전류 수단은 상기 전류의 제 1 전류 세기(I1)를 제공하는 전류 조정 트랜지스터(current adjusting transistor)(T5, T6)-상기 전류 조정 트랜지스터(T5, T6)는 제어 전극(control electrode)을 포함함-를 포함하고,
    상기 전류 수단은 상기 입력 트랜지스터(T1, T2)의 상기 주요 전류 경로와 직렬로 정렬되는 주요 전류 경로를 더 포함하는 것
    을 특징으로 하는 증폭기(AMP)를 포함하는 전자 회로.
  3. 제 1 항에 있어서,
    상기 입력 스테이지는, 상기 이진 입력 신호(Ui)를 수신하도록 결합된 제어 전극 및 주요 전류 경로를 갖는 입력 트랜지스터(T1, T2)를 포함하고,
    상기 전류 수단은, 제어 전극을 갖는 전류 조정 트랜지스터(T5, T6) 및 입력 트랜지스터(T1, T2)의 상기 주요 전류 경로와 직렬로 접속되는 주요 전류 경로를 포함하고, 상기 제 2 전류 세기(I2)의 전류를 지속적으로 공급하는 추가적인 전류 조정 트랜지스터(T3, T4)를 더 포함-상기 추가적인 전류 조정 트랜지스터(T3, T4)는 상기 전류 조정 트랜지스터(T5, T6)의 상기 주요 전류 경로와 병렬로 접속되는 주요 전류 경로를 포함함-하며
    상기 제 1 전류 세기(I1)는 상기 전류 조정 트랜지스터(T5, T6)에 의해서 공급되는 상기 전류의 상기 전류 세기와, 상기 추가적인 전류 조정 트랜지스터(T3, T4)에 의해서 공급되는 상기 전류의 상기 전류 세기의 합에 의해서 결정되고,
    상기 제 2 전류 세기(I2)는 상기 추가적인 전류 조정 트랜지스터(T3, T4)에 의해서 공급되는 상기 전류의 상기 전류 세기에 의해서 결정되는 증폭기(AMP)를 포함하는 전자 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 입력 신호(Ui)의 상기 제 1 이진 신호 레벨 도중에는, 상기 입력 트랜지스터(T1, T2)가 도전 상태에 있지 않을 때 상기 전류 조정 트랜지스터(T5, T6)가 상기 전류 조정 트랜지스터(T5, T6)를 도전 상태에 있게 하고, 상기 제 1 이진 신호 레벨로부터 상기 제 2 이진 신호 레벨로의 상기 전이 단계 도중에는, 상기 전류 조정 트랜지스터(T5, T6)가 도전 상태로 유지되게 하는 방식으로 제어 전극을 통해서 제어하고,
    상기 입력 신호(Ui)의 상기 제 2 이진 신호 레벨 도중에는, 상기 입력 트랜지스터(T1, T2)가 도전 상태에 있을 때 상기 전류 조정 트랜지스터(T5, T6)가 도전상태에 있지 않게 하는 방식으로, 상기 제어 전극을 통해 상기 전류 조정 트랜지스터를 제어하는 증폭기(AMP)를 포함하는 전자 회로.
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