JP2005507579A - バイナリ信号を増幅するための増幅器を有する電子回路 - Google Patents
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Abstract
Description
【0001】
本発明は、バイナリ入力信号を入力するように結合される入力段を有し、この入力段の電流設定を供給する電流手段を有するような、上記バイナリ信号を増幅するための増幅器を有する電子回路に関する。
【背景技術】
【0002】
このような電子回路は、従来技術の一般的な状態から知られている。かなり小さい信号を増幅するために、増幅器がアナログ入力回路を有する。
【発明の開示】
【発明が解決しようとする課題】
【0003】
既知の回路の欠点は、こうした回路が、かなり多くの電流を消費することにある。
【0004】
従って、本発明の目的は、電子回路がより少ない電流を消費するような、バイナリ信号を増幅するための増幅器を備える電子回路を提供することにある。
【課題を解決するための手段】
【0005】
この目的は、本発明によれば、バイナリ入力信号の、第1のバイナリ信号レベルから第2のバイナリ信号レベルへの遷移段階の期間とほぼ等しい期間中、 電流手段が、第1の電流強度をもつ電流を入力段に供給し、残りの期間中、電流が、第1の電流強度に関して小さい第2の電流強度をもつことを特徴とする、冒頭段落に記載された電子回路によって実現される。
【0006】
本発明は、多くの場合、ディジタル信号であるようなバイナリ信号(時間連続バイナリ信号であってもよいけれども)の情報が、信号エッジ、すなわち、上述された遷移段階時に情報をもっぱら含むという認識に基づく。このことが、こうした遷移段階時にのみ、かなり大きな電流が、増幅器の(アナログ)入力段に必要であるという理由である。遷移段階時の電流強度は、第1の電流強度と称され、この遷移段階以外における電流強度は、第2の電流強度と称される。第2の電流強度はゼロになり得るが、しかし、単位時間当たりの高い情報伝達が必要である場合、この第2の電流強度がゼロより大きくなるように選択することが必要になる可能性もあり、それでもなお、上記第2の電流強度は、第1の電流強度に関して常にかなり小さい。
【0007】
本発明による電子回路は、あらゆる種類の用途向けに使われることができる。本発明による増幅器は、電流の相当な節減が得られることを可能にするので、多相オシレータ用のデカップリング回路として特に有利に用いられることができる。
【0008】
本発明の有利な実施例は、請求項2、3及び4において規定される。
【0009】
本発明のこれら及び他の態様は、本明細書の以下に説明される実施例から明らかになると共に、これらの実施例を参照して明瞭に説明されるであろう。
【0010】
各図面中、類似の参照符号は類似部分又は構成要素を示している。
【発明を実施するための最良の形態】
【0011】
図1は、オシレータOSC用の信号入力回路としての役割を果たす増幅器AMPを有する電子回路の概略図を示している。上記オシレータOSCは、制限される電圧範囲(レンジ)の入力信号Uiを増幅器AMPに供給し、該増幅器は、この入力電圧Uiを出力電圧U0に増幅する。出力電圧U0の電圧範囲が、入力電圧Uiよりも大きくなることが可能でなければならないので、オシレータOSCの供給端子VDDoscに対するよりも、一層高い電圧が、増幅器AMPの供給端子VDDampに対して印加され得る。供給端子VDDampにおける供給電圧の変化により生じ得る望ましくない影響を排除するために、供給端子VDDoscは、端子VBIASに結合されることができる。ただし、端子VBIASは、異なる「クリーンな」基準電圧から得られることもできる。入力電圧Uiと、出力電圧U0とは、図1では差動電圧として示されている。しかし、代替例として、オシレータOSCが、単一の出力部により増幅器AMPの単一の入力部に結合されることも可能であり、その場合、電圧Uiは供給端子VSSを基準とする。同様に、増幅器AMPが、ただ1つの出力端子を備えることも可能であり、その場合、電圧U0は供給出力端子VSSを基準とする。
【0012】
図2は、本発明による増幅器AMPを備える電子回路の電気的回路図を示している。この実施例では、入力端子IN1とIN2との間の差動入力電圧Uiが、出力端子OUT1とOUT2との間の差動出力電圧U0に増幅される。増幅器AMPは、それらのゲートが、それぞれ、入力端子IN1及びIN2に接続される入力トランジスタT1及びT2で実施される入力段と、電流バイアストランジスタT5及びT6並びに他の電流バイアストランジスタT3及びT4を有する電流手段と、入力部A及びB並びに出力部C及びDを備えると共にトランジスタT17乃至T24を有するラッチLTCHと、ラッチLTCHの出力部C及びDにそれぞれ接続される入力部を備えると共に、出力端子OUT1及びOUT2に接続される出力部を備え、トランジスタT27乃至T30を有する出力段OPSTとを具備している。ラッチLTCH及び出力段OPSTは、供給端子VDDLBとVSSとの間に結合されている。この回路の残りの部分は、供給端子VDDAMP及びVSSから電圧が供給される。ただし、バイアストランジスタT7及びT8の各ゲートは、好ましくは、端子VBIASを介して、図1のオシレータOSCのような駆動回路の供給電圧に接続される。増幅器AMPは、トランジスタT9乃至T16と、T25と、T26とを有するように具現化される複数のカレントミラー回路も有している。電流バイアストランジスタT5及びT6は、ドレイン−ソース経路を介して、それぞれ、入力トランジスタT1及びT2と直列に設けられると共に、当該ゲートが、それぞれ、ラッチLTCHの出力部C及びDに接続されている。その他の電流バイアストランジスタT3及びT4は、ドレイン−ソース経路を介して、電流バイアストランジスタT5及びT6のドレイン−ソース経路と並列に接続されると共に、当該ゲートが、バイアストランジスタT7及びT8の各ゲートに接続されている。
【0013】
次に、この回路の動作について説明が行われる。原則として、この回路は、他の電流バイアストランジスタT3及びT4なしでもやはり機能するので、こうした電流バイアストランジスタT3及びT4は、最初は考慮に入れられていなかった。まず、入力電圧Uiが論理ハイ(high)である、すなわち、入力端子IN1の電位が、入力端子IN2の電位に関して正であるような安定状態が考慮された。その結果、入力トランジスタT2が導通状態にないので、トランジスタT8、T10、T11、T13、T15及びT16のいずれもが導通状態にない。その結果、ラッチLTCHの入力部Aの電位が論理ハイであり、それゆえに出力部Dが論理ロー(low)である。その結果、出力部Dに接続される調整トランジスタT5のゲートの電位は、ローである。従って、調整トランジスタT5は導通状態にない。こうした理由によって、入力トランジスタT1が導通状態にあるという事実にもかかわらず、電流は入力トランジスタT1を流れない。このように、入力電圧Uiが論理ハイである安定状態の時、電流は2つの入力トランジスタT1及びT2を流れない。ラッチLTCHの出力部Dが論理ローであるので、出力部Cは論理ハイである。その結果、調整トランジスタT6は、原則として、導通状態にある。ただし、入力トランジスタT2が非導通状態なので、電流は、調整トランジスタT6を流れず、それゆえに、それ自体のドレイン−ソース間電圧はローである。
【0014】
入力電圧Uiの極性の反転が起こる遷移段階が、本明細書の以下において考慮に入れられる。入力トランジスタT1は、この場合、非導通状態になり、入力トランジスタT2が、導通状態になる。従って、調整トランジスタT6のドレイン−ソース間電圧が増加すると、その結果として、即座に電流を伝え始める。この理由は、調整トランジスタT6は、いわば 、そのゲート−ソース間電圧が既にハイであったという事実のために導通状態になる準備が整っていたからである。その結果、この回路の反応の迅速性は、かなり高く、(アナログの)入力段は、遷移段階時にもっぱら電流を消費する。このことは、しばらくすると、ラッチLTCHの出力部C及びDの電位が交番する、すなわち、出力部Cの電位が論理ローになり、出力部Dの電位が論理ハイになるという事実に帰され得る。その結果、調整トランジスタT6が導通状態にならず、そのため、入力トランジスタT2は、導通状態にあるという事実にもかかわらず、電流を伝え始めない。調整トランジスタT5は、この場合、導通状態にあるけれども、入力トランジスタT1が導通状態にないために、電流を伝えない。それゆえに、入力電圧Uiの極性が再び変化する場合、調整トランジスタT5は、電流を急速に伝え始める準備が整っている。遷移段階時に、入力トランジスタT1又は入力トランジスタT2を流れる電流の電流強度は、第1の電流強度I1と称される。遷移段階以外に、入力トランジスタT1及びT2を通る電流の電流強度は、第2の電流強度I2と称され、この強度は他の電流バイアストランジスタT3及びT4がない場合は、ゼロである。
【0015】
この回路の反応の敏捷性を更に高めるために、第1の電流強度I1に関してかなり小さい第2の電流強度I2をもつ連続的な電流を供給するような他の電流バイアストランジスタT3及びT4が設けられる。その安定状態において、入力トランジスタT1又はT2を通る電流は、第2の電流強度I2に等しい。実際には、この場合、遷移段階時に入力トランジスタT1又はT2を通る「第1の電流強度」は、第1の電流強度I1に等しくないけれども、第1の電流強度I1と第2の電流強度I2との合計に等しい。ただし、この合計は、第1の電流強度I1の値にほぼ等しい。
【0016】
原則として、ラッチLTCHの出力部C及びDは、増幅器AMPの出力部としての役割も果たし得る。しかし、高負荷を駆動することを可能にするためには、図2に示されるように出力段OPSTを組み込むことが望ましいであろう。
【0017】
電子回路について、ディスクリート部品が使用されることが可能であり、又は電子回路が集積回路において用いられることも可能である。電界効果トランジスタ及びバイポーラトランジスタの双方が、使われてもよい。更に、電界効果トランジスタと、バイポーラトランジスタとの組み合わせが、使われることもできる。代替例として、全てのN型トランジスタがP型トランジスタと取り替えられるという条件で、全てのP型トランジスタをN型トランジスタと取り替えることも可能である。
【図面の簡単な説明】
【0018】
【図1】オシレータ用の信号入力回路としての役割を果たす、本発明による増幅器を有する電子回路の概略図である。
【図2】本発明による増幅器を有する電子回路の実施例の詳細な電気的回路図である。
Claims (4)
- バイナリ入力信号を入力するように結合される入力段を有し、前記入力段の電流設定をもたらす電流手段を有するような、前記バイナリ入力信号を増幅する増幅器を有する電子回路であって、
前記バイナリ入力信号の、第1のバイナリ信号レベルから第2のバイナリ信号レベルへの遷移段階の期間とほぼ等しい期間中、前記電流手段が、第1の電流強度をもつ電流を前記入力段に供給し、
残りの期間中、前記電流が、前記第1の電流強度に関して小さい第2の電流強度をもつことを特徴とする、増幅器を有する電子回路。 - 前記入力段が、前記バイナリ入力信号を入力するように結合される制御電極と、主要な電流路とを備える入力トランジスタを有し、
前記電流手段が、前記電流の前記第1の電流強度を与えるための電流調整トランジスタを有し、前記電流調整トランジスタが、制御電極を有し、更に、前記電流手段が、前記入力トランジスタの前記主要な電流路と直列に設けられる主要な電流路を有することを特徴とする、請求項1に記載の増幅器を有する電子回路。 - 前記入力段が、前記バイナリ入力信号を入力するように結合される制御電極と、主要な電流路とを備える入力トランジスタを有し、
前記電流手段が、制御電極を備える電流調整トランジスタと、前記入力トランジスタの前記主要な電流路と直列に接続される主要な電流路とを有し、前記電流手段が、前記第2の電流強度の電流を連続的に供給するための他の電流調整トランジスタを有し、前記他の電流調整トランジスタが、前記電流調整トランジスタの前記主要な電流路と並列に接続される主要な電流路を含み、前記第1の電流強度が、前記電流調整トランジスタによって供給される前記電流の電流強度と、前記他の電流調整トランジスタによって供給される前記電流の電流強度との合計によって決定され、前記第2の電流強度が、前記他の電流調整トランジスタによって供給される前記電流の前記電流強度によって決定されることを特徴とする、請求項1に記載の増幅器を有する電子回路。 - 前記入力信号の前記第1のバイナリ信号レベルの時、前記入力トランジスタが導通状態にない場合、前記電流調整トランジスタは、前記電流調整トランジスタが導通状態にあるような態様で、それ自体の制御電極を介して制御され、前記第1のバイナリ信号レベルから前記第2のバイナリ信号レベルへの前記遷移段階の時、前記電流調整トランジスタは、依然として導通状態にあり、前記入力信号の前記第2のバイナリ信号レベルの時、前記入力トランジスタが導通状態にある場合、前記電流調整トランジスタは、前記電流調整トランジスタが導通状態にないような態様で、それ自体の制御電極を介して制御されることを特徴とする、請求項2又は3に記載の増幅器を有する電子回路。
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