JP2833564B2 - 多値電圧源回路 - Google Patents

多値電圧源回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子素子の特性変動
に依存せずに、少数の電圧源から多値の電圧を安定に出
力する多値電圧源回路に関する。
【０００２】
【従来の技術】多値の電圧を出力する集積回路は、各種
機器の駆動・制御などに広く用いられ、近年液晶ディス
プレイなどの表示素子を駆動する集積回路への需要が高
まっている。多くの異なった電圧値を出力しなければな
らない場合には、特開平３−２６４９２２号公報（以下
第１の公報という）に開示されているように、直列接続
された抵抗に電圧源を印加し、直列接続された抵抗の接
続端子部から、抵抗値によって分割された電圧値を出力
する方法が用いられてきた。しかし、単純に抵抗値によ
って分割された電圧値を出力する方法では、出力インピ
ーダンスが一定ではなくなるため、特開平３−２７４０
８９号公報（以下第２の公報という）や特開平３−２７
４０９０号公報（以下第３の公報という）に開示されて
いるように、抵抗値によって分割された電圧値をオペア
ンプによってインピーダンス変換を行って、出力インピ
ーダンスが一定な多数の電圧値を出力する方法などが用
いられている。
【０００３】またオペアンプを用いずに多値電圧を出力
する電源回路として、特開平７−１５３９１４号公報
（以下第４の公報という）「多値電圧源回路」と題する
提案がなされている。この１例を図２０に示す。図２０
では直列接続された抵抗の接続端子部から、抵抗値によ
って分割された電圧値を、ドレイン端子を共通接続した
複数のＭＯＳトランジスタのゲート端子にそれぞれ入力
し、ＭＯＳトランジスタの閾値電圧を利用して出力イン
ピーダンスが一定な多数の電圧値を出力している。この
従来の「多値電圧源回路」の特徴は、多数の素子で構成
されるオペアンプの代わりに、単体のＭＯＳトランジス
タを出力段に用いることにより、簡単な回路で構成でき
る点である。しかしながらＭＯＳトランジスタの閾値電
圧を利用した回路では、出力端子であるソース端子の電
圧によってＭＯＳトランジスタがオフすることがあり、
その場合所望の端子を得ることができなくなるという短
所がある。
【０００４】その短所を解決し、反転駆動を行う液晶表
示装置に利用したのが特願平６−２９９８７２号（以下
第５の出願という）「液晶表示装置の駆動回路」であ
る。図２１はその１例を示したものである。ＮＭＯＳト
ランジスタ２１１およびＰＭＯＳトランジスタ２１２の
ゲート端子に電圧Ｖg1，Ｖg2を入力したとき、それぞれ
のソース電圧は閾値電圧だけ降圧または昇圧された電圧
となる。そしてＮＭＯＳトランジスタ２１１のソース電
圧の方がＰＭＯＳトランジスタ２１２のソース電圧より
高くなるように設定されたとき、パストランジスタ・ス
イッチ２１３，２１４を交互にオンさせることにより、
ＭＯＳトランジスタ２１１，２１２をオフさせることな
く所望の電圧を出力端子５より得ることができるように
している。
【０００５】一方、半導体集積回路の技術分野では、製
造プロセス条件の変動、動作環境の温度変化等による電
子素子の特性変動が起こりうるので、その特性変動を補
償する機能を有しておく必要がある。ＭＯＳトランジス
タの閾値電圧の変動を補償する回路として、特開昭６４
−３９７５７号公報（以下第６の公報という）に開示さ
れている「ＭＯＳトランジスタ抵抗器」がある。これは
ドレイン・ソース間の抵抗を線形抵抗器として用いるＭ
ＯＳトランジスタ抵抗器において、ＭＯＳトランジスタ
の線形領域（三極管領域）のドレイン・ソース間電流を
閾値電圧の変動によらず安定化させることを目的として
おり、図２２にその実施例を示す。
【０００６】図２２ではＭＯＳトランジスタ抵抗器と同
極性のＭＯＳトランジスタと、そのドレイン端子に接続
される抵抗素子と、同じくそのドレイン端子を出力端子
とする閾値電圧補償回路（２２１）において、抵抗素子
の抵抗値を最適に設定した閾値電圧補償回路の出力を、
ＭＯＳトランジスタ抵抗器のゲート端子に入力すること
により、ＭＯＳトランジスタの閾値電圧の変動に依存し
ない抵抗器を構成できる。図２２（ａ），（ｂ）はＮＭ
ＯＳトランジスタまたはＰＭＯＳトランジスタで構成し
た例である。ただし閾値電圧補償回路の抵抗素子の抵抗
値が設定値からずれた場合、正確に閾値電圧補償を行う
ことができなくなるので、単一集積回路で構成する場合
には抵抗値変動が生じないような高精度プロセス技術を
必要とする。
【０００７】
【発明が解決しようとする課題】第１の公報記載の発明
を単一集積回路で実現しても、出力インピーダンスが一
定ではなくなるという課題（以下第１の課題という）は
解決できない。また第２の公報や第３の公報記載の発明
を単一集積回路で実現しようとすると、出力する電圧値
の数に応じたオペアンプの数を必要とし、多値電圧を出
力しようとすると必要となるオペアンプの数が多いの
で、所要面積が大きくなり、またオペアンプ内部に定常
的に電流を流す必要があるため消費電力も大きくなると
いう課題（以下第２の課題という）がある。
【０００８】また第４の公報や第５の出願明細書記載の
発明を単一集積回路で実現しようとすると、製造プロセ
ス条件の変動、動作環境の温度変化等により出力段のＭ
ＯＳトランジスタの閾値電圧が変動することがある。第
４の公報ではＭＯＳトランジスタのゲート端子に入力す
る電圧が一定であるため、ＭＯＳトランジスタの閾値電
圧が変動した場合出力電圧は閾値電圧変動に依存して変
化し、所望の電圧値を得ることができないという課題
（以下第３の課題という）がある。また図２１に示すよ
うな第５の公報では、所望の電圧を得るためにゲート端
子の電圧を閾値電圧変動に応じて調節可能であるが、各
集積回路ごとに調節しなければならないという課題（以
下第４の課題という）がある。
【０００９】一方第６の公報記載の発明を単一集積回路
で実現しようとすると、閾値電圧補償回路の抵抗素子の
抵抗値が製造プロセスにおける成膜条件やエッチング条
件や動作環境の温度変化等により変動した場合、ＭＯＳ
トランジスタ抵抗器に対する正確な閾値電圧補償ができ
ないという課題（以下第５の課題という）がある。
【００１０】本発明の目的は、製造プロセス条件の変
動、動作環境の温度変化等に起因するトランジスタの閾
値電圧の変動や抵抗素子の抵抗値の変動を補償する回路
を同一の集積回路上に設けることにより、各電子素子の
特性変動に依存しない、異なる多数の電圧値を安定に出
力することのできる多値電圧源回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の多値電圧源回路
は、直列接続されたｎ個（ただし、ｎは１以上の自然
数）の抵抗素子の両端を含む（ｎ＋１）個の端子の電圧
を、電圧制御手段と電流制御手段を設けることにより制
御し、前記（ｎ＋１）個の電圧を出力回路を通して第１
の出力端子に出力させることにより、電子素子の特性変
動に依存しない安定な出力電圧を取り出すことを特徴と
する多値電圧源回路である。
【００１２】第１および第２の課題に対しては、出力段
にソースフォロワ型トランジスタを用いた電力増幅回路
またはバッファで出力回路を構成するため、出力インピ
ーダンスは一定であり、回路構成も簡単で小面積での集
積化が可能である。またオペアンプ内部に流れるスタテ
ィック電流のような消費電流がないため、電力消費を小
さくすることが可能である。
【００１３】第３および第４の課題に対しては、電圧制
御手段および電流制御手段により抵抗素子群の両端を含
む（ｎ＋１）個の端子の電圧がトランジスタの閾値電圧
変動に応じて制御され、それによって出力段トランジス
タのゲート電圧も制御されるので、閾値電圧変動に依存
しない安定した出力電圧を得ることができる。
【００１４】第５の課題に対しては、抵抗素子群と同一
組成の抵抗素子を抵抗値変動のセンサーとして電流制御
手段に用いることにより、抵抗値変動が生じても抵抗素
子群の両端を含む（ｎ＋１）個の電圧が変動しないよう
に抵抗素子群の各抵抗素子に流れる電流が制御されるの
で安定した出力電圧を出力することができる。
【００１５】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して説明する。
【００１６】（実施の形態１）図１は本発明の第１の実
施の形態を示すブロック図である。図１を参照すると、
本発明の多値電圧源回路は、直列接続したｎ個の抵抗素
子ＲS1，ＲS2，…，ＲSnからなる抵抗素子群１の両端に
電圧制御手段２と電流制御手段３を有し、抵抗素子群１
の両端を含む（ｎ＋１）個の端子Ｎ1 ，Ｎ2 ，…，Ｎ
(n+1) の電圧を出力回路４に入力し、出力回路４で制御
された出力電圧を出力端子５より取り出す多値電圧源回
路である。
【００１７】出力回路４は電流増幅回路またはバッファ
および出力電圧を選択する半導体スイッチで構成する。
【００１８】電圧制御手段２および電流制御手段３は、
トランジスタの閾値電圧の変動や抵抗素子の抵抗値の変
動などの電子素子の特性変動に対して、抵抗素子群１の
両端の各端子電圧および抵抗素子群１に流れる電流を制
御し、特性変動に対しても安定な多値電圧を出力端子５
に出力する。
【００１９】（実施の形態２）図２は本発明の第２の実
施の形態を示すブロック図である。図２を参照すると、
本発明の多値電圧源回路は、第１の実施の形態（図１）
において、抵抗素子群１の両端Ｎ1 ，Ｎ(n+1) 以外の最
適な端子にも電圧制御手段２を設けることにより、特性
変動に対する出力電圧の安定度を高めることができる。
【００２０】（実施の形態３）次に各回路ブロックを具
体的に実施する回路について詳細に説明する。以下の説
明では、簡単のため図１のブロック構成をもつ回路につ
いて説明を行う。
【００２１】図３は本発明の第３の実施の形態を示す回
路図で、第１の実施の形態を具体的に示したものであ
る。図３を参照すると、本発明の多値電圧源回路におい
て、電圧制御手段２はソース端子に最適な電圧を与えた
ＭＯＳトランジスタで構成し、そのゲート端子とドレイ
ン端子は結線して抵抗素子群１の端子Ｎ1 または端子Ｎ
(n+1) に接続する。ここで端子Ｎ1 に接続する電圧制御
手段２のＭＯＳトランジスタをＭＯＳトランジスタ１１
とし、端子Ｎ(n+1) に接続する電圧制御手段２のＭＯＳ
トランジスタをＭＯＳトランジスタ１２とし、ＭＯＳト
ランジスタ１１，１２の各ソース端子に電圧Ｅ1 ，Ｅ2
（Ｅ1 ＞Ｅ2 ）をそれぞれ与える。また出力回路４は
（ｎ＋１）個のＭＯＳトランジスタＱ1 ，Ｑ2 ，…，Ｑ
(n+1) からなるＭＯＳトランジスタ群と、（ｎ＋１）個
の半導体スイッチ群ＳＷ1 ，ＳＷ2 ，…，ＳＷ(n+1) と
で構成する。（ｎ＋１）個のＭＯＳトランジスタＱ1 ，
Ｑ2 ，…，Ｑ(n+1) の各ゲート端子には、抵抗素子群１
の各端子Ｎ1 ，Ｎ2 ，…，Ｎ(n +1) の端子電圧Ｖi1，Ｖ
i2，…，Ｖi(n+1)をゲートバイアス電圧として分配す
る。（ｎ＋１）個のＭＯＳトランジスタ群の各ドレイン
端子は全て共通ドレイン端子６に接続し、この共通ドレ
イン端子６には電圧Ｅ3 を与える。また（ｎ＋１）個の
ＭＯＳトランジスタ群の各ソース端子はそれぞれ（ｎ＋
１）個の半導体スイッチ群を介して出力端子５と接続
し、（ｎ＋１）種類の出力電圧ＶO1，ＶO2，…，Ｖ
O(n+1)を（ｎ＋１）個の半導体スイッチ群の制御により
出力端子５に出力する。
【００２２】次に本実施の形態の作用を説明する。以下
では、本実施の形態により、特性変動に依存しない安定
した出力電圧を得ることができることを式を用いて詳細
に説明する。なお作用を説明するにあたり以下のことを
考慮する。まず製造プロセス条件の変動、動作環境の温
度変化等に起因する各電子素子の特性変動は、ＭＯＳト
ランジスタの閾値電圧シフトと抵抗値の変動について考
慮する。ここでＭＯＳトランジスタの特性変動は、閾値
電圧シフト以外は無視できるとし、固有の特性曲線の形
状の変化はほとんどないものと仮定する。そして閾値電
圧シフトの大きさは素子サイズによらず等しいと仮定す
る。したがってＭＯＳトランジスタの閾値変動は、特性
変動のない場合の閾値電圧と特性変動による閾値電圧シ
フトの和で表される。一方抵抗値の変動は、抵抗値に比
例した大きさの変動を生じるものと仮定し、変動係数α
を用いると実際の抵抗値は設計値に（１＋α）を乗じた
値で表される。
【００２３】次に以上のような特性変動下において、Ｍ
ＯＳトランジスタの飽和領域（五極管領域）での動作を
考える。回路を構成する各ＭＯＳトランジスタは、固有
の特性曲線上のある動作点において定常的動作を行って
いる。特性変動が生じたときは、特性曲線のシフトを生
じ、特性曲線上の動作点の相対的位置が変化する。特性
変動が比較的小さい場合、特性曲線上の動作点の相対的
位置の変化の範囲は狭く、その範囲内の特性曲線を直線
で近似することができる。図１３はｎチャネル型ＭＯＳ
トランジスタ（以下ＮＭＯＳトランジスタという）のゲ
ート−ソース間電圧ＶGSとドレイン−ソース間電流ＩDS
（ドレイン電流）との関係を示す図で、ＮＭＯＳトラン
ジスタの特性曲線を点線で示し、特性曲線上の動作点近
傍を直線近似したものを実線で示している。動作点は特
性変動によって近似線上のある範囲内を移動すると考え
ることができる。図１３で用いる記号を以下のように定
義する。
【００２４】Ｖt ：特性変動がないときのＮＭＯＳトラ
ンジスタの閾値電圧 ΔＶt ：特性変動によるＮＭＯＳトランジスタの閾値電
圧シフト ＶGS：ソースに対するゲートの相対電圧 ＩDS：ドレインからソースへ流れるドレイン電流 ｖ＋ΔＶt ：近似線を延長したときのＶGS軸切片 ｒ：ＩDS軸に対する近似線の傾き このとき特性変動下における近似線上の動作点は以下の
関係式を満たす。
【００２５】 ＶGS＝ｖ＋ΔＶt ＋ＩDS・ｒ （１） なおｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳト
ランジスタという）についても、同様の近似を行うこと
ができる。
【００２６】以上の近似を用いて、図３の回路の説明を
行う。以下の説明では、素子固有のパラメータには記号
に素子番号を付加して表す。図３の回路では、電圧制御
手段２を構成するＭＯＳトランジスタ１１，１２および
出力回路４を構成するＭＯＳトランジスタ群はすべてＮ
ＭＯＳトランジスタとする。ＭＯＳトランジスタ１１，
１２の動作点は、（１）式を用いるとそれぞれ以下のよ
うに表すことができる。
【００２７】 ＶGS11＝ｖ11＋ΔＶt ＋ＩDS11・ｒ11 （２） ＶGS12＝ｖ12＋ΔＶt ＋ＩDS12・ｒ12 （３） したがって抵抗素子群１の両端の端子Ｎ1 ，Ｎ(n+1) の
それぞれの端子電圧Ｖi1，Ｖi(n+1)はそれぞれ Ｖi1＝Ｅ1 ＋ＶGS11＝Ｅ1 ＋ｖ11＋ΔＶt ＋ＩDS11・ｒ11 （４） Ｖi(n+1)＝Ｅ2 ＋ＶGS12＝Ｅ2 ＋ｖ12＋ΔＶt ＋ＩDS12・ｒ12 （５） と表される。抵抗素子群１の各端子における電圧は、端
子Ｎ1 と端子Ｎ(n+1) との間を分割する抵抗比によって
決まり、ｍ番目の端子が端子Ｎ1 と端子Ｎ(n+1)との間
の抵抗をＲ1m：Ｒm(n+1)の比に分割しているとき、その
端子電圧Ｖimは（４），（５）式を用いて（６）式のよ
うに表される。
【００２８】
【数１】
【００２９】そしてｍ番目の端子に接続された閾値電圧
（ＶtQm ＋ΔＶt ）をもつＮＭＯＳトランジスタＱ
m は、ゲート端子に電圧Ｖimがバイアスされるので、ド
レイン電圧Ｅ3 がゲート電圧Ｖimより高電圧であると
き、ＮＭＯＳトランジスタＱm のソース電圧は閾値電圧
（ＶtQm ＋ΔＶt ）だけ降圧された電圧となる。そして
ｍ番目の半導体スイッチＳＷm だけが閉じているとき、
出力端子５には電圧ＶOmが出力される。出力電圧ＶOmは
（６）式より（７）式のようになり、閾値電圧シフトΔ
Ｖt に直接依存しない電圧となる。
【００３０】
【数２】
【００３１】そして半導体スイッチ群の制御によりｍ＝
１，２，…，（ｎ＋１）と選択すれば、異なる（ｎ＋
１）個の電圧ＶO1，ＶO2，…，ＶO(n+1)を出力端子５に
出力することができる。
【００３２】ところで（７）式で表される出力電圧は、
直接ΔＶt に依存していないが、特性変動による作用は
（７）式のＩDS11，ＩDS12にも含まれている。しかしＭ
ＯＳトランジスタ１１，１２のチャネル長Ｌに対するチ
ャネル幅Ｗの比（以下Ｗ／Ｌ比と記す）を十分大きく設
計することによりｒ11，ｒ12は十分小さく、また
ＩDS 11，ＩDS12の変動が十分小さくなるように電流制御
手段３で制御すれば、特性変動による変動分Δ（ＩDS11
・ｒ11），Δ（ＩDS12・ｒ12）は、それぞれ特性変動が
ないときの（Ｅ1 ＋ｖ11＋ＩDS11・ｒ11），（Ｅ2 ＋ｖ
12＋ＩDS12・ｒ12）と比べて十分小さくなり、特性変動
に依存しない出力電圧を得ることができる。
【００３３】以上の説明においては、電圧制御手段２を
構成するＭＯＳトランジスタ１１，１２および出力回路
４を構成するＭＯＳトランジスタ群の特性変動による閾
値電圧シフトの大きさが等しいことが必要条件であり、
特性変動がないときのそれぞれの閾値電圧の大きさには
よらない。また以上の説明は図２のブロック構成をもつ
回路でも同様の作用をもつ。
【００３４】（実施の形態４）図４は本発明の第４の実
施の形態を示す回路図で、図３における電圧制御手段２
および出力回路４を構成するＭＯＳトランジスタ全てを
ＰＭＯＳトランジスタに置き換えたものである。本実施
の形態の作用は、第３の実施の形態の説明の中で用いた
ＮＭＯＳトランジスタの閾値電圧および閾値電圧シフト
をＰＭＯＳトランジスタのものに置き換えることによ
り、第３の実施の形態と同様の説明をすることができ
る。したがって図４に示す回路においても、半導体スイ
ッチ群を制御することにより、特性変動に依存しない異
なる（ｎ＋１）個の出力電圧ＶO1，ＶO2，…，ＶO(n+1)
を得ることができる。
【００３５】（実施の形態５）図５は本発明の第５の実
施の形態を示す回路図で、第３の実施の形態（図３）の
出力回路４の構成を改良したものである。図５を参照す
ると、出力回路４は（ｎ＋１）個の半導体スイッチ群Ｓ
Ｗ1 ，ＳＷ2 ，…，ＳＷ(n+1) とＭＯＳトランジスタ１
３で構成する。抵抗素子群１の端子Ｎ1 ，Ｎ2 ，…，Ｎ
(n+1) は半導体スイッチ群ＳＷ1 ，ＳＷ2 ，…，．ＳＷ
(n+1) を介してＭＯＳトランジスタ１３のゲート端子に
接続し、ＭＯＳトランジスタ１３のドレイン端子には電
圧Ｅ3 を与え、ソース端子より出力電圧を得る。この出
力回路４は図３に示す出力回路に比べてＭＯＳトランジ
スタが少なくとも１個あればよく、回路の簡素化と集積
回路の所要面積の縮小を可能とする。またＭＯＳトラン
ジスタ１３のソース端子と出力端子５との間に半導体ス
イッチを介さないので、出力インピーダンスが低いとい
う長所がある。
【００３６】次に本実施の形態の作用を説明する。半導
体スイッチ群ＳＷ1 ，ＳＷ2 ，…，ＳＷ(n+1) の内のｍ
番目の半導体スイッチＳＷm だけが閉じているとき、電
圧ＶimがＭＯＳトランジスタ１３のゲート端子にバイア
スされるので、ソース端子を介して出力電圧ＶOmが出力
端子５に出力される。このときのＭＯＳトランジスタ１
３の閾値電圧を（Ｖtm＋ΔＶt ）とすると、出力電圧Ｖ
Omは（７）式のＶtQmをＶtmに置き換えた式で表すこと
ができる。
【００３７】
【数３】
【００３８】特にＭＯＳトランジスタ１３が、第３の実
施の形態で説明したＭＯＳトランジスタＱm と同一素子
で構成されるとき、閾値電圧は等しくＶtQm ＝Ｖtmとな
る。
【００３９】以上のように本実施の形態の作用は、第３
の実施の形態と同様の説明をすることができる。したが
って各電子素子の最適な設定を行い、半導体スイッチ群
を制御することにより、特性変動に依存しない異なる
（ｎ＋１）個の出力電圧ＶO1，ＶO2，…，ＶO(n+1)を得
ることができる。
【００４０】以上の説明においては、電圧制御手段２を
構成するＭＯＳトランジスタ１１，１２および出力回路
４を構成するＭＯＳトランジスタ１３の特性変動による
閾値電圧シフトの大きさが等しいことが必要条件であ
り、特性変動がないときのそれぞれの閾値電圧の大きさ
にはよらない。また以上の説明は図２のブロック構成を
もつ回路でも同様の作用をもつ。
【００４１】（実施の形態６）図６は本発明の第６の実
施の形態を示す回路図で、図５における電圧制御手段２
および出力回路４を構成するＭＯＳトランジスタ全てを
ＰＭＯＳトランジスタに置き換えたものである。本実施
の形態の作用は、第５の実施の形態におけるＮＭＯＳト
ランジスタの閾値電圧および閾値電圧シフトをＰＭＯＳ
トランジスタのものに置き換えることにより、第５の実
施の形態と同様の説明をすることができる。したがって
図６に示す回路においても、半導体スイッチ群を制御す
ることにより、特性変動に依存しない異なる（ｎ＋１）
個の出力電圧ＶO1，ＶO2，…，ＶO(n+1)を得ることがで
きる。
【００４２】（実施の形態７）図７は本発明の第７の実
施の形態を示す回路図で、第５および第６の実施の形態
（図５、図６）において、出力回路４を改良したもので
ある。図７における出力回路４では、半導体スイッチ群
ＳＷ1 ，ＳＷ2 ，…，ＳＷ(n+1) とＭＯＳトランジスタ
１３のゲート端子との接続点に、半導体スイッチＳＷa
を介して電圧源を接続する。本実施の形態の作用は、電
圧源の電圧を最適に設定することにより、半導体スイッ
チ群に関係なく、半導体スイッチＳＷa の制御によりＭ
ＯＳトランジスタ１３をオフさせて出力端子５への出力
を遮断できるようにしたものである。
【００４３】（実施の形態８）次に電流制御手段３を具
体的に実施する回路について詳細に説明する。
【００４４】図８は本発明の第８の実施の形態を示す回
路図である。図８における電流制御手段３は、図３、図
４、図５、図６、図７で示した各実施の形態の中でも用
いることができる。ここでは第３の実施の形態（図３）
または第５の実施の形態（図５）に適用する場合につい
て説明する。なお電圧制御手段２および出力回路４を構
成するＭＯＳトランジスタは全てＮＭＯＳトランジスタ
とし、簡単のためＭＯＳトランジスタ１１，１２はＷ／
Ｌ比の十分大きい同一サイズのＮＭＯＳトランジスタと
する。
【００４５】図８において電流制御手段３は、抵抗素子
群１と組成の等しい抵抗素子２１または抵抗素子２２で
構成されている。抵抗素子２１の一端に電圧Ｅ4 を与
え、他端を抵抗素子群１の端子Ｎ1 に接続する。一方抵
抗素子２２の一端には電圧Ｅ5を与え、他端を抵抗素子
群１の端子Ｎ(n+1) に接続する。
【００４６】次に本実施の形態の作用を説明する。以下
では本実施の形態により、特性変動に依存しない安定し
た出力電圧を得ることができることを式を用いて説明す
る。なお第３の実施の形態の説明の中で用いた仮定およ
び近似、定義した記号はそのまま用いる。また新たに以
下の記号を定義する。
【００４７】ＩS ：抵抗素子群１を端子Ｎ1 から端子Ｎ
(n+1) に向かって流れる電流 ＲS ：特性変動がないときの抵抗素子群１を構成する各
抵抗素子の抵抗値の総和＜ＲS ＝ＲS1＋ＲS2＋…＋ＲSn
＞ まず電圧制御手段２のＭＯＳトランジスタ１１，１２の
動作点を考えると、それぞれ（２），（３）式で表され
る。ＭＯＳトランジスタ１１，１２を同じサイズで設計
し、それぞれの動作点を同じＩDS（ＩDS11＝ＩDS12）と
なるように設定する場合ｒ11＝ｒ12，ｖ11＝ｖ12とな
り、Ｗ／Ｌ比が十分大きいときｒ11（＝ｒ12 ）は十分小
さくなる。このとき抵抗素子群１の両端の端子Ｎ1 ，Ｎ
2 の電圧の関係は、（４），（５）式より以下のように
表される。
【００４８】 （Ｅ1 ＋ｖ11＋ΔＶt ＋ＩDS11・ｒ11）−（Ｅ2 ＋ｖ11＋ΔＶt ＋ＩDS12・ｒ11 ）＝（１＋α）・ＲS ・ＩS （９） 特性変動が比較的小さく近似の範囲内であるならば、Ｍ
ＯＳトランジスタ１１，１２の動作点は、近似線上のＩ
DS11，ＩDS12がわずかに変化した位置にそれぞれ移動す
る。このとき（９）式左辺における（ＩDS11−ＩDS12）
・ｒ11は他項に比べて十分無視できる大きさである。し
たがって（９）式より、抵抗素子群１を流れる電流ＩS
は閾値電圧シフトΔＶt に依存しない式として以下のよ
うに表される。
【００４９】
【数４】
【００５０】ここで抵抗値変動がない（α＝０）ときの
ＩS を特にＩS0とした。なお（９），（１０）式では抵
抗素子２１，２２は関与しておらず、（９），（１０）
式は電流制御回路３の構成に関係なく成り立つ式であ
る。
【００５１】また電流の関係を考慮すると、抵抗素子群
１の各端子は出力回路４のＭＯＳトランジスタ群（図
３）もしくはＭＯＳトランジスタ１３（図５）のゲート
端子に接続されているので、抵抗素子群１と出力回路４
の間の電流は十分小さく無視することができる。したが
ってＭＯＳトランジスタ１１，１２のドレイン電流ＩDS
11，ＩDS12および抵抗素子群１を流れる電流ＩS の向き
より、抵抗素子２１から端子Ｎ1 に向かって流れる電流
は（ＩS ＋ＩDS11）で表され、一方端子Ｎ(n+1)より抵
抗素子２２に流れ込む電流は（ＩS −ＩDS12）で表され
る。そして抵抗素子２１，２２の抵抗値変動がないとき
の抵抗値をそれぞれＲ21，Ｒ22とすると、図８の関係式
は既に定義した記号および（４），（５）式を用いて以
下のように表される。
【００５２】 Ｅ4 −（Ｅ1 ＋ｖ11＋ΔＶt ＋ＩDS11・ｒ11）＝（１＋α）・Ｒ21・（ＩS ＋ ＩDS11） （１１） （Ｅ2 ＋ｖ11＋ΔＶt ＋ＩDS12・ｒ11）−Ｅ5 ＝（１＋α）・Ｒ22・（ＩS − ＩDS12） （１２） また（１０），（１１），（１２）式を用いてＩDS11，
ＩDS12を表すと、
【００５３】
【数５】
【００５４】
【数６】
【００５５】となる。ここで第３および第５の実施の形
態における説明により、出力電圧は（７）式または
（８）式で表され、特性変動に対する各出力電圧ＶO1，
ＶO2，…，ＶO(n+1)の出力精度はＩDS11，ＩDS12の変動
の大きさに依存している。そのため特性変動に依存しな
い安定な出力電圧を得るためには、ＩDS11，ＩDS12の変
動が十分小さくなるように設定する必要がある。そこで
（１３），（１４）式より、閾値電圧シフトΔＶt に対
してＲ21，Ｒ22を十分大きく設定すると、閾値電圧シフ
トΔＶt によるＩDS11，ＩDS12の変動を小さくすること
ができる。またＲ21，Ｒ22を十分大きくすることにより
ＩDS11，ＩDS12の大きさそのものも小さくなり、変動係
数αによるＩDS11，ＩDS12の変動を小さくすることがで
きる。また動作点の設定時のＩDS11，ＩDS12の値を小さ
くするように、与える電圧および各電子素子のサイズも
設定しておく。このような設定を行うことにより、特性
変動に依存しない安定な出力電圧を得ることができる。
【００５６】以上の説明では第３、第５の実施の形態
（図３、図５）の場合について説明したが、第４、第６
の実施の形態（図４、図６）のように電圧制御手段２お
よび出力回路４を構成する各ＭＯＳトランジスタがＰＭ
ＯＳトランジスタの場合、またはＭＯＳトランジスタの
基板バイアス効果が異なる場合や、トランジスタサイズ
によって閾値電圧の大きさが異なる場合、外部より与え
ることのできる電圧の範囲に制限がある場合について
も、出力電圧に必要な精度等に応じて、各ＭＯＳトラン
ジスタのＷ／Ｌ比や動作点の設定、各抵抗素子の抵抗値
の設定を最適に行うことにより同様に特性変動に依存し
ない安定な出力電圧を得ることができる。
【００５７】（実施の形態９）図９は本発明の第９の実
施の形態を示す回路図である。図９における電流制御手
段３は、図３、図４、図５、図６、図７で示した各実施
の形態の中でも用いることができる。ここでは第３の実
施の形態（図３）または第５の実施の形態（図５）に適
用する場合について説明する。なお電圧制御手段２およ
び出力回路４を構成するＭＯＳトランジスタは全てＮＭ
ＯＳトランジスタとし、簡単のためＭＯＳトランジスタ
１１，１２はＷ／Ｌ比の十分大きい同一サイズのＮＭＯ
Ｓトランジスタとする。
【００５８】図９において電流制御手段３は、抵抗素子
群１と組成の等しい抵抗素子と定電流回路で構成し、こ
の抵抗素子は抵抗値変動に対するセンサーとして用い
る。端子Ｎ1 に接続する電流制御手段３は、ＰＭＯＳト
ランジスタ３１，３２よりなる定電流回路と抵抗素子３
３で構成し、ＰＭＯＳトランジスタ３１，３２のソース
端子を共通接続し、それぞれのドレイン端子を端子Ｎ1
および抵抗素子３３にそれぞれ接続する。またそれぞれ
のゲート端子も、ＰＭＯＳトランジスタ３２のドレイン
端子と抵抗素子３３の接続点に共通接続する。ＰＭＯＳ
トランジスタ３１，３２の共通ソース端子および抵抗素
子３３には、それぞれ電圧Ｅ6 ，Ｅ7 を与える。一方端
子Ｎ(n+1) に接続する電流制御手段３は、ＮＭＯＳトラ
ンジスタ３４，３５よりなる定電流回路と抵抗素子３６
で構成し、ＮＭＯＳトランジスタ３４，３５のソース端
子を共通接続し、それぞれのドレイン端子を端子Ｎ
(n+1) および抵抗素子３６にそれぞれ接続する。またそ
れぞれのゲート端子も、ＮＭＯＳトランジスタ３５のド
レイン端子と抵抗素子３６の接続点に共通接続する。Ｎ
ＭＯＳトランジスタ３４，３５の共通ソース端子および
抵抗素子３６には、それぞれ電圧Ｅ8 ，Ｅ9 を与える。
【００５９】次に本実施の形態の作用を説明する。本実
施の形態における電流制御手段３は、抵抗値変動に対す
るセンサーの出力を定電流回路を構成するＭＯＳトラン
ジスタの共通ゲート端子にバイアスし、抵抗素子群１に
流れる電流を制御している。以下では本実施の形態によ
り特性変動に依存しない安定した出力電圧を得ることが
できることを式を用いて説明する。なお第３、第８の実
施の形態の説明の中で用いた仮定および近似、定義した
記号はそのまま用いる。また新たに以下の記号を定義す
る。
【００６０】ＶT ：特性変動がないときのＰＭＯＳトラ
ンジスタの閾値電圧 ΔＶT ：特性変動によるＰＭＯＳトランジスタの閾値電
圧シフト ここで抵抗素子３３，３６の特性変動がないときの抵抗
値をそれぞれＲ33，Ｒ36とすると、図９の関係式は（１
０）式および以下の式が成り立つ。
【００６１】 Ｅ6 −Ｅ7 ＋ＧGS32＝（１＋α）・Ｒ33・（−ＩDS32） （１５） ＩDS32＝ＩDS31＝−（ＩS ＋ＩDS11） （１６） Ｅ9 −Ｅ8 ＋ＶGS35＝（１＋α）・Ｒ36・ＩDS35 （１７） ＩDS35＝ＩDS34＝ＩS −ＩDS12 （１８） ＭＯＳトランジスタ３１，３２，３４，３５に（１）式
の近似を適用し、（１０）式および（１５）〜（１８）
式を用いてＩDS11，ＩDS12について解くと
【００６２】
【数７】
【００６３】
【数８】
【００６４】となる。ここで第３および第５の実施の形
態における説明により、出力電圧は（７）式または
（８）式で表され、特性変動に対する各出力電圧ＶO1，
ＶO2，…，ＶO(n+1)の出力精度はＩDS11，ＩDS12の変動
の大きさに依存している。そのため特性変動に依存しな
い安定な出力電圧を得るためには、ＩDS11，ＩDS12の変
動が十分小さくなるように設定する必要がある。
ＩDS11，ＩDS12の変動を小さくするには、（１９），
（２０）式よりＲ33，Ｒ36を十分大きく設定するととも
にＩS0も小さく設定する。また特性変動のないときのＩ
DS11，ＩDS12が小さくなるように動作点を設定する。各
電圧の条件は、ΔＶT ＝０，ΔＶt ＝０，α＝０の条件
およびＭＯＳトランジスタ１１，１２，３１，３２，３
４，３５の動作点の設定により、関係各式から設定され
る。このような設定を行うことにより、特性変動に依存
しない安定な出力電圧を得ることができる。
【００６５】また本実施の形態の説明では、電流制御回
路３は図９に示すような一対のＭＯＳトランジスタで構
成した定電流回路について説明したが、これを別の定電
流回路に置き換えても同様の作用により、特性変動に依
存しない安定な出力電圧を得ることができる。
【００６６】以上の説明では第３、第５の実施の形態
（図３、図５）の場合について説明したが、第４、第６
の実施の形態（図４、図６）のように電圧制御手段２お
よび出力回路４を構成する各ＭＯＳトランジスタがＰＭ
ＯＳトランジスタの場合、またはＭＯＳトランジスタの
基板バイアス効果が異なる場合や、トランジスタサイズ
によって閾値電圧の大きさが異なる場合、外部より与え
ることのできる電圧の範囲に制限がある場合について
も、出力電圧に必要な精度等に応じて、各ＭＯＳトラン
ジスタのＷ／Ｌ比や動作点の設定、各抵抗素子の抵抗値
の設定を最適に行うことにより同様に特性変動に依存し
ない安定な出力電圧を得ることができる。
【００６７】（実施の形態１０）図１０は本発明の第１
０の実施の形態を示す回路図である。図１０における電
流制御手段３は、図３、図４、図５、図６、図７で示し
た各実施の形態の中でも用いることができる。ここでは
第３の実施の形態（図３）または第５の実施の形態（図
５）に適用する場合について説明する。なお電圧制御手
段２および出力回路４を構成するＭＯＳトランジスタは
全てＮＭＯＳトランジスタとし、簡単のためＭＯＳトラ
ンジスタ１１，１２はＷ／Ｌ比の十分大きい同一サイズ
のＮＭＯＳトランジスタとする。
【００６８】図１０において電流制御手段３は、抵抗素
子群１と組成の等しい抵抗素子と一対のＭＯＳトランジ
スタで構成し、この抵抗素子は抵抗値変動に対するセン
サーとして用いる。端子Ｎ1 に接続する電流制御手段３
はＰＭＯＳトランジスタ４１，４２と抵抗素子４３で構
成し、ＰＭＯＳトランジスタ４１，４２のソース端子を
共通接続し、それぞれのドレイン端子を端子Ｎ1 および
抵抗素子４３にそれぞれ接続する。またＰＭＯＳトラン
ジスタ４１のゲート端子は、ＰＭＯＳトランジスタ４２
のドレイン端子と抵抗素子４３の接続点に接続する。Ｐ
ＭＯＳトランジスタ４１，４２の共通ソース端子、ＰＭ
ＯＳトランジスタ４２のゲート端子および抵抗素子４３
には、それぞれ電圧Ｅ11，Ｅ12，Ｅ13を与える。一方端
子Ｎ(n+1 ) に接続する電流制御手段３はＮＭＯＳトラン
ジスタ４４，４５と抵抗素子４６で構成し、ＮＭＯＳト
ランジスタ４４，４５のソース端子を共通接続し、それ
ぞれのドレイン端子を端子Ｎ(n+1) および抵抗素子４６
にそれぞれ接続する。またＮＭＯＳトランジスタ４４の
ゲート端子は、ＮＭＯＳトランジスタ４５のドレイン端
子と抵抗素子４６の接続点に接続する。ＮＭＯＳトラン
ジスタ４４，４５の共通ソース端子、ＮＭＯＳトランジ
スタ４５のゲート端子および抵抗素子４６には、それぞ
れ電圧Ｅ14，Ｅ15，Ｅ16を与える。
【００６９】次に本実施の形態の作用を説明する。本実
施の形態における電流制御手段３は、抵抗素子４３，４
６で抵抗値変動を検出し、それぞれの出力をＭＯＳトラ
ンジスタ４１，４３のゲート端子にバイアスし、抵抗素
子群１に流れる電流を最適に制御する。以下では本実施
の形態により、特性変動に依存しない安定した出力電圧
を得ることができることを式を用いて詳細に説明する。
なお第３、第８、第９の実施の形態の説明の中で用いた
仮定および近似、定義した記号をそのまま用いる。
【００７０】ここで抵抗素子４３，４６の特性変動がな
いときの抵抗値をそれぞれＲ43，Ｒ46とすると、図１０
の関係式は（１０）式および以下の式が成り立つ。
【００７１】 Ｅ11−Ｅ13＋ＶGS41＝（１＋α）・Ｒ43・（−ＩDS42） （２１） ＩDS41＝−（ＩS ＋ＩDS11） （２２） ＶGS42＝Ｅ12−Ｅ11 （２３） Ｅ16−Ｅ14−ＶGS44＝（１＋α）・Ｒ46・ＩDS45 （２４） ＩDS44＝ＩS −ＩDS12 （２５） ＶGS45＝Ｅ15−Ｅ14 （２６） ＭＯＳトランジスタ４１，４２，４４，４５に（１）式
の近似を適用し、（１０）式および（２１）〜（２６）
式を用いてＩDS11，ＩDS12について解くと
【００７２】
【数９】
【００７３】
【数１０】
【００７４】となる。ここでＲ43＝ｒ42，Ｒ46＝ｒ45と
設定し、また （１＋α）-1＝１−α＋α2 （２９） と近似すると（２７），（２８）式は以下のように表さ
れる。
【００７５】
【数１１】
【００７６】
【数１２】
【００７７】（３０），（３１）式において更に以下の
条件をそれぞれ設定する。
【００７８】
【数１３】
【００７９】
【数１４】
【００８０】改めてＩDS11，ＩDS12は以下のように表さ
れる。
【００８１】
【数１５】
【００８２】
【数１６】
【００８３】ここで第３および第５の実施の形態におけ
る説明により、出力電圧は（７）式または（８）式で表
され、特性変動に対する各出力電圧ＶO1，ＶO2，…，Ｖ
O(n+1)の出力精度はＩDS11，ＩDS12の変動の大きさに依
存する。そのため特性変動に依存しない安定な出力電圧
を得るためには、ＩDS11，ＩDS12の変動が十分小さくな
るように設定する必要がある。ＩDS11，ＩDS12の変動を
小さくするには、（３４）、（３５）式よりまずｒ41，
ｒ44を十分大きく設定する、すなわちＭＯＳトランジス
タ４１，４４のＷ／Ｌ比が小さくなるように設計する。
また特性変動のないときの抵抗素子群１を流れる電流Ｉ
S0を小さく設定する。そしてこのときの各電圧の関係
は、ΔＶT ＝０，ΔＶt ＝０，α＝０の条件およびＭＯ
Ｓトランジスタ１１，１２，４１，４２，４４，４５の
動作点の設定により関係各式から設定される。このよう
な設定を行うことにより、特性変動に依存しない安定な
出力電圧を得ることができる。
【００８４】以上の説明では第３、第５の実施の形態
（図３、図５）の場合について説明したが、第４、第６
の実施の形態（図４、図６）のように電圧制御回路２お
よび出力回路４を構成する各ＭＯＳトランジスタがＰＭ
ＯＳトランジスタの場合、またはＭＯＳトランジスタの
基板バイアス効果が異なる場合や、トランジスタサイズ
によって閾値電圧の大きさが異なる場合、外部より与え
ることのできる電圧の範囲に制限がある場合について
も、出力電圧に必要な精度等に応じて、各ＭＯＳトラン
ジスタのＷ／Ｌ比や動作点の設定、各抵抗素子の抵抗値
の設定を最適に行うことにより同様に特性変動に依存し
ない安定な出力電圧を得ることができる。
【００８５】（実施の形態１１）図１１は本発明の第１
１の実施の形態を示すブロック図で、第１の実施の形態
において出力端子５に電圧制御手段７を設けた。電圧制
御手段７は、出力回路４を構成するトランジスタがオフ
することにより所望の出力電圧が得られなくなるのを防
ぐように出力端子５の電圧を制御している。そして第１
から第１０までの全ての実施の形態に用いることができ
る。
【００８６】本実施の形態の作用を図３、図４、図５、
図６、図７に示す出力回路４を例にとって説明する。各
図はそれぞれ出力回路４を構成するＭＯＳトランジスタ
のソース端子の電圧を、そのまま出力端子５に出力する
構成となっている。しかし出力回路４をＮＭＯＳトラン
ジスタで構成した場合、出力端子５が所望の電圧より低
い電圧のときは、それを上昇させて出力端子５に所望の
電圧を出力することができるが、出力端子５が所望の電
圧よりも高い電圧のときは、ＮＭＯＳトランジスタがオ
フするため、その電圧を降下させて所望の電圧を出力す
ることはできない。一方出力回路４をＰＭＯＳトランジ
スタで構成した場合、出力端子５が所望の電圧より高い
電圧のときは、それを降下させて所望の電圧を出力する
ことができるが、出力端子５が所望の電圧よりも低い電
圧のときは、ＰＭＯＳトランジスタがオフするため、そ
の電圧を上昇させて所望の電圧を出力することはできな
い。したがって出力電圧ＶO1，ＶO2，…，ＶO(n+1)を任
意の順に出力できない場合がある。そこで電圧制御手段
７は、ある出力期間と次の出力期間との間に出力端子５
の電圧を一時的に最適な電圧となるように制御する。こ
れにより出力回路４のＭＯＳトランジスタをオフさせる
ことなく、出力電圧ＶO1，ＶO2，…，ＶO(n+ 1)を任意の
順に出力することができる。
【００８７】（実施の形態１２）図１２は本発明の第１
２の実施の形態を示すブロック図である。図１２は本発
明の多値電圧源回路を２つ組み合わせた構成となってお
り、それぞれ出力回路４をｘ個（ただし、ｘは１以上の
自然数）含んでいる。そしてｘ個の出力回路４にはそれ
ぞれ抵抗素子群１の（ｎ＋１）個の端子の電圧が供給さ
れている。２つの多値電圧源回路の一方は出力回路４を
ｎチャネル型トランジスタで構成し、他方は出力回路４
をｐチャネル型トランジスタで構成し、それぞれの多値
電圧源回路を多値電圧源回路Ａ、多値電圧源回路Ｂとす
る。またそれぞれの多値電圧源回路を構成する回路ブロ
ックにも記号Ａ，Ｂを付加して表す。また多値電圧源回
路Ａ，Ｂそれぞれのｘ個の出力端子を１対１接続し、ｘ
個の共通出力端子より電圧Ｖou t1，Ｖout2，…，Ｖoutx
を出力する。そして多値電圧源回路Ａのｙ番目（ただ
し、ｙは１以上ｘ以下の自然数）の出力電圧を定電圧Ｅ
y 以上となるように設定し、また多値電圧源回路Ｂのｙ
番目の出力電圧を定電圧Ｅy 以下となるように設定し、
多値電圧源回路Ａと多値電圧源回路Ｂの出力電圧を交互
に出力させるとき、ｙ番目の共通出力端子より所望の電
圧を得ることができる。
【００８８】なお本実施の形態は、第１１の実施の形態
（図１１）において、電圧制御手段７として多値電圧源
回路を用いた１例であると考えることができる。
【００８９】
【実施例】
（実施例１）第８の実施の形態で説明した図８の多値電
圧源回路について第１の実施例を示す。図８の回路で特
性変動による閾値電圧シフトΔＶt が最大±０．１Ｖ、
抵抗値の変動が最大±１０％（α＝±０．１）生じる場
合において、出力電圧ＶO1，ＶO2，…，ＶO(n+1)がＶO1
＝７ＶからＶO(n+1)＝２Ｖまでの電位差５Ｖの範囲で、
（ｎ＋１）個の出力電圧をもつように多値電圧源回路を
設計するときの各素子の設計条件と出力電圧精度を求め
る。また電圧制御手段２および出力回路４を構成するＭ
ＯＳトランジスタをＮＭＯＳトランジスタとした例につ
いて説明する。簡単のため各ＮＭＯＳトランジスタの基
板電圧はソース電圧に等しく、特性変動がないときのＮ
ＭＯＳトランジスタの閾値電圧をＶt ＝１Ｖとする。Ｎ
ＭＯＳトランジスタ１１，１２は図１３に示す特性曲線
をもつ素子を用いて、特性変動がないときの動作点をＩ
DS11＝ＩDS12＝２０μＡに設定する。このときの近似線
の傾きはｒ11＝ｒ12＝３．２ｋΩとなり、ｖ11，ｖ12は
ｖ11＝ｖ12＝１．０５Ｖとなる。またΔＶt ＝±０．１
Ｖを考慮してＲ21＝Ｒ22＝１６０ｋΩと設定し、抵抗素
子群１の全抵抗をＲS ＝１００ｋΩとする。上記の値を
用いて（４），（５）および（７）または（８）式の特
性変動がないとき（ΔＶt ＝０，α＝０）の条件より ＶO1＝Ｅ1 ＋ｖ11＋ＩDS11・ｒ11−Ｖt （３６） ＶO(n+1)＝Ｅ2 ＋ｖ12＋ＩDS12・ｒ12−Ｖt （３７） となり、電圧Ｅ1 ，Ｅ2 は Ｅ1 ＝６．８８６Ｖ，Ｅ2 ＝１．８８６Ｖ と設定される。同様に特性変動がないときの条件で（１
０），（１３），（１４）式より電圧Ｅ4 ，Ｅ5 が設定
される。
【００９０】Ｅ4 ＝１９．２Ｖ，Ｅ5 ＝−１．８Ｖ また特性変動が生じたときのＩDS11，ＩDS12は（１
３），（１４）式よりＩDS11＝ＩDS12＝（１．０２＋
α）-1・（２０．４μＡ−ΔＶt ／１６０ｋΩ）とな
る。閾値電圧シフトΔＶt ＝±０．１Ｖに対して、ΔＶ
t ／１６０ｋΩ＝±０．６２５μＡは２０．４μＡに比
べて十分に小さいので無視することができ、また抵抗値
変動α＝±０．１を考慮すると、 ＩDS11＝ＩDS12＝１８．２μＡ（α＝０．１） ＩDS11＝ＩDS12＝２２．２μＡ（α＝−０．１） となる。このＩDS11，ＩDS12の変動の範囲において
（１）式がよい近似となっていることは図１３より明ら
かであり、出力精度約±７ｍＶの出力電圧を得ることが
できると期待される。
【００９１】以上の近似計算をもとに実際にシミュレー
ションを行った。各素子サイズは上記設定値をそのまま
用いたが、電圧設定値は上記計算値を参考にしてシミュ
レーション上で最適値を求めた。また図１６にシミュレ
ーションを行った回路図と各素子サイズを示す。以下に
電圧設定値およびシミュレーション出力リストを示す。 電圧設定値 Ｅ1 ＝６．８７７Ｖ，Ｅ2 ＝１．８７７Ｖ，Ｅ3 ＝１
０．０００Ｖ，Ｅ4 ＝１９．１９１Ｖ，Ｅ5 ＝−１．８
０９Ｖ シミュレーション出力リスト ΔＶt ＝０．１，α＝０．１ ＶO1＝６．９９３１Ｖ，ＶO(n+1)＝１．９９４５Ｖ ΔＶt ＝０．１，α＝−０．１ ＶO1＝７．００５４Ｖ，ＶO(n+1)＝２．００６８Ｖ ΔＶt ＝−０．１，α＝０．１ ＶO1＝６．９９３５Ｖ，ＶO(n+1)＝１．９９４５Ｖ ΔＶt ＝−０．１，α＝−０．１ ＶO1＝７．００５８Ｖ，ＶO(n+1)＝２．００７２Ｖ 以上の結果より、特性変動に対して約±７ｍＶ精度の出
力電圧を得ることができた。この出力精度の大きさは特
性変動に対して十分小さく、図８の回路が特性変動に依
存しない安定な出力電圧を得られることを示している。
【００９２】（実施例２）第９の実施の形態で説明した
図９の多値電圧源回路について第２の実施例を示す。図
９の回路で特性変動によるＮＭＯＳトランジスタの閾値
電圧シフトΔＶtおよびＰＭＯＳトランジスタの閾値電
圧シフトΔＶT が最大±０．１Ｖ、抵抗値の変動が最大
±１０％（α＝±０．１）生じる場合において、出力電
圧ＶO1，ＶO2，…，ＶO(n+1)がＶO1＝７ＶからＶO(n+1)
＝２Ｖまでの電位差５Ｖの範囲で（ｎ＋１）個の出力電
圧をもつように多値電圧源回路を設計するときの、各素
子の設計条件と出力電圧精度を求める。また電圧制御手
段２および出力回路４を構成するＭＯＳトランジスタを
ＮＭＯＳトランジスタとした例について説明する。簡単
のため各ＭＯＳトランジスタの基板電圧はソース電圧に
等しく、特性変動がないときのＮＭＯＳトランジスタの
閾値電圧をＶt ＝１Ｖ、ＰＭＯＳトランジスタの閾値電
圧をＶT ＝−１Ｖとする。ＮＭＯＳトランジスタ１１，
１２は図１３に示す特性曲線をもつ素子を用いて、特性
変動がないときの動作点をＩDS11＝ＩDS 12＝２０μＡに
設定する。このときの近似線の傾きはｒ11＝ｒ12＝３．
２ｋΩとなり、ｖ11，ｖ12はｖ11＝ｖ12＝１．０５Ｖと
なる。また抵抗素子群１の全抵抗はＲS ＝１００ｋΩと
する。ＰＭＯＳトランジスタ３１，３２が図１４に示す
特性曲線をもち、ＮＭＯＳトランジスタ３４，３５が図
１５に示す特性曲線をもつとき、ＩDS11，ＩDS12，ＩS
を考慮して、特性変動がないときのＭＯＳトランジスタ
３１，３２，３４，３５のそれぞれの動作点をＩDS31＝
ＩDS32＝−７０μＡ，ＩDS34＝ＩDS35＝３０μＡの近似
線上に設定する。このときｒ32＝２０ｋΩ，ｖ32＝−
２．５Ｖ，ｒ35＝２０ｋΩ，ｖ35＝１．６７Ｖとなる。
またＲ33＝Ｒ36＝１４０ｋΩに設定する。上記の値を用
いて（４），（５）および（７）または（８）式の特性
変動がないとき（ΔＶt ＝０，ΔＶT ＝０，α＝０）の
条件より（３６），（３７）式が成り立ち、電圧Ｅ1 ，
Ｅ2 は Ｅ1 ＝６．８８６Ｖ，Ｅ2 ＝１．８８６Ｖ と設定される。同様に特性変動がないときの条件で（１
０），（１９），（２０）式より電圧Ｅ6 ，Ｅ7 ，
Ｅ8 ，Ｅ9 が設定される。
【００９３】 Ｅ6 −Ｅ7 ＝１３．７Ｖ，Ｅ9 −Ｅ8 ＝６．４７Ｖ ここで電圧Ｅ6 ，Ｅ8 はＭＯＳトランジスタ３１，３４
が飽和領域で動作する任意の電圧に設定することができ
る。
【００９４】また特性変動が生じたときのＩDS11，Ｉ
DS12は（１９），（２０）式よりそれぞれ
【００９５】
【数１７】
【００９６】
【数１８】
【００９７】となり、このときΔＶt ＜＜４．８，ΔＶ
T ＜＜１１．２であるので、閾値電圧シフトΔＶt ，Δ
ＶT の影響は無視することができる。したがってα＝±
０．１に対するＩDS11，ＩDS12は以下の値をもつ。
【００９８】ＩDS11＝１８．９μＡ，ＩDS12＝１７．９
μＡ（α＝０．１） ＩDS11＝２１．１μＡ，ＩDS12＝２２．７μＡ（α＝−
０．１） このＩDS11，ＩDS12の変動の範囲において（１）式がよ
い近似となっていることは図１３より明らかであり、出
力精度約±８．６ｍＶの出力電圧を得ることができると
期待される。
【００９９】以上の近似計算をもとに実際にシミュレー
ションを行った。各素子サイズは上記設定値をそのまま
用いたが、電圧設定値は上記計算値を参考にしてシミュ
レーション上で最適値を求めた。また図１７にシミュレ
ーションを行った回路図と各素子サイズを示す。以下に
電圧設定値およびシミュレーション出力リストを示す。 電圧設定値 Ｅ1 ＝６．８７８Ｖ，Ｅ2 ＝１．８８０Ｖ，Ｅ3 ＝１
０．０００Ｖ，Ｅ6 ＝１５．０００Ｖ，Ｅ7 ＝１．７０
０Ｖ，Ｅ8 ＝−５．０００Ｖ，Ｅ9 ＝１．４７０Ｖ シミュレーション出力リスト ΔＶt ＝０．１，ΔＶT ＝−０．１，α＝０．１ ＶO1＝６．９９６３Ｖ，ＶO(n+1)＝１．９９７４Ｖ ΔＶt ＝０．１，ΔＶT ＝−０．１，α＝−０．１ ＶO1＝７．００２２Ｖ，ＶO(n+1)＝２．０１２４Ｖ ΔＶt ＝−０．１，ΔＶT ＝−０．１，α＝０．１ ＶO1＝６．９９３０Ｖ，ＶO(n+1)＝１．９８９３Ｖ ΔＶt ＝−０．１，ΔＶT ＝−０．１，α＝−０．１ ＶO1＝６．９９８６Ｖ，ＶO(n+1)＝２．００３５Ｖ ΔＶt ＝０．１，ΔＶT ＝０．１，α＝０．１ ＶO1＝７．００３３Ｖ，ＶO(n+1)＝１．９９７６Ｖ ΔＶt ＝０．１，ΔＶT ＝０．１，α＝−０．１ ＶO1＝７．０１０３Ｖ，ＶO(n+1)＝２．０１２７Ｖ ΔＶt ＝−０．１，ΔＶT ＝０．１，α＝０．１ ＶO1＝６．９９９８Ｖ，ＶO(n+1)＝１．９８９５Ｖ ΔＶt ＝−０．１，ΔＶT ＝０．１，α＝−０．１ ＶO1＝７．００６６Ｖ，ＶO(n+1)＝２．００３８Ｖ 以上の結果より、特性変動に対して約±１３ｍＶ精度の
出力電圧を得ることができた。この出力精度の大きさは
特性変動に対して十分小さく、図９の回路が特性変動に
依存しない安定な出力電圧を得られることを示してい
る。
【０１００】（実施例３）第１０の実施の形態で説明し
た図１０の多値電圧源回路について第３の実施例を示
す。第１０の回路で特性変動によるＮＭＯＳトランジス
タの閾値電圧シフトΔＶt およびＰＭＯＳトランジスタ
の閾値電圧シフトΔＶT が最大±０．１Ｖ、抵抗値の変
動が最大±１０％（α＝±０．１）生じる場合におい
て、出力電圧ＶO1，ＶO2，…，ＶO(n+1)がＶO1＝７Ｖか
らＶO(n+1)＝２Ｖまでの電位差５Ｖの範囲で、（ｎ＋
１）個の出力電圧をもつように多値電圧源回路を設計す
るときの各素子の設計条件と出力電圧精度を求める。ま
た電圧制御手段２および出力回路４を構成するＭＯＳト
ランジスタをＮＭＯＳトランジスタとした例について説
明する。簡単のため各ＭＯＳトランジスタの基板電圧は
ソース電圧に等しく、特性変動がないときのＮＭＯＳト
ランジスタの閾値電圧をＶt ＝１Ｖ、ＰＭＯＳトランジ
スタの閾値電圧をＶT ＝−１Ｖとする。ＮＭＯＳトラン
ジスタ１１，１２は図１３に示す特性曲線をもつ素子を
用いて、特性変動がないときの動作点をＩDS11＝ＩDS12
＝２０μＡに設定する。このときの近似線の傾きはｒ11
＝ｒ12＝３．２ｋΩとなり、ｖ11，ｖ12はｖ11＝ｖ12＝
１．０５Ｖとなる。また抵抗素子群１の全抵抗はＲS ＝
１００ｋΩとする。ＰＭＯＳトランジスタ４１，４２が
図１４に示す特性曲線をもち、ＮＭＯＳトランジスタ４
４，４５が図１５に示す特性曲線をもつとき、ＩDS11，
ＩDS12，ＩS を考慮して、特性変動がないときのＭＯＳ
トランジスタ４１，４２，４４，４５のそれぞれの動作
点をＩDS41＝ＩDS42＝−７０μＡ，ＩDS44＝ＩDS45＝３
０μＡの近似線上に設定する。このときｒ41＝ｒ42＝Ｒ
43＝２０ｋΩ，ｖ41＝ｖ42＝−２．５Ｖ，ｒ44＝ｒ45＝
Ｒ46＝２０ｋΩ，ｖ44＝ｖ45＝１．６７Ｖとなる。上記
の値を用いて、（４），（５）および（７）または
（８）式の特性変動がないとき（ΔＶt ＝０，ΔＶT ＝
０，α＝０）の条件より（３６），（３７）式が成り立
ち、電圧Ｅ1 ，Ｅ2 は Ｅ1 ＝６．８８６Ｖ，Ｅ2 ＝１．８８６Ｖ と設定される。同様に特性変動がないときの条件で（１
０），（３２），（３３），（３４），（３５）式より
電圧Ｅ11，Ｅ12，Ｅ13，Ｅ14，Ｅ15，Ｅ16が設定され
る。
【０１０１】 Ｅ11−Ｅ12＝３．５Ｖ，Ｅ12−Ｅ13＝１．４Ｖ， Ｅ15−Ｅ14＝２．６７Ｖ，Ｅ16−Ｅ15＝０．６Ｖ ここで電圧Ｅ11，Ｅ14はＭＯＳトランジスタ４１，４４
が飽和領域で動作する任意の電圧に設定することができ
る。
【０１０２】また特性変動が生じたときのＩDS11，Ｉ
DS12は（３４），（３５）式よりそれぞれ ＩDS11＝２０μＡ−α・ΔＶT ／２０ｋΩ−α2 ・５０
μＡ ＩDS12＝２０μＡ−α・ΔＶt ／２０ｋΩ＋α2 ・５０
μＡ となり、このとき（α・ΔＶT ／２０ｋΩ），（α・Δ
Ｖt ／２０ｋΩ），（±α2 ・５０μＡ）の項によるＩ
DS11，ＩDS12の変動は、ΔＶt ＝±０．１，ΔＶT ＝±
０．１，α＝±０．１に対して±１μＡ以下であるた
め、（１）式がよい近似となっていることは図１３より
明らかであり、出力精度約±３．２ｍＶの出力電圧を得
ることができると予想される。
【０１０３】以上の近似計算をもとに実際にシミュレー
ションを行った。各素子サイズは上記設定値をそのまま
用いたが、電圧設定値は上記計算値を参考にしてシミュ
レーション上で最適値を求めた。また図１８にシミュレ
ーションを行った回路図と各素子サイズを示す。以下に
電圧設定値およびシミュレーション出力リストを示す。
【０１０４】電圧設定値 Ｅ1 ＝６．８７９Ｖ，Ｅ2 ＝１．８７３Ｖ，Ｅ3 ＝１
０．０００Ｖ，Ｅ11＝１２．０００Ｖ，Ｅ12＝８．００
０Ｖ，Ｅ13＝６．６００Ｖ，Ｅ14＝−３．０００Ｖ，Ｅ
15＝−０．７０５Ｖ，Ｅ13＝−０．１２５Ｖ シミュレーション出力リスト ΔＶt ＝０．１，ΔＶT ＝−０．１，α＝０．１ ＶO1＝６．９９６３Ｖ，ＶO(n+1)＝１．９９２９Ｖ ΔＶt ＝０．１，ΔＶT ＝−０．１，α＝−０．１ ＶO1＝６．９９７４Ｖ，ＶO(n+1)＝２．００９１Ｖ ΔＶt ＝−０．１，ΔＶT ＝−０．１，α＝０．１ ＶO1＝６．９９３０Ｖ，ＶO(n+1)＝１．９９１９Ｖ ΔＶt ＝−０．１，ΔＶT ＝−０．１，α＝−０．１ ＶO1＝６．９９４１Ｖ，ＶO(n+1)＝２．０００６Ｖ ΔＶt ＝０．１，ΔＶT ＝０．１，α＝０．１ ＶO1＝６．９９８８Ｖ，ＶO(n+1)＝１．９９３０Ｖ ΔＶt ＝０．１，ΔＶT ＝０．１，α＝−０．１ ＶO1＝７．００９８Ｖ，ＶO(n+1)＝２．００９５Ｖ ΔＶt ＝−０．１，ΔＶT ＝０．１，α＝０．１ ＶO1＝６．９９５７Ｖ，ＶO(n+1)＝１．９９２０Ｖ ΔＶt ＝−０．１，ΔＶT ＝０．１，α＝−０．１ ＶO1＝７．００６３Ｖ，ＶO(n+1)＝２．００１０Ｖ 以上の結果より、特性変動に対して約±１０ｍＶ精度の
出力電圧を得ることができた。この出力精度の大きさは
特性変動に対して十分小さく、図１０の回路が特性変動
に依存しない安定な出力電圧を得られることを示してい
る。
【０１０５】（実施例４）第１１の実施の形態で説明し
た図１１の多値電圧源回路について第４の実施例を示
す。図１１に示す多値電圧源回路は出力回路４をＮＭＯ
Ｓトランジスタで構成し、同じく出力回路４に含まれる
半導体スイッチ群の制御により（ｎ＋１）個の電圧
ＶO1，ＶO2，…，ＶO(n+1)を出力端子５に出力する。そ
して各電圧はＶO1＞ＶO2＞…＞ＶO(n+1)＞０となるよう
に設定されている。
【０１０６】図１９（ａ）は、電圧ＶO(n+1)から電圧Ｖ
O1までを順次出力させ、電圧ＶO1を出力した後繰り返し
電圧ＶO(n+1)から順次出力させたときの出力電圧の時間
変化を示したものである。出力回路４はＮＭＯＳトラン
ジスタで構成されているので、ある出力期間の出力電圧
より前の出力期間の出力電圧が低ければ連続的に出力す
ることができるが、電圧ＶO1の次にそれより低い電圧Ｖ
O(n+1)を連続的に出力することはできないので電圧制御
手段７により時間ｔa からｔb の間一時的に出力端子５
の電圧を０Ｖに降下させている。
【０１０７】一方図１９（ｂ）は、電圧ＶO1，ＶO2，
…，ＶO(n+1)を任意の順番で出力することができるよう
に時間ｔ1 からｔ2 、ｔ3 からｔ4 、ｔ5 からｔ6 、…
の間を電圧制御手段７により一時的に出力端子５の電圧
を０Ｖに降下させている。
【０１０８】
【発明の効果】本発明の多値電圧源回路を用いれば、簡
単な回路構成で、製造プロセス条件の変動、動作環境の
温度変化等に起因する電子素子の特性変動に依存しな
い、異なる多数の電圧値を安定に出力することができる
ので、各種機器を駆動するための大規模回路などを単一
に集積化できるようになり、各種機器の高性能化・低コ
スト化ができるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
【図２】本発明の第２の実施の形態を示すブロック図で
ある。
【図３】本発明の第３の実施の形態を示すブロック図で
ある。
【図４】本発明の第４の実施の形態を示すブロック図で
ある。
【図５】本発明の第５の実施の形態を示すブロック図で
ある。
【図６】本発明の第６の実施の形態を示すブロック図で
ある。
【図７】本発明の第７の実施の形態を示すブロック図で
ある。
【図８】本発明の第８の実施の形態を示すブロック図で
ある。
【図９】本発明の第９の実施の形態を示すブロック図で
ある。
【図１０】本発明の第１０の実施の形態を示すブロック
図である。
【図１１】本発明の第１１の実施の形態を示すブロック
図である。
【図１２】本発明の第１２の実施の形態を示すブロック
図である。
【図１３】本発明の実施の形態および実施例を説明する
のに用いたＭＯＳトランジスタのゲート−ソース間電圧
とドレイン電流の関係を示す図である。
【図１４】本発明の実施例に用いたＭＯＳトランジスタ
のゲート−ソース間電圧とドレイン電流の関係を示す図
である。
【図１５】本発明の実施例に用いたＭＯＳトランジスタ
のゲート−ソース間電圧とドレイン電流の関係を示す図
である。
【図１６】本発明の第１の実施例を示す図である。
【図１７】本発明の第２の実施例を示す図である。
【図１８】本発明の第３の実施例を示す図である。
【図１９】本発明の第４の実施例を示す図である。
【図２０】第１の従来例を示す回路図である。
【図２１】第２の従来例を示す回路図である。
【図２２】第３の従来例を示す回路図である。
【符号の説明】
１ 抵抗素子群 ２ 電圧制御手段 ３ 電流制御手段 ４ 出力回路 ５ 出力端子 ６ 共通ドレイン端子 ７ 電圧制御手段 １１，１２，１３ ＭＯＳトランジスタ ３１，３２，４１，４２ ＰＭＯＳトランジスタ ３４，３５，４４，４５ ＮＭＯＳトランジスタ ２１，２２，３３，３６，４３，４６ 抵抗素子 Ｅ 電圧 Ｎ 端子 Ｒ 特性変動がないときの抵抗値 ＳＷ 半導体スイッチ Ｑ トランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/00 - 3/30 G02F 1/133 505 - 535 G02F 1/133 545 - 580 G09G 3/36

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】直列接続されたｎ個（ただし、ｎは１以上
    の自然数）の抵抗素子群の両端を含む（ｎ＋１）個の端
    子の電圧をトランジスタを含む出力回路を通して第１の
    出力端子より取り出す多値電圧源回路において、前記ト
    ランジスタの閾値電圧が変動してもその閾値電圧の変動
    と同じ大きさだけ前記抵抗素子群の両端を含む（ｎ＋
    １）個の端子の電圧を変動させる電圧制御手段と、前記
    抵抗素子群の抵抗値が変動しても前記抵抗素子群の両端
    を含む（ｎ＋１）個の端子の各端子間の電位差を一定に
    保つように前記抵抗素子群の各抵抗素子に流れる電流を
    制御する電流制御手段を有することを特徴とする多値電
    圧源回路。
  2. 【請求項２】前記電流制御手段は、少なくとも前記抵抗
    素子群の両端に接続される２個で構成され、前記電圧制
    御手段は前記抵抗素子群の所望の端子に接続される１個
    以上で構成されることを特徴とする請求項１に記載の多
    値電圧源回路。
  3. 【請求項３】前記電圧制御手段は、ソース端子に所望の
    電圧を与えたトランジスタよりなり、該トランジスタの
    ゲート端子とドレイン端子を結線し、前記抵抗素子群の
    所望の端子と接続することを特徴とする請求項１または
    ２に記載の多値電圧源回路。
  4. 【請求項４】前記電流制御手段は、前記抵抗素子群と組
    成の等しい抵抗素子を抵抗値の変動に対するセンサーと
    して含み、前記センサーの出力の変動に応じて前記抵抗
    素子群に流れる電流を制御し、前記抵抗素子群の両端を
    含む（ｎ＋１）個の端子の各端子間の電位差を一定に保
    つことを特徴とする請求項１または２に記載の多値電圧
    源回路。
  5. 【請求項５】前記電流制御手段は、ドレイン端子を前記
    抵抗素子群の所望の端子に接続したトランジスタを含
    み、該トランジスタのソース端子に最適な電圧を与え、
    ゲート端子の電圧を制御することにより前記抵抗素子群
    の両端を含む（ｎ＋１）個の端子の各端子間の電位差を
    一定に保つように前記抵抗素子群に流れる電流を制御す
    ることを特徴とする請求項１または２に記載の多値電圧
    源回路。
  6. 【請求項６】前記電流制御手段は、２つのＭＯＳトラン
    ジスタのソース電極同士およびゲート電極同士が接続さ
    れ、一方のＭＯＳトランジスタのドレイン端子とゲート
    端子と前記抵抗素子群と組成の等しい抵抗素子とを接続
    し、他方のＭＯＳトランジスタのドレイン端子と前記抵
    抗素子群の一端とを接続し、前記共通接続されたソース
    端子と前記抵抗素子の他端とに所望の電圧を供給してな
    ることを特徴とする請求項１または２に記載の多値電圧
    源回路。
  7. 【請求項７】前記電流制御手段は、２つのＭＯＳトラン
    ジスタのソース電極同士を共通接続し所望の電圧を供給
    し、一方のＭＯＳトランジスタのドレイン端子を前記抵
    抗素子群の一端に接続し、他方のＭＯＳトランジスタの
    ドレイン端子を前記抵抗素子群と組成の等しい抵抗素子
    の一端および前記一方のＭＯＳトランジスタのゲート端
    子に接続するとともにこの他方のＭＯＳトランジスタの
    ゲート端子に所望の電圧を供給し、前記抵抗素子群と組
    成の等しい抵抗素子の他端に所望の電圧を供給すること
    を特徴とする請求項１または２に記載の多値電圧源回
    路。
  8. 【請求項８】前記出力回路は、電流増幅回路またはバッ
    ファにより構成され、出力電圧を制御する半導体スイッ
    チを含むことを特徴とする請求項１に記載の多値電圧源
    回路。
  9. 【請求項９】前記出力回路は、出力電圧を制御する（ｎ
    ＋１）個の半導体スイッチ群とｋ個（ただし、ｋは１以
    上の自然数）のソースフォロワ型トランジスタ群からな
    り、前記抵抗素子群の両端を含む（ｎ＋１）個の端子の
    電圧を、前記ｋ個のトランジスタの閾値電圧を利用して
    降圧または昇圧し、前記第１の出力端子に出力すること
    を特徴とする請求項１に記載の多値電圧源回路。
  10. 【請求項１０】前記出力回路は、（ｎ＋１）個の半導体
    スイッチと、ドレイン端子を共通接続するとともに所望
    の電圧を供給し、かつ前記抵抗素子群の（ｎ＋１）個の
    端子のそれぞれと各ゲート端子とを一対一となるように
    接続し、各ソース端子の各々に前記半導体スイッチの一
    端を一対一となるように接続した（ｎ＋１）個のＭＯＳ
    トランジスタとからなり、前記半導体スイッチの各々の
    他端を共通接続し出力端子とすることを特徴とする請求
    項１または２に記載の多値電圧源回路。
  11. 【請求項１１】前記出力回路は、ドレイン端子に所望の
    電圧が与えられソース端子を出力端子とするＭＯＳトラ
    ンジスタと、前記抵抗素子群の（ｎ＋１）個の端子のそ
    れぞれに一端を接続された（ｎ＋１）個の半導体スイッ
    チと、該半導体スイッチの他端を共通接続し前記ＭＯＳ
    トランジスタのゲート端子に接続したことを特徴とする
    請求項１または２に記載の多値電圧源回路。
  12. 【請求項１２】直列接続されたｎ個（ただし、ｎは１以
    上の自然数）の抵抗素子群と、該抵抗素子群の一端とゲ
    ート端子およびドレイン端子とを接続したＭＯＳトラン
    ジスタと、前記抵抗素子群の他端とゲート端子およびド
    レイン端子とを接続したＭＯＳトランジスタと、前記抵
    抗素子群の両端に接続され前記抵抗素子群と組成の等し
    い抵抗素子で構成された電流制御手段と、前記抵抗素子
    群の両端を含む（ｎ＋１）個の端子のいずれかの電圧を
    選択して出力する出力回路とからなることを特徴とする
    多値電圧源回路。
  13. 【請求項１３】直列接続されたｎ個（ただし、ｎは１以
    上の自然数）の抵抗素子群と、該抵抗素子群の一端とゲ
    ート端子およびドレイン端子とを接続したＭＯＳトラン
    ジスタと、前記抵抗素子群の他端とゲート端子およびド
    レイン端子とを接続したＭＯＳトランジスタと、前記抵
    抗素子群の両端に接続された電流制御手段であって、２
    つのＭＯＳトランジスタのソース電極同士およびゲート
    電極同士が接続され、一方のＭＯＳトランジスタのドレ
    イン端子とゲート端子と前記抵抗素子群と組成の等しい
    抵抗素子とを接続し、他方のＭＯＳトランジスタのドレ
    イン端子と前記抵抗素子群の一端とを接続し、前記共通
    接続されたソース端子と前記抵抗素子の他端とに所望の
    電圧を供給してなる電流制御手段と、前記抵抗素子群の
    両端を含む（ｎ＋１）個の端子のいずれかの電圧を選択
    して出力する出力回路とからなることを特徴とする多値
    電圧源回路。
  14. 【請求項１４】直列接続されたｎ個（ただし、ｎは１以
    上の自然数）の抵抗素子群と、該抵抗素子群の一端とゲ
    ート端子およびドレイン端子とを接続したＭＯＳトラン
    ジスタと、前記抵抗素子群の他端とゲート端子およびド
    レイン端子とを接続したＭＯＳトランジスタと、前記抵
    抗素子群の両端に接続された電流制御手段であって、２
    つのＭＯＳトランジスタのソース電極同士を共通接続し
    所望の電圧を供給し、一方のＭＯＳトランジスタのドレ
    イン端子を前記抵抗素子群の一端に接続し、他方のＭＯ
    Ｓトランジスタのドレイン端子を前記抵抗素子群と組成
    の等しい抵抗素子の一端および前記一方のＭＯＳトラン
    ジスタのゲート端子に接続するとともにこの他方のＭＯ
    Ｓトランジスタのゲート端子に所望の電圧を供給し、前
    記抵抗素子群と組成の等しい抵抗素子の他端に所望の電
    圧を供給してなる電流制御手段と、前記抵抗素子群の両
    端を含む（ｎ＋１）個の端子のいずれかを選択して出力
    する出力回路からなることを特徴とする多値電圧源回
    路。
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