JP4430751B2 - スレショルド電圧補償回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，スレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を有する半導体素子，例えば，トランジスタ（ｔｒａｎｓｉｓｔｏｒ）のスレショルド電圧の不均一性（ｎｏｎｕｎｉｆｏｒｍｉｔｙ）および変化（ｖａｒｉａｔｉｏｎ）を補償することが可能なスレショルド電圧補償回路に関するものである。
【０００２】
【従来の技術】
スレショルド電圧を有する主な半導体素子，例えば，ＭＯＳトランジスタには，単結晶シリコントランジスタ，薄膜ポリシリコントランジスタ，非晶質シリコントランジスタ等の多様な種類がある。
【０００３】
ＭＯＳトランジスタは，オン／オフのためゲート端子とソース端子との間にスレショルド電圧を有し，そのスレショルド電圧は，ゲート電極とチャンネル（ｃｈａｎｎｅｌ）領域との間に形成されるゲート絶縁膜の厚さ，チャンネルのド−ピング（ｄｏｐｉｎｇ）濃度等の関数として表現される。
【０００４】
スレショルド電圧は，トランジスタの製造工程上の条件等によって不均一となり，あるいは，変化してしまう。このスレショルド電圧の不均一性および変化は，回路動作に致命的な誤動作または歪曲された出力を発生させる。
【０００５】
ところが，スレショルド電圧の不均一性および変化が回路動作に大きな影響を及ぼすにもかかわらず，現在までスレショルド電圧に対する特別な対策が提示されていなかった。特に，スレショルド電圧の不均一性および変化が著しいポリシリコントランジスタおよび非晶質シリコントランジスタを用いてアナログ回路を構成することは困難であった。
【０００６】
また，単結晶シリコントランジスタによって回路を構成する場合にも，スレショルド電圧の不均一性および変化は，回路外部において補償されていた。しかし，これは容易な方法ではなく，回路外部において補償が不可能な場合，回路は，精密に動作しないおそれがあった。
【０００７】
従来のトランジスタ回路について図面を参照して説明する。
【０００８】
図１２は，従来のドレーン共通（ｓｏｕｒｃｅ−ｆｏｌｌｏｗｅｒ）ＭＯＳトランジスタ回路を示すものである。従来のトランジスタ回路は，ゲート電極１２，ドレーン端１１，およびソース端１３を備え，スレショルド電圧を有するＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳトランジスタ」という。）１５と，ソース端１３と接地端との間に連結されるキャパシタ（ｃａｐａｃｉｔｏｒ）１４とから構成されている。そして，ドレーン端１１には定電圧ＶＤＤが供給されている。
【０００９】
次に，従来のトランジスタ回路の動作について説明する。ゲート電極１２にスレショルド電圧以上の電圧が印加されるとＮＭＯＳトランジスタ１５が”オン”し，ドレーン端１１からソース端１３方向に電流が流れる。この電流によってキャパシタ１４が充電され，ソース端１３の電位が上昇する。ソース端１３の電位がゲート電極１２の入力電圧とＮＭＯＳトランジスタ１５のスレショルド電圧の差に達すると，ＮＭＯＳトランジスタ１５は，”オフ”し，出力，すなわち，ソース端１３には入力電圧とスレショルド電圧との差が発生する。このような従来の回路構成ではスレショルド電圧が不均一あるいは変化した場合，出力電圧がスレショルド電圧の変化量に応じて変化することになる。つまり，スレショルド電圧の不均一性および変化が出力の歪曲を発生させていた。
【００１０】
図１３は，ＮＭＯＳトランジスタ１５とＰチャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトランジスタ」という。）１９で構成された従来のトランジスタ回路を示すものである。ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１９で構成された従来のトランジスタ回路は，ゲート電極１２，ドレーン端１１，およびソース端１３を備え，スレショルド電圧を有するＮＭＯＳトランジスタ１５と，ゲート電極１８，ソース端１６，およびドレーン端１７を備え，スレショルド電圧を有するＰＭＯＳトランジスタ１９と，ＮＭＯＳトランジスタ１５のゲート電極１２と接地端との間をスイッチングする第１スイッチング素子１と，入力端とゲート電極１２との間をスイッチングする第２スイッチング素子２と，ＮＭＯＳトランジスタ１５のソース端１３と出力端との間をスイッチングする第３スイッチング素子３と，ＰＭＯＳトランジスタ１９のソース端１６と出力端との間をスイッチングする第４スイッチング素子４と，ＰＭＯＳトランジスタ１９のゲート電極１８と入力端との間をスイッチングする第５スイッチング素子５と，ＰＭＯＳトランジスタ１９のゲート電極１８と定電圧端ＶＤＤとの間をスイッチングする第６スイッチング素子６とから構成されている。そして，ＮＭＯＳトランジスタ１５のドレーン端１１には定電圧ＶＤＤが印加されている。
【００１１】
【発明が解決しようとする課題】
ところで，全てのトランジスタにはオン／オフを区別するためのスレショルド電圧が存在する。スレショルド電圧は，トランジスタの製造工程における条件，および，ゲート絶縁膜の材質や厚さ，チャンネル領域ド−ピング濃度等によって変化する。したがって，ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ等で構成された従来の回路によれば，スレショルド電圧の不均一性および変化によって回路の誤動作または出力の歪曲が発生するおそれがあった。
【００１２】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，スレショルド電圧の不均一性および変化を補償することが可能なスレショルド電圧補償回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために，本発明にかかるスレショルド電圧補償回路は，スレショルド電圧を有するトランジスタと，トランジスタのゲート電極とドレーン端との間をスイッチングする第１スイッチング素子と，トランジスタのゲート電極と第１スイッチング素子の接点に第１電極が連結され，トランジスタのスレショルド電圧を認識および貯蔵する第１キャパシタと，第１キャパシタの第２電極とトランジスタのソース端との間をスイッチングする第２スイッチング素子と，第１キャパシタの第２電極に対する入力電圧をスイッチングする第３スイッチング素子とから構成される。
【００１４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるスレショルド電圧補償回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態にかかるスレショルド電圧補償回路を図１に示す。第１の実施の形態にかかる半導体素子のスレショルド電圧補償回路は，ゲート電極２８，ソース端２９，およびドレーン端２７を備え，スレショルド電圧を有するＮＭＯＳトランジスタ２４と，ＮＭＯＳトランジスタ２４のゲート電極２８とＮＭＯＳトランジスタ２４のドレーン端２７との間をスイッチングする第１スイッチング素子２１と，ＮＭＯＳトランジスタ２４のゲート電極２８と第１スイッチング素子２１との接点にアノード（ａｎｏｄｅ）が連結され，ＮＭＯＳトランジスタ２４のスレショルド電圧を認識および貯蔵する第１キャパシタ２５と，第１キャパシタ２５のカソード（ｃａｔｈｏｄｅ）とＮＭＯＳトランジスタ２４のソース端２９との間をスイッチングする第２スイッチング素子２３と，ＮＭＯＳトランジスタ２４のソース端２９と接地端との間に連結され，ソース端２９の電流を貯蔵する第２キャパシタ２６と，第１キャパシタ２５のカソードに対する入力電圧をスイッチングする第３スイッチング素子２２とから構成されている。
【００１６】
以上のように構成された第１の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００１７】
まず，第１スイッチング素子２１および第２スイッチング素子２３が”オン”して第３スイッチング素子２２が”オフ”すると，ＮＭＯＳトランジスタ２４のドレーン端２７とゲート電極２８の電位は同一となる。この時，ＮＭＯＳトランジスタ２４のゲート電極２８とソース端２９にはスレショルド電圧以上の電圧がかかりＮＭＯＳトランジスタ２４は”オン”状態となる。
【００１８】
ＮＭＯＳトランジスタ２４が”オン”状態になると，ドレーン端２７とソース端２９との間に電流が流れ，第２キャパシタ２６に電荷が蓄積され，ソース端２９の電位が上昇する。ソース端２９の電位が，ゲート電極２８の電位とスレショルド電圧の差に達すると，ＮＭＯＳトランジスタ２４は”オフ”し，電流はそれ以上流れなくなる。この時，第１キャパシタ２５にはＮＭＯＳトランジスタ２４のスレショルド電圧が認識および貯蔵される。
【００１９】
また，第１スイッチング素子２１，第２スイッチング素子２１，および第３スイッチング素子２２が全て”オフ”すると，入力電圧が第１キャパシタ２５のカソードに印加される。第１キャパシタ２５にはＮＭＯＳトランジスタ２４のスレショルド電圧が貯蔵されているため，ＮＭＯＳトランジスタ２４のゲート電極２８には入力電圧とＮＭＯＳトランジスタ２４のスレショルド電圧との和の電位が発生する。
【００２０】
ＮＭＯＳトランジスタ２４のゲート電極２８に入力電圧とＮＭＯＳトランジスタ２４のスレショルド電圧の和の電位が発生すると，ＮＭＯＳトランジスタ２４のゲート電極２８とソース端２９との間にはさらにスレショルド電圧以上の電圧がかかることになり，ＮＭＯＳトランジスタ２４は”オン”し，ソース端２９の最終的な電位は，ゲート電極２８の電位からスレショルド電圧を引いた値，すなわち入力電圧となる。以上のように，ソース端２９における電圧，すなわち出力電圧は，スレショルド電圧の大きさに関係なく入力電圧になる。すなわち，ＮＭＯＳトランジスタ２４のスレショルド電圧が製造工程の条件等によって変化した場合であっても，入力電圧と出力電圧は同一となる。
【００２１】
（第２の実施の形態）
本発明の第２の実施の形態にかかるスレショルド電圧補償回路を図２に示す。第２の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極２８，ソース端２９，およびドレーン端２７を備え，スレショルド電圧を有するＰＭＯＳトランジスタ３４と，ＰＭＯＳトランジスタ３４のゲート電極２８とＰＭＯＳトランジスタ３４のドレーン端２７との間をスイッチングする第１スイッチング素子２１と，ＰＭＯＳトランジスタ３４のゲート電極２８と第１スイッチング素子２１の接点にアノードが連結され，ＰＭＯＳトランジスタ３４のスレショルド電圧を認識および貯蔵する第１キャパシタ２５と，第１キャパシタ２５のカソードとＰＭＯＳトランジスタ２４のソース端２９との間をスイッチングする第２スイッチング素子２３と，ＰＭＯＳトランジスタ３４のソース端２９と定電圧端ＶＤＤとの間に連結され，ソース端２９の電流を貯蔵する第２キャパシタ２６と，第１キャパシタ２５のカソードに対する入力電圧をスイッチングする第３スイッチング素子２２とから構成される。
【００２２】
以上のように構成された第２の実施の形態にかかるスレショルド電圧補償回路の動作および効果は，第１の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一であるためその説明を省略する。
【００２３】
（第３の実施の形態）
本発明の第３の実施の形態にかかるスレショルド電圧補償回路を図３に示す。第３の実施の形態にかかるスレショルド電圧補償回路は，第１の実施の形態にかかるスレショルド電圧補償回路と第２の実施の形態にかかるスレショルド電圧補償回路とを直列に連結した構成を有するものである。
【００２４】
すなわち，ゲート電極５２，ソース端５３，およびドレーン端５１を備え，スレショルド電圧を有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジスタ５０のゲート電極５２とＮＭＯＳトランジスタ５０のドレーン端５１との間をスイッチングする第１スイッチング素子４１と，ＮＭＯＳトランジスタ５０のゲート電極５２と第１スイッチング素子４１との接点にアノードが連結され，ＮＭＯＳトランジスタ５０のスレショルド電圧を認識および貯蔵する第１キャパシタ４７と，第１キャパシタ４７のカソードとＮＭＯＳトランジスタ５０のソース端５３との間をスイッチングする第２スイッチング素子４３と，第１キャパシタ４７のカソードに対する入力電圧をスイッチングする第３スイッチング素子４２と，ゲート電極５６，ソース端５７，およびドレーン端５５を備え，スレショルド電圧を有するＰＭＯＳトランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート電極５６とＰＭＯＳトランジスタ５４のドレーン端５５との間をスイッチングする第４スイッチング素子４４と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４スイッチング素子４４との接点にアノードが連結され，ＰＭＯＳトランジスタ５４のスレショルド電圧を認識および貯蔵する第２キャパシタ４８と，第２キャパシタ４８のカソードとＰＭＯＳトランジスタ５４のソース端５７との間をスイッチングする第５スイッチング素子４６と，ＰＭＯＳトランジスタ５４のソース端５７とＮＭＯＳトランジスタ５０のソース端５３との間に連結され，ＰＭＯＳトランジスタ５４のソース端５７およびＮＭＯＳトランジスタ５０のソース端５３の電流を貯蔵する第３キャパシタ４９と，第２キャパシタ４８のカソードに対する入力電圧をスイッチングする第６スイッチング素子４５と，第３キャパシタ４９の両端をスイッチングして出力端として機能する第７スイッチング素子５８とから構成されている。
【００２５】
以上のように構成された第３の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００２６】
まず，第１スイッチング素子４１，第２スイッチング素子４３，第４スイッチング素子４４，および第５スイッチング素子４６が”オン”し，第３スイッチング素子４２，第６スイッチング素子４５，および第７スイッチング素子５８が”オフ”すると，第１キャパシタ４７にはＮＭＯＳトランジスタ５０のスレショルド電圧が認識および貯蔵され，第２キャパシタ４８にはＰＭＯＳトランジスタ５４のスレショルド電圧が認識および貯蔵される。
【００２７】
また，第１スイッチング素子４１，第２スイッチング素子４３，第４スイッチング素子４４，および第５スイッチング素子４６が”オフ”して，第３スイッチング素子４２，第６スイッチング素子４５，および第７スイッチング素子５８が”オン”すると，入力電圧が出力電圧として出力されることになる。
【００２８】
この時，入力電圧が上昇するとＮＭＯＳトランジスタ５０が”オン”し，ＰＭＯＳトランジスタ５４が”オフ”し，出力電圧が上昇することになる。反対に入力電圧が下降するとＮＭＯＳトランジスタ５０が”オフ”し，ＰＭＯＳトランジスタ５４が”オン”し，出力電圧が下降することになる。
【００２９】
以上のように，第３の実施の形態にかかるスレショルド電圧補償回路によれば，スレショルド電圧の変化に関係なく出力電圧の上昇と下降が自由に行われることになるため，例えば，静電（ｓｔａｔｉｃ）電流が存在しないアナログ増幅器に対して組み込むことも可能となる。
【００３０】
（第４の実施の形態）
本発明の第４の実施の形態にかかるスレショルド電圧補償回路を図４に示す。第４の実施の形態にかかるスレショルド電圧補償回路は，第１の実施の形態にかかるスレショルド電圧補償回路と第２の実施の形態にかかるスレショルド電圧補償回路を並列に連結した構造を有するものである。
【００３１】
すなわち，ゲート電極５２，ソース端５３，およびドレーン端５１を備え，スレショルド電圧を有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジスタ５０のゲート電極５２とＮＭＯＳトランジスタ５０のドレーン端５１との間をスイッチングする第１スイッチング素子４１と，ＮＭＯＳトランジスタ５０のゲート電極５２と第１スイッチング素子４１との接点にアノードが連結され，ＮＭＯＳトランジスタ５０のスレショルド電圧を認識および貯蔵する第１キャパシタ４７と，第１キャパシタ４７のカソードとＮＭＯＳトランジスタ５０のソース端５３との間をスイッチングする第２スイッチング素子４３と，第１キャパシタ４７のカソードに対する入力電圧をスイッチングする第３スイッチング素子４２と，ゲート電極５６，ソース端５７，およびドレーン端５５を備え，スレショルド電圧を有するＰＭＯＳトランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート電極５６とＰＭＯＳトランジスタ５４のドレーン端５５との間をスイッチングする第４スイッチング素子４４と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４スイッチング素子４４との接点にアノードが連結され，ＰＭＯＳトランジスタ５４のスレショルド電圧を認識および貯蔵する第２キャパシタ４８と，第２キャパシタ４８のカソードとＰＭＯＳトランジスタ５４のソース端５７との間をスイッチングする第５スイッチング素子４６と，ＮＭＯＳトランジスタ５０のソース端５３と接地端との間に連結され，ＮＭＯＳトランジスタ５０のソース端５３の電流を貯蔵する第３キャパシタ４９と，ＰＭＯＳトランジスタ５４のソース端５７と定電圧端との間に連結され，ＰＭＯＳトランジスタ５４のソース端５７の電流を貯蔵する第４キャパシタ７０と，第２キャパシタ４８のカソードに対する入力電圧をスイッチングする第６スイッチング素子４５と，ＮＭＯＳトランジスタ５０のソース端５３と出力端との間をスイッチングする第７スイッチング素子５８と，ＰＭＯＳトランジスタ５４のソース端５７と出力端との間をスイッチングする第８スイッチング素子８０とから構成されている。
【００３２】
以上のように構成された第４の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００３３】
第４の実施の形態にかかるスレショルド電圧補償回路は，第７スイッチング素子５８および第８スイッチング素子８０を切り替えることによって，第１の実施の形態にかかるスレショルド電圧補償回路と略同一のスレショルド電圧補償回路，または，第２の実施の形態にかかるスレショルド電圧補償回路と略同一のスレショルド電圧補償回路を選択して交互に動作させ，出力波形を生成するものである。第７スイッチング素子５６および第８スイッチング素子８０が交互に”オン／オフ”させることによって，第１の実施の形態にかかるスレショルド電圧補償回路からの出力信号と略同一の出力信号，または，第２の実施の形態にかかるスレショルド電圧補償回路からの出力信号と略同一の出力信号が出力端に伝達されることになる。第４の実施の形態にかかるスレショルド電圧補償回路は，特に，入力信号が周期的に上昇と下降を繰り返す場合に適用される。
【００３４】
（第５の実施の形態）
本発明の第５の実施の形態にかかるスレショルド電圧補償回路を図５に示す。第５の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極８１，ソース端８３，およびドレーン端８２を備え，スレショルド電圧を有するＮＭＯＳトランジスタ８４と，ＮＭＯＳトランジスタ８４のゲート電極８１と第１入力電圧端とをスイッチングする第１スイッチング素子８５と，ＮＭＯＳトランジスタ８４のゲート電極８１と第１スイッチング素子８５の接点にアノードが連結され，ＮＭＯＳトランジスタ８４のスレショルド電圧を認識して貯蔵する第１キャパシタ８６と，第１キャパシタ８６のカソードとＮＭＯＳトランジスタ８４のソース端８３との間をスイッチングする第２スイッチング素子８７と，ＮＭＯＳトランジスタ８４のソース端８３と接地端との間に連結され，ソース端８３の電流を貯蔵する第２キャパシタ８８と，第１キャパシタ８６のカソードに対する第２入力電圧をスイッチングする第３スイッチング素子８９とから構成されている。
【００３５】
以上のように構成された第５の実施の形態にかかるスレショルド電圧補償回路の動作および効果は，第１の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一である。ただし，第１の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子２１によって，ＮＭＯＳトランジスタ２４のゲート電極２８に対してドレーン端２７と同じく定電圧ＶＤＤが印加されるように構成されているが，第５の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子８５によって，ＮＭＯＳトランジスタ８４のゲート電極８１に対して，任意の第１入力電圧を印加することが可能とされている。
【００３６】
（第６の実施の形態）
本発明の第６の実施の形態にかかるスレショルド電圧補償回路を図６に示す。第６の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極９１，ソース端９２，およびドレーン端９３を備え，スレショルド電圧を有するＰＭＯＳトランジスタ９４と，ＰＭＯＳトランジスタ９４のゲート電極９１と第１入力電圧端との間をスイッチングする第１スイッチング素子９５と，ＰＭＯＳトランジスタ９４のゲート電極９１と第１スイッチング素子９５との接点にアノードが連結され，ＰＭＯＳトランジスタ９４のスレショルド電圧を認識して貯蔵する第１キャパシタ９６と，第１キャパシタ９６のカソードとＰＭＯＳトランジスタ９４のソース端９２との間をスイッチングする第２スイッチング素子９７と，ＰＭＯＳトランジスタ９４のソース端９２と定電圧端ＶＤＤとの間に連結され，ソース端９２の電流を貯蔵する第２キャパシタ９８と，第１キャパシタ９６のカソードに対する第２入力電圧をスイッチングする第３スイッチング素子９９とから構成されている。
【００３７】
以上のように構成された第６の実施の形態にかかるスレショルド電圧補償回路の動作は，第２の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一である。ただし，第２の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子２１によって，ＰＭＯＳトランジスタ３４のゲート電極２８に対してドレーン端２７と同じく接地電圧が印加されるように構成されているが，第６の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子９５によって，ＰＭＯＳトランジスタ９４のゲート電極９１に対して，任意の第１入力電圧を印加することが可能とされている。
【００３８】
上述の第１〜第６の実施の形態にかかるスレショルド電圧補償回路に用いることが可能なスイッチング素子の構成を図７，図８，図９に示す。すなわち，第１〜第６の実施の形態にかかるスレショルド電圧補償回路における各スイッチング素子は，図７に示したＮＭＯＳトランジスタ，図８に示したＰＭＯＳトランジスタ，または図９に示したトランスファゲート等で構成することが可能である。
【００３９】
ところで，上述の第１〜第６の実施の形態にかかるスレショルド電圧補償回路を実際に構成しようとした場合，各スイッチング素子は，理想的ではなく寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が存在するため，スレショルド電圧が変化する場合，出力電圧に多少の歪曲が生じることになる。
【００４０】
主な原因としては，スイッチング素子のオン／オフ時に発生する電荷注入（ｃｈａｒｇｅ ｉｎｊｅｃｔｉｏｎ），および，ゲートソース間の寄生キャパシタンスと入力キャパシタンス（ｉｎｐｕｔ ｃａｐａｃｉｔａｎｃｅ）のカップリング（ｃｏｕｐｌｉｎｇ）による影響が挙げられる。
【００４１】
実験結果から，入力キャパシタンスの値が大きくなるほど出力電圧の変動量が減少することが明らかになっている。スレショルド電圧を２Ｖから７Ｖまで，５Ｖ幅で変化させた場合の実験結果を表１に示す。
【００４２】
【表１】
【００４３】
また，スレショルド電圧が同一な素材のうちでも，基体（ｂｏｄｙ）のバイアス（ｂｉａｓ）状態によっても多少の変化が生じる。この現象は，入力電圧の間隔に比して出力電圧の間隔が多少縮小されていることによるものである。このような歪曲率も入力キャパシタンスの大きさによって多少変動する。この問題は，所望する出力範囲に比して入力電圧の範囲を一定比率増加させることにより解決可能である。
【００４４】
入力キャパシタンスの大きさに対する歪曲率（入力／出力）を表２に示す。
【００４５】
【表２】
【００４６】
図１０は，図１３に示した従来の回路構成において，スレショルド電圧を変化させた場合の出力波形を示しており，図１１は，図４に示した本発明の第４の実施の形態にかかるスレショルド電圧補償回路において，スレショルド電圧を変化させた場合の出力波形を示している。なお，この波形の測定は，スレショルド電圧を２Ｖから６Ｖまで変化させて，ＨＳＰＩＣＥによって行われている。
【００４７】
図１０から明らかなように，図１３に示した従来の回路構造では，スレショルド電圧の変化量がそのまま出力されることになる。これに対して，図１１から明らかなように，本発明の第４の実施の形態にかかるスレショルド電圧補償回路によれば，出力の変化量は，従来の回路構成の場合の１０％以内に抑えられることになる。
【００４８】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４９】
【発明の効果】
以上説明したように，本発明によれば，スレショルド電圧の不均一性および変化を補償することが可能となり，例えば，スレショルド電圧による出力信号の電圧降下が防止されることになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図２】本発明の第２の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図３】本発明の第３の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図４】本発明の第４の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図５】本発明の第５の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図６】本発明の第６の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図７】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第１の構成を示す回路図である。
【図８】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第２の構成を示す回路図である。
【図９】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第３の構成を示す回路図である。
【図１０】従来の回路構成における出力電圧信号を示す波形図である。
【図１１】図４のスレショルド電圧補償回路における出力電圧信号を示す波形図である。
【図１２】従来のドレーン共通トランジスタの回路図である。
【図１３】従来のＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されたトランジスタ回路の回路図である。
【符号の説明】
２１，４１，８５，９５ 第１スイッチング素子
２２，４２，８９，９９ 第３スイッチング素子
２３，４３，８７，９７ 第２スイッチング素子
２４，５０，８４ ＮＭＯＳトランジスタ
２５，４７，８６，９６ 第１キャパシタ
２６，４８，８８，９８ 第２キャパシタ
２７，５１，５５，８２，９３ ドレーン端
２８，５２，５６，８１，９１ ゲート電極
２９，５３，５７，８３，９２ ソース端
３４，５４，９４ ＰＭＯＳトランジスタ
４４ 第４スイッチング素子
４５ 第６スイッチング素子
４６ 第５スイッチング素子
４９ 第３キャパシタ
５８ 第７スイッチング素子
７０ 第４キャパシタ
８０ 第８スイッチング素子
【発明の属する技術分野】
本発明は，スレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を有する半導体素子，例えば，トランジスタ（ｔｒａｎｓｉｓｔｏｒ）のスレショルド電圧の不均一性（ｎｏｎｕｎｉｆｏｒｍｉｔｙ）および変化（ｖａｒｉａｔｉｏｎ）を補償することが可能なスレショルド電圧補償回路に関するものである。
【０００２】
【従来の技術】
スレショルド電圧を有する主な半導体素子，例えば，ＭＯＳトランジスタには，単結晶シリコントランジスタ，薄膜ポリシリコントランジスタ，非晶質シリコントランジスタ等の多様な種類がある。
【０００３】
ＭＯＳトランジスタは，オン／オフのためゲート端子とソース端子との間にスレショルド電圧を有し，そのスレショルド電圧は，ゲート電極とチャンネル（ｃｈａｎｎｅｌ）領域との間に形成されるゲート絶縁膜の厚さ，チャンネルのド−ピング（ｄｏｐｉｎｇ）濃度等の関数として表現される。
【０００４】
スレショルド電圧は，トランジスタの製造工程上の条件等によって不均一となり，あるいは，変化してしまう。このスレショルド電圧の不均一性および変化は，回路動作に致命的な誤動作または歪曲された出力を発生させる。
【０００５】
ところが，スレショルド電圧の不均一性および変化が回路動作に大きな影響を及ぼすにもかかわらず，現在までスレショルド電圧に対する特別な対策が提示されていなかった。特に，スレショルド電圧の不均一性および変化が著しいポリシリコントランジスタおよび非晶質シリコントランジスタを用いてアナログ回路を構成することは困難であった。
【０００６】
また，単結晶シリコントランジスタによって回路を構成する場合にも，スレショルド電圧の不均一性および変化は，回路外部において補償されていた。しかし，これは容易な方法ではなく，回路外部において補償が不可能な場合，回路は，精密に動作しないおそれがあった。
【０００７】
従来のトランジスタ回路について図面を参照して説明する。
【０００８】
図１２は，従来のドレーン共通（ｓｏｕｒｃｅ−ｆｏｌｌｏｗｅｒ）ＭＯＳトランジスタ回路を示すものである。従来のトランジスタ回路は，ゲート電極１２，ドレーン端１１，およびソース端１３を備え，スレショルド電圧を有するＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳトランジスタ」という。）１５と，ソース端１３と接地端との間に連結されるキャパシタ（ｃａｐａｃｉｔｏｒ）１４とから構成されている。そして，ドレーン端１１には定電圧ＶＤＤが供給されている。
【０００９】
次に，従来のトランジスタ回路の動作について説明する。ゲート電極１２にスレショルド電圧以上の電圧が印加されるとＮＭＯＳトランジスタ１５が”オン”し，ドレーン端１１からソース端１３方向に電流が流れる。この電流によってキャパシタ１４が充電され，ソース端１３の電位が上昇する。ソース端１３の電位がゲート電極１２の入力電圧とＮＭＯＳトランジスタ１５のスレショルド電圧の差に達すると，ＮＭＯＳトランジスタ１５は，”オフ”し，出力，すなわち，ソース端１３には入力電圧とスレショルド電圧との差が発生する。このような従来の回路構成ではスレショルド電圧が不均一あるいは変化した場合，出力電圧がスレショルド電圧の変化量に応じて変化することになる。つまり，スレショルド電圧の不均一性および変化が出力の歪曲を発生させていた。
【００１０】
図１３は，ＮＭＯＳトランジスタ１５とＰチャネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトランジスタ」という。）１９で構成された従来のトランジスタ回路を示すものである。ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１９で構成された従来のトランジスタ回路は，ゲート電極１２，ドレーン端１１，およびソース端１３を備え，スレショルド電圧を有するＮＭＯＳトランジスタ１５と，ゲート電極１８，ソース端１６，およびドレーン端１７を備え，スレショルド電圧を有するＰＭＯＳトランジスタ１９と，ＮＭＯＳトランジスタ１５のゲート電極１２と接地端との間をスイッチングする第１スイッチング素子１と，入力端とゲート電極１２との間をスイッチングする第２スイッチング素子２と，ＮＭＯＳトランジスタ１５のソース端１３と出力端との間をスイッチングする第３スイッチング素子３と，ＰＭＯＳトランジスタ１９のソース端１６と出力端との間をスイッチングする第４スイッチング素子４と，ＰＭＯＳトランジスタ１９のゲート電極１８と入力端との間をスイッチングする第５スイッチング素子５と，ＰＭＯＳトランジスタ１９のゲート電極１８と定電圧端ＶＤＤとの間をスイッチングする第６スイッチング素子６とから構成されている。そして，ＮＭＯＳトランジスタ１５のドレーン端１１には定電圧ＶＤＤが印加されている。
【００１１】
【発明が解決しようとする課題】
ところで，全てのトランジスタにはオン／オフを区別するためのスレショルド電圧が存在する。スレショルド電圧は，トランジスタの製造工程における条件，および，ゲート絶縁膜の材質や厚さ，チャンネル領域ド−ピング濃度等によって変化する。したがって，ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ等で構成された従来の回路によれば，スレショルド電圧の不均一性および変化によって回路の誤動作または出力の歪曲が発生するおそれがあった。
【００１２】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，スレショルド電圧の不均一性および変化を補償することが可能なスレショルド電圧補償回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために，本発明にかかるスレショルド電圧補償回路は，スレショルド電圧を有するトランジスタと，トランジスタのゲート電極とドレーン端との間をスイッチングする第１スイッチング素子と，トランジスタのゲート電極と第１スイッチング素子の接点に第１電極が連結され，トランジスタのスレショルド電圧を認識および貯蔵する第１キャパシタと，第１キャパシタの第２電極とトランジスタのソース端との間をスイッチングする第２スイッチング素子と，第１キャパシタの第２電極に対する入力電圧をスイッチングする第３スイッチング素子とから構成される。
【００１４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるスレショルド電圧補償回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態にかかるスレショルド電圧補償回路を図１に示す。第１の実施の形態にかかる半導体素子のスレショルド電圧補償回路は，ゲート電極２８，ソース端２９，およびドレーン端２７を備え，スレショルド電圧を有するＮＭＯＳトランジスタ２４と，ＮＭＯＳトランジスタ２４のゲート電極２８とＮＭＯＳトランジスタ２４のドレーン端２７との間をスイッチングする第１スイッチング素子２１と，ＮＭＯＳトランジスタ２４のゲート電極２８と第１スイッチング素子２１との接点にアノード（ａｎｏｄｅ）が連結され，ＮＭＯＳトランジスタ２４のスレショルド電圧を認識および貯蔵する第１キャパシタ２５と，第１キャパシタ２５のカソード（ｃａｔｈｏｄｅ）とＮＭＯＳトランジスタ２４のソース端２９との間をスイッチングする第２スイッチング素子２３と，ＮＭＯＳトランジスタ２４のソース端２９と接地端との間に連結され，ソース端２９の電流を貯蔵する第２キャパシタ２６と，第１キャパシタ２５のカソードに対する入力電圧をスイッチングする第３スイッチング素子２２とから構成されている。
【００１６】
以上のように構成された第１の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００１７】
まず，第１スイッチング素子２１および第２スイッチング素子２３が”オン”して第３スイッチング素子２２が”オフ”すると，ＮＭＯＳトランジスタ２４のドレーン端２７とゲート電極２８の電位は同一となる。この時，ＮＭＯＳトランジスタ２４のゲート電極２８とソース端２９にはスレショルド電圧以上の電圧がかかりＮＭＯＳトランジスタ２４は”オン”状態となる。
【００１８】
ＮＭＯＳトランジスタ２４が”オン”状態になると，ドレーン端２７とソース端２９との間に電流が流れ，第２キャパシタ２６に電荷が蓄積され，ソース端２９の電位が上昇する。ソース端２９の電位が，ゲート電極２８の電位とスレショルド電圧の差に達すると，ＮＭＯＳトランジスタ２４は”オフ”し，電流はそれ以上流れなくなる。この時，第１キャパシタ２５にはＮＭＯＳトランジスタ２４のスレショルド電圧が認識および貯蔵される。
【００１９】
また，第１スイッチング素子２１，第２スイッチング素子２１，および第３スイッチング素子２２が全て”オフ”すると，入力電圧が第１キャパシタ２５のカソードに印加される。第１キャパシタ２５にはＮＭＯＳトランジスタ２４のスレショルド電圧が貯蔵されているため，ＮＭＯＳトランジスタ２４のゲート電極２８には入力電圧とＮＭＯＳトランジスタ２４のスレショルド電圧との和の電位が発生する。
【００２０】
ＮＭＯＳトランジスタ２４のゲート電極２８に入力電圧とＮＭＯＳトランジスタ２４のスレショルド電圧の和の電位が発生すると，ＮＭＯＳトランジスタ２４のゲート電極２８とソース端２９との間にはさらにスレショルド電圧以上の電圧がかかることになり，ＮＭＯＳトランジスタ２４は”オン”し，ソース端２９の最終的な電位は，ゲート電極２８の電位からスレショルド電圧を引いた値，すなわち入力電圧となる。以上のように，ソース端２９における電圧，すなわち出力電圧は，スレショルド電圧の大きさに関係なく入力電圧になる。すなわち，ＮＭＯＳトランジスタ２４のスレショルド電圧が製造工程の条件等によって変化した場合であっても，入力電圧と出力電圧は同一となる。
【００２１】
（第２の実施の形態）
本発明の第２の実施の形態にかかるスレショルド電圧補償回路を図２に示す。第２の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極２８，ソース端２９，およびドレーン端２７を備え，スレショルド電圧を有するＰＭＯＳトランジスタ３４と，ＰＭＯＳトランジスタ３４のゲート電極２８とＰＭＯＳトランジスタ３４のドレーン端２７との間をスイッチングする第１スイッチング素子２１と，ＰＭＯＳトランジスタ３４のゲート電極２８と第１スイッチング素子２１の接点にアノードが連結され，ＰＭＯＳトランジスタ３４のスレショルド電圧を認識および貯蔵する第１キャパシタ２５と，第１キャパシタ２５のカソードとＰＭＯＳトランジスタ２４のソース端２９との間をスイッチングする第２スイッチング素子２３と，ＰＭＯＳトランジスタ３４のソース端２９と定電圧端ＶＤＤとの間に連結され，ソース端２９の電流を貯蔵する第２キャパシタ２６と，第１キャパシタ２５のカソードに対する入力電圧をスイッチングする第３スイッチング素子２２とから構成される。
【００２２】
以上のように構成された第２の実施の形態にかかるスレショルド電圧補償回路の動作および効果は，第１の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一であるためその説明を省略する。
【００２３】
（第３の実施の形態）
本発明の第３の実施の形態にかかるスレショルド電圧補償回路を図３に示す。第３の実施の形態にかかるスレショルド電圧補償回路は，第１の実施の形態にかかるスレショルド電圧補償回路と第２の実施の形態にかかるスレショルド電圧補償回路とを直列に連結した構成を有するものである。
【００２４】
すなわち，ゲート電極５２，ソース端５３，およびドレーン端５１を備え，スレショルド電圧を有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジスタ５０のゲート電極５２とＮＭＯＳトランジスタ５０のドレーン端５１との間をスイッチングする第１スイッチング素子４１と，ＮＭＯＳトランジスタ５０のゲート電極５２と第１スイッチング素子４１との接点にアノードが連結され，ＮＭＯＳトランジスタ５０のスレショルド電圧を認識および貯蔵する第１キャパシタ４７と，第１キャパシタ４７のカソードとＮＭＯＳトランジスタ５０のソース端５３との間をスイッチングする第２スイッチング素子４３と，第１キャパシタ４７のカソードに対する入力電圧をスイッチングする第３スイッチング素子４２と，ゲート電極５６，ソース端５７，およびドレーン端５５を備え，スレショルド電圧を有するＰＭＯＳトランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート電極５６とＰＭＯＳトランジスタ５４のドレーン端５５との間をスイッチングする第４スイッチング素子４４と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４スイッチング素子４４との接点にアノードが連結され，ＰＭＯＳトランジスタ５４のスレショルド電圧を認識および貯蔵する第２キャパシタ４８と，第２キャパシタ４８のカソードとＰＭＯＳトランジスタ５４のソース端５７との間をスイッチングする第５スイッチング素子４６と，ＰＭＯＳトランジスタ５４のソース端５７とＮＭＯＳトランジスタ５０のソース端５３との間に連結され，ＰＭＯＳトランジスタ５４のソース端５７およびＮＭＯＳトランジスタ５０のソース端５３の電流を貯蔵する第３キャパシタ４９と，第２キャパシタ４８のカソードに対する入力電圧をスイッチングする第６スイッチング素子４５と，第３キャパシタ４９の両端をスイッチングして出力端として機能する第７スイッチング素子５８とから構成されている。
【００２５】
以上のように構成された第３の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００２６】
まず，第１スイッチング素子４１，第２スイッチング素子４３，第４スイッチング素子４４，および第５スイッチング素子４６が”オン”し，第３スイッチング素子４２，第６スイッチング素子４５，および第７スイッチング素子５８が”オフ”すると，第１キャパシタ４７にはＮＭＯＳトランジスタ５０のスレショルド電圧が認識および貯蔵され，第２キャパシタ４８にはＰＭＯＳトランジスタ５４のスレショルド電圧が認識および貯蔵される。
【００２７】
また，第１スイッチング素子４１，第２スイッチング素子４３，第４スイッチング素子４４，および第５スイッチング素子４６が”オフ”して，第３スイッチング素子４２，第６スイッチング素子４５，および第７スイッチング素子５８が”オン”すると，入力電圧が出力電圧として出力されることになる。
【００２８】
この時，入力電圧が上昇するとＮＭＯＳトランジスタ５０が”オン”し，ＰＭＯＳトランジスタ５４が”オフ”し，出力電圧が上昇することになる。反対に入力電圧が下降するとＮＭＯＳトランジスタ５０が”オフ”し，ＰＭＯＳトランジスタ５４が”オン”し，出力電圧が下降することになる。
【００２９】
以上のように，第３の実施の形態にかかるスレショルド電圧補償回路によれば，スレショルド電圧の変化に関係なく出力電圧の上昇と下降が自由に行われることになるため，例えば，静電（ｓｔａｔｉｃ）電流が存在しないアナログ増幅器に対して組み込むことも可能となる。
【００３０】
（第４の実施の形態）
本発明の第４の実施の形態にかかるスレショルド電圧補償回路を図４に示す。第４の実施の形態にかかるスレショルド電圧補償回路は，第１の実施の形態にかかるスレショルド電圧補償回路と第２の実施の形態にかかるスレショルド電圧補償回路を並列に連結した構造を有するものである。
【００３１】
すなわち，ゲート電極５２，ソース端５３，およびドレーン端５１を備え，スレショルド電圧を有するＮＭＯＳトランジスタ５０と，ＮＭＯＳトランジスタ５０のゲート電極５２とＮＭＯＳトランジスタ５０のドレーン端５１との間をスイッチングする第１スイッチング素子４１と，ＮＭＯＳトランジスタ５０のゲート電極５２と第１スイッチング素子４１との接点にアノードが連結され，ＮＭＯＳトランジスタ５０のスレショルド電圧を認識および貯蔵する第１キャパシタ４７と，第１キャパシタ４７のカソードとＮＭＯＳトランジスタ５０のソース端５３との間をスイッチングする第２スイッチング素子４３と，第１キャパシタ４７のカソードに対する入力電圧をスイッチングする第３スイッチング素子４２と，ゲート電極５６，ソース端５７，およびドレーン端５５を備え，スレショルド電圧を有するＰＭＯＳトランジスタ５４と，ＰＭＯＳトランジスタ５４のゲート電極５６とＰＭＯＳトランジスタ５４のドレーン端５５との間をスイッチングする第４スイッチング素子４４と，ＰＭＯＳトランジスタ５４のゲート電極５６と第４スイッチング素子４４との接点にアノードが連結され，ＰＭＯＳトランジスタ５４のスレショルド電圧を認識および貯蔵する第２キャパシタ４８と，第２キャパシタ４８のカソードとＰＭＯＳトランジスタ５４のソース端５７との間をスイッチングする第５スイッチング素子４６と，ＮＭＯＳトランジスタ５０のソース端５３と接地端との間に連結され，ＮＭＯＳトランジスタ５０のソース端５３の電流を貯蔵する第３キャパシタ４９と，ＰＭＯＳトランジスタ５４のソース端５７と定電圧端との間に連結され，ＰＭＯＳトランジスタ５４のソース端５７の電流を貯蔵する第４キャパシタ７０と，第２キャパシタ４８のカソードに対する入力電圧をスイッチングする第６スイッチング素子４５と，ＮＭＯＳトランジスタ５０のソース端５３と出力端との間をスイッチングする第７スイッチング素子５８と，ＰＭＯＳトランジスタ５４のソース端５７と出力端との間をスイッチングする第８スイッチング素子８０とから構成されている。
【００３２】
以上のように構成された第４の実施の形態にかかるスレショルド電圧補償回路の動作について説明する。
【００３３】
第４の実施の形態にかかるスレショルド電圧補償回路は，第７スイッチング素子５８および第８スイッチング素子８０を切り替えることによって，第１の実施の形態にかかるスレショルド電圧補償回路と略同一のスレショルド電圧補償回路，または，第２の実施の形態にかかるスレショルド電圧補償回路と略同一のスレショルド電圧補償回路を選択して交互に動作させ，出力波形を生成するものである。第７スイッチング素子５６および第８スイッチング素子８０が交互に”オン／オフ”させることによって，第１の実施の形態にかかるスレショルド電圧補償回路からの出力信号と略同一の出力信号，または，第２の実施の形態にかかるスレショルド電圧補償回路からの出力信号と略同一の出力信号が出力端に伝達されることになる。第４の実施の形態にかかるスレショルド電圧補償回路は，特に，入力信号が周期的に上昇と下降を繰り返す場合に適用される。
【００３４】
（第５の実施の形態）
本発明の第５の実施の形態にかかるスレショルド電圧補償回路を図５に示す。第５の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極８１，ソース端８３，およびドレーン端８２を備え，スレショルド電圧を有するＮＭＯＳトランジスタ８４と，ＮＭＯＳトランジスタ８４のゲート電極８１と第１入力電圧端とをスイッチングする第１スイッチング素子８５と，ＮＭＯＳトランジスタ８４のゲート電極８１と第１スイッチング素子８５の接点にアノードが連結され，ＮＭＯＳトランジスタ８４のスレショルド電圧を認識して貯蔵する第１キャパシタ８６と，第１キャパシタ８６のカソードとＮＭＯＳトランジスタ８４のソース端８３との間をスイッチングする第２スイッチング素子８７と，ＮＭＯＳトランジスタ８４のソース端８３と接地端との間に連結され，ソース端８３の電流を貯蔵する第２キャパシタ８８と，第１キャパシタ８６のカソードに対する第２入力電圧をスイッチングする第３スイッチング素子８９とから構成されている。
【００３５】
以上のように構成された第５の実施の形態にかかるスレショルド電圧補償回路の動作および効果は，第１の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一である。ただし，第１の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子２１によって，ＮＭＯＳトランジスタ２４のゲート電極２８に対してドレーン端２７と同じく定電圧ＶＤＤが印加されるように構成されているが，第５の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子８５によって，ＮＭＯＳトランジスタ８４のゲート電極８１に対して，任意の第１入力電圧を印加することが可能とされている。
【００３６】
（第６の実施の形態）
本発明の第６の実施の形態にかかるスレショルド電圧補償回路を図６に示す。第６の実施の形態にかかるスレショルド電圧補償回路は，ゲート電極９１，ソース端９２，およびドレーン端９３を備え，スレショルド電圧を有するＰＭＯＳトランジスタ９４と，ＰＭＯＳトランジスタ９４のゲート電極９１と第１入力電圧端との間をスイッチングする第１スイッチング素子９５と，ＰＭＯＳトランジスタ９４のゲート電極９１と第１スイッチング素子９５との接点にアノードが連結され，ＰＭＯＳトランジスタ９４のスレショルド電圧を認識して貯蔵する第１キャパシタ９６と，第１キャパシタ９６のカソードとＰＭＯＳトランジスタ９４のソース端９２との間をスイッチングする第２スイッチング素子９７と，ＰＭＯＳトランジスタ９４のソース端９２と定電圧端ＶＤＤとの間に連結され，ソース端９２の電流を貯蔵する第２キャパシタ９８と，第１キャパシタ９６のカソードに対する第２入力電圧をスイッチングする第３スイッチング素子９９とから構成されている。
【００３７】
以上のように構成された第６の実施の形態にかかるスレショルド電圧補償回路の動作は，第２の実施の形態にかかるスレショルド電圧補償回路の動作および効果と略同一である。ただし，第２の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子２１によって，ＰＭＯＳトランジスタ３４のゲート電極２８に対してドレーン端２７と同じく接地電圧が印加されるように構成されているが，第６の実施の形態にかかるスレショルド電圧補償回路は，第１スイッチング素子９５によって，ＰＭＯＳトランジスタ９４のゲート電極９１に対して，任意の第１入力電圧を印加することが可能とされている。
【００３８】
上述の第１〜第６の実施の形態にかかるスレショルド電圧補償回路に用いることが可能なスイッチング素子の構成を図７，図８，図９に示す。すなわち，第１〜第６の実施の形態にかかるスレショルド電圧補償回路における各スイッチング素子は，図７に示したＮＭＯＳトランジスタ，図８に示したＰＭＯＳトランジスタ，または図９に示したトランスファゲート等で構成することが可能である。
【００３９】
ところで，上述の第１〜第６の実施の形態にかかるスレショルド電圧補償回路を実際に構成しようとした場合，各スイッチング素子は，理想的ではなく寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が存在するため，スレショルド電圧が変化する場合，出力電圧に多少の歪曲が生じることになる。
【００４０】
主な原因としては，スイッチング素子のオン／オフ時に発生する電荷注入（ｃｈａｒｇｅ ｉｎｊｅｃｔｉｏｎ），および，ゲートソース間の寄生キャパシタンスと入力キャパシタンス（ｉｎｐｕｔ ｃａｐａｃｉｔａｎｃｅ）のカップリング（ｃｏｕｐｌｉｎｇ）による影響が挙げられる。
【００４１】
実験結果から，入力キャパシタンスの値が大きくなるほど出力電圧の変動量が減少することが明らかになっている。スレショルド電圧を２Ｖから７Ｖまで，５Ｖ幅で変化させた場合の実験結果を表１に示す。
【００４２】
【表１】
また，スレショルド電圧が同一な素材のうちでも，基体（ｂｏｄｙ）のバイアス（ｂｉａｓ）状態によっても多少の変化が生じる。この現象は，入力電圧の間隔に比して出力電圧の間隔が多少縮小されていることによるものである。このような歪曲率も入力キャパシタンスの大きさによって多少変動する。この問題は，所望する出力範囲に比して入力電圧の範囲を一定比率増加させることにより解決可能である。
【００４４】
入力キャパシタンスの大きさに対する歪曲率（入力／出力）を表２に示す。
【００４５】
【表２】
図１０は，図１３に示した従来の回路構成において，スレショルド電圧を変化させた場合の出力波形を示しており，図１１は，図４に示した本発明の第４の実施の形態にかかるスレショルド電圧補償回路において，スレショルド電圧を変化させた場合の出力波形を示している。なお，この波形の測定は，スレショルド電圧を２Ｖから６Ｖまで変化させて，ＨＳＰＩＣＥによって行われている。
【００４７】
図１０から明らかなように，図１３に示した従来の回路構造では，スレショルド電圧の変化量がそのまま出力されることになる。これに対して，図１１から明らかなように，本発明の第４の実施の形態にかかるスレショルド電圧補償回路によれば，出力の変化量は，従来の回路構成の場合の１０％以内に抑えられることになる。
【００４８】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４９】
【発明の効果】
以上説明したように，本発明によれば，スレショルド電圧の不均一性および変化を補償することが可能となり，例えば，スレショルド電圧による出力信号の電圧降下が防止されることになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図２】本発明の第２の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図３】本発明の第３の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図４】本発明の第４の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図５】本発明の第５の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図６】本発明の第６の実施の形態にかかるスレショルド電圧補償回路の回路図である。
【図７】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第１の構成を示す回路図である。
【図８】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第２の構成を示す回路図である。
【図９】図１〜図６のスレショルド電圧補償回路におけるスイッチング素子の第３の構成を示す回路図である。
【図１０】従来の回路構成における出力電圧信号を示す波形図である。
【図１１】図４のスレショルド電圧補償回路における出力電圧信号を示す波形図である。
【図１２】従来のドレーン共通トランジスタの回路図である。
【図１３】従来のＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されたトランジスタ回路の回路図である。
【符号の説明】
２１，４１，８５，９５ 第１スイッチング素子
２２，４２，８９，９９ 第３スイッチング素子
２３，４３，８７，９７ 第２スイッチング素子
２４，５０，８４ ＮＭＯＳトランジスタ
２５，４７，８６，９６ 第１キャパシタ
２６，４８，８８，９８ 第２キャパシタ
２７，５１，５５，８２，９３ ドレーン端
２８，５２，５６，８１，９１ ゲート電極
２９，５３，５７，８３，９２ ソース端
３４，５４，９４ ＰＭＯＳトランジスタ
４４ 第４スイッチング素子
４５ 第６スイッチング素子
４６ 第５スイッチング素子
４９ 第３キャパシタ
５８ 第７スイッチング素子
７０ 第４キャパシタ
８０ 第８スイッチング素子
Claims (12)
- スレショルド電圧を有するトランジスタと，
前記トランジスタのゲート電極とドレーン端との間をスイッチングする第１スイッチング素子と，
前記トランジスタのゲート電極と前記第１スイッチング素子の接点に第１電極が連結され，前記トランジスタのスレショルド電圧を貯蔵する第１キャパシタと，
前記第１キャパシタの第２電極と前記トランジスタのソース端との間をスイッチングする第２スイッチング素子と，
前記第１キャパシタの第２電極に対する入力電圧をスイッチングする第３スイッチング素子と，
を備えたことを特徴とする，スレショルド電圧補償回路。 - 前記トランジスタのソース端と接地端との間に連結されて前記ソース端の電流を貯蔵する第２キャパシタをさらに含むことを特徴とする，請求項１に記載のスレショルド電圧補償回路。
- 前記トランジスタは，Ｎチャネル型ＭＯＳトランジスタで構成されることを特徴とする，請求項１または２に記載のスレショルド電圧補償回路。
- 前記トランジスタは，Ｐチャネル型ＭＯＳトランジスタで構成されることを特徴とする，請求項１に記載のスレショルド電圧補償回路。
- 前記第１スイッチング素子，前記第２スイッチング素子，または前記第３スイッチング素子の少なくともいずれか一つは，Ｎチャネル型ＭＯＳトランジスタで構成されることを特徴とする，請求項１，２，３，または４に記載のスレショルド電圧補償回路。
- 前記第１スイッチング素子，前記第２スイッチング素子，または前記第３スイッチング素子の少なくともいずれか一つは，Ｐチャネル型ＭＯＳトランジスタで構成されることを特徴とする，請求項１，２，３，または４に記載のスレショルド電圧補償回路。
- 前記第１スイッチング素子，前記第２スイッチング素子，または前記第３スイッチング素子の少なくともいずれか一つは，トランスファゲートで構成されることを特徴とする，請求項１，２，３，または４に記載のスレショルド電圧補償回路。
- スレショルド電圧を有するＮチャネル型ＭＯＳトランジスタと，
前記Ｎチャネル型ＭＯＳトランジスタのゲート電極とドレーン端との間をスイッチングする第１スイッチング素子と，
前記Ｎチャネル型ＭＯＳトランジスタのゲート電極と前記第１スイッチング素子の接点に第１電極が連結される第１キャパシタと，
前記第１キャパシタの第２電極と前記Ｎチャネル型ＭＯＳトランジスタのソース端との間をスイッチングする第２スイッチング素子と，
前記第１キャパシタの第２電極に対する入力電圧をスイッチングする第３スイッチング素子と，
スレショルド電圧を有するＰチャネル型ＭＯＳトランジスタと，
前記Ｐチャネル型ＭＯＳトランジスタのゲート電極とドレーン端との間をスイッチングする第４スイッチング素子と，
前記Ｐチャネル型ＭＯＳトランジスタのゲート電極と前記第４スイッチング素子の接点に第１電極が連結される第２キャパシタと，
前記第２キャパシタの第２電極と前記Ｐチャネル型ＭＯＳトランジスタのソース端との間をスイッチングする第５スイッチング素子と，
前記Ｐチャネル型ＭＯＳトランジスタのソース端と前記Ｎチャネル型ＭＯＳトランジスタのソース端との間に連結される第３キャパシタと，
前記第２キャパシタの第２電極に対する入力電圧をスイッチングする第６スイッチング素子と，
前記第３キャパシタの両端をスイッチングする第７スイッチング素子と，
を備えたことを特徴とする，スレショルド電圧補償回路。 - スレショルド電圧を有するＮチャネル型ＭＯＳトランジスタと，
前記Ｎチャネル型ＭＯＳトランジスタのゲート電極とドレーン端との間をスイッチングする第１スイッチング素子と，
前記Ｎチャネル型ＭＯＳトランジスタのゲート電極と前記第１スイッチング素子の接点に第１電極が連結される第１キャパシタと，
前記第１キャパシタの第２電極と前記Ｎチャネル型ＭＯＳトランジスタのソース端との間をスイッチングする第２スイッチング素子と，
前記第１キャパシタの第２電極に対する入力電圧をスイッチングする第３スイッチング素子と，
スレショルド電圧を有するＰチャネル型ＭＯＳトランジスタと，
前記Ｐチャネル型ＭＯＳトランジスタのゲート電極とドレーン端との間をスイッチングする第４スイッチング素子と，
前記Ｐチャネル型ＭＯＳトランジスタのゲート電極と前記第４スイッチング素子の接点に第１電極が連結される第２キャパシタと，
前記第２キャパシタの第２電極と前記Ｐチャネル型ＭＯＳトランジスタのソース端との間をスイッチングする第５スイッチング素子と，
前記Ｎチャネル型ＭＯＳトランジスタのソース端と接地端との間に連結される第３キャパシタと，
前記Ｐチャネル型ＭＯＳトランジスタのソース端と定電圧端との間に連結される第４キャパシタと，
前記第２キャパシタの第２電極に対する入力電圧をスイッチングする第６スイッチング素子と，
前記Ｎチャネル型ＭＯＳトランジスタのソース端と出力端との間をスイッチングする第７スイッチング素子と，
前記Ｐチャネル型ＭＯＳトランジスタとソース端と前記出力端との間をスイッチングする第８スイッチング素子と，
を備えたことを特徴とする，スレショルド電圧補償回路。 - スレショルド電圧を有するトランジスタと，
前記トランジスタのゲート電極と第１入力電圧端との間をスイッチングする第１スイッチング素子と，
前記トランジスタのゲート電極と前記第１スイッチング素子の接点に第１電極が連結され，前記トランジスタのスレショルド電圧を認識して貯蔵する第１キャパシタと，
前記第１キャパシタの第２電極と前記トランジスタのソース端との間をスイッチングする第２スイッチング素子と，
前記第１キャパシタの第２電極と第２入力電圧端との間をスイッチングする第３スイッチング素子と，
を備えたことを特徴とする，スレショルド電圧補償回路。 - 前記トランジスタは，Ｎチャネル型ＭＯＳトランジスタであることを特徴とする，請求項１０に記載のスレショルド電圧補償回路。
- 前記トランジスタは，Ｐチャネル型ＭＯＳトランジスタであることを特徴とする，請求項１０に記載のスレショルド電圧補償回路。
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