CN101789776B

CN101789776B - 采样开关电路

Info

Publication number: CN101789776B
Application number: CN2009100457054A
Authority: CN
Inventors: 张文翩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-01-23
Filing date: 2009-01-23
Publication date: 2012-08-22
Anticipated expiration: 2029-01-23
Also published as: CN101789776A

Abstract

一种采样开关电路，包括：第一MOS管，其源极和漏极分别作为采样输入端和采样输出端，其栅极作为第一控制端；第一控制电路，与所述采样输入端和所述第一控制端相连，用于控制第一MOS管的通断；第六MOS管，耦接于第一电压端和第一控制电路之间，其栅极与第一控制电路相连；第一电容，其第一端与第一控制电路相连；二极管接法的第三MOS管，耦接于第一电容的第二端和第一控制电路之间；第四MOS管，耦接于第一控制电路和第二电压端之间，其栅极与第二时钟端相连。所述采样开关电路提高了采样的精确性。

Description

采样开关电路

技术领域

本发明涉及模数转换器，特别涉及模数转换器中的采样开关电路。

背景技术

模数转换器是用以将模拟信号转换为数字信号的电路。在模数转换过程中，首先就是利用采样/保持电路对输入模数转换器的模拟信号进行采样。具体地说，在采样时钟的采样周期内，对所输入的模拟信号进行采样，而在采样完毕后，则保持所采样的模拟信号直至下一个采样周期。通常，实现采样功能的电路由一受采样时钟控制的采样开关和一采样电容组成。所采样的模拟信号的线性情况取决于采样该模拟信号的RC网络的线性情况，即采样模拟信号的线性情况取决于所述采样开关的电阻的线性情况以及采样电容的线性情况。由于采样电容通常都具有良好的线性情况，因而采样模拟信号的线性情况就主要取决于所述采样开关的电阻的线性情况。

以由MOS管构成的采样开关为例，如果该采样开关的控制端，即MOS管的栅极电压保持Vdd，则MOS管的漏源电阻Rds也将随着所输入的模拟信号的变化而变化，从而影响采样模拟信号的线性情况。

为解决上述问题，目前常采用自举机制(bootstrapped mechanism)使得MOS管的栅极电压随所输入的模拟信号而变化，由MOS管的漏源电阻Rds的值为：

Rds＝uCoxW/L(Vgs-Vth)，

若能够变化MOS管的栅极电压使得栅源电压Vgs不变，则MOS管的漏源电阻Rds的值就可以保持一常数。

图1为目前应用上述自举机制的一种采样开关电路图。参照图1所示，电路中所有MOS管都具有相同的栅氧化层厚度。其中，NMOS管M0作为采样开关。

当采样时钟p1为低时，由PMOS管M92和NMOS管M91构成的反相器输出反相时钟p1b为高，则NMOS管M3和M42导通，NMOS管M41栅极接于vdda，NMOS管M41也导通，则gn电位为低，采样开关M0截止。而此时，PMOS管M6导通，则电容C0被充电，获得相应电荷。并且，PMOS管M13导通，gp电位为高。

而当采样时钟p1为高时，由PMOS管M92和NMOS管M91构成的反相器输出反相时钟p1b为低，则NMOS管M42截止。而此时，PMOS管M13截止，NMOS管M11导通，gp电位变为低，则PMOS管M2导通。由于此时PMOS管M6也截止，gn电位变为高，NMOS管M1和M0导通，则通过电容C0，在NMOS管M0的栅极和源极施加了大约为vdda的电压，保持NMOS管M0的栅源电压Vgs不变，从而使得NMOS管M0的漏源电阻Rds的值，不受NMOS管M0源极的信号端a处输入的模拟信号影响。

在例如专利号为US7397284的美国专利以及IEEE，A.Abo and P.Gray，A1.5-V，10-bit，14.3-MS/s CMOS pipeline analog-to-digital converter的文章中还能发现更多与上述采样开关电路相关的信息。

然而，由于受体效应的影响，例如图1的采样开关电路中NMOS管M0的阈值电压Vth会随着信号端a处输入的模拟信号的变化而变化。因此，MOS管的漏源电阻Rds的值仍会发生变化，影响采样模拟信号的精确性。虽然可以通过将该NMOS管M0的源极和衬底相连来改善体效应，但该种方法对单阱工艺来说仍是不适用的。

发明内容

本发明要解决的是现有技术采样开关电路中作为采样开关的MOS管的漏源电阻会发生变化，而影响采样模拟信号的精确性的问题。

为解决上述问题，本发明提供一种采样开关电路，包括：

第一MOS管，其源极和漏极分别作为采样输入端和采样输出端，其栅极作为第一控制端；

第一控制电路，与所述采样输入端和所述第一控制端相连，用于控制第一MOS管的通断；

第六MOS管，耦接于第一电压端和第一控制电路之间，其栅极与第一控制电路相连；

第一电容，其第一端与第一控制电路相连；

二极管接法的第三MOS管，耦接于第一电容的第二端和第一控制电路之间；

第四MOS管，耦接于第一控制电路和第二电压端之间，其栅极与第二时钟端相连。

与现有技术相比，上述采样开关电路具有以下优点：通过二极管接法的第三MOS管提供体效应补偿，以使得第一MOS管的相应电阻保持定值，而不随采样输入端的信号变化而变化，提高采样的精确性。

附图说明

图1是现有技术的一种采样开关电路示意图；

图2是本发明采样开关电路的一种实施例示意图；

图3是本发明采样开关电路的另一种实施例示意图；

图4是图2或图3所示采样开关电路与图1所示采样开关电路中漏源电阻曲线对比图

图5是图2或图3所示采样开关电路与图1所示采样开关电路中栅极电压曲线对比图。

具体实施方式

通过对现有采样开关电路的分析可以得到，作为采样开关的MOS管会受体效应的影响，其阈值电压会随着采样输入信号的增大而增大，从而使得采样输出信号随采样输入信号的变化呈现非线性情况，降低了采样精确性。因此，若能在采样开关电路中加入相应补偿体效应影响的功能电路，就可以改善所述的非线性情况。

基于此，根据本发明的一种实施方式，所述采样开关电路可以包括：

第一电容，其第一端与第一控制电路相连；

上述实施方式中，在采样期间，通过第三MOS管抬高第一MOS管的栅极电压，从而补偿由于第一MOS管受体效应影响而增大阈值电压引起的采样非线性的情况。

以下通过一些采样开关电路的实例进行进一步说明，以使得上述采样开关电路的效果更加清楚。

参照图2所示，本发明采样开关电路的一种实施例可以包括：

NMOS管M0，其源极与采样输入端a相连、漏极与采样输出端b相连、栅极与NMOS管M1的栅极相连于gn；

NMOS管M1，其源极与采样输入端a相连、漏极与NMOS管M3的漏极相连；

PMOS管M2，其漏极与NMOS管M0的栅极相连、源极与第一电容C0的第一端相连；

NMOS管M6，其源极与vddal相连、漏极与PMOS管M2的源极相连、栅极与PMOS管M2的漏极相连；

第一电容C0，其第二端与NMOS管M9的漏极相连；

NMOS管M9，其源极与NMOS管M3的漏极相连、栅极与漏极相连；

NMOS管M3，其源极与vssa相连、栅极与p1b相连；以及，

第一控制电路100，包括NMOS管M41和NMOS管M42，其中，

NMOS管M41的栅极与vddal相连、源极与NMOS管M0的栅极相连、漏极与NMOS管M42的源极相连；

NMOS管M42的栅极与p1b相连、漏极与vssa相连；以及，

第二控制电路200，包括PMOS管M13、NMOS管M11和NMOS管M12，其中，

PMOS管M13的源极与vddal相连、栅极与采样时钟p1相连、漏极与NMOS管M11的漏极相连；

NMOS管M11的栅极与p1相连、源极与NMOS管M12的源极共同相连于NMOS管M1的漏极；

NMOS管M12的漏极与NMOS管M11的漏极相连、栅极与NMOS管M1的栅极相连；以及，

第三控制电路300，包括PMOS管M7和PMOS管M8构成的电流镜、NMOS管M13和NMOS管M14构成的电流镜以及NMOS管M10，其中，

PMOS管M7和M8的源极与vddah相连，NMOS管M13和M14的源极与vssa相连，且NMOS管M13的漏极与Ibias相连；

而NMOS管M10的栅极与NMOS管M13的栅极相连、漏极与NMOS管M3的漏极相连、源极与vssa相连；以及，

PMOS管M92和NMOS管M91构成的反相器，所述反相器接收采样时钟p1，输出反相信号p1b，所述PMOS管M92的源极与vddal相连、NMOS管M91的源极与vssa相连。

其中，vddal代表较低的电源电压，vddah代表较高的电源电压，vssa代表接地电压。

其中，PMOS管M6、M2、M13为P型低压器件，NMOS管M41、M42、M11、M12、M1、M0为N型低压器件，低压器件具有较薄的栅氧化层厚度；而PMOS管M7、M8为P型高压器件，NMOS管M13、M14、M10、M3为N型高压器件，高压器件具有较厚的栅氧化层厚度。此外，由于NMOS管M13和M14为二极管接法的MOS管，其栅极电压被很好地偏置住了，不存在栅极电压过高的问题，因而NMOSM13和M14也可为低压器件，即具有较薄的栅氧化层厚度。

下面详述上述电路的工作过程：

当采样时钟p1为低时，则p1b为高，NMOS管M3，PMOS管M6导通，而NMOS管M9为二极管接法的MOS管，则第一电容C0被充电，其存储的电荷Q_C0＝C₁₀×(vddal-V_th0-Vdsat)，其中C₁₀为第一电容C0的电容值，V_th0为NMOS管M9未受体效应影响时的阈值电压，Vdsat为NMOS管M9的漏极饱和电压。

且此时，NMOS管M13也导通，gp电位为高，则PMOS管M2截止，将第一电容C0和NMOS管M0隔离。且此时，NMOS管M42也导通，由于NMOS管M41的栅极与vddal相连而处于导通状态，则gn电位被拉低至接地电压vssa，则NMOS管M0、M1也截止。

而当采样时钟p1为高时，则p1b为低，NMOS管M42截止，而NMOS管M11导通，将gp电位拉低，则PMOS管M2导通，将第一电容C0与NMOS管M0连通，gn电位被拉高，则NMOS管M0、M1导通。

此时，相当于第一电容C0的第一端与NMOS管M0的栅极连通，第二端经由NMOS管M9与NMOS管M0的源极连通。则第一电容C0的第二端cb处的电压比NMOS管M0的源极(即采样输入端a)的电压高出V_th+Vdsat。其中，V_th为NMOS管M9此时的阈值电压。

而第一电容C0的第一端ct处的电压比第二端cb处的电压高出vddal-V_th0-Vdsat，此电压差就是在p1为低时，第一电容C0被充电而存储的电荷对应的电压。则第一电容C0的第一端ct处的电压比NMOS管M0的源极(即采样输入端a)的电压高出vddal+V_th-V_th0，也就是说NMOS管M0的栅极电压比其源极电压高出vddal+V_th-V_th0。

由此，NMOS管M0的栅源电压Vgs＝vddal+V_th-V_th0。

则当NMOS管M0的阈值电压因受体效应影响，而随采样输入端a处的输入信号的值增大而增大时，其阈值电压的变化值也为V_th-V_th0，其中V_th为此时NMOS管M0的阈值电压，V_th0为NMOS管M0未受体效应影响时的阈值电压。由得到的NMOS管M0的栅源电压的表达式可以看到，即使NMOS管M0的阈值电压受体效应影响而增大，其栅源电压也将产生相应的增大，抵消了体效应所产生的影响。

另外，PMOS管M7和PMOS管M8构成的电流镜、NMOS管M13和NMOS管M14构成的电流镜是为了保证提供给NMOS管M9的漏极电流稳定。可以看到，当例如NMOS管M13和NMOS管M14，PMOS管M7和PMOS管M8两两相同时，提供给NMOS管M9的漏极电流也等于NMOS管M13漏极的输入电流Ibias。而NMOS管M10则是为了形成NMOS管M9的对地电流路径。

并且，由于在采样输入端a处输入的信号值电压较大时，例如采样输入端a处的输入信号值可能接近于vddal，第一电容C0的第二端cb的电压也将超过vddal，为保证NMOS管M9工作在饱和区，就需要提供一个更高的电源电压vddah。

而在采样时钟p1为高时，NMOS管M0的栅极和源极的电压都可能超过vddal。若NMOS管M0栅极的电压(gn处)过高，可能造成NMOS管M0击穿。考虑到电荷分配的原理，NMOS管M3具有的寄生电容在C0被充电期间已分担了一小部分比例的电压降，从而使得C0被充电期间(p1为低时)所存储的电荷较少，以使得采样时钟p1为高时，NMOS管M0的栅极电压不致过高。

并且，为了进一步确保采样时钟p1为高时，NMOS管M0的栅极电压不致过高而造成击穿，本发明还提供了另一种更优化的采样开关电路实例。

图3为本发明采样开关电路的另一种实施例。相比于图2所示的采样开关电路，图3所示的采样开关电路在NMOS管M9的源极和NMOS管M10的漏极间还接了电阻R0。通过电阻R0进一步分去电容C0上的电压降。从而使得C0被充电器件所存储的电荷更少，以使得采样时钟p1为高时，NMOS管M0的栅极电压不致过高。

以下结合一些实验数据进一步说明上述本发明采样开关电路的各种实例的效果。

图4为上述本发明实施例采样开关电路和现有技术采样开关电路中采样开关(NMOS管M0)的漏源电阻对比图。曲线10代表现有技术采样开关电路中采样开关(NMOS管M0)的漏源电阻，曲线20代表上述本发明实施例采样开关电路中采样开关(NMOS管M0)的漏源电阻。Vb代表NMOS管M0的漏极电压，也即采样输出端信号，基本近似于采样输入端信号。其中，上述本发明实施例采样开关电路中vddal为1.2V，vddah为2.5V。

从图4中可以看到，现有技术中NMOS管M0的漏源电阻值，随输入端模拟信号的增大而增加的较为显著，且值较大。而上述本发明实施例中NMOS管M0的漏源电阻值，随输入端模拟信号的增大而增加的较小，且值也较小。经过计算，现有技术中NMOS管M0的漏源电阻值，随输入端模拟信号的增大而变化幅度约为21％，相应上述本发明实施例的对应值仅为4％。

而图5为上述本发明实施例采样开关电路和现有技术采样开关电路中采样开关(NMOS管M0)的栅极电压仿真对比图。结合图1、图2或图3、图5所示，图5中曲线60代表经由采样输入端a输入的模拟信号，曲线50代表采样时钟p1，曲线40代表现有技术采样开关电路中采样开关(NMOS管M0)的栅极电压，曲线30代表上述本发明实施例采样开关电路中采样开关(NMOS管M0)的栅极电压。其中，上述本发明实施例采样开关电路中vddal为1.2V，vddah为2.5V。

从图5中可以看到，本发明实施例采样开关电路中采样开关(NMOS管M0)的栅极电压在输入的模拟信号值较高时，与所述输入模拟信号的差值，比输入的模拟信号值较低时对应的差值更大。也就是说，在输入的模拟信号值较高时，NMOS管M0的栅源电压更高。因而从图5可以得到，应用上述本发明实施例的采样开关电路，即使NMOS管M0的阈值电压受体效应影响而增大，其栅源电压也将产生相应的增大，抵消了体效应所产生的影响。

并且，从图5中还可以看到，NMOS管M0的栅极电压相对于输入的模拟信号值的差值也仅为1.05V左右，即栅源电压为1.05V左右，并未超过1.2V。因而该电压值对于低压器件NMOS管M0来说是安全电压，不致使得NMOS管M0的栅氧化层被击穿。

因此，从图4、图5可以得到，上述本发明实施例的采样开关电路削弱了体效应的不利影响，提高了采样信号的精确性。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种采样开关电路，其特征在于，包括：

控制电路，与所述采样输入端和所述第一控制端相连，用于控制第一MOS管的通断；

第一电容，其第一端与第一控制电路相连；

2.如权利要求1所述的采样开关电路，其特征在于，所述控制电路包括：第二MOS管、第五MOS管、第一控制电路和第二控制电路，其中，

所述第二MOS管，耦接于所述第一电容的第一端和所述第一控制端之间，其栅极与第二控制电路相连；

第五MOS管，耦接于第二控制电路和采样输入端之间，其栅极与所述第一控制端相连；

所述第一控制电路，与所述第一电压端、第二电压端和所述第一控制端相连；

所述第二控制电路，与所述第一电压端和所述第一控制端相连，用于控制所述第二MOS管的通断。

3.如权利要求2所述的采样开关电路，其特征在于，所述第一控制电路包括：第七MOS管和第八MOS管，其中，

第七MOS管的栅极与第一电压端相连、源极与第一MOS管的栅极相连、漏极与第八MOS管的源极相连；

第八MOS管的栅极与第二时钟端相连、漏极与第二电压端相连。

4.如权利要求2所述的采样开关电路，其特征在于，所述第二控制电路包括：第九MOS管、第十MOS管和第十一MOS管，其中，

第九MOS管的源极与第一电压端相连、栅极与第一时钟端相连、漏极与第十MOS管的漏极相连；

第十MOS管的栅极与第一时钟端相连、源极与第十一MOS管的源极共同相连于第五MOS管的漏极；

第十一MOS管的漏极与第十MOS管的漏极相连、栅极与第五MOS管的栅极相连。

5.如权利要求3或4所述的采样开关电路，其特征在于，所述采样开关电路还包括：第三控制电路，用于提供第三MOS管稳定电流。

6.如权利要求5所述的采样开关电路，其特征在于，所述第三控制电路包括：第十二MOS管和第十三MOS管构成的电流镜、第十四MOS管和第十五MOS管构成的电流镜以及第十六MOS管，其中，

第十二MOS管和第十三MOS管的源极与第三电压端相连，第十四MOS管和第十五MOS管的源极与第二电压端相连，且第十四MOS管的漏极与偏置电流端相连；

而第十六MOS管的栅极与第十四MOS管的栅极相连、漏极与第四MOS管的漏极相连、源极与第二电压端相连。

7.如权利要求4所述的采样开关电路，其特征在于，所述第一时钟端的时钟与第二时钟端的时钟相位相反，且所述第二时钟端的时钟由第一时钟端的时钟经反相器形成。

8.如权利要求1所述的采样开关电路，其特征在于，所述第一电压端电压为1.2V，第二电压端电压为接地电压。

9.如权利要求6所述的采样开关电路，其特征在于，所述第三电压端电压为2.5V。

10.如权利要求6所述的采样开关电路，其特征在于，所述采样开关电路还包括：分压元件，用于降低第一电容上的电压降。

11.如权利要求10所述的采样开关电路，其特征在于，所述分压元件为电阻，其两端分别连接于第三MOS管的源极和第十六MOS管的漏极。