JP2001117527A - 電気光学装置の駆動回路、電気光学装置および電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチングノイズやリークの影響を受ける
ことなくアナログ画像信号に対応した電圧を精度良く画
素に供給することができ、かつ、アナログ画像信号の高
速サンプリングが可能な電気光学装置を提供する。 【解決手段】 アナログ画像信号ＳｉｇＡは、容量Ｃ−
ｊに保持された後、１水平走査期間よりも短い時間内
に、Ａ／Ｄ変換器１６−ｊによってデジタル信号に変換
されてラッチ１７−ｊに保持される。そして、当該アナ
ログ画像信号のデータ線１２−ｊへの印加の際に、ラッ
チ１７−ｊから１８−ｊへのデジタル信号の転送および
Ｄ／Ａ変換器１９−ｊによるＤ／Ａ変換が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気光学装置の
駆動回路、電気光学装置およびこの電気光学装置を表示
装置に用いた電子機器に関する。

【０００２】

【従来の技術】電気光学装置の一例として、アクティブ
マトリックス型液晶パネルが知られている。このアクテ
ィブマトリックス型液晶パネルは、素子基板と対向基板
との間に電気光学材料たる液晶を封入したものである。
図１０は、この種のアクティブマトリックス型液晶パネ
ルの一例である液晶パネル１の構成を示すブロック図で
ある。この図１０には、この液晶パネル１の他に、その
周辺回路であるタイミング信号生成回路２およびγ補正
回路３が図示されている。これらの周辺回路は、１また
は複数の半導体集積回路によって構成されている。

【０００３】液晶パネル１の構成を説明するのに先立
ち、これらの周辺回路について説明する。タイミング信
号発生回路２は、液晶パネル１内の各部の動作タイミン
グを制御するための各種タイミング信号を発生する回路
である。このタイミング信号発生回路２によって発生さ
れるタイミング信号のうち主要なものとして、走査線選
択パルスＧと、データ線選択パルスＤＳと、選択信号Ｓ
ＥＬＡおよびＳＥＬＢとがある。ここで、走査線選択パ
ルスＧは、１フレーム（１垂直走査）期間毎に１個ずつ
タイミング信号発生回路２から出力される。また、デー
タ線選択パルスＤＳは、各フレーム期間内の各水平走査
期間毎に１個ずつ出力される。また、選択信号ＳＥＬＡ
およびＳＥＬＢは、水平走査期間に同期し、排他的にレ
ベルが切り換わる信号であり、選択信号ＳＥＬＡが例え
ば奇数番目の水平走査期間においてハイレベルとなると
すると、選択信号ＳＥＬＢは偶数番目の水平走査期間に
おいてハイレベルとなる。

【０００４】γ補正回路３は、液晶パネル１に供給され
るアナログ画像信号のγ補正を行う回路である。すなわ
ち、液晶パネル１における画素（後述）は、その表示の
階調が印加電圧に対して非線形に変化する特性を有して
いることから、このγ補正回路３により、画素の非線形
特性と逆関数の関係にある非線形変換（γ補正）を予め
アナログ画像信号に施して液晶パネル１に供給し、表示
の階調をアナログ画像信号に対してリニアに変化させる
ようにしているのである。

【０００５】次に、液晶パネル１について説明する。こ
の液晶パネル１は、既に説明したように、素子基板と対
向基板との間に電気光学材料たる液晶を封止したもので
ある。ここで、液晶パネル１の素子基板には、図１０に
示すように、Ｍ本の平行な走査線１１−ｉ（ｉ＝１〜
Ｍ）と、これらと交差するＮ本の平行なデータ線１２−
ｊ（ｊ＝１〜Ｎ）が形成されている。そして、これらの
走査線１１−ｉ（ｉ＝１〜Ｍ）とデータ線１２−ｊ（ｊ
＝１〜Ｎ）との各交差点に、各々Ｍ行Ｎ列をなす画素Ｑ
ｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）とスイッチングトラン
ジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）とが形成され
ている。

【０００６】各画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）
は、素子基板に設けられた画素電極と、対向基板に設け
られた対向電極と、画素電極と対向電極との間に挟まれ
た液晶とにより構成されている。スイッチングトランジ
スタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）は、素子基板上
に形成されたＴＦＴ（Thin Film Transistor；薄膜トラ
ンジスタ）である。

【０００７】各データ線１２−ｊは、画素における表示
階調を決定するアナログ画像信号を伝送するための配線
であり、列を同じくするＭ個のスイッチングトランジス
タＴｉｊ（ｉ＝１〜Ｍ）のソースに接続されている。ま
た、各走査線１１−ｉは、アナログ画像信号の書き込み
を指令する選択電圧を伝送するための配線であり、行を
同じくするＮ個のスイッチングトランジスタＴｉｊ（ｊ
＝１〜Ｎ）のゲートに各々接続されている。各スイッチ
ングトランジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の
ドレインは、画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の
画素電極に各々接続されている。各スイッチングトラン
ジスタＴｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）は、各々に対
応した走査線１１−ｉを介してゲートに選択電圧が印加
されることにより導通し、各々のソースに接続されたデ
ータ線１２−ｊ上のアナログ画像信号を画素Ｑｉｊの画
素電極に印加する。

【０００８】液晶パネル１の素子基板には、以上説明し
た各要素の他、走査線駆動 回路１３と、データ線駆動
回路１４と、Ｎ個のサンプリング回路１５− ｊ（ｊ＝
１〜Ｎ）が各々形成されている。

【０００９】走査線駆動回路１３は、タイミング信号生
成回路２による制御の下、１フレーム（１垂直走査）期
間内の各水平走査期間毎に、走査線１１−ｉ（ｉ＝１〜
Ｍ）に選択電圧Ｇｉ（ｉ＝１〜Ｍ）を順次供給する回路
である。この走査線駆動回路１３は、例えば走査線選択
パルスＧを順次シフトするシフトレジスタによって構成
することが可能である。このシフトレジスタを用いる場
合、同シフトレジスタの各ステージから得られるパルス
を走査線１１−ｉ（ｉ＝１〜Ｍ）に供給するように構成
すればよい。

【００１０】データ線駆動回路１４は、各走査線に選択
電圧が出力されている間、Ｎ個のサンプリングパルスＳ
Ｐｊ（ｊ＝１〜Ｎ）を順次出力する回路である。このデ
ータ線駆動回路１４は、例えばデータ線選択パルスＤＳ
を順次シフトするシフトレジスタによって構成すること
が可能である。このシフトレジスタを用いる場合、同シ
フトレジスタの各ステージからサンプリングパルスＳＰ
ｊ（ｊ＝１〜Ｎ）を取り出すように構成すればよい。

【００１１】サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）
は、データ線１２−ｊ（ｊ＝１〜Ｎ）に対応して各々設
けられている。各サンプリング回路１５−ｊ（ｊ＝１〜
Ｎ）には、選択信号ＳＥＬＡおよびＳＥＬＢが供給され
る。また、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）
には、１水平期間毎に、サンプリングパルスＳＰｊ（ｊ
＝１〜Ｎ）のうち対応するものが与えられる。

【００１２】各サンプリング回路１５−ｊは、アナログ
スイッチＳＡ−ｊ、ＳＢ−ｊ、ＳＣ−ｊ、ＳＤ−ｊおよ
びＳＳ−ｊと、ボルテージフォロア型バッファＢＵＦＡ
−ｊおよびＢＵＦＢ−ｊと、容量ＣＡ−ｊおよびＣＢ−
ｊとが、図示のように接続されてなるものである。

【００１３】各アナログスイッチＳＡ−ｊ等は、素子基
板上のＴＦＴにより構成されたアナログスイッチスイッ
チである。ここで、アナログスイッチＳＳ−ｊは、ハイ
レベルのサンプリングパルスＳＰｊが印加されることに
より導通する。また、アナログスイッチＳＡ−ｊは、選
択信号ＳＥＬＡがハイレベルである間だけ導通し、アナ
ログスイッチＳＢ−ｊは、選択信号ＳＥＬＡがローレベ
ルである間だけ導通する。また、アナログスイッチＳＣ
−ｊは、選択信号ＳＥＬＢがハイレベルである間だけ導
通し、アナログスイッチＳＤ−ｊは、選択信号ＳＥＬＢ
がローレベルである間だけ導通する。

【００１４】図１１は、以上説明した液晶パネルの動作
を示すタイムチャートである。以下、このタイムチャー
トを参照し、従来のアクティブマトリックス型液晶表示
装置の動作について説明する。

【００１５】図１１に示すように、各フレーム期間で
は、水平走査期間毎に、選択電圧Ｇ１、Ｇ２、…が順次
出力される。また、選択信号ＳＥＬＡおよびＳＥＬＢ
は、水平走査期間に同期してレベルが排他的に切り換え
られる。

【００１６】図１１に示す例において、選択電圧Ｇ１の
出力が行われる第１番目の水平走査期間では選択信号Ｓ
ＥＬＡがハイレベル、選択信号ＳＥＬＢがローレベルと
される。このため、各サンプリング回路１５−ｊ（ｊ＝
１〜Ｎ）では、アナログスイッチＳＡ−ｊおよびＳＤ−
ｊが導通し、アナログスイッチＳＢ−ｊおよびＳＣ−ｊ
が非導通となる。

【００１７】この状態において、サンプリングパルスＳ
Ｐｊ（ｊ＝１〜Ｎ）がデータ線駆動回路１４から順次出
力されると、各サンプリング回路１５−ｊ（ｊ＝１〜
Ｎ）のアナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）が順次
導通する。そして、γ補正回路３から順次出力される各
画素に対応したアナログ画像信号は、アナログスイッチ
ＳＳ−ｊ（ｊ＝１〜Ｎ）およびＳＡ−ｊ（ｊ＝１〜Ｎ）
を介してキャパシタＣＡ−ｊ（ｊ＝１〜Ｎ）に順次印加
され、各キャパシタによって保持される。

【００１８】この間、直前の水平走査期間において各サ
ンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のキャパシタＣ
Ｂ−ｊ（ｊ＝１〜Ｎ）に書き込まれた電圧が、アナログ
スイッチＳＤ−ｊ（ｊ＝１〜Ｎ）を介することにより、
データ線１２−ｊ（ｊ＝１〜Ｎ）に出力される。データ
線１２−ｊ（ｊ＝１〜Ｎ）上の各出力電圧は、選択電圧
Ｇ１がハイレベルである間、スイッチングトランジスタ
Ｔ１ｊ（ｊ＝１〜Ｎ）を介して、第１行目の画素Ｑ１ｊ
（ｊ＝１〜Ｎ）の各画素電極に印加される。図１１で
は、キャパシタＣＢ−ｊ（ｊ＝１〜Ｎ）からデータ線１
２−ｊ（ｊ＝１〜Ｎ）に出力される電圧のうち画素Ｑ１
ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される部分が斜線
によって示されている。

【００１９】次に、選択電圧Ｇ２の出力が行われる第２
番目の水平走査期間では選択信号ＳＥＬＡがローレベ
ル、選択信号ＳＥＬＢがハイレベルとされる。このた
め、各サンプリング回路１５−ｊ（ｊ＝１〜Ｎ）では、
アナログスイッチＳＢ−ｊおよびＳＣ−ｊが導通し、ア
ナログスイッチＳＡ−ｊおよびＳＤ−ｊが非導通とな
る。

【００２０】この状態において、サンプリングパルスＳ
Ｐｊ（ｊ＝１〜Ｎ）がデータ線駆動回路１４から順次出
力されると、各サンプリング回路１５−ｊ（ｊ＝１〜
Ｎ）のアナログスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）が順次
導通する。そして、γ補正回路３から順次出力される各
画素に対応したアナログ画像信号は、アナログスイッチ
ＳＳ−ｊ（ｊ＝１〜Ｎ）およびＳＢ−ｊ（ｊ＝１〜Ｎ）
を介してキャパシタＣＢ−ｊ（ｊ＝１〜Ｎ）に順次印加
され、各キャパシタによって保持される。

【００２１】この間、直前の水平走査期間において各サ
ンプリング回路１５−ｊ（ｊ＝１〜Ｎ）のキャパシタＣ
Ａ−ｊ（ｊ＝１〜Ｎ）に書き込まれた各電圧が、アナロ
グスイッチＳＣ−ｊ（ｊ＝１〜Ｎ）を介することによ
り、データ線１２−ｊ（ｊ＝１〜Ｎ）に出力される。こ
のデータ線１２−ｊ（ｊ＝１〜Ｎ）上の各出力電圧は、
選択電圧Ｇ２がハイレベルである間、スイッチングトラ
ンジスタＴ２ｊ（ｊ＝１〜Ｎ）を介して、第２行目の画
素Ｑ２ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される。図
１１では、キャパシタＣＡ−ｊ（ｊ＝１〜Ｎ）からデー
タ線１２−ｊ（ｊ＝１〜Ｎ）に出力される電圧のうち画
素Ｑ１ｊ（ｊ＝１〜Ｎ）の各画素電極に印加される部分
が斜線によって示されている。

【００２２】以後の各水平走査期間においても、同様な
動作が繰り返され、これにより１画面分の全画素に対応
した各アナログ画像信号が、液晶パネル１における画素
Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の各画素電極に印加
される。

【００２３】各画素Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）
では、印加電圧に応じて、画素電極と対向電極とに挟ま
れた液晶の配向が変化し、画素の透過率が変化する。こ
れにより各画素ではアナログ画像信号に応じた階調での
表示が行われる。

【００２４】

【発明が解決しようとする課題】ところで、上述した従
来の液晶パネルにおいて、外部から入力されたアナログ
画像信号は、アナログ信号のまま液晶パネル内に保持さ
れ、各画素へと供給されるため、その保持および供給過
程において、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜
Ｎ）のスイッチングによって発生するノイズの影響を受
け易い。このため、アナログ画像信号をそのままの大き
さで各画素に印加するのが困難であり、このことが表示
画像の品質を高める上での障害となっていた。

【００２５】また、特に大型の液晶パネルは、極めて大
きな寄生容量が各データ線に介在しており、その容量値
がｎＦのオーダに達するものもある。このような大型の
液晶パネルでは、データ線を駆動するために大きな駆動
力が必要となる。図１０に示す液晶パネル１において、
バッファＢＵＦＡ−ｊ（ｊ＝１〜Ｎ）およびＢＵＦＢ−
ｊ（ｊ＝１〜Ｎ）が用いられているのは、このような大
きな寄生容量を持ったデータ線１２−ｊ（ｊ＝１〜Ｎ）
を駆動するためである。ここで、高品質の画像表示を行
うためには、液晶パネル１に与えられるアナログ画像信
号に正確に対応した電圧がこれらのデータ線１２−ｊ
（ｊ＝１〜Ｎ）に印加され、画素の駆動に用いられるべ
きである。

【００２６】しかし、ＴＦＴを用いた液晶パネルの場
合、ＴＦＴを用いたオペアンプによって、これらのバッ
ファが構成されることとなる。ここで、ＴＦＴは、その
閾値やいわゆるｋパラメータ（相互コンダクタンスをト
ランジスタのチャネル幅／チャネル長によって除したパ
ラメータ）の製造ばらつきが大きい。このため、ＴＦＴ
の閾値やｋパラメータの製造ばらつきに起因したオフセ
ットがバッファＢＵＦＡ−ｊ（ｊ＝１〜Ｎ）およびＢＵ
ＦＢ−ｊ（ｊ＝１〜Ｎ）に生じ、本来のアナログ画像信
号に対応した電圧からずれた電圧がデータ線に印加さ
れ、画像表示の品質が劣化することとなる。

【００２７】このような不都合を回避するためには、オ
ペアンプのオフセットをキャンセルする回路を液晶パネ
ルに設けたり、あるいはオペアンプのオフセットをキャ
ンセルするためのトリミングを個々の液晶パネル毎に実
施する、といった策を講じる必要があるが、そのような
策を講じた場合には製造コストの増大という別の問題が
発生する。

【００２８】また、従来の液晶パネル１では、ある水平
走査期間においてサンプリングパルスＳＰｊ（ｊ＝１〜
Ｎ）によって容量ＣＡ−ｊ（ｊ＝１〜Ｎ）またはＣＢ−
ｊ（ｊ＝１〜Ｎ）へのアナログ画像信号の書き込みが順
次行われた後、その次の水平走査期間においてこれらの
各アナログ画像信号がデータ線１２−ｊ（ｊ＝１〜Ｎ）
に印加される。この間、容量ＣＡ−ｊ（ｊ＝１〜Ｎ）ま
たはＣＢ−ｊ（ｊ＝１〜Ｎ）に保持されたアナログ画像
信号がリークにより減衰することとなるが、その減衰量
が大きいと、表示画像のコントラストの低下を招くこと
となる。しかも、図１１に例示されるように、例えば１
列目の画素に対応した容量ＣＡ−１は、水平走査期間内
の最初にアナログ画像信号の書き込みが行われるため、
次の水平走査期間が始まるまでの間にアナログ画像信号
が著しく減衰するのに対し、例えばＮ列目の画素に対応
した容量ＣＡ−Ｎは、水平走査期間内の最後にアナログ
画像信号の書き込みが行われるため、次の水平走査期間
が始まるまでの間におけるアナログ画像信号の減衰は比
較的少ない。このように１行を構成する各画素の順位に
応じて、異なった減衰量でアナログ画像信号が減衰する
と、表示画像のコントラストが画面左右方向に傾斜する
ことになる。

【００２９】このような問題を回避するためには、１水
平走査期間という長期間に亙って容量ＣＡ−ｊ（ｊ＝１
〜Ｎ）またはＣＢ−ｊ（ｊ＝１〜Ｎ）に保持されたアナ
ログ画像信号をほぼ一定に維持する必要があり、そのた
めには、これらの容量を大きくする必要がある。しか
し、これらの容量を大きくすると、各容量にアナログ画
像信号を書き込む動作が遅くなってしまうため、液晶パ
ネルを高速駆動することが困難になるという問題があっ
た。

【００３０】この発明は、以上説明した事情に鑑みてな
されたものであり、スイッチングノイズやリークの影響
を受けることなくアナログ画像信号に対応した電圧を精
度良く画素に供給することができ、かつ、アナログ画像
信号の高速サンプリングが可能な電気光学装置およびこ
れを表示装置に用いた電子機器を提供することを目的と
している。

【００３１】

【課題を解決するための手段】この発明は、アナログ画
像信号に基づいて、基板にマトリックス状に形成された
複数の画素を駆動することにより画像表示を行う電気光
学装置の駆動回路において、前記アナログ画像信号をデ
ジタル信号に変換するＡ／Ｄ変換手段と、前記デジタル
信号を記憶する記憶手段と、前記記憶手段に記憶された
デジタル信号をアナログ信号に変換し、前記画素に供給
するＤ／Ａ変換手段とを前記基板上に具備することを特
徴とする電気光学装置の駆動回路を提供するものであ
る。

【００３２】かかる電気光学装置の駆動回路によれば、
入力されたアナログ画像信号はデジタル信号に変換さ
れ、画素への供給時期まで、デジタル信号として記憶手
段に保存される。従って、入力されたアナログ画像信号
を劣化させることなく画素に供給することができる。

【００３３】この電気光学装置の駆動回路は、１水平走
査期間内に入力される前記アナログ画像信号を順次サン
プリングして保持する複数のサンプリング回路を前記基
板上にさらに具備し、前記Ａ／Ｄ変換手段は、前記複数
のサンプリング回路に保持された各アナログ画像信号を
各々デジタル信号に変換する複数のＡ／Ｄ変換器を具備
し、前記記憶手段は、前記複数のＡ／Ｄ変換器から得ら
れる複数のデジタル信号を記憶し、前記Ｄ／Ａ変換手段
は、前記記憶手段に記憶された複数のデジタル信号を各
々アナログ信号に変換して複数の画素に供給する複数の
Ｄ／Ａ変換器を具備するものであってもよい。

【００３４】この場合において、前記複数のＡ／Ｄ変換
器および記憶手段は、前記複数のサンプリング回路に保
持された各アナログ画像信号を、各々が保持されてから
１水平走査期間よりも短い時間内にデジタル信号に変換
して記憶するようにしてもよい。

【００３５】また、Ａ／Ｄ変換手段を複数のＡ／Ｄ変換
器により構成するのではなく、前記記憶手段が、一定期
間内に前記Ａ／Ｄ変換手段から得られる複数のデジタル
信号を記憶し、前記Ｄ／Ａ変換手段は、前記記憶手段に
記憶された複数のデジタル信号を各々アナログ信号に変
換して複数の画素に供給する複数のＤ／Ａ変換器を具備
するものであってもよい。

【００３６】この場合において、前記Ａ／Ｄ変換手段か
ら得られるデジタル信号を前記記憶手段に供給する経路
と、外部からのデジタル信号を前記記憶手段に供給する
経路とを設けてもよい。

【００３７】かかる電気光学装置の駆動回路によれば、
アナログ画像信号を取り扱う用途と、デジタル画像信号
を取り扱う用途の両方に適用することができるので、電
気光学装置を必要とする複数種類の電子機器を製造する
場合に、その部品たる電気光学装置を共用化し、製造コ
ストを低減することが可能となる。

【００３８】また、以上説明した各電気光学装置の駆動
回路において、Ｄ／Ａ変換手段は、前記記憶手段に記憶
されたデジタル信号に対応したアナログ信号にγ補正な
どの非線形変換を施したアナログ信号を当該デジタル信
号から生成するＤ／Ａ変換器によって構成してもよい。

【００３９】このようにすることで、γ補正などのため
のアナログ回路を別途設ける必要がなくなり、装置を簡
素化することができる。

【００４０】本発明は、特に、基板に薄膜トランジスタ
を形成することにより構成されたＴＦＴアクティブマト
リックス型液晶パネルに好適である。

【００４１】本発明に係る電気光学装置の駆動回路を有
する電気光学装置は、それ単体で製造・販売等される
他、プロジェクタやコンピュータなどの各種電子機器の
表示装置として用いられる。

【００４２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００４３】Ａ・第１の実施形態 図１は、この発明に係る電気光学装置の第１の実施形態
であるアクティブマトリックス型液晶パネル１Ａの構成
を示すブロック図である。なお、この図において、上述
した図１０と対応する部分には同一の符号を付し、その
説明を省略する。

【００４４】この液晶パネル１Ａにおいては、データ線
１２−ｊ（ｊ＝１〜Ｎ）に対応し、サンプリングスイッ
チＳＳ−ｊ（ｊ＝１〜Ｎ）と、容量Ｃ−ｊ（ｊ＝１〜
Ｎ）と、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）と、第１
のラッチ１７−ｊ（ｊ＝１〜Ｎ）と、第２のラッチ１８
−ｊ（ｊ＝１〜Ｎ）と、Ｄ／Ａ変換器１９−ｊ（ｊ＝１
〜Ｎ）とが設けられている。

【００４５】これらの回路を構成する素子は、画素の画
素電極やスイッチングトランジスタ等と共に素子基板上
に形成されている。

【００４６】Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）は、
例えば逐次比較型のＡ／Ｄ変換器である。これらのＡ／
Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）の各アナログ入力端子
は、サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）を各
々介して、アナログ画像信号の入力信号ラインに接続さ
れている。また、Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）
の各アナログ信号入力端子は、容量Ｃ−ｊ（ｊ＝１〜
Ｎ）の一方の電極に接続され、これらの容量における他
方の電極は接地されている。

【００４７】Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）は、
容量Ｃ−ｊ（ｊ＝１〜Ｎ）に保持されたアナログ信号を
デジタル信号に変換して出力する。ここで、Ａ／Ｄ変換
器１６−ｊ（ｊ＝１〜Ｎ）による各Ａ／Ｄ変換は、各々
に対応したサンプリングスイッチＳＳ−ｊ（ｊ＝１〜
Ｎ）がオン状態となって容量Ｃ−ｊ（ｊ＝１〜Ｎ）にア
ナログ画像信号が書き込まれた後、１水平走査期間より
も短い時間内に開始される。

【００４８】各ラッチ１７−ｊ（ｊ＝１〜Ｎ）は、各々
に対応したＡ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）による
Ａ／Ｄ変換が終了した直後、各Ａ／Ｄ変換器１６−ｊ
（ｊ＝１〜Ｎ）から出力されたデジタル信号を各々保持
する。

【００４９】Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）およ
び第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）の動作タイミン
グを制御するタイミング制御回路については各種考えら
れるが、かかる回路は例えば図２に示すように構成する
ことができる。

【００５０】この図２に例示するタイミング制御回路
は、クロック発生回路２０と、Ｎ個のＡ／Ｄ変換タイミ
ング制御回路２１−ｊ（ｊ＝１〜Ｎ）とを有する。ここ
で、クロック発生回路２０は、図３に例示するように、
一定周波数のクロックＣＬＫを出力する。また、各Ａ／
Ｄ変換タイミング制御回路２１−ｊは、図３に例示する
ように、サンプリングパルスＳＰｊが出力されてから所
定個数のクロックＣＬＫが出力された後、Ａ／Ｄ変換器
１６−ｊがＡ／Ｄ変換を行って１個のデジタル信号を出
力するのに必要な一連のタイミング制御信号をクロック
ＣＬＫに同期して出力し、その後、Ａ／Ｄ変換器１６−
ｊから出力されるデジタル信号をラッチ１７−ｊに書き
込むためのラッチパルスを出力する。

【００５１】このように本実施形態では、サンプリング
パルスＳＰｊによってサンプリングされ、容量Ｃ−ｊに
保持されたアナログ画像信号は、その後、１水平走査期
間よりも短い時間内にデジタル信号に変換され、ラッチ
１７−ｊに保持される。従って、従来の液晶パネル１に
おける容量ＣＡ−ｊ（ｊ＝１〜Ｎ）やＣＢ−ｊ（ｊ＝１
〜Ｎ）よりも容量Ｃ−ｊ（ｊ＝１〜Ｎ）の容量値を小さ
くすることができる。

【００５２】第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）は、
第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）の出力データを保
持する手段である。図１に示す構成では、タイミング信
号生成回路２からこれらのラッチ１８−ｊ（ｊ＝１〜
Ｎ）に対し、１水平走査期間毎にラッチパルスＬａｔが
与えられる。これにより第１のラッチ１７−ｊ（ｊ＝１
〜Ｎ）に保持されたＮ画素分のデジタル信号は第２のラ
ッチ１８−ｊ（ｊ＝１〜Ｎ）に転送される。

【００５３】Ｄ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）は、
第２のラッチ１８−ｊ（ｊ＝１〜Ｎ）に保持された各デ
ジタル信号のＤ／Ａ変換を行う。ここで、Ｄ／Ａ変換器
１９−ｊ（ｊ＝１〜Ｎ）は、単にデジタル信号をこれに
対応したアナログ信号に変換するのではなく、Ｄ／Ａ変
換時にγ補正を行い、γ補正のなされたアナログ信号を
データ線１２−ｊ（ｊ＝１〜Ｎ）に各々出力する。

【００５４】このＤ／Ａ変換器１９−ｊ（ｊ＝１〜Ｎ）
として、例えばスイッチドキャパシタ型のＤ／Ａ変換器
を用いることができる。

【００５５】一般的にこの種のスイッチドキャパシタ型
のＤ／Ａ変換器は、変換対象であるデジタル信号の各ビ
ットに対応した複数の容量と、各容量に対する充放電を
行うためのスイッチング回路とを有している。ここで、
各容量は、デジタル信号の各ビットの重みに対応した容
量値を有している。そして、スイッチング回路のスイッ
チング動作により、変換対象である各ビットのうち値が
“１”であるビットに対応した容量のみに基準電源から
の基準電圧が与えられ、その後、各容量に保持された電
荷が加算され、この加算後の電荷に相当するアナログ電
圧が出力されるのである。このスイッチドキャパシタ型
のＤ／Ａ変換器は、オペアンプを用いることなく、容量
とスイッチング用のＴＦＴのみにより構成することがで
きるので、オフセットを生じさせることなく、Ｄ／Ａ変
換を行うことができる。

【００５６】本実施形態におけるＤ／Ａ変換器１９−ｊ
（ｊ＝１〜Ｎ）は、このスイッチドキャパシタ型のＤ／
Ａ変換器に対しγ補正機能を付加したものである。簡単
のため、３ビットのデジタルデータＤ０〜Ｄ２のＤ／Ａ
変換の場合を例に本実施形態におけるＤ／Ａ変換器の概
略を説明すると次の通りである。

【００５７】まず、このＤ／Ａ変換器は、３ビットのデ
ジタルデータＤ０〜Ｄ２に対応した３個の容量を有して
いる。これらの３個の容量は、ビットＤ０〜Ｄ２の各々
の重みに対応した容量値Ｃｄａｃ、２Ｃｄａｃおよび４
Ｃｄａｃを各々有している。また、３個の容量とこのＤ
／Ａ変換器の出力端子との間にはスイッチが介挿されて
いる。ここで、Ｄ／Ａ変換器の出力端子には、容量値Ｃ
ｓｌｎの寄生容量が介在している。さらにこのＤ／Ａ変
換器には、３個の容量に所定の電圧Ｖｄａｃを印加する
とともに、Ｄ／Ａ変換器の出力端子に所定の電圧Ｖｓｌ
ｎを印加する直流電源を有している。

【００５８】このような構成において、上記スイッチを
開放した状態で、３個の容量のうち“１”であるビット
に対応した容量に直流電源から電圧Ｖｄａｃが印加さ
れ、Ｄ／Ａ変換器の出力端子に電圧Ｖｓｌｎが印加され
る。その後、上記スイッチが導通状態とされる。この結
果、３個の容量と出力端子側の寄生容量との間で電荷の
移動が行われ、次式により与えられる電圧ＶがＤ／Ａ変
換器の出力端子から出力される。

【００５９】Ｖ＝（Ｎ・Ｃdac・Ｖdac＋Ｃsln・Ｖsln）
／（Ｎ・Ｃdac＋Ｃsln） 上記式において、Ｎは下位３ビットに対応した数値であ
る。上記の各容量値と各電圧値とを適当に選ぶことによ
り、Ｄ／Ａ変換器の出力電圧Ｖを３ビットのデジタルデ
ータに対応した数値Ｎに応じてＳ字状に増加させ、Ｎに
対応したアナログ電圧に対してγ補正を施したアナログ
電圧を得ることができる。

【００６０】なお、デジタルデータのビット数が多い場
合には、上位ビットの値により上記電圧ＶdacおよびＶs
lnを切り換え、広い範囲のアナログ電圧を得るようにし
てもよい。

【００６１】以上が本実施形態の構成である。

【００６２】図４は、以上説明した液晶パネル１Ａの動
作を示すタイムチャートである。以下、このタイムチャ
ートを参照し、本実施形態の動作について説明する。

【００６３】図４に示すように、各水平走査期間では、
データ線駆動回路１４からサンプリングパルスＳＰｊ
（ｊ＝１〜Ｎ）が順次出力され、サンプリングスイッチ
ＳＳ−ｊ（ｊ＝１〜Ｎ）が順次導通状態とされる。そし
て、外部から液晶パネル１Ａに入力されるアナログ画像
信号ＳｉｇＡは、導通状態となっているサンプリングス
イッチＳＳ−ｊを介して容量Ｃ−ｊに印加され、当該サ
ンプリングスイッチＳＳ−ｊが非導通状態に戻ることに
より容量Ｃ−ｊに保持される。このようなサンプリング
動作が各サンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）
によって順次行われる結果、アナログ画像信号のＮ個の
サンプルＳｉｇＡｊ（ｊ＝１〜Ｎ）が容量Ｃ−ｊ（ｊ＝
１〜Ｎ）に順次保持される。

【００６４】各Ａ／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）で
は、各々に対応した容量Ｃ−ｊにアナログ画像信号のサ
ンプル（以下、アナログサンプルという）ＳｉｇＡｊが
保持されてから１水平走査期間より短い所定時間内にア
ナログサンプルＳｉｇＡｊが開始される。そして、各Ａ
／Ｄ変換器１６−ｊ（ｊ＝１〜Ｎ）からＮ個のアナログ
サンプルＳｉｇＡｊ（ｊ＝１〜Ｎ）に対応したデジタル
信号Ｄｊ（ｊ＝１〜Ｎ）が順次出力される。各デジタル
信号Ｄｊ（ｊ＝１〜Ｎ）は、各々Ａ／Ｄ変換器からの出
力後、直ちに第１のラッチ１７−ｊ（ｊ＝１〜Ｎ）に保
持される。

【００６５】そして、タイミング信号発生回路２からラ
ッチパルスＬａｔが出力されることにより、第１のラッ
チ１７−ｊ（ｊ＝１〜Ｎ）に保持されたデジタル信号Ｄ
ｊ（ｊ＝１〜Ｎ）は、第２のラッチ１８−ｊ（ｊ＝１〜
Ｎ）に一斉に書き込まれる。その後直ちに、Ｄ／Ａ変換
器１８−ｊ（ｊ＝１〜Ｎ）により、第２のラッチ１８−
ｊ（ｊ＝１〜Ｎ）に保持されたデジタル信号Ｄｊ（ｊ＝
１〜Ｎ）のＤ／Ａ変換が開始される。このＤ／Ａ変換が
終了すると、γ補正のなされたアナログ信号がＤ／Ａ変
換器１８−ｊ（ｊ＝１〜Ｎ）から出力され、データ線１
２−ｊ（ｊ＝１〜Ｎ）に各々供給される。

【００６６】このデータ線１２−ｊ（ｊ＝１〜Ｎ）上の
各アナログ信号は、ハイレベルの選択電圧Ｇｉが出力さ
れている間、スイッチングトランジスタＴｉｊ（ｊ＝１
〜Ｎ）を介して、画素Ｑｉｊ（ｊ＝１〜Ｎ）の各画素電
極に印加される。

【００６７】以後の各水平走査期間においても、同様な
動作が繰り返され、これにより１画面分の全画素に対応
した各アナログ信号が、液晶パネル１における画素Ｑｉ
ｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）の各画素電極に印加さ
れ、画像の表示が行われる。

【００６８】以上のように、本実施形態によれば、サン
プリングパルスＳＰｊによって容量Ｃ−ｊに保持された
アナログサンプルＳｉｇＡｊは、その保持後、僅かな時
間のうちにデジタル信号Ｄｊに変換され、このデジタル
信号ＤｊはＤ／Ａ変換器１８−ｊによるＤ／Ａ変換が開
始されるまでラッチ１７−ｊに保持される。このため、
容量Ｃ−ｊに保持されたアナログサンプルＳｉｇＡｊが
リークによって減衰したとしても、画素に印加される電
圧にはその影響が殆ど現れない。従って、本実施形態に
よれば、高品質での画像表示が可能となる。また、本実
施形態によれば、従来の液晶パネル１における容量ＣＡ
−ｊ（ｊ＝１〜Ｎ）やＣＢ−ｊ（ｊ＝１〜Ｎ）よりも容
量Ｃ−ｊ（ｊ＝１〜Ｎ）の容量値を小さくすることがで
き、アナログ画像信号の高速サンプリングが可能になる
とともに消費電力を低減することができる。

【００６９】なお、上記実施形態では、各サンプリング
パルスＳＰｊが出力されるのに応じて、Ａ／Ｄ変換器１
６−ｊおよびラッチ１７−ｊの動作タイミングを制御す
る制御信号を発生させるようにしたが、Ｎ個のＡ／Ｄ変
換器１６−ｊ（ｊ＝１〜Ｎ）およびＮ個のラッチ１７−
ｊ（ｊ＝１〜Ｎ）をグループ分けし、各グループ単位で
Ａ／Ｄ変換の動作制御およびラッチへの書き込み制御を
行うようにしてもよい。図５はその場合のタイミング制
御回路の構成例を示すものである。この例では、Ａ／Ｄ
変換器１６−ｊ（ｊ＝１〜Ｎ）およびラッチ１７−ｊ
（ｊ＝１〜Ｎ）がｋ個ずつにグループ分けされている。
そして、例えば最初のグループでは、サンプリングパル
スＳＰｋ＋１が出力されることにより、Ａ／Ｄ変換タイ
ミング制御回路２１−（ｋ＋１）によるＡ／Ｄ変換器１
６−ｊ（ｊ＝１〜ｋ）およびラッチ１７−ｊ（ｊ＝１〜
ｋ）の動作タイミングの制御が開始される。また、次の
グループでは、サンプリングパルスＳＰ２ｋ＋１が出力
されることにより、Ａ／Ｄ変換タイミング制御回路２１
−（２ｋ＋１）によるＡ／Ｄ変換器１６−ｊ（ｊ＝ｋ＋
１〜２ｋ）およびラッチ１７−ｊ（ｊ＝ｋ＋１〜２ｋ）
の動作タイミングの制御が開始される。それ以後の各グ
ループについても同様である。

【００７０】Ｂ．第２の実施形態図６はこの発明の第２
の実施形態である液晶パネル１Ｂの構成を示すブロック
図である。なお、この図において、上述した図１と対応
する部分には同一の符号を付し、その説明を省略する。
この液晶パネル１Ｂは、上述した第１の実施形態におけ
るサンプリングスイッチＳＳ−ｊ（ｊ＝１〜Ｎ）、容量
Ｃ−ｊ（ｊ＝１〜Ｎ）およびＡ／Ｄ変換器１６−ｊ（ｊ
＝１〜Ｎ）に相当するものを有していない。その代わり
にこの液晶パネル１Ｂは、Ａ／Ｄ変換器２２を有してい
る。このＡ／Ｄ変換器２２には、液晶パネル１Ｂの外部
からアナログ画像信号が入力される。Ａ／Ｄ変換器２２
は、このアナログ画像信号のＡ／Ｄ変換を１走査期間の
間にＮ回繰り返す。１走査期間の間にはデータ線駆動回
路１４によってサンプリングパルスＳＰｊ（ｊ＝１〜
Ｎ）が順次出力される。Ａ／Ｄ変換器２２によるＡ／Ｄ
変換は、各サンプリングパルスＳＰｊが出力される前に
行われ、サンプリングパルスＳＰｊが出力されるときに
はＡ／Ｄ変換によって得られたデジタル信号がラッチ１
７−ｊ（ｊ＝１〜Ｎ）に供給される。

【００７１】ラッチ１７−ｊ（ｊ＝１〜Ｎ）には、デー
タ線駆動回路１４からのサンプリングパルスＳＰｊ（ｊ
＝１〜Ｎ）が、ラッチパルスとして供給される。各ラッ
チ１７−ｊは、各々に対応したサンプリングパルスＳＰ
ｊが与えられることにより、その時点においてＡ／Ｄ変
換器２２から出力されているデジタル信号を保持する。

【００７２】本実施形態では、このようなアナログ形式
による画像信号の入力経路の他に、デジタル形式による
画像信号の入力経路が設けられており、いずれかの入力
経路を選択することが可能である。デジタル形式による
画像信号の入力経路が選択された場合、外部からのデジ
タル画像信号ＳｉｇＤは１画素分ずつサンプリングパル
スＳＰｊ（ｊ＝１〜Ｎ）の発生タイミングに同期してこ
の液晶パネル１Ｂに入力される。そして、サンプリング
パルスＳＰｊ（ｊ＝１〜Ｎ）によりラッチ１７−ｊ（ｊ
＝１〜Ｎ）に順次書き込まれる。

【００７３】他の構成は第１の実施形態と同様である。

【００７４】図７は本実施形態の動作を示すタイムチャ
ートである。

【００７５】このタイムチャートに示すように、本実施
形態では、各サンプリングパルスＳＰｊが出力される毎
に、Ａ／Ｄ変換器２２からアナログサンプルＳｉｇＡｊ
に対応したデジタル信号ＳｉｇＤｊが出力され、これが
デジタル信号Ｄｊとしてラッチ１７−ｊに保持される。

【００７６】それ以外の動作は、上記第１の実施形態と
同様である。

【００７７】本実施形態によれば、液晶パネル１Ｂに供
給されたアナログ画像信号は、直ちにデジタル信号に変
換され、データ線への印加を行う時期が到来するまでデ
ジタル信号としてラッチ１７−ｊ（ｊ＝１〜Ｎ）やラッ
チ１８−ｊ（ｊ＝１〜Ｎ）に保存され、データ線への印
加時にアナログ信号に戻される。従って、液晶パネル１
Ｂに入力されてからデータ線に印加されるまでの過程に
おけるアナログ画像信号の劣化が少なく、高品質での画
像表示を行うことができる。

【００７８】また、本実施形態によれば、電気光学装置
によれば、アナログ形式による画像信号の入力経路の他
に、デジタル形式による画像信号の入力経路が設けられ
ているので、デジタル形式による画像信号の入力経路ア
ナログ画像信号を取り扱う用途と、デジタル画像信号を
取り扱う用途の両方に適用することができる。従って、
液晶パネルを必要とする複数種類の電子機器を製造する
場合に、その部品たる液晶パネルを共用化し、製造コス
トを低減することが可能となる。

【００７９】Ｃ．第３の実施形態次に、上述した液晶パ
ネル１Ａまたは１Ｂを電子機器に用いた例について説明
する。

【００８０】＜その１：プロジェクタ＞まず、この液晶
パネルをライトバルブとして用いたプロジェクタについ
て説明する。図８は、プロジェクタの構成例を示す平面
図である。

【００８１】この図に示すように、プロジェクタ１１０
０内部には、ハロゲンランプ等の白色光源からなるラン
プユニット１１０２が設けられている。このランプユニ
ット１１０２から射出された投射光は、ライトガイド１
１０４内に配置された４枚のミラー１１０６および２枚
のダイクロイックミラー１１０８によってＲＧＢの３原
色に分離され、各原色に対応するライトバルブとしての
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに
入射される。

【００８２】液晶パネル１１１０Ｒ、１１１０Ｂおよび
１１１０Ｇは、上述した液晶パネル１Ａまたは１Ｂと同
じ構成を有しており、図示しない画像信号処理回路から
供給されるＲ、Ｇ、Ｂの原色信号が上述したアナログ画
像信号ＳｉｇＡとして与えられる。これらの液晶パネル
によって変調された光は、ダイクロイックプリズム１１
１２に３方向から入射される。このダイクロイックプリ
ズム１１１２においては、ＲおよびＢの光が９０度に屈
折する一方、Ｇの光が直進する。したがって、各色の画
像が合成される結果、投射レンズ１１１４を介して、ス
クリーン等にカラー画像が投写されることとなる。

【００８３】なお、液晶パネル１１１０Ｒ、１１１０Ｂ
および１１１０Ｇには、ダイクロイックミラー１１０８
によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射する
ので、対向基板にカラーフィルタを設ける必要はない。

【００８４】＜その２：モバイル型コンピュータ＞次
に、この液晶パネルを、モバイル型のコンピュータに適
用した例について説明する。図９は、このコンピュータ
の構成を示す正面図である。図において、コンピュータ
１２００は、キーボード１２０２を備えた本体部１２０
４と、液晶ディスプレイ１２０６とから構成されてい
る。この液晶ディスプレイ１２０６は、先に述べた液晶
パネル１Ａまたは１Ｂの背面にバックライトを付加する
ことにより構成されている。

【００８５】なお、図８および図９を参照して説明した
電子機器の他にも、液晶テレビや、ビューファインダ
型、モニタ直視型のビデオテープレコーダ、カーナビゲ
ーション装置、ページャ、電子手帳、電卓、ワードプロ
セッサ、ワークステーション、携帯電話、テレビ電話、
POS端末、タッチパネルを備えた装置等などが挙げられ
る。そして、本発明にかかるこれらの各種電子機器に適
用可能なのは言うまでもない。

【００８６】さらに、本発明は、アクティブマトリクス
型の液晶パネルとしてＴＦＴを用いたものを例にとって
説明したが、これに限られず、スイッチング素子として
ＴＦＤ（Thin Film Diode：薄膜ダイオード）を用いた
ものや、ＳＴＮ液晶を用いたパッシブ型の液晶装置など
にも適用可能であり、またシリコン基板にスイッチング
素子を作り込む場合にも適用可能である。さらに、液晶
表示装置に限られず、エレクトロルミネッセンス素子な
ど、各種の電気光学効果を用いて表示を行う表示装置に
も適用可能である。

【００８７】

【発明の効果】以上説明したように本発明に係る電気光
学装置または電子機器によれば、入力されたアナログ画
像信号はデジタル信号に変換され、画素への供給時期ま
で、デジタル信号として保存される。従って、スイッチ
ングノイズや装置内でのリークの影響によって劣化させ
ることなく、アナログ画像信号を画素に供給し、高品質
での画像表示を行うことができる。また、本発明によれ
ば、サンプリングされたアナログ画像信号を保持するた
めの容量を大きなものとする必要がないので、高速サン
プリングが可能になり、かつ、消費電力を低減すること
ができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施形態に係る液晶パネル
の構成を示すブロック図である。

【図２】 同実施形態におけるタイミング制御回路の構
成を示すブロック図である。

【図３】 同タイミング制御回路の動作を示すタイムチ
ャートである。

【図４】 同実施形態の動作を示すタイムチャートであ
る。

【図５】 タイミング制御回路の他の構成例を示すブロ
ック図である。

【図６】 この発明の第２の実施形態に係る液晶パネル
の構成を示すブロック図である。

【図７】 同実施形態の動作を示すタイムチャートであ
る。

【図８】 この発明の第３の実施形態に係る電子機器の
例であるプロジェクタの構成を示す図である。

【図９】 同電子機器の他の例であるモバイル型コンピ
ュータを示す図である。

【図１０】 従来のアクティブマトリックス型液晶パネ
ルの構成を示すブロック図である。

【図１１】 同液晶パネルの動作を示すタイムチャート
である。

【符号の説明】

１Ａ、１Ｂ……液晶パネル Ｑｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）……画素 Ｔｉｊ（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）……スイッチングト
ランジスタ １１−ｉ（ｉ＝１〜Ｍ）……走査線 １２−ｊ（ｊ＝１〜Ｎ）……データ線 １３……走査線駆動回路 １４……データ線駆動回路 ＳＳ−ｊ（ｊ＝１〜Ｎ）……サンプリングスイッチ Ｃ−ｊ（ｊ＝１〜Ｎ）……容量 １６−ｊ（ｊ＝１〜Ｎ）……Ａ／Ｄ変換器 １７−ｊ（ｊ＝１〜Ｎ）……第１のラッチ １８−ｊ（ｊ＝１〜Ｎ）……第２のラッチ １９−ｊ（ｊ＝１〜Ｎ）……Ｄ／Ａ変換器 ２２……Ａ／Ｄ変換器

Claims (9)

【特許請求の範囲】
1. 【請求項１】 アナログ画像信号に基づいて、基板にマ
   トリックス状に形成された複数の画素を駆動することに
   より画像表示を行う電気光学装置の駆動回路において、 前記アナログ画像信号をデジタル信号に変換するＡ／Ｄ
   変換手段と、 前記デジタル信号を記憶する記憶手段と、 前記記憶手段に記憶されたデジタル信号をアナログ信号
   に変換し、前記画素に供給するＤ／Ａ変換手段とを具備
   することを特徴とする電気光学装置の駆動回路。
2. 【請求項２】 １水平走査期間内に入力される前記アナ
   ログ画像信号を順次サンプリングして保持する複数のサ
   ンプリング回路を前記基板にさらに具備し、 前記Ａ／Ｄ変換手段は、前記複数のサンプリング回路に
   保持された各アナログ画像信号を各々デジタル信号に変
   換する複数のＡ／Ｄ変換器を具備し、 前記記憶手段は、前記複数のＡ／Ｄ変換器から得られる
   複数のデジタル信号を記憶し、 前記Ｄ／Ａ変換手段は、前記記憶手段に記憶された複数
   のデジタル信号を各々アナログ信号に変換して複数の画
   素に供給する複数のＤ／Ａ変換器を具備することを特徴
   とする請求項１に記載の電気光学装置の駆動回路。
3. 【請求項３】 前記複数のＡ／Ｄ変換器および記憶手段
   は、前記複数のサンプリング回路に保持された各アナロ
   グ画像信号を、各々が保持されてから前記１水平走査期
   間よりも短い時間内にデジタル信号に変換して記憶する
   ことを特徴とする請求項２に記載の電気光学装置の駆動
   回路。
4. 【請求項４】 前記記憶手段は、一定期間内に前記Ａ／
   Ｄ変換手段から得られる複数のデジタル信号を記憶し、 前記Ｄ／Ａ変換手段は、前記記憶手段に記憶された複数
   のデジタル信号を各々アナログ信号に変換して複数の画
   素に供給する複数のＤ／Ａ変換器を具備することを特徴
   とする請求項１に記載の電気光学装置の駆動回路。
5. 【請求項５】 前記Ａ／Ｄ変換手段から得られるデジタ
   ル信号を前記記憶手段に供給する経路と、外部からのデ
   ジタル信号を前記記憶手段に供給する経路とを具備する
   ことを特徴とする請求項４に記載の電気光学装置の駆動
   回路。
6. 【請求項６】 前記Ｄ／Ａ変換手段は、前記記憶手段に
   記憶されたデジタル信号に対応したアナログ信号に非線
   形変換を施したアナログ信号を当該デジタル信号から生
   成するＤ／Ａ変換器によって構成されてなることを特徴
   とする請求項１に記載の電気光学装置の駆動回路。
7. 【請求項７】 前記基板上に薄膜トランジスタを形成す
   ることにより構成されてなることを特徴とする請求項１
   乃至６に記載の電気光学装置の駆動回路。
8. 【請求項８】 請求項１乃至７に記載の電気光学装置の
   駆動回路を備えたことを特徴とする電気光学装置。
9. 【請求項９】 請求項８に記載の電気光学装置を表示装
   置に用いたことを特徴とする電子機器。