JPH09330060A - 表示装置及び表示装置に用いるサンプルホールド増幅器 - Google Patents
表示装置及び表示装置に用いるサンプルホールド増幅器Info
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- JPH09330060A JPH09330060A JP8149153A JP14915396A JPH09330060A JP H09330060 A JPH09330060 A JP H09330060A JP 8149153 A JP8149153 A JP 8149153A JP 14915396 A JP14915396 A JP 14915396A JP H09330060 A JPH09330060 A JP H09330060A
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Abstract
(57)【要約】
【課題】 ＴＦＴで構成される表示装置において、オフ
セット電圧が大きな増幅器を用いても、正確なサンプル
ホールド出力を得る。 【解決手段】 まず、入力信号ＶINにより、基準電圧を
ソースフォロアＩ１に入力し、ＴＦＴのＶthによるオフ
セット電圧をオフセットキャンセル用キャパシタＣ２に
ホールドする。つぎに、入力信号ＶINをサンプリングし
て保持用キャパシタＣ１にホールドし、その後、このキ
ャパシタＣ１の電圧からオフセットキャンセル用キャパ
シタＣ２にホールドされていたオフセット電圧を減算
し、この減算された電圧をソースフォロアＩ１に入力
し、ソースフォロアには常にオフセットがキャンセルさ
れた出力ＶOUT を得るようにした。
セット電圧が大きな増幅器を用いても、正確なサンプル
ホールド出力を得る。 【解決手段】 まず、入力信号ＶINにより、基準電圧を
ソースフォロアＩ１に入力し、ＴＦＴのＶthによるオフ
セット電圧をオフセットキャンセル用キャパシタＣ２に
ホールドする。つぎに、入力信号ＶINをサンプリングし
て保持用キャパシタＣ１にホールドし、その後、このキ
ャパシタＣ１の電圧からオフセットキャンセル用キャパ
シタＣ２にホールドされていたオフセット電圧を減算
し、この減算された電圧をソースフォロアＩ１に入力
し、ソースフォロアには常にオフセットがキャンセルさ
れた出力ＶOUT を得るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、表示装置及び表示装置
に用いられるサンプルホールド増幅器に関し、特に、液
晶ディスプレイ、プラズマディスプレイの駆動回路等に
用いられる、ＭＯＳトランジスタを使った高精度のサン
プルホールド増幅器に関する。
に用いられるサンプルホールド増幅器に関し、特に、液
晶ディスプレイ、プラズマディスプレイの駆動回路等に
用いられる、ＭＯＳトランジスタを使った高精度のサン
プルホールド増幅器に関する。
【０００２】
【従来の技術】一般に、マトリクス表示装置の信号駆動
部においては、信号線に出力される信号を保持するため
のサンプルホールド増幅器が設けられている。
部においては、信号線に出力される信号を保持するため
のサンプルホールド増幅器が設けられている。
【０００３】図１１に、従来のサンプルホールド増幅器
の回路図を示す。以下に、従来のサンプルホールド増幅
器の動作を説明する。まず、入力信号ＶINは、スイッチ
Ｓ１によりサンプリングされ、サンプリングされた電圧
はキャパシタＣによりホールドされる。ホールドされた
電圧は、増幅器Ａ１により増幅及びインピーダンス変換
されて出力される。ここで、例えば、スイッチＳ１はＭ
ＯＳトランジスタ等、また、増幅器Ａ１はＯＰアンプ等
が用いられる。
の回路図を示す。以下に、従来のサンプルホールド増幅
器の動作を説明する。まず、入力信号ＶINは、スイッチ
Ｓ１によりサンプリングされ、サンプリングされた電圧
はキャパシタＣによりホールドされる。ホールドされた
電圧は、増幅器Ａ１により増幅及びインピーダンス変換
されて出力される。ここで、例えば、スイッチＳ１はＭ
ＯＳトランジスタ等、また、増幅器Ａ１はＯＰアンプ等
が用いられる。
【０００４】しかしながら、通常、ＯＰアンプは、素子
数が多く、回路規模が大きくなるため、一般には、簡易
的にソースフォロア回路が使われる。図１２に、ソース
フォロア回路を用いたサンプルホールド増幅器の回路図
を示す。この回路では、図１１の回路と同様に、スイッ
チ用のトランジスタＴ１により入力信号ＶINがサンプリ
ングされ、キャパシタＣ１によりホールドされる。ホー
ルドされた電圧は、トランジスタＴ２及びソースフォロ
ア回路である定電流源Ｉ１により、増幅及びインピーダ
ンス変換され出力電圧ＶOUT が出力される。このような
サンプルホールド増幅器が、例えば、液晶ディスプレイ
等に用いられる場合は、トランジスタＴ１、Ｔ２は、薄
膜トランジスタ（ＴＦＴ）で構成される。
数が多く、回路規模が大きくなるため、一般には、簡易
的にソースフォロア回路が使われる。図１２に、ソース
フォロア回路を用いたサンプルホールド増幅器の回路図
を示す。この回路では、図１１の回路と同様に、スイッ
チ用のトランジスタＴ１により入力信号ＶINがサンプリ
ングされ、キャパシタＣ１によりホールドされる。ホー
ルドされた電圧は、トランジスタＴ２及びソースフォロ
ア回路である定電流源Ｉ１により、増幅及びインピーダ
ンス変換され出力電圧ＶOUT が出力される。このような
サンプルホールド増幅器が、例えば、液晶ディスプレイ
等に用いられる場合は、トランジスタＴ１、Ｔ２は、薄
膜トランジスタ（ＴＦＴ）で構成される。
【０００５】
【発明が解決しようとする課題】ここで、一般に、単結
晶シリコンで作成したＭＯＳトランジスタの場合は、閾
値Ｖthの制御が行われており、ソースフォロアの入出力
オフセットのばらつきは少ない。しかしながら、非結晶
シリコン、例えぱポリシリコン、アモルファスシリコン
で作成したＴＦＴの場合は、閾値Ｖthの制御が難しく、
ソースフォロアのオフセットのばらつきが大きく、正確
な出力が得られない。すなわち、サンプルホールド増幅
器に、非結晶シリコン等で作成したＴＦＴにより構成し
たソースフォロアを使用した場合は、閾値Ｖthのばらつ
きが大きく正確な出力が得られなかった。
晶シリコンで作成したＭＯＳトランジスタの場合は、閾
値Ｖthの制御が行われており、ソースフォロアの入出力
オフセットのばらつきは少ない。しかしながら、非結晶
シリコン、例えぱポリシリコン、アモルファスシリコン
で作成したＴＦＴの場合は、閾値Ｖthの制御が難しく、
ソースフォロアのオフセットのばらつきが大きく、正確
な出力が得られない。すなわち、サンプルホールド増幅
器に、非結晶シリコン等で作成したＴＦＴにより構成し
たソースフォロアを使用した場合は、閾値Ｖthのばらつ
きが大きく正確な出力が得られなかった。
【０００６】本発明は、上記の点に鑑みてなされたもの
であり、Ｖthのばらつきが大きくても正確な出力が得ら
れるようにしたサンプルホールド増幅器を備えた表示装
置及び表示装置に用いるサンプルホールド増幅器を提供
することを目的とする。
であり、Ｖthのばらつきが大きくても正確な出力が得ら
れるようにしたサンプルホールド増幅器を備えた表示装
置及び表示装置に用いるサンプルホールド増幅器を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明によると、走査線
駆動部及び信号線駆動部により駆動されて画像表示を行
うマトリクス表示部を備えた表示装置において、前記信
号線駆動部は、前記マトリクス表示部の各信号線に対応
するサンプリング信号を発生するパルス発生回路と前記
各信号線毎に設けられ、前記パルス発生回路により前記
サンプリング信号が供給されるとともに、制御信号によ
り映像信号を前記各信号線に供給する複数のサンプルホ
ールド増幅器とを備え、前記サンプルホールド増幅器
は、入力信号をサンプリングする第１のＭＯＳトランジ
スタと、前記第１のＭＯＳトランジスタによりサンプリ
ングされた前記入力信号の電圧をホールドする第１のキ
ャパシタと、前記第１のキャパシタによりホールドされ
た電圧をインピーダンス変換し出力する第２のＭＯＳト
ランジスタと、前記第２のＭＯＳトランジスタに接続さ
れ、その接続点を出力信号とするソースフォロア回路
と、前記ソースフォロア回路の前記接続点に一端が接続
され、前記第一のキャパシタに他端が接続されるように
制御され、前記出力信号の電圧をホールドする第２のキ
ャパシタと、第１段階では、基準電圧を前記第１のＭＯ
Ｓトランジスタによりサンプリングして前記第２のＭＯ
Ｓトランジスタに入力し、前記出力信号の電圧を前記第
２のキャパシタにホールドし、第２段階では、前記入力
信号を前記第１のＭＯＳトランジスタによりサンプリン
グして、前記第１のキャパシタにホールドし、第３段階
では、前記第１のキャパシタの電圧から前記第２のキャ
パシタの電圧を減算した電圧を前記第１のＭＯＳトラン
ジスタに入力して前記出力信号を出力する制御回路とを
備えたことを特徴とする表示装置を提供する。
駆動部及び信号線駆動部により駆動されて画像表示を行
うマトリクス表示部を備えた表示装置において、前記信
号線駆動部は、前記マトリクス表示部の各信号線に対応
するサンプリング信号を発生するパルス発生回路と前記
各信号線毎に設けられ、前記パルス発生回路により前記
サンプリング信号が供給されるとともに、制御信号によ
り映像信号を前記各信号線に供給する複数のサンプルホ
ールド増幅器とを備え、前記サンプルホールド増幅器
は、入力信号をサンプリングする第１のＭＯＳトランジ
スタと、前記第１のＭＯＳトランジスタによりサンプリ
ングされた前記入力信号の電圧をホールドする第１のキ
ャパシタと、前記第１のキャパシタによりホールドされ
た電圧をインピーダンス変換し出力する第２のＭＯＳト
ランジスタと、前記第２のＭＯＳトランジスタに接続さ
れ、その接続点を出力信号とするソースフォロア回路
と、前記ソースフォロア回路の前記接続点に一端が接続
され、前記第一のキャパシタに他端が接続されるように
制御され、前記出力信号の電圧をホールドする第２のキ
ャパシタと、第１段階では、基準電圧を前記第１のＭＯ
Ｓトランジスタによりサンプリングして前記第２のＭＯ
Ｓトランジスタに入力し、前記出力信号の電圧を前記第
２のキャパシタにホールドし、第２段階では、前記入力
信号を前記第１のＭＯＳトランジスタによりサンプリン
グして、前記第１のキャパシタにホールドし、第３段階
では、前記第１のキャパシタの電圧から前記第２のキャ
パシタの電圧を減算した電圧を前記第１のＭＯＳトラン
ジスタに入力して前記出力信号を出力する制御回路とを
備えたことを特徴とする表示装置を提供する。
【０００８】また、本発明によると、入力信号をサンプ
リングする第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタによりサンプリングされた前記入力信
号の電圧をホールドする第１のキャパシタと、前記第１
のキャパシタによりホールドされた電圧をインピーダン
ス変換し出力する第２のＭＯＳトランジスタと、前記第
２のＭＯＳトランジスタに接続され、その接続点を出力
信号とするソースフォロア回路と、前記ソースフォロア
回路の前記接続点に一端が接続され、前記第一のキャパ
シタに他端が接続されるように制御され、前記出力信号
の電圧をホールドする第２のキャパシタと、第１段階で
は、基準電圧を前記第１のＭＯＳトランジスタによりサ
ンプリングして前記第２のＭＯＳトランジスタに入力
し、前記出力信号の電圧を前記第２のキャパシタにホー
ルドし、第２段階では、前記入力信号を前記第１のＭＯ
Ｓトランジスタによりサンプリングして、前記第１のキ
ャパシタにホールドし、第３段階では、前記第１のキャ
パシタの電圧から前記第２のキャパシタの電圧を減算し
た電圧を前記第１のＭＯＳトランジスタに入力して前記
出力信号を出力する制御回路とを備えたことを特徴とす
る表示装置に用いるサンプルホールド増幅器を提供す
る。
リングする第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタによりサンプリングされた前記入力信
号の電圧をホールドする第１のキャパシタと、前記第１
のキャパシタによりホールドされた電圧をインピーダン
ス変換し出力する第２のＭＯＳトランジスタと、前記第
２のＭＯＳトランジスタに接続され、その接続点を出力
信号とするソースフォロア回路と、前記ソースフォロア
回路の前記接続点に一端が接続され、前記第一のキャパ
シタに他端が接続されるように制御され、前記出力信号
の電圧をホールドする第２のキャパシタと、第１段階で
は、基準電圧を前記第１のＭＯＳトランジスタによりサ
ンプリングして前記第２のＭＯＳトランジスタに入力
し、前記出力信号の電圧を前記第２のキャパシタにホー
ルドし、第２段階では、前記入力信号を前記第１のＭＯ
Ｓトランジスタによりサンプリングして、前記第１のキ
ャパシタにホールドし、第３段階では、前記第１のキャ
パシタの電圧から前記第２のキャパシタの電圧を減算し
た電圧を前記第１のＭＯＳトランジスタに入力して前記
出力信号を出力する制御回路とを備えたことを特徴とす
る表示装置に用いるサンプルホールド増幅器を提供す
る。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１０】図１に、ＴＦＴで構成した本発明に係るサ
ンプルホールド増幅器の第１の実施の形態の回路図を示
す。また、図２に、本発明に係るサンプルホールド増幅
器の第１の実施の形態の動作を説明するためのタイミン
グチャートを示す。図１において、ＴＦＴT1は、サンプ
リング用トランジスタ、また、ＴＦＴT2は、増幅及びイ
ンピーダンス変換用トランジスタである。ＴＦＴT3〜T5
は、オフセットキャンセル回路を構成するトランジスタ
である。キャパシタＣ１は、サンプリング電圧ホールド
用のキャパシタである。また、キャパシタＣ２は、オフ
セットキャンセル用キャパシタである。キャパシタＣ１
及びＣ２の容量値の条件としては、例えば、０．０１〜
１ｐＦ程度の同等の値を用いることができる。端子φ１
には、サンプリング用制御信号が印加される。φ３〜φ
５には、オフセットキャンセルのための所定の制御信号
が印加される。ここでは、ソースフォロア回路として
は、定電流源Ｉ１が用いられる。
ンプルホールド増幅器の第１の実施の形態の回路図を示
す。また、図２に、本発明に係るサンプルホールド増幅
器の第１の実施の形態の動作を説明するためのタイミン
グチャートを示す。図１において、ＴＦＴT1は、サンプ
リング用トランジスタ、また、ＴＦＴT2は、増幅及びイ
ンピーダンス変換用トランジスタである。ＴＦＴT3〜T5
は、オフセットキャンセル回路を構成するトランジスタ
である。キャパシタＣ１は、サンプリング電圧ホールド
用のキャパシタである。また、キャパシタＣ２は、オフ
セットキャンセル用キャパシタである。キャパシタＣ１
及びＣ２の容量値の条件としては、例えば、０．０１〜
１ｐＦ程度の同等の値を用いることができる。端子φ１
には、サンプリング用制御信号が印加される。φ３〜φ
５には、オフセットキャンセルのための所定の制御信号
が印加される。ここでは、ソースフォロア回路として
は、定電流源Ｉ１が用いられる。
【００１１】つぎに、動作を説明する。まず最初に、入
力ＶINから基準電圧Ｖ０を入力し、時刻ｔ１でφ１をＨ
ＩＧＨにして、ＴＦＴT1をＯＮにして、キャパシタＣ１
をＶ０に充電する。このとき、ＴＦＴT2のゲートにＶ０
が入力され、このソース電圧は（Ｖ０−Ｖth２）とな
る。ただしＶth２はＴＦＴT2の閾値である。ここで、φ
３及びφ４はＨＩＧＨ、φ５はＬＯＷであるから、この
ソース電圧は、ＴＦＴT4、T3を介しキャパシタＣ２にホ
ールドされる。そして、出力ＶOUT は、ソース電圧（Ｖ
０−Ｖth２）となる。
力ＶINから基準電圧Ｖ０を入力し、時刻ｔ１でφ１をＨ
ＩＧＨにして、ＴＦＴT1をＯＮにして、キャパシタＣ１
をＶ０に充電する。このとき、ＴＦＴT2のゲートにＶ０
が入力され、このソース電圧は（Ｖ０−Ｖth２）とな
る。ただしＶth２はＴＦＴT2の閾値である。ここで、φ
３及びφ４はＨＩＧＨ、φ５はＬＯＷであるから、この
ソース電圧は、ＴＦＴT4、T3を介しキャパシタＣ２にホ
ールドされる。そして、出力ＶOUT は、ソース電圧（Ｖ
０−Ｖth２）となる。
【００１２】つぎに、時刻ｔ３では、φ４がＬＯＷとな
りＴＦＴT4がＯＦＦとなる。出力ＶOUT は、ソース電圧
（Ｖ０−Ｖth２）のままである。
りＴＦＴT4がＯＦＦとなる。出力ＶOUT は、ソース電圧
（Ｖ０−Ｖth２）のままである。
【００１３】ここで、時刻ｔ４で、再ぴφ１がＨＩＧＨ
となり、ＴＦＴT1がＯＮとなることにより、入力信号Ｖ
sig がサンプリングされる。このとき、ＴＦＴT4はＯＦ
Ｆであるから、出力ＶOUT は、電圧（Ｖsig −Ｖth２）
となる。
となり、ＴＦＴT1がＯＮとなることにより、入力信号Ｖ
sig がサンプリングされる。このとき、ＴＦＴT4はＯＦ
Ｆであるから、出力ＶOUT は、電圧（Ｖsig −Ｖth２）
となる。
【００１４】つぎに、時刻ｔ５では、φ１がＬＯＷとな
り、ＴＦＴT1がＯＦＦとなるから、キャパシタＣ１に入
力信号電圧Ｖsig がホールドされる。この時、ＴＦＴT4
はＯＦＦのままであるから、ＴＦＴT2のソース電圧、即
ち出力ＶOUT は、（Ｖsig −Ｖth２）である。
り、ＴＦＴT1がＯＦＦとなるから、キャパシタＣ１に入
力信号電圧Ｖsig がホールドされる。この時、ＴＦＴT4
はＯＦＦのままであるから、ＴＦＴT2のソース電圧、即
ち出力ＶOUT は、（Ｖsig −Ｖth２）である。
【００１５】ここで、時刻ｔ６では、φ３がＬＯＷ、φ
５がＨＩＧＨとなり、ＴＦＴT3がＯＦＦ、Ｔ５がＯＮと
なり、キャパシタＣ２はキャパシタＣ１に直列接続され
る。ここで、キャパシタＣ２には電圧（Ｖ０−Ｖth２）
がホールドされているから、Ｔ２のゲート電圧には、 Ｖsig −（Ｖ０−Ｖth２） が印加される。
５がＨＩＧＨとなり、ＴＦＴT3がＯＦＦ、Ｔ５がＯＮと
なり、キャパシタＣ２はキャパシタＣ１に直列接続され
る。ここで、キャパシタＣ２には電圧（Ｖ０−Ｖth２）
がホールドされているから、Ｔ２のゲート電圧には、 Ｖsig −（Ｖ０−Ｖth２） が印加される。
【００１６】従って、ＴＦＴT2のソース電圧である出力
ＶＯＵＴは、 ＶOUT ＝（Ｖsig −（Ｖ０−Ｖth２））−Ｖth２ ＝Ｖsig −Ｖ０ となる。ここで、基準電圧Ｖ０を０（Ｖ）とすると、出
力ＶOUT はＶsig となり、出力ＶOUT は、ＴＦＴT2の閾
値には無関係となり、正確な出力が得られる。
ＶＯＵＴは、 ＶOUT ＝（Ｖsig −（Ｖ０−Ｖth２））−Ｖth２ ＝Ｖsig −Ｖ０ となる。ここで、基準電圧Ｖ０を０（Ｖ）とすると、出
力ＶOUT はＶsig となり、出力ＶOUT は、ＴＦＴT2の閾
値には無関係となり、正確な出力が得られる。
【００１７】第１の実施の形態では、ソースフォロア回
路としては定電流源Ｉ１を用いたが、その他のソースフ
ォロア回路で構成することもできる。
路としては定電流源Ｉ１を用いたが、その他のソースフ
ォロア回路で構成することもできる。
【００１８】図３に、ソースフォロア回路を抵抗で構成
した本発明に係るサンプルホールド増幅器の第２の実施
の形態の回路図を示す。ここでは、ソースフォロア回路
として、ＴＦＴT2のソース電極に、抵抗Ｒ１を介して基
準電圧ＶDDに接続した構成を用いた。抵抗Ｒ１の抵抗値
としては、大きすぎると（例えば、１００ｋΩ以上）、
放電しにくくなり、一方小さすぎると（例えば、１ｋΩ
以下）リニアリティの問題が生じる可能性があるので、
これに注意しながら適宜の値を選択することができる。
他の構成及び動作については、第１の実施の形態と同様
である。
した本発明に係るサンプルホールド増幅器の第２の実施
の形態の回路図を示す。ここでは、ソースフォロア回路
として、ＴＦＴT2のソース電極に、抵抗Ｒ１を介して基
準電圧ＶDDに接続した構成を用いた。抵抗Ｒ１の抵抗値
としては、大きすぎると（例えば、１００ｋΩ以上）、
放電しにくくなり、一方小さすぎると（例えば、１ｋΩ
以下）リニアリティの問題が生じる可能性があるので、
これに注意しながら適宜の値を選択することができる。
他の構成及び動作については、第１の実施の形態と同様
である。
【００１９】サンプルホールド増幅器では、出力インピ
ーダンスを下げるために、ある程度定常的に電流を流す
必要があり、抵抗を用いた場合、消費電力が問題となる
ことがある。そこで、図４に、低消費電力とするために
ソースフォロア回路をＭＯＳトランジスタと抵抗で構成
した本発明に係るサンプルホールド増幅器の第３の実施
の形態の回路図を示す。また、図５に、本発明に係るサ
ンプルホールド増幅器の第３の実施の形態の動作を説明
するためのタイミングチャートを示す。ここでは、ソー
スフォロア回路として、高抵抗の抵抗Ｒ１とＴＦＴT6の
並列回路を用いる。ＴＦＴT2のソース電極は、この並列
回路を介して、基準電圧ＶDDに接続される。抵抗Ｒ１の
抵抗値としては、例えば、１００ｋ〜１ＭΩ等が用いら
れる。その他の構成は、第１の実施の形態と同様であ
る。
ーダンスを下げるために、ある程度定常的に電流を流す
必要があり、抵抗を用いた場合、消費電力が問題となる
ことがある。そこで、図４に、低消費電力とするために
ソースフォロア回路をＭＯＳトランジスタと抵抗で構成
した本発明に係るサンプルホールド増幅器の第３の実施
の形態の回路図を示す。また、図５に、本発明に係るサ
ンプルホールド増幅器の第３の実施の形態の動作を説明
するためのタイミングチャートを示す。ここでは、ソー
スフォロア回路として、高抵抗の抵抗Ｒ１とＴＦＴT6の
並列回路を用いる。ＴＦＴT2のソース電極は、この並列
回路を介して、基準電圧ＶDDに接続される。抵抗Ｒ１の
抵抗値としては、例えば、１００ｋ〜１ＭΩ等が用いら
れる。その他の構成は、第１の実施の形態と同様であ
る。
【００２０】つぎに、動作を説明する。図５に示すよう
に、まず、φ６をＨＩＧＨとしてＴＦＴT2のソース電
圧、即ち出力ＶOUT を一定基準電圧ＶDDにセットする。
つぎに、φ６をＬＯＷとした後に、第１の実施の形態と
同様に、即ち図２と同様に、制御動作を行うことができ
る。この場合は、ソースフォロアに常時流れる電流はわ
ずかになり低消費電力となると共に、ＴＦＴT2のＯＮ抵
抗によるソース電圧の低下が非常に少なくなるため、よ
り正確な出力が得られる。
に、まず、φ６をＨＩＧＨとしてＴＦＴT2のソース電
圧、即ち出力ＶOUT を一定基準電圧ＶDDにセットする。
つぎに、φ６をＬＯＷとした後に、第１の実施の形態と
同様に、即ち図２と同様に、制御動作を行うことができ
る。この場合は、ソースフォロアに常時流れる電流はわ
ずかになり低消費電力となると共に、ＴＦＴT2のＯＮ抵
抗によるソース電圧の低下が非常に少なくなるため、よ
り正確な出力が得られる。
【００２１】なお、ＴＦＴT6と並列に浮遊容量がある場
合等は、抵抗Ｒ１を除き、ＴＦＴT6のみで構成すること
も可能である。
合等は、抵抗Ｒ１を除き、ＴＦＴT6のみで構成すること
も可能である。
【００２２】つぎに、図６に、出力回路を備えた本発明
係るサンプルホールド増幅器の第４の実施の形態の回路
図を示す。
係るサンプルホールド増幅器の第４の実施の形態の回路
図を示す。
【００２３】図６では、ソースフォロア回路の出力Ｖ
OUT にスイッチ用ＴＦＴT7を接続したものである。ソー
スフォロア回路としては、上述の第１〜第３の実施の形
態の各回路等を用いることができる。ここで、基準電圧
のサンプリング時の電圧を出力させないために、入力信
号のサンプルホールド電圧がソースフォロアに出力後
に、φ７をＨＩＧＨとしてＴＦＴT7を開きくように制御
する。これにより、一層安定した出力を供給することが
できる。
OUT にスイッチ用ＴＦＴT7を接続したものである。ソー
スフォロア回路としては、上述の第１〜第３の実施の形
態の各回路等を用いることができる。ここで、基準電圧
のサンプリング時の電圧を出力させないために、入力信
号のサンプルホールド電圧がソースフォロアに出力後
に、φ７をＨＩＧＨとしてＴＦＴT7を開きくように制御
する。これにより、一層安定した出力を供給することが
できる。
【００２４】つぎに、図７に、ＴＦＴ液晶ディスプレイ
（ＴＦＴ−ＬＣＤ）の信号線駆動回路に応用した本発明
のサンプルホールド増幅器に関連する構成図を示す。一
般に、このような液晶ディスプレイ装置は、画素を構成
するアレイ基板とカラーフィルタの形成された対向基板
の間に液晶を封入し、更に両基板に偏光板を配置し、背
面からバックライトにより照明するものである。走査線
駆動回路１０は、走査線Ｇ１〜Ｇ４に選択信号を出力
し、信号線駆動回路２０は、信号線Ｄ１〜Ｄ４に選択信
号を出力する。マトリクス表示部３０のアレイ基板は、
画素P11〜P44 ごとに、信号サンプリング用のＴＦＴT11
〜T44 と、電圧保持用の補助容量、画素電極などから
構成される。
（ＴＦＴ−ＬＣＤ）の信号線駆動回路に応用した本発明
のサンプルホールド増幅器に関連する構成図を示す。一
般に、このような液晶ディスプレイ装置は、画素を構成
するアレイ基板とカラーフィルタの形成された対向基板
の間に液晶を封入し、更に両基板に偏光板を配置し、背
面からバックライトにより照明するものである。走査線
駆動回路１０は、走査線Ｇ１〜Ｇ４に選択信号を出力
し、信号線駆動回路２０は、信号線Ｄ１〜Ｄ４に選択信
号を出力する。マトリクス表示部３０のアレイ基板は、
画素P11〜P44 ごとに、信号サンプリング用のＴＦＴT11
〜T44 と、電圧保持用の補助容量、画素電極などから
構成される。
【００２５】信号線駆動回路２０には、Ｄ／Ａ変換方
式、ディジタル方式等があり、また、レファレンス電圧
を切換える方式もある。ここでは、一例として、アナロ
グサンプルホールド方式の信号線駆動回路２０について
説明するが、それ以外のディジタル方式等のものでも同
様に適宜構成することができる。
式、ディジタル方式等があり、また、レファレンス電圧
を切換える方式もある。ここでは、一例として、アナロ
グサンプルホールド方式の信号線駆動回路２０について
説明するが、それ以外のディジタル方式等のものでも同
様に適宜構成することができる。
【００２６】信号線駆動回路２０は、シフトレジスタ２
１、各信号線Ｄ１〜Ｄ４に対して設けられたサンプルホ
ールド増幅器２２-1〜２２-4を含む。シフトレジスタ２
１は、出力Ｓｌ〜Ｓ４に順次サンプリングパルスφ１１
-1〜φ１１-4を発生させる。サンプルホールド増幅器２
２-1〜２２-4には、サンプリングパルスφ１１-1〜φ１
１-4に基づいて映像信号（Ｖsig ）が入力ＶINに入力さ
れ、さらに、制御信号φ１２〜φ１６により制御され
て、出力ＶOUT が信号線Ｄ１〜Ｄ４に出力される。
１、各信号線Ｄ１〜Ｄ４に対して設けられたサンプルホ
ールド増幅器２２-1〜２２-4を含む。シフトレジスタ２
１は、出力Ｓｌ〜Ｓ４に順次サンプリングパルスφ１１
-1〜φ１１-4を発生させる。サンプルホールド増幅器２
２-1〜２２-4には、サンプリングパルスφ１１-1〜φ１
１-4に基づいて映像信号（Ｖsig ）が入力ＶINに入力さ
れ、さらに、制御信号φ１２〜φ１６により制御され
て、出力ＶOUT が信号線Ｄ１〜Ｄ４に出力される。
【００２７】ここで、φ１１〜φ１６の制御信号、入力
ＶIN及び出力ＶOUT は、上述の第１〜第４の実施の形態
と対応している。また、信号線は、Ｄ１〜Ｄ４の４本に
限らず、任意の数だけ設けることができる。
ＶIN及び出力ＶOUT は、上述の第１〜第４の実施の形態
と対応している。また、信号線は、Ｄ１〜Ｄ４の４本に
限らず、任意の数だけ設けることができる。
【００２８】つぎに、図８に、ＴＦＴ液晶ディスプレイ
（ＴＦＴ−ＬＣＤ）の信号線駆動回路に応用した本発明
に係るサンプルホールド増幅器の第５の実施の形態の回
路図を示す。図７におけるサンプルホールド増幅器２２
-1〜２２-4は、図８のように第１及び第２のサンプルホ
ールド増幅器８１及び８２を含む。
（ＴＦＴ−ＬＣＤ）の信号線駆動回路に応用した本発明
に係るサンプルホールド増幅器の第５の実施の形態の回
路図を示す。図７におけるサンプルホールド増幅器２２
-1〜２２-4は、図８のように第１及び第２のサンプルホ
ールド増幅器８１及び８２を含む。
【００２９】図８において、ＴＦＴT106〜ＴＦＴT111及
びキャパシタＣ１２〜Ｃ１３により、第１のサンプルホ
ールド増幅器８１を構成する。これが、本発明の第１〜
第４の実施の形態のサンプルホールド増幅器に相当す
る。第１のサンプルホールド増幅器８１において、ＴＦ
ＴT106は、サンプリング用トランジスタ、また、ＴＦＴ
T107は、増幅及びインピーダンス変換用トランジスタで
ある。ＴＦＴT108は、第１ソースフォロア回路である。
また、ＴＦＴT109〜ＴＦＴT111は、オフセットキャンセ
ル回路を構成するトランジスタである。キャパシタＣ１
２は、サンプリング電圧ホールド用のキャパシタ、ま
た、キャパシタＣ１３は、オフセットキャンセル用キャ
パシタである。制御端子φ１１〜φ１６には、サンプリ
ング及びオフセットキャンセル等のための所定の制御信
号が印加される。
びキャパシタＣ１２〜Ｃ１３により、第１のサンプルホ
ールド増幅器８１を構成する。これが、本発明の第１〜
第４の実施の形態のサンプルホールド増幅器に相当す
る。第１のサンプルホールド増幅器８１において、ＴＦ
ＴT106は、サンプリング用トランジスタ、また、ＴＦＴ
T107は、増幅及びインピーダンス変換用トランジスタで
ある。ＴＦＴT108は、第１ソースフォロア回路である。
また、ＴＦＴT109〜ＴＦＴT111は、オフセットキャンセ
ル回路を構成するトランジスタである。キャパシタＣ１
２は、サンプリング電圧ホールド用のキャパシタ、ま
た、キャパシタＣ１３は、オフセットキャンセル用キャ
パシタである。制御端子φ１１〜φ１６には、サンプリ
ング及びオフセットキャンセル等のための所定の制御信
号が印加される。
【００３０】また、ＴＦＴT101〜ＴＦＴT105及びキャパ
シタＣ１１により、第２のサンプルホールド増幅器８２
を構成する。第２のサンプルホールド増幅器は、本発明
の第１〜第４の実施の形態のサンプルホールド増幅器の
前段に設けられた回路であり、入力信号の電圧又は基準
電圧を第１のサンプルホールド増幅器８１に出力する。
第２のサンプルホールド増幅器８２において、ＴＦＴT1
01は、サンプリング用トランジスタ、また、ＴＦＴT104
は、増幅及びインピーダンス変換用トランジスタであ
る。ＴＦＴT105は第１ソースフォロア回路である。ま
た、キャパシタＣ１１は、サンプリング電圧ホールド用
のキャパシタである。
シタＣ１１により、第２のサンプルホールド増幅器８２
を構成する。第２のサンプルホールド増幅器は、本発明
の第１〜第４の実施の形態のサンプルホールド増幅器の
前段に設けられた回路であり、入力信号の電圧又は基準
電圧を第１のサンプルホールド増幅器８１に出力する。
第２のサンプルホールド増幅器８２において、ＴＦＴT1
01は、サンプリング用トランジスタ、また、ＴＦＴT104
は、増幅及びインピーダンス変換用トランジスタであ
る。ＴＦＴT105は第１ソースフォロア回路である。ま
た、キャパシタＣ１１は、サンプリング電圧ホールド用
のキャパシタである。
【００３１】また、図９には、入力ＶINに入力される映
像信号Ｖsig 、及び制御信号φ１１〜φ１６の波形図を
示す。図９において、映像信号Ｖsig に関し、「１Ｈ」
は、水平期間を示し、「ＨＢＬ」は、水平ブランキング
期間を示す。ここでは、ある水平期間１Ｈ-1で時刻ｔｘ
における映像信号の電圧値Ｖsig が、φ１１によりサン
プリングされ、その後の水平ブランキング期間ＨＢＬ-1
でオフセットキャンセルされる。さらに、図１０に、本
発明に係るサンプルホールド増幅器の第５の実施の形態
の動作を説明するための詳細なタイミングチャートを示
す。これは、一例として、図９の時刻ｔｘ〜ｔ７におけ
る動作を詳細に説明するものである。
像信号Ｖsig 、及び制御信号φ１１〜φ１６の波形図を
示す。図９において、映像信号Ｖsig に関し、「１Ｈ」
は、水平期間を示し、「ＨＢＬ」は、水平ブランキング
期間を示す。ここでは、ある水平期間１Ｈ-1で時刻ｔｘ
における映像信号の電圧値Ｖsig が、φ１１によりサン
プリングされ、その後の水平ブランキング期間ＨＢＬ-1
でオフセットキャンセルされる。さらに、図１０に、本
発明に係るサンプルホールド増幅器の第５の実施の形態
の動作を説明するための詳細なタイミングチャートを示
す。これは、一例として、図９の時刻ｔｘ〜ｔ７におけ
る動作を詳細に説明するものである。
【００３２】以下に動作を説明する。ひとつの水平期間
１Ｈの位置に応じ、ｘ列目の信号線について、時刻ｔｘ
でφ１１をＨＩＧＨとし、ＴＦＴT101をＯＮとすること
により、入力信号ＶINの電圧Ｖsig をサンプリングし、
キャパシタＣ１ｌでホールドする。
１Ｈの位置に応じ、ｘ列目の信号線について、時刻ｔｘ
でφ１１をＨＩＧＨとし、ＴＦＴT101をＯＮとすること
により、入力信号ＶINの電圧Ｖsig をサンプリングし、
キャパシタＣ１ｌでホールドする。
【００３３】例えば、時刻ｔ４〜ｔ７の水平ブランキン
グ期間（ＨＢＬ）を例に説明する。
グ期間（ＨＢＬ）を例に説明する。
【００３４】まず、時刻ｔ４では、φ１４がＨＩＧＨと
なり、他の制御端子φ１１〜１３、φ１５、φ１６はＬ
ＯＷである。よって、ＴＦＴT105及びT108がＯＮとなる
ので、第１及び第２ソースフォロアの出力Ｐ３、Ｐ５
は、基準電圧ＶDDにリセットされる。
なり、他の制御端子φ１１〜１３、φ１５、φ１６はＬ
ＯＷである。よって、ＴＦＴT105及びT108がＯＮとなる
ので、第１及び第２ソースフォロアの出力Ｐ３、Ｐ５
は、基準電圧ＶDDにリセットされる。
【００３５】つぎに、時刻ｔ５では、φ１４がＬＯＷに
変わる。また、φ１３がＨＩＧＨとなり、ＴＦＴT103が
ＯＮとなるから、Ｐ２は０Ｖとなるとともに、Ｐ３は−
Ｖth 4 （Ｖth4 は、ＴＦＴT104の閾値）となる。同時
に、φ１５がＨＩＧＨとなり、ＴＦＴT106がＯＮとなる
ので、Ｐ４は−Ｖth4 となり、Ｐ５、Ｐ７は、（−Ｖth
4 −Ｖth7 ）（Ｖth7 は、ＴＦＴT107の閾値）となる。
この電圧は、φ１３がＨＩＧＨであるから、ＴＦＴT110
を介して、キャパシタＣ１３にホールドされる。
変わる。また、φ１３がＨＩＧＨとなり、ＴＦＴT103が
ＯＮとなるから、Ｐ２は０Ｖとなるとともに、Ｐ３は−
Ｖth 4 （Ｖth4 は、ＴＦＴT104の閾値）となる。同時
に、φ１５がＨＩＧＨとなり、ＴＦＴT106がＯＮとなる
ので、Ｐ４は−Ｖth4 となり、Ｐ５、Ｐ７は、（−Ｖth
4 −Ｖth7 ）（Ｖth7 は、ＴＦＴT107の閾値）となる。
この電圧は、φ１３がＨＩＧＨであるから、ＴＦＴT110
を介して、キャパシタＣ１３にホールドされる。
【００３６】つぎに、時刻ｔ６では、φ１２及びφ１５
がＨＩＧＨとなり、他はＬＯＷとなる。よって、ＴＦＴ
T102がＯＮとなり、一方、φ１３はＬＯＷとなるので、
Ｐ２の電圧は、キャパシタＣ１１にホールドされたＰ１
と同一電圧Ｖsig となる。また、したがって、Ｐ３及び
Ｐ４は、（Ｖsig −Ｖth4 ）となる。また、ＴＦＴT109
はＯＮとなり、キャパシタＣ１２には、この電圧（Ｖ
sig −Ｖth4 ）がホールドされる。このとき、ＴＦＴT1
10はＯＦＦであるから、Ｐ５の電圧は、（Ｖsig−Ｖ
th4 −Ｖth7 ）となる。
がＨＩＧＨとなり、他はＬＯＷとなる。よって、ＴＦＴ
T102がＯＮとなり、一方、φ１３はＬＯＷとなるので、
Ｐ２の電圧は、キャパシタＣ１１にホールドされたＰ１
と同一電圧Ｖsig となる。また、したがって、Ｐ３及び
Ｐ４は、（Ｖsig −Ｖth4 ）となる。また、ＴＦＴT109
はＯＮとなり、キャパシタＣ１２には、この電圧（Ｖ
sig −Ｖth4 ）がホールドされる。このとき、ＴＦＴT1
10はＯＦＦであるから、Ｐ５の電圧は、（Ｖsig−Ｖ
th4 −Ｖth7 ）となる。
【００３７】つぎに、時刻ｔ７では、φ１６がＨＩＧＨ
となり、他はＬＯＷとなる。よって、ＴＦＴT111がＯＮ
となり、ＴＦＴT109がＯＦＦであるから、キャパシタＣ
１２及びＣ１３の直列回路が形成される。その結果、Ｐ
７は０Ｖとなり、Ｐ６はキャパシタＣ１３にホールドさ
れた電圧により、（Ｖth4 ＋Ｖth7 ）となるから、Ｐ４
はＣ１２にホールドされていた電圧（Ｖsig −Ｖth4 ）
が加算され、 Ｖsig −Ｖth4 ＋（Ｖth4 ＋Ｖth7 ）＝Ｖsig ＋Ｖth7 となる。したがって、Ｐ５の電圧、即ち出力ＶOUT は、 Ｖsig ＋Ｖth7 −Ｖth7 ＝Ｖsig となる。
となり、他はＬＯＷとなる。よって、ＴＦＴT111がＯＮ
となり、ＴＦＴT109がＯＦＦであるから、キャパシタＣ
１２及びＣ１３の直列回路が形成される。その結果、Ｐ
７は０Ｖとなり、Ｐ６はキャパシタＣ１３にホールドさ
れた電圧により、（Ｖth4 ＋Ｖth7 ）となるから、Ｐ４
はＣ１２にホールドされていた電圧（Ｖsig −Ｖth4 ）
が加算され、 Ｖsig −Ｖth4 ＋（Ｖth4 ＋Ｖth7 ）＝Ｖsig ＋Ｖth7 となる。したがって、Ｐ５の電圧、即ち出力ＶOUT は、 Ｖsig ＋Ｖth7 −Ｖth7 ＝Ｖsig となる。
【００３８】このようにして、１Ｈ前にサンプリングホ
ールドされた映像信号Ｖsig が、つぎの１Ｈで正確に出
力されることになる。
ールドされた映像信号Ｖsig が、つぎの１Ｈで正確に出
力されることになる。
【００３９】なお、ここでは、ソースフォロア回路とし
て第３の実施の形態のようなＭＯＳトランジスタで構成
した回路を用いたが、これに限らず、他の実施の形態の
ような回路を用いることもできる。
て第３の実施の形態のようなＭＯＳトランジスタで構成
した回路を用いたが、これに限らず、他の実施の形態の
ような回路を用いることもできる。
【００４０】また、ソースフォロア回路及びシフトレジ
スタ回路等は、マトリクス表示部３０と同じ工程によ
り、同一基板上に形成することができる。その他、適宜
必要な回路を選択して、マトリクス表示部３０と同一基
板上に形成することができる。
スタ回路等は、マトリクス表示部３０と同じ工程によ
り、同一基板上に形成することができる。その他、適宜
必要な回路を選択して、マトリクス表示部３０と同一基
板上に形成することができる。
【００４１】ここでは、説明の都合上４ｘ４のマトリク
ス表示装置を対象としたが、ＮｘＮ（Ｎは、２以上の整
数）のマトリクス表示装置に適用できる。
ス表示装置を対象としたが、ＮｘＮ（Ｎは、２以上の整
数）のマトリクス表示装置に適用できる。
【００４２】また、上記の各実施の形態では、ＴＦＴを
全てｎチャネルトランジスタの場合で説明したが、ｐチ
ャネルトランジスタで構成しても良い。またサンプリン
グ用ＴＦＴT1のみをｐチャネルで構成し、他のＴＦＴは
ｎチャネルトランジスタで構成する等、適宜ｎチャネ
ル，ｐチャネルを組み合わせることもできる。
全てｎチャネルトランジスタの場合で説明したが、ｐチ
ャネルトランジスタで構成しても良い。またサンプリン
グ用ＴＦＴT1のみをｐチャネルで構成し、他のＴＦＴは
ｎチャネルトランジスタで構成する等、適宜ｎチャネ
ル，ｐチャネルを組み合わせることもできる。
【００４３】
【発明の効果】本発明によれば、オフセット電圧が大き
な増幅器を用いても、正確なサンプルホールド出力を得
ることができる。特に、非結晶シリコン等のＴＦＴで構
成されたＴＦＴ−ＬＣＤの信号線駆動に必要な高性能な
サンプルホールド増幅器を構成することが可能となる。
さらに、本発明によれば、このようなサンプルホールド
増幅器を備えた表示装置を提供することができる。
な増幅器を用いても、正確なサンプルホールド出力を得
ることができる。特に、非結晶シリコン等のＴＦＴで構
成されたＴＦＴ−ＬＣＤの信号線駆動に必要な高性能な
サンプルホールド増幅器を構成することが可能となる。
さらに、本発明によれば、このようなサンプルホールド
増幅器を備えた表示装置を提供することができる。
【図１】ＴＦＴで構成した本発明に係るサンプルホール
ド増幅器の第１の実施の形態の回路図。
ド増幅器の第１の実施の形態の回路図。
【図２】本発明に係るサンプルホールド増幅器の第１の
実施の形態の動作を説明するためのタイミングチャー
ト。
実施の形態の動作を説明するためのタイミングチャー
ト。
【図３】ソースフォロア回路を抵抗で構成した本発明に
係るサンプルホールド増幅器の第２の実施の形態の回路
図。
係るサンプルホールド増幅器の第２の実施の形態の回路
図。
【図４】ソースフォロア回路をＭＯＳトランジスタと抵
抗で構成した本発明に係るサンプルホールド増幅器の第
３の実施の形態の回路図。
抗で構成した本発明に係るサンプルホールド増幅器の第
３の実施の形態の回路図。
【図５】本発明に係るサンプルホールド増幅器の第３の
実施の形態の動作を説明するためのタイミングチャー
ト。
実施の形態の動作を説明するためのタイミングチャー
ト。
【図６】出力回路を備えた本発明係るサンプルホールド
増幅器の第４の実施の形態の回路図。
増幅器の第４の実施の形態の回路図。
【図７】ＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）の
信号線駆動回路に応用した本発明のサンプルホールド増
幅器に関連する構成図。
信号線駆動回路に応用した本発明のサンプルホールド増
幅器に関連する構成図。
【図８】ＴＦＴ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）の
信号線駆動回路に応用した本発明に係るサンプルホール
ド増幅器の第５の実施の形態の回路図。
信号線駆動回路に応用した本発明に係るサンプルホール
ド増幅器の第５の実施の形態の回路図。
【図９】本発明に係るサンプルホールド増幅器の第５の
実施の形態に関し、入力ＶINに入力される映像信号Ｖ
sig 及び制御信号φ１１〜φ１６の波形図。
実施の形態に関し、入力ＶINに入力される映像信号Ｖ
sig 及び制御信号φ１１〜φ１６の波形図。
【図１０】本発明に係るサンプルホールド増幅器の第５
の実施の形態の動作を説明するための詳細なタイミング
チャート。
の実施の形態の動作を説明するための詳細なタイミング
チャート。
【図１１】従来のサンプルホールド増幅器の回路図。
【図１２】ソースフォロア回路を用いたサンプルホール
ド増幅器の回路図。
ド増幅器の回路図。
ＶIN 入力 ＶOUT 出力 T1〜T5、T101〜T111 薄膜トランジスタ（ＴＦＴ） Ｃ１〜Ｃ２、Ｃ１１〜Ｃ１３ キャパシタ
Claims (12)
- 【請求項１】走査線駆動部及び信号線駆動部により駆動
されて画像表示を行うマトリクス表示部を備えた表示装
置において、 前記信号線駆動部は、 前記マトリクス表示部の各信号線に対応するサンプリン
グ信号を発生するパルス発生回路と前記各信号線毎に設
けられ、前記パルス発生回路により前記サンプリング信
号が供給されるとともに、制御信号により映像信号を前
記各信号線に供給する複数のサンプルホールド増幅器と
を備え、 前記サンプルホールド増幅器は、 入力信号をサンプリングする第１のＭＯＳトランジスタ
と、 前記第１のＭＯＳトランジスタによりサンプリングされ
た前記入力信号の電圧をホールドする第１のキャパシタ
と、 前記第１のキャパシタによりホールドされた電圧をイン
ピーダンス変換し出力する第２のＭＯＳトランジスタ
と、 前記第２のＭＯＳトランジスタに接続され、その接続点
を出力信号とするソースフォロア回路と、 前記ソースフォロア回路の前記接続点に一端が接続さ
れ、前記第一のキャパシタに他端が接続されるように制
御され、前記出力信号の電圧をホールドする第２のキャ
パシタと、 第１段階では、基準電圧を前記第１のＭＯＳトランジス
タによりサンプリングして前記第２のＭＯＳトランジス
タに入力し、前記出力信号の電圧を前記第２のキャパシ
タにホールドし、 第２段階では、前記入力信号を前記第１のＭＯＳトラン
ジスタによりサンプリングして、前記第１のキャパシタ
にホールドし、 第３段階では、前記第１のキャパシタの電圧から前記第
２のキャパシタの電圧を減算した電圧を前記第１のＭＯ
Ｓトランジスタに入力して前記出力信号を出力する制御
回路とを備えたことを特徴とする表示装置。 - 【請求項２】前記制御回路は、 前記第１段階では、前記第２のキャパシタの前記一端を
前記ソースフォロア回路に接続し、前記他端をアース電
位に接続することにより、前記基準電圧をホールドし、 前記第２段階では、前記第２のキャパシタの前記一端を
前記ソースフォロア回路から開放して、前記第１のキャ
パシタに前記入力信号をホールドし、 前記第３段階では、前記第２のキャパシタの前記他端を
アース電位から切り放すとともに前記一端を前記アース
電位に接続し、前記第１のキャパシタのアース電位に接
続されていた端子を切り放すことにより、前記第１のキ
ャパシタの他端を前記第２のＭＯＳトランジスタに入力
し、前記ソースフォロア回路の出力信号を出力すること
を特徴とする請求項１に記載の表示装置。 - 【請求項３】前記制御回路は、 前記第１及び第２のキャパシタの接続点に一端が接続さ
れ、アース電位に他端が接続された第３のＭＯＳトラン
ジスタと、 前記ソースフォロア回路の前記接続点に一端が接続さ
れ、前記第２のキャパシタに他端が接続された第４のＭ
ＯＳトランジスタと、 前記第３のＭＯＳトランジスタ及び前記第２のキャパシ
タの接続点に一端が接続され、アース電位に他端が接続
された第５のＭＯＳトランジスタとを備えたことを特徴
とする請求項１又は２に記載の表示装置。 - 【請求項４】入力信号をサンプリングする第６のＭＯＳ
トランジスタと、 前記サンプリングされた前記入力信号の電圧をホールド
する第３のキャパシタと、 前記第３のキャパシタにホールドされた前記入力信号の
電圧を次段に供給する第７のＭＯＳトランジスタと、 前記基準電圧を次段に供給する第８のＭＯＳトランジス
タと、 前記第７のＭＯＳトランジスタ及び前記第８のＭＯＳト
ランジスタの出力がゲート電極に接続された第９のＭＯ
Ｓトランジスタと、 前記第９のＭＯＳトランジスタに接続された第２のソー
スフォロア回路とを前記サンプルホールド増幅器の前段
にさらに備え、 前記第１段階において、前記第８のＭＯＳトランジスタ
をオンとすることにより、前記サンプルホールド増幅器
に前記基準電圧を出力し、 前記第２段階において、前記第７のＭＯＳトランジスタ
をオンとすることにより、前記サンプルホールド増幅器
に前記入力信号の電圧を出力することを特徴とする請求
項１乃至３のいずれかに記載の表示装置。 - 【請求項５】第２のＭＯＳトランジスタと第９のＭＯＳ
トランジスタは逆極性の導電性であることを特徴とする
請求項４に記載の表示装置。 - 【請求項６】入力信号をサンプリングする第１のＭＯＳ
トランジスタと、 前記第１のＭＯＳトランジスタによりサンプリングされ
た前記入力信号の電圧をホールドする第１のキャパシタ
と、 前記第１のキャパシタによりホールドされた電圧をイン
ピーダンス変換し出力する第２のＭＯＳトランジスタ
と、 前記第２のＭＯＳトランジスタに接続され、その接続点
を出力信号とするソースフォロア回路と、 前記ソースフォロア回路の前記接続点に一端が接続さ
れ、前記第一のキャパシタに他端が接続されるように制
御され、前記出力信号の電圧をホールドする第２のキャ
パシタと、 第１段階では、基準電圧を前記第１のＭＯＳトランジス
タによりサンプリングして前記第２のＭＯＳトランジス
タに入力し、前記出力信号の電圧を前記第２のキャパシ
タにホールドし、 第２段階では、前記入力信号を前記第１のＭＯＳトラン
ジスタによりサンプリングして、前記第１のキャパシタ
にホールドし、 第３段階では、前記第１のキャパシタの電圧から前記第
２のキャパシタの電圧を減算した電圧を前記第１のＭＯ
Ｓトランジスタに入力して前記出力信号を出力する制御
回路とを備えたことを特徴とする表示装置に用いるサン
プルホールド増幅器。 - 【請求項７】前記制御回路は、 前記第１段階では、前記第２のキャパシタの前記一端を
前記ソースフォロア回路に接続し、前記他端をアース電
位に接続することにより、前記基準電圧をホールドし、 前記第２段階では、前記第２のキャパシタの前記一端を
前記ソースフォロア回路から開放して、前記第１のキャ
パシタに前記入力信号をホールドし、 前記第３段階では、前記第２のキャパシタの前記他端を
アース電位から切り放すとともに前記一端を前記アース
電位に接続し、前記第１のキャパシタのアース電位に接
続されていた端子を切り放すことにより、前記第１のキ
ャパシタの他端を前記第２のＭＯＳトランジスタに入力
し、前記ソースフォロア回路の出力信号を出力すること
を特徴とする請求項６に記載の表示装置に用いるサンプ
ルホールド増幅器。 - 【請求項８】前記制御回路は、 前記第１及び第２のキャパシタの接続点に一端が接続さ
れ、アース電位に他端が接続された第３のＭＯＳトラン
ジスタと、 前記ソースフォロア回路の前記接続点に一端が接続さ
れ、前記第２のキャパシタに他端が接続された第４のＭ
ＯＳトランジスタと、 前記第３のＭＯＳトランジスタ及び前記第２のキャパシ
タの接続点に一端が接続され、アース電位に他端が接続
された第５のＭＯＳトランジスタとを備えたことを特徴
とする請求項６又は７に記載の表示装置に用いるサンプ
ルホールド増幅器。 - 【請求項９】前記ソースフォロア回路は、定電流源、抵
抗、ＭＯＳトランジスタ、又は、ＭＯＳトランジスタと
抵抗との並列回路で構成されることを特徴とした請求項
１乃至５のいずれかに記載の表示装置、又は、請求項６
乃至８のいずれかに記載の表示装置に用いるサンプルホ
ールド増幅器。 - 【請求項１０】前記ソースフォロア回路は、第１０のＭ
ＯＳトランジスタを介して第２の基準電圧に接続される
回路を含み、 前記基準電圧が入力される前に、前記第１０のＭＯＳト
ランジスタをオンとすることにより前記出力電圧を前記
第２の基準電圧にセットすることを特徴とした請求項１
乃至５のいずれかに記載の表示装置、又は、請求項６乃
至８のいずれかに記載の表示装置に用いるサンプルホー
ルド増幅器。 - 【請求項１１】前記入力信号のオフセットキャンセル出
力がソースフォロア回路の前記出力から出力されるとき
オンされる第１１のＭＯＳトランジスタをさらに備えた
ことを特徴とした請求項１乃至５のいずれかに記載の表
示装置、又は、請求項６乃至８のいずれかに記載の表示
装置に用いるサンプルホールド増幅器。 - 【請求項１２】各々の前記ＭＯＳトランジスタは、絶縁
基板上に形成した非単結晶シリコントランジスタで構成
されていることを特徴とした請求項１乃至５のいずれか
に記載の表示装置、又は、請求項６乃至８のいずれかに
記載の表示装置に用いるサンプルホールド増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149153A JPH09330060A (ja) | 1996-06-11 | 1996-06-11 | 表示装置及び表示装置に用いるサンプルホールド増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149153A JPH09330060A (ja) | 1996-06-11 | 1996-06-11 | 表示装置及び表示装置に用いるサンプルホールド増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330060A true JPH09330060A (ja) | 1997-12-22 |
Family
ID=15468948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149153A Pending JPH09330060A (ja) | 1996-06-11 | 1996-06-11 | 表示装置及び表示装置に用いるサンプルホールド増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330060A (ja) |
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-
1996
- 1996-06-11 JP JP8149153A patent/JPH09330060A/ja active Pending
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