JP2008268473A - オフセットキャンセル装置、icチップ、及び駆動ic - Google Patents
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Abstract
【解決手段】複数の出力回路428、628を備えたICチップ602、610(他にもICチップは存在)があり、ICチップ602、610はオフセットキャンセル機能を持っている。そのオフセットキャンセル時、複数の出力回路428、628はN分割(Nは自然数)されており、第1の基準出力回路424からオフセットキャンセル用のREFIO信号(基準信号)を生成する。そして、当該分割単位(ICチップを1単位)の1つを選択し、分割した単位により生成されるオフセットキャンセル用の基準信号を、他の単位のオフセットキャンセル用の基準信号として使用する。
【選択図】図6
Description
また、ノード306に接続された第3のNMOSトランジスタ350と、第3のPMOSトランジスタ338のドレインに接続された第4のNMOSトランジスタ352とは、それぞれのゲートに第11の信号線354を介し、バイアス電圧がかけられて電流源が形成されている。
20 出力選択回路(1)〜出力選択回路(n)(選択手段)
30 判定回路(比較手段)
210 オペアンプ(増幅器)
220、226 容量素子(帰還素子)
222 容量回路(帰還素子)
230 ゲイン調整用ラッチ(記憶部、記憶手段、オフセットキャンセル手段)
340 ラッチ回路(記憶部、記憶手段、オフセットキャンセル手段)
RA1、RA2、RA3、RA4 抵抗素子(帰還素子)
RB1、RB2、RB3、RB4 抵抗素子(帰還素子)
420 出力選択回路(1)〜出力選択回路(n)(選択手段)
424 第1の基準出力回路(基準電圧生成部)
426 オペアンプ(増幅器)
428 出力回路(1)〜出力回路(n+1)(出力回路)
430 判定回路(比較手段)
534 第2の基準出力回路(基準電圧生成部)
536 オペアンプ(増幅器)
624 第3の基準出力回路(基準電圧生成部)
626 オペアンプ(増幅器)
628 出力回路(1)〜出力回路(n+1)(出力回路)
630 判定回路(比較手段)
658 スイッチ(スイッチ手段)
Claims (14)
- 表示装置を駆動させる複数の駆動ICにまたがって構成されたオフセットキャンセル装置であって、
それぞれの前記駆動ICは、表示データ出力数よりも多い出力回路と、基準電圧生成部と、それぞれの前記出力回路に設けられた記憶部とを有し、動作時には、前記表示データ出力数に応じた前記出力回路は、表示データに応じた出力を前記表示手段に出力し、残りの前記出力回路のうち少なくとも1つは、前記出力回路の出力と前記基準電圧生成部とを比較し、前記出力回路のオフセット量に応じた値を前記記憶部に記憶し、順次前記出力回路のオフセットをキャンセルし、
それぞれの前記駆動ICの基準電圧生成部は、それぞれの前記駆動ICの出力パッドを介して接続されていることを特徴とするオフセットキャンセル装置。 - 装置を駆動させるための複数の出力回路を備え、動作中にそれぞれの出力回路に対して、オフセットキャンセル機能を持つことが可能なデバイスに用いられ、
前記複数の出力回路をN分割(Nは自然数)して、それぞれにオフセットキャンセル用の基準電圧を生成する基準電圧生成部を持たせ、前記分割単位の複数単位を選択し、選択した前記複数単位の前記基準電圧生成部で生成された前記オフセットキャンセル用の基準電圧を全てショートさせ、他の全ての回路のオフセットキャンセル用の基準電圧とすることを特徴とするオフセットキャンセル装置。 - ゲイン調整するための帰還素子を含み、入力信号に基づいて、所定の出力信号を出力する複数の増幅器と、
前記複数の増幅器よりも少ない出力信号の組み合わせで動作する動作対象と、
前記動作対象の動作に必要な複数の前記増幅器を選択する選択手段と、
前記選択手段により選択されなかった前記増幅器の前記出力信号と、基準となる基準信号とを比較する比較手段と、
前記比較手段により比較した結果を基に、前記ゲイン調整量を補正し、前記増幅器のオフセットをキャンセルするオフセットキャンセル手段と、
を有することを特徴とする請求項2記載のオフセットキャンセル装置。 - 前記オフセットキャンセル手段が、
前記帰還素子数の増減数又は設定数を記憶する記憶手段と、
前記比較手段の比較結果に基づいて、前記記憶手段から増減数又は設定数を読み出し、当該読み出した増減数又は設定数に基づいてゲイン調整量を決定することを特徴とする請求項3記載のオフセットキャンセル装置。 - 出力信号が適正となるまで前記帰還素子数の増減を繰り返すことを特徴とする請求項4記載のオフセットキャンセル装置。
- 前記選択手段が、バイナリサーチ機能を用いており、全ての前記増幅器が前記選択手段により選択されない対象となりうることを特徴とする請求項3〜請求項5のいずれか1項記載のオフセットキャンセル装置。
- 複数の出力回路を備えたICチップであって、前記ICチップはオフセットキャンセル機能を持ち、
このオフセットキャンセル時に、前記複数の出力回路をN分割(Nは自然数)して、それぞれにオフセットキャンセル基準電圧生成手段を生成し、当該分割単位の1つを選択し、分割した単位により生成され、オフセットキャンセル用基準電圧を他の単位のオフセットキャンセル基準電圧として使用することを特徴とするICチップ。 - 複数の出力回路を備えたICチップであって、前記ICチップはオフセットキャンセル機能を持ち、
このオフセットキャンセル時に、前記複数の出力回路をN分割(Nは自然数)して、それぞれにオフセットキャンセル基準電圧生成手段を生成し、当該分割単位の複数を選択し、分割した複数単位により生成され、オフセットキャンセル用基準電圧の全てをショートさせ、他の単位のオフセットキャンセル基準電圧として使用することを特徴とするICチップ。 - ゲイン調整するための帰還素子を含み、入力信号に基づいて、所定の出力信号を出力する複数の増幅器と、
前記複数の増幅器よりも少ない出力信号の組み合わせで動作する動作対象と、
前記動作対象の動作に必要な複数の前記増幅器を選択する選択手段と、
前記選択手段により選択されなかった前記増幅器の前記出力信号と、基準となる基準信号とを比較する比較手段と、
前記比較手段により比較した結果を基に、前記ゲイン調整量を補正し、前記増幅器のオフセットをキャンセルするオフセットキャンセル手段と、
を有することを特徴とする請求項7又は請求項8記載のICチップ。 - 前記オフセットキャンセル手段が、
前記帰還素子数の増減数又は設定数を記憶する記憶手段と、
前記比較手段の比較結果に基づいて、前記記憶手段から増減数又は設定数を読み出し、当該読み出した増減数又は設定数に基づいてゲイン調整量を決定することを特徴とする請求項9記載のICチップ。 - 出力信号が適正となるまで前記帰還素子数の増減を繰り返すことを特徴とする請求項10記載のICチップ。
- 前記選択手段が、バイナリサーチ機能を用いており、全ての前記増幅器が前記選択手段により選択されない対象となりうることを特徴とする請求項9〜請求項11のいずれか1項記載のICチップ。
- 表示装置を駆動させる複数の駆動ICのうちの1つの駆動ICであって、
表示データ出力数よりも多い出力回路と、
比較用のデータに基づいて基準電圧を生成する基準電圧生成部と、
それぞれの前記出力回路に設けられた記憶部と、
前記出力回路の出力と前記基準電圧とを比較する比較器と、
前記基準電圧生成部と前記比較器間に設けられたスイッチ手段と、
前記スイッチ手段を制御する信号が入力される第10のパッドと、
前記スイッチ手段と前記比較器とを接続するノードと接続された第12のパッドと、を有し、
動作時には、
前記表示データ出力数に応じた前記出力回路は、表示データに応じた出力を前記表示装置に出力し、
残りの前記出力回路のうち少なくとも1つは、前記出力回路の出力と前記基準電圧とを比較し、前記出力回路のオフセット量に応じた値を前記記憶部に記憶し、順次前記出力回路のオフセット電圧のキャンセルを行うことを特徴とする駆動IC。 - 前記スイッチ手段は、初段に接続されるICである場合には、オンし、2段目以降に接続されるICの場合には、オフされることを特徴とする請求項13記載の駆動IC。
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