WO2007043389A1

WO2007043389A1 - 四端子二重絶縁ゲート電界トランジスタを用いたｃｍｏｓ増幅器、それを用いた多入力ｃｍｏｓ増幅器、高利得多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器および多入力ｃｍｏｓ差動増幅器

Info

Publication number: WO2007043389A1
Application number: PCT/JP2006/319758
Authority: WO
Inventors: Toshihiro Sekigawa; Hanpei Koike
Original assignee: National Institute Of Advanced Industrial Science And Technology
Priority date: 2005-10-14
Filing date: 2006-10-03
Publication date: 2007-04-19
Also published as: JP2007110460A; JP4784818B2

Abstract

　増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧Ｖｏｆｓによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器を提供することにある。　Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。このＣＭＯＳ増幅器を複数個用い、その各出力端子を接続して一つの出力端子とし、各ＣＭＯＳ増幅器の入力端子は同複数個の２倍の独立した入力端子として用いて多入力ＣＭＯＳ増幅器を構成する。

Description

明細書

四端子二重絶縁ゲート電界トランジスタを用いた CMOS増幅器、それを用いた多入力 CMOS増幅器、高利得多入力 CMOS増幅器、高利得高安定多入力 CMOS増幅器および多入力 CMOS差動増幅器

技術分野

[0001] 本発明は四端子二重絶縁ゲート電界効果トランジスタを用いた CMOS増幅器、それを用いた多入力 CMOS増幅器、高利得多入力 CMOS増幅器、高利得高安定多入力 CMOS増幅器および多入力 CMOS差動増幅器に関する。

背景技術

[0002] 一般に図 1に示すように導電形の異なる絶縁ゲート電界効果トランジスタ (MOST) 2個を用い、 P形の MOST(TPl)のソースは高電位の第一の電源（+Vs)に接続し、 N形の MOST (TN1)のソースは低電位の第二の電源（一Vs)に接続し、互いのドレインを接続して出力端子 (Vout)とし、また互ヽのゲートを接続して入力端子 (Vin) とした回路は、いわゆる CMOSインバータと呼ばれている。この CMOSインバータは図 2に模式的に示す入力出力特性を有しており、出力電圧が高電位カゝら低電位に遷移する入力電圧範囲においては利得 (GAIN、ゲイン、反転出力なので A>0として Aで示す）がかなり大きぐこの現象を利用して信号の増幅器として用いることが知られている（例えば、特許文献 1〜4を参照)。

[0003] ただし、図 1では各 TP1および TN1のボディはそれぞれのソースに接続した場合を示す。もちろんそれぞれにバイアス電圧を与えて、しきい値電圧の値の制御などを行うことも良く知られている。この CMOSインバータを増幅器と見る観点から図 3の記号で表すことにする。ただし、電源端子は省略してある。出力電圧 Voutは入力オフセット電圧を Vofsとすると図 3の式のように表せる。さて、この CMOSインバータ増幅器を奇数個用い、これを図 4のように多段（図では 3個を例示する）接続すれば利得の極めて大きな（各段のゲインを Al、 A2、ぉょび八3とすれば八=ー八1 *八2 *八3となる）反転出力の増幅器が得られることも良く知られている。この利得をその増幅器のオープンループゲインと呼ぶ。このような極めて大きなオープンループゲイン Aを有する反転出力の増幅器は図 5のような負帰還回路を追加すると負帰還回路の利得で定まる線形性の良い増幅器が得られることも良く知られている。すなわち、増幅器の出力と入力を接続して、る帰還インピーダンスを Zf、信号入力端子と増幅器の入力を接続して、るインピーダンスを Ziとすれば、図 5の増幅器の利得 Gは 1 +ZfZZiとなり、増幅器の利得の周波数特性は Zfと Ziの周波数特性で定まる力簡単のため Zf 、 Ziをそれぞれ純抵抗 Rf、 Riとすると G= l +RfZRiとなる。

[0004] 特許文献 1：特開 2003— 297077号公報

特許文献 2：特開平 05 - 291841号公報

特許文献 3：特開平 09 - 260962号公報

特許文献 4：特開平 05 - 235641号公報

発明の開示

発明が解決しょうとする課題

[0005] ここで、利得 Gを大きくするためには、 Rfはあまり大きくすると寄生容量との時定数が大きくなり周波数特性を劣化させる力あまり大きくは出来ないので Riを小さくせざるを得ない。しかし、図 5の増幅器の入力インピーダンスは Zi、純抵抗の場合は Riとなるので、この値があまり小さくなると信号入力側の回路の電流駆動能力などに与える負担が大きくなる欠点を生じる。 MOSTの入力インピーダンスが極めて高、ことの利点が生力せなくなるわけである。この欠点は一つの出力端子に対応する入力端子がーつしかないため、図 5の回路しか採用できないことにより生じている。

CMOSインバータを用、た増幅器は、例えば特許文献 1〜4に提案されて、るがすべて一つの出力端子に対応する入力端子は一つであり、上記欠点を有する。さらに、このような増幅器で問題となるのはいわゆる入力オフセット電圧 Vofsが存在することである。すなわち、図 2に示すように出力電圧が基準電位、この場合は接地電位 (0V)、となる入力電圧はやはり基準電位に等しいことが理想である力製造プロセスによる変動などで必ずしも基準電位ではなぐ基準電位力見てある値、 Vofs だけずれてしまうのが普通である。 Vofsは通常極めて小さくなるように設計される力それでも各段の利得だけ増幅されていくので最後には動作範囲を逸脱してしまう恐れがある。この悪影響は増幅段数の制限を生じ、必要なオープンループゲインを確保できない欠点につながる。

そのため、入力オフセット電圧調整が必要であるが入力端子が一つであると信号入力端子に入力オフセット電圧調整回路を入れなければならず、信号の品質に悪影響を及ぼす欠点を有する。

[0006] 本発明の目的は、増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧 Vofsによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いた CMOS増幅器、それを用いた多入力 CMOS増幅器、高利得多入力 CMOS増幅器、高利得高安定多入力 C MOS増幅器および多入力 CMOS差動増幅器を提供することにある。

課題を解決するための手段

[0007] 入力端子が一つし力ないため、負帰還回路を信号入力端子と接続しなければならず、前述した欠点を生じていた。これを解決するため、本発明では複数個の CMOS インバータ増幅器を用い、その各出力端子を接続して一つの出力端子とし、各 CM OSインバータの入力端子は同複数個の入力端子として用いて増幅器を構成する。この場合、増幅器としてのオープンループゲインは CMOSインバータ増幅器自体のオープンループゲインより小さくなる力この欠点は出力端子に新たに CMOSインバータ増幅器を偶数段接続することにより、各入力力見て反転出力であり、かつォープンループゲインの極めて大きな高利得多入力 CMOS増幅器を実現する。さらに必要なら入力オフセット電圧の調整された上記高安定多入力 CMOS増幅器を多段接続し、オープンループゲインの一層の増大を図り、高利得高安定多入力 CMOS増幅器を実現する。

[0008] また、上記 CMOSインバータを P形および N形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを 2個用い、各ドレインを接続して一つの出力端子とし、またそれぞれの第一および第二のゲートを互いに接続して一つの入力端子とした四端子二重絶縁ゲート電界効果トランジスタによる CMOSインバータに置き換えても良いことは無論である。さらに、上記 P形および N形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを 2個用い、各ドレインを接続して一つの出力端子とし、またそれぞれの第一のゲートを接続して一つの入力端子とし、さらにそれぞれの第二のゲートはそれぞれしきい値電圧調整用の電源に接続されており、 P形の四端子二重絶縁ゲート電界効果トランジスタのソースは高電位の電源に、 N形の四端子二重絶縁ゲート電界効果トランジスタのソースは低電位の電源に接続されてなる四端子二重絶縁ゲート電界効果トランジスタによる CMOSインバータに置き換えることもできる。この利点は各段での四端子二重絶縁ゲート電界効果トランジスタのしき、値電圧を独立に変化させることが出来る点にある。例えば、初段の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を後段のそれよりも大きくし、初段のォープンループゲインを後段より大きくし、後段のオフセット電圧の全体の増幅器に与える影響を小さくすることも出来るし、初段を多入力にしたことによるオープンループゲイン低下の影響を軽減できる。

[0009] さらに、上記においてそれぞれの第二のゲートをしきい値電圧調整用の電源に接続する代わりに、それぞれを接続して第二の入力端子とした四端子二重絶縁ゲート電界効果トランジスタ力もなる CMOSインバータに置き換える。この場合例えば、上記二つの手段で二入力の CMOSインバータを実現するには素子 4個が必要であつたが、素子 2個で済むと言うように、素子数を半分に減らせることが利点である。さらにまた、上記複数個の入力端子を有する増幅器の少なくとも一つを高入力インピーダンスの信号入力端子として用い、他の入力端子は負帰還回路構成のためやオフセット電圧調整回路構成のために用いて従来の欠点を除去する。

[0010] 具体的には以下の通りである。

(1) CMOS増幅器は、

第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、前記両トランジスタそれぞれの第一のゲート電極を接続して第一の入力端子とし、前記両トランジスタそれぞれの第二のゲート電極を接続して第二の入力端子とし、前記両トランジスタそれぞれのソースをそれぞれ第一の電源および第二の電源に接続させたことを特徴とする。

(2)多入力 CMOS増幅器は、

前記 CMOS増幅器複数個からなる増幅器であって、それぞれの前記 CMOS増幅器の入力端子をそれぞれ入力端子とし、それぞれの前記 CMOS増幅器の出力端子を共通接続して一つの出力端子としたことを特徴とする。

(3)上記（2)記載の多入力 CMOS増幅器は、

前記 CMOS増幅器のそれぞれが同等の特性を有することを特徴とする。

(4)高利得多入力増幅器は、

上記（1)記載の前記 CMOS増幅器又は上記（2)又は（3)記載の前記多入力 CMO S増幅器を初段とし、その初段の出力端子に反転出力を得、かつオープンループゲインを増大させるように上記（1)記載の前記 CMOS増幅器又は上記（2)又は（3)記載の前記多入力 CMOS増幅器を偶数段接続したことを特徴とする。

(5)上記 (4)記載の高利得多入力増幅器は、

前記初段の CMOS増幅器又は多入力 CMOS増幅器を構成する前記各 CMOS増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を前記後段の前記 CMOS増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする。

(6)上記（1)記載の CMOS増幅器は、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。

(7)上記（2)又は（3)記載の多入力 CMOSは、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。

(8)上記 (4)又は（5)記載の高利得多入力 CMOS増幅器は、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。

(9)上記（1)記載の CMOS増幅器は、上記（1)記載の第一の前記 CMOS増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち

、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記第一の CMOS増幅器と同じ構成を有する第二の前記 CMOS増幅器の、選択された入力端子に相当する入力端子に接続して前記第二の CMOS増幅器の入力オフセット電圧を調整したことを特徴とする。

(10)上記（2)又は（3)記載の多入力 CMOS増幅器は、上記（2)又は（3)記載の第一の前記多入力 CMOS増幅器おいて、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記多入力 CMOS増幅器と同じ構成を有する第二の前記多入力 CMOS増幅器の、選択された入力端子に相当する入力端子に接続して多入力 CMOS増幅器の入力オフセット電圧を調整したことを特徴とする。

(11)上記 (4)又は（5)記載の高利得多入力 CMOS増幅器は、上記 (4)又は（5)記載の前記高利得多入力 CMOS増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記高利得多入力 CMOS 増幅器と同じ構成を有する前記高利得多入力 CMOS増幅器の、選択された入力端子に相当する入力端子に接続して前記高利得多入力 CMOS増幅器の入力オフセット電圧を調整したことを特徴とする。

(12)高利得高安定多入力 CMOS増幅器は、上記（6)記載の前記 CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。

(13)高利得高安定多入力 CMOS増幅器は、上記（7)又は（8)記載の前記多入力 CMOS増幅器又は高利得多入力 CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。

(14)上記（2)、（3)および（7)のいずれ力 1項記載の多入力 CMOS増幅器は、前記入力端子を 3個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする。 (15)上記 (4)、 (5)および (8)のいずれ力 1項記載の高利得多入力 CMOS増幅器は、前記入力端子を 3個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする

(16)高安定多入力 CMOS増幅器は、上記（1)、（6)および（9)のいずれか 1項記載の CMOS増幅器、上記（2)、（3)、（7)、（10)および（14)のいずれか 1項記載の多入力 CMOS増幅器および上記（4)、（5)、（8)、（11)および（15)のいずれか 1項記載の高利得多入力 CMOS増幅器のいずれか 1つの増幅器を複数個用い、それぞれの出力端子を共通に接続して一つの出力端子としたことを特徴とする。

(17)高利得高安定多入力 CMOS増幅器は、上記（16)の高安定多入力 CMOS増幅器の出力端子に、反転出力で、かつオープンループゲインを増大させるように上記（1)、 (6)および（9)のいずれか 1項記載の CMOS増幅器、上記（2)、（3)、（7)、 (10)および（14)のいずれか 1項記載の多入力 CMOS増幅器および上記（4)、 (5) 、（8)、（11)および（15)のいずれ力 1項記載の高利得多入力 CMOS増幅器のいずれカゝ 1つの増幅器を複数個従属接続したことを特徴とする。

(18)多入力 CMOS差動増幅器は、

上記（1)、（6)および（9)のいずれか 1項記載の CMOS増幅器、上記（2)、（3)、 (7) 、（10)および（14)のいずれか 1項記載の多入力 CMOS増幅器、上記 (4)、（5)、 ( 8)、（11)および（15)のいずれ力 1項記載の高利得多入力 CMOS増幅器、上記（1 6)記載の高安定多入力 CMOS増幅器および上記（ 12)、（ 13)および（ 17)のいずれカ 1項記載の高利得高安定多入力 CMOS増幅器のいずれか 1つの増幅器を奇数段従属接続したものと、偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする。

発明の効果

CMOSインバータは図 3の増幅器の記号で表すことにする。三角形の内部の入力端子部分につけられて、る「一」記号は反転出力が得られることを示して、る。この場合入力オフセット電圧を Vofsとすれば、小信号入力電圧 Vinに対し、出力電圧 Vout は、 Vout = — A( Vin - Vofs )で表せる。この増幅器の出力インピーダンスは小さくできるがゼロではなく有限の値 (これを簡単のため純抵抗とする）を有するのが普通である。さて、本発明ではこのような CMOSインバータ増幅器を複数個用意し、各々の出力を接続して一つの出力端子とし、各入力はそれぞれ独立な複数個の入力端子とする図 6に示す多入力 CMOS増幅器を構成する。具体的な回路図を簡単のため n= 2の場合を例にとって、図 7に示す。図 6で、任意の j番目（j = l、 2、 ···.、 n )の多入力 CMOS増幅器のオープンループゲインを Aj、出力インピーダンスを Roj、入力電圧を Vinj、入力オフセット電圧を Vofsjとすると、出力電圧 Voutは、

Vout = —K1*A1* (Vinl—Vofsl)—K2*A2* (Vin2—Vofs2)— ···· Kn*An* (Vinn— Vofsn) (η>1) ···· (1)

と表せる。

[0014] ここで、 K1、K2、 ···· 、Κηは

Kj = Roj/(Rol+Ro2H hRojH hRon)、（j = l、 2、 · · ·、 n) である。 Kj(j = l、 2、 ···、、 n)は 1より小さいので、各入力から見たオープンループゲインは小さくなる。しかし、これは後段に同様な CMOSインバータ増幅器を従属接続することで回避できる。さて、図 6で特に特性の同一の CMOSインバータ増幅器を用いれば、

Vout = - (1/n) *A* ( Vin 1 -Vofs) - (1/n) *A* (Vin2— Vofs) - · ·· 一（lZn) *A* (Vinn— Vofs)、

Α=Α1=Α2=···=Αη; Vofs = Vofs 1 =Vofs2= · - - = Vofsn ···· (2) となり、各入力力見たオープンループゲインは lZnとなる力後段に同様 CMOS インバータ増幅器を従属接続、例えば図 8のように 2段目、 3段目を接続したとするとオープンループゲインは A * A * AZnとなる。 Aは通常 nよりは十分大きヽと考えられるのでこれにより十分大きなオープンループゲイン Gを有する高利得多入力 CMO S増幅器が得られる。以後、図 6や図 8など本発明の多入力 CMOS増幅器または高利得多入力 CMOS増幅器を図 9に示す記号で統一して表すことにする。また、ォープンループゲイン G、 A、 Al、 A2などは十分大きな値とする。

[0015] さて、このように複数個の入力端子を有する増幅器が得られたので、例えば図 10に示すように 1番目の入力端子にこの多入力 CMOS増幅器または高利得多入力 CM OS増幅器の入力オフセット電圧をゼロ、すなわち他のすべての入力端子の入力電圧が基準電位に等し、時、出力電圧が基準電位となるような電位 Vaを与えることが出来る。すなわち、式（1)から分力るように

Va = Vofsl + (K2 *A2 *Vofs2H hKn * An* Vofsn) / (Kl * A1) ·

· · (3)

とすれば良い。すなわち、一番目以外の入力端子全てに基準電位、 0Vを与えた時、出力電圧を 0Vとすることが出来る。特に特性の同一な増幅器を用いた場合は、

Va = n *Vofs …（4)

とすれば良!、。その他の入力端子は高入力インピーダンスを有する信号入力端子として用いることが出来る。図 10において、丸記号と Vaで上記 Vaなる電位を有する電源、 GRDは基準電位の回路ノード、この場合は接地を示す。

上記のような、（3)式または（4)式で示した電位は同じ多入力 CMOS増幅器または高利得多入力 CMOS増幅器を用いて発生させることが出来る。図 11に示されるように、例えば一番目の入力端子と出力端子とを負帰還回路を通して接続し負帰還増幅器を構成し、その他、 2番目から n番目の入力端子を基準電位、この場合は接地電位 (0V)に接続し、さらに負帰還回路のインピーダンス、 Zg、 Zfを調節してこの増幅器の利得を (K1 *A1 — 1)Z(K1 *A1)とすると、出力電圧 Voutは

Vout = (Kl * Al * Vof s 1 +K2 * A2 * Vof s2 H hKn * An * Vofsn) /

( Kl水 Al)

となる。これは、（3)式の右辺に等しい。そこで、図 12に示すように、同じ回路構成の多入力 CMOS増幅器または高利得多入力 CMOS増幅器である増幅器 1および増幅器 2を用い、増幅器 1は図 11と同じ接続とし、その出力 Voutlを増幅器 2の 1番目の入力に印加すれば、その増幅器 2の入力オフセット電圧をゼロにすることが出来ることになる。これら二つの増幅器を同じ半導体チップ上に作製すれば、温度変化などによる特性の変動は同じであるので極めて安定して入力オフセット電圧がゼロに調整された増幅器が構成できる。さらに必要ならこれら入力オフセット電圧のゼロに調整された増幅器を図 13のように多段接続して、動作範囲の安定した、かつオープンループゲインの極めて大きな高利得高安定多入力 CMOS増幅器を構成できる。この場合、図に示したように後段の増幅器の入力端子数は 2でも十分であるし、あるいは、入力オフセット調整用端子に用いた以外の入力端子を共通接続して前段の出力端子と接続することでも良い。なお、図 13において、 Val、 Va2、および Va3で示した電源はそれぞれの増幅器の、入力オフセット調整用電源であり、 GRDは基準電位の回路ノードである。このように、多段接続された各増幅器の入力オフセット電圧が各段でそれぞれ調整されていることは増幅器の出力電圧がどちらかの電源電圧にラッチされてしまうなどの欠点を回避できるので重要である。なお、入力オフセット電圧の増幅器全体の特性に及ぼす影響は後段の増幅器のものほど小さくなるので場合によつては後段の入力オフセット電圧調整電源を省略することも出来る。これらの増幅器も記号は図 9を用いることにする。

以上説明した多入力 CMOS増幅器または高利得多入力 CMOS増幅器または高利得高安定多入力 CMOS増幅器において、 n> 2の場合は、他の入力端子の一つを図 14のように破線で囲まれた部分の負帰還回路力もの帰還信号入力として用いることが出来る。なお、 Zfおよび Ziは負帰還回路を構成するインピーダンスであり、負帰還回路の一例を示して、る。

上記で述べた通常の絶縁ゲート電界効果トランジスタの代わりに P形、 N形の四端子二重絶縁ゲート電界効果トランジスタ XTP1および XTN1を用い、図 15のように各々の第二ゲートをしき!、値電圧調整用電源 Vptcおよび Vntcにそれぞれ接続して、 CMOSインバータ増幅器を構成することも出来る。この場合、しきい値電圧の絶対値が大き、増幅器はオープンループゲインが大き、ので、多入力端子を有する上記各種多入力 CMOS増幅器の初段を構成するのに用いると初段のオープンループゲインの低下を軽減できる。しかし、しきい値電圧絶対値が大きい増幅器は負荷駆動能力が低下するので、後段の増幅器はしきい値電圧の絶対値を小さくしてこれを補うようにする。最終段にこれを用いれば負荷駆動能力を高める効果は特に大きい。また、しきい値電圧を動的に制御して、例えば、無信号時などの待機時や未使用時のときはしきい値電圧の絶対値を大きくして、 CMOSインバータに流れる貫通電流を極めて/ Jヽさくすることが出来る。 [0018] しきい値電圧の制御は通常の絶縁ゲート電界効果トランジスタでも可能で、ボディバイアスを可変にすることで出来る力ソース、またはドレインとボディ間には PN接合があることに注意しなければならない。すなわち、これをあまり順バイアスにすることが出来ないのでしきい値電圧制御範囲が四端子二重絶縁ゲート電界効果トランジスタを用いた場合より狭くなるし、ボディとソース間のリーク電流が増加する欠点を有する。しかし、四端子二重絶縁ゲート電界効果トランジスタを用いればこの制限は軽減できる利点がある。また、ゲートリーク電流は前者に比べて極めて小さくできる。

[0019] さらに、図 16のように P形、 N形の四端子二重絶縁ゲート電界効果トランジスタ XT PIおよび XTN1を用い、各々の第二ゲートを接続して、第二の入力端子とする増幅器も構成できる。この場合、各四端子二重絶縁ゲート電界効果トランジスタ第一ゲートと第二ゲートは同等と見なせる、あるいはそのように構成することができるので、図 1 6の増幅器の第一入力端子と第二入力端子力も見た特性は同等である。すなわち、 P形、 N形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個で二入力の C MOS増幅器が構成でき、これは通常の絶縁ゲート電界効果トランジスタを用いた場合より素子数が半分で済むと言う利点となる。この増幅器を上記で述べた、本発明の通常の絶縁ゲート電界効果トランジスタの代わりに用いることができるのはもちろんである。図 16の回路構成を図 17の記号で表すことにする。そこで、図 18のように、一方の入力端子に入力オフセット電圧調整用の電源 Vaを接続すれば、入力オフセット電圧が調整された一入力の高安定 CMOS増幅器が構成できる。したがって、これを複数個用い出力端子を共通にして接続すれば、図 19に示す入力オフセット電圧が調整された高安定多入力 CMOS増幅器が構成できる。図において、 Val、 Va2、 · · · ·、 Vanはそれぞれの増幅器に対する入力オフセット電圧調整用の電源を示す。また図 20のように、これらを多段従属接続すれば動作範囲の安定したオープンループゲインの極めて大きな高利得高安定多入力 CMOS増幅器が構成可能である。初段に図 19に示す高安定多入力 CMOS増幅器を用、ても良、こと無論である。

[0020] 上記では反転出力の各種多入力 CMOS増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良い。

そこで、図 21 (簡単のため信号入力端子は一個の場合を示したが必要なら複数個にしても良!ヽ)のように偶数段接続した増幅器 (図では 2個）と奇数段接続した増幅器 (図では一個）をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とすれば近似的な多入力差動増幅器が得られる。

また、 CMOSインバータは最も高速で動作する回路であり、これを用いた増幅器は高いカットオフ周波数を持たせることが出来る。また電源電圧が小さくても動作可能であり、将来の素子微細化による電源電圧の低電圧化に対応し易いし、またより高いカットオフ周波数を有するように出来る。さらに、基本回路が同じ CMOSインバータである力もディジタル回路とアナログ回路の混載が容易である。図面の簡単な説明

[図 1]従来の CMOSインバータ回路図である。

[図 2]図 1の回路の入力出力特性図である。

[図 3]従来の CMOSインバータ回路の記号表示である。

[図 4]従来の反転増幅器回路図である。

[図 5]従来の負帰還回路を有する反転増幅器回路図である。

[図 6]本発明の CMOSインバータからなる多入力 CMOS増幅器回路図である。

[図 7]図 6の具体例の回路図である。

[図 8]図 6の回路の出力を増幅するようにした高利得多入力 CMOS増幅器回路図である。

[図 9]図 6および図 8の回路の記号表示図である。

[図 10]1つの入力端子に入力オフセット電圧調整用電圧を印加するようにした多入力 CMOS増幅器または高利得多入力 CMOS増幅器の回路図である。

[図 11]図 9において、負帰還回路を追加した回路図である。

[図 12]図 11の回路を用い入力オフセット電圧をゼロに調整した多入力 CMOS増幅器または高利得多入力 CMOS増幅器回路図である。

[図 13]図 10または図 12の回路を多段積みした高利得高安定多入力 CMOS増幅器増幅器回路図である。 [図 14]図 10において、負帰還回路を追加した多入力 CMOS増幅器または高利得多入力 CMOS増幅器回路図である。

圆 15]四端子二重絶縁ゲート電界効果トランジスタを用いた CMOSインバータ回路であって、それぞれの第 2ゲートをしきい値電圧調整用電源に接続した増幅器回路図である。

圆 16]図 15の回路の両第 2ゲートを共通の入力端子に接続した増幅回路図である。

[図 17]図 16の記号表示図である。

[図 18]—方の入力端子に入力オフセット電圧調整用の電源 Vaを接続した図 16の回路図である。

圆 19]入力オフセット電圧が調整された多入力 CMOS増幅器回路図である。

圆 20]各段の入力端子に入力オフセット電圧調整用の電源を接続した増幅器を多段従属接続した回路図である。

圆 21]偶数段接続した増幅器と奇数段接続した増幅器をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とした多入力 CMOS差動増幅器の回路図である。

符号の説明

TP1、TP2 ： Ρ形絶縁ゲート電界効果トランジスタ

ΤΝ1、ΤΝ2 ： Ν形絶縁ゲート電界効果トランジスタ

ΧΤΡ1、ΧΤΡ2 ： Ρ形四端子絶縁ゲート電界効果トランジスタ

ΧΤΝ1、ΧΤΝ2 ： Ν形四端子絶縁ゲート電界効果トランジスタ

+Vs、 -Vs ：正、負の電源の電圧

A、 Al、 A2、 · · ·、 An、 G :増幅器のオープンループゲイン、または単に利得 Vofs、 Vofsl、 Vofs2、 · · ·、 Vofsn:増幅器の入力オフセット電圧

Va、 Val、 Va2、 · · ·、 Van:入力オフセット電圧調整用電源の電位

Vin、 Vinl、 Vin2、 · · ·、 Vinn、：増幅器の入力端子ある、はその電位

Vinl l、 Vin21、 · · ·、 Vinnl：増幅器 1の各入力端子あるいはその電位

Vinl2、 Vin22、 · · ·、 Vinn2 :増幅器 2の各入力端子あるいはその電位

Vout、 Voutl、 Vout2 :増幅器の出力端子あるいはその電位 GRD ：接地

Zf、Zi、Zg ：インピーダンス発明を実施するための最良の形態

[0023] 本発明の実施の形態を図に基づいて詳細に説明する。

実施例

[0024] 本発明の第 1の実施例を図 6に示す。 P形および N形の絶縁ゲート電界効果トランジスタ TP1および TN1を用い、それぞれのドレインを接続して出力端子とし、 TP1のソースは第一の電源に、また TN1のソースは第二の電源に接続し、またそれぞれのゲート電極を接続して入力端子とする図 1の CMOSインバータを増幅器と見て図 2の記号で表す CMOSインバータ増幅器複数個からなる増幅器であって、それぞれの C MOSインバータの入力端子を同複数個の入力端子として用い、またそれぞれの出力端子を共通接続して一つの出力端子として用いて、複数個の入力端子と一つの出力端子を有する多入力 CMOS増幅器を示して、る。図 7は個数を 2個とした場合の具体的回路の例を示している。さらに、これら複数個の CMOSインバータをそれぞれ同等の特性、すなわち、 P形どうし N形どうしでそれぞれ同じ構造の絶縁ゲート電界効果トランジスタを用いれば、各 CMOSインバータ増幅器は同等の特性 (例えば、オープンループゲイン、入力オフセット電圧、電流駆動能力などに極端な違いがないこと）となるので、それぞれ同等の特性の入力端子と見なせる多入力端子を有する多入力 CMOS増幅器が得られる。上記において、第一の電源の電位を +Vss (Vs s >0)とし、第二の電源の電位を一 Vssとする二電源回路で示しているが一電源でも差し支えない。図 6または図 7の場合、図示されてはいないが基準電位は接地 (GN D)の電位であり、その値は 0Vである。

[0025] また、上記のように構成した多入力 CMOS増幅器のオープンループゲインは、 CM OSインバータ増幅器のオープンループゲインよりも小さくなる力本発明の第二の実施例である図 8のように CMOSインバータ増幅器を複数段（図では 2段の場合を例示する）従属接続すれば、十分な大きさのオープンループゲインを有する高利得多入力 CMOS増幅器が得られる。ここで、初段の CMOSインバータを構成する各電界効果トランジスタのしきい値電圧の絶対値を後段の CMOSインバータを構成する各電界効果トランジスタのそれよりも大きくして、初段の各 CMOSインバータのオープンループゲインを高め、初段で用いた各 CMOSインバータの出力端子を共通接続したことによる初段のオープンループゲインの低下を軽減することが出来る。以上のようにして得られた多入力、反転出力で、十分大きなオープンループゲイン Aを有する高利得多入力 CMOS増幅器や図 6の多入力 CMOS増幅器を図 9に示す記号で表すことにする。

[0026] 図 10は本発明の第三の実施例である。図 6の多入力 CMOS増幅器の入力端子の任意の一つ、図 10では 1番目、をこの増幅器の入力オフセット電圧を調整するための電源 Vaを接続するための端子として用いて、る。入力オフセット電圧をゼロとするように調整する場合、すなわち、他の全ての入力端子に基準電位 (0V)を与えた場合に出力電圧も基準電位となるようにするには、例えば、式（3)または式 (4)に示した電位に電源 Vaを調節すれば良い。また、別の電位を与えて意図的に入力オフセット電圧を大きくし、出力電圧が高電位から低電位に遷移する入力電圧範囲を変化させることも出来る。そうすると、増幅器の機能を発揮させたり、停止させたりを制御できることになる。また、以上の実施例では増幅器の動作点、すなわち入力および出力の直流バイアス点は基準電位 (0V)であった。この直流バイアス点は基準電位以外に設定することも可能である。例えば、図 2で出力電圧が +Vsから—Vsに変化し始める部分など、入力電圧に対する出力電圧の変化が線形ではなぐ非線形性の強いところに出力の直流バイアス点を設定し、二つの異なる信号周波数をもつ信号をそれぞれの入力端子（同じ入力端子でも良いが、別々の方が入力回路に与える相互干渉は少ない）に印加すれば、二つの信号のいわゆる混合器や周波数変換器として動作させることが出来る。図 8の高利得多入力 CMOS増幅器の場合でも調整はより困難となるが同様なことは出来る。

[0027] 図 12は本発明の第四の実施例を示す。同じ特性の図 6に示す多入力 CMOS増幅器を 2個用い、一方の増幅器 1を図 11で示した負帰還増幅器として、負帰還信号入力端子以外のすべての入力端子に基準電位 (この例では接地、 GRD電位)を与え入力オフセット電圧調整のための電位発生に用い、これを他方の増幅器 2の対応する入力端子、すなわち入力オフセット電圧調整用の端子に接続し、他の入力端子は信号入力に用いる。

図 13は本発明の第五の実施例を示す。図 10または図 12の入力オフセット電圧をゼロとするように調整された増幅器を奇数個用いて多段従属接続すれば、動作範囲の安定した、かつ反転出力でオープンループゲインの極めて大きな高利得高安定多入力 CMOS増幅器を構成できる。ただし、初段以外の増幅器の入力端子は 2個あれば十分である。

図 14は本発明の第六の実施例を示す。以上述べた、本発明の実施例において、入力端子数が 3個以上の場合、一つを入力オフセット電圧調整用の端子として用い、他の一つを負帰還回路からの帰還信号入力に用い、さらに残りの入力端子を信号入力に用いている。このようにすると、負帰還回路で定まる利得を有し、オフセット電圧の調整された増幅器が構成できる。

[0028] 図 15は、通常の絶縁ゲート電界効果トランジスタの代わりに P形および N形の四端子二重絶縁ゲート電界効果トランジスタ XTP 1および XTN 1を用い、それぞれの第一ゲートを接続して入力端子とし、それぞれの第二ゲートはそれぞれのしきい値電圧を調整するための電源、 Vptcおよび Vntcにそれぞれ接続してなる CMOSインバータを構成した例を示している。この四端子二重絶縁ゲート電界効果トランジスタによる C MOSインバータを上記に述べた第一力第六の実施例での CMOSインバータの代わりに用いることも出来る。この場合、それぞれの四端子二重絶縁ゲート電界効果トランジスタのしき、値電圧はその第二ゲートに印加する電位で制御できるので、ォープンループゲインを各段で変化させたり、増幅器としての動作を停止させたりが出来、またそのためのゲートリーク電流は通常の絶縁ゲート電界効果トランジスタのボディノィァス制御より少なぐ印加できる電圧範囲の極性による制限はな、と、う利点がある。

[0029] 図 16は本発明の第七の実施例である。 P形および N形の四端子二重絶縁ゲート電界効果トランジスタ XTP 1および XTN 1を用い、それぞれのドレインを接続して出力端子 Voutとし、それぞれの第一ゲートを接続して第一の入力端子 Vinlとし、またそれぞれの第二ゲートを接続して第二の入力端子 Vin2とし、さらに P形の四端子二重絶縁ゲート電界効果トランジスタのソースは電位の高い第一の電源 +Vsに接続し、 N形の四端子二重絶縁ゲート電界効果トランジスタのドレインは電位の低、第二の電源—Vsに接続すれば、 P形および N形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個のみを用いて入力端子 2個の CMOS増幅器が得られる。この利点は素子数の低減ができることにある。この構成の CMOS増幅器を第 1な、し第 6の実施例の従来の絶縁ゲート電界効果トランジスタによる多入力 CMOS増幅器と置き換えることが出来き、それら各構成の素子数の低減が期待できる。

図 18は本発明の第八の実施例である。図 16および図 17の記号で示す二入力 C MOS増幅器の一方の入力端子を、入力オフセット電圧を調整する電源 Vaに接続し、他方を信号入力に用いる四端子二重絶縁ゲート電界効果トランジスタによる高安定 CMOS増幅器である。

図 19は本発明の第九の実施例である。図 18に示す四端子二重絶縁ゲート電界効果トランジスタによる高安定 CMOS増幅器を複数個用い、各出力を共通に接続して一つの新たな出力端子 Voutが構成され、同複数個の入力端子を有し、入力オフセット電圧が調整された四端子二重絶縁ゲート電界効果トランジスタによる高安定多入力 CMOS増幅器である。

図 20は本発明の第十の実施例である。図 18の高安定 CMOS増幅器や図 19の高安定多入力 CMOS増幅器を奇数個従属接続してオープンループゲインが増大され、かつ反転出力で動作範囲の安定した高利得高安定多入力 CMOS増幅器を示す。図では初段の信号入力端子は一つで、後段が高安定多入力 CMOS増幅器の場合は信号入力端子は互いに接続して一入力とした場合を例として示す。

図 21は本発明の第十一の実施例を示す。以上の実施例では反転出力の CMOS 増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良いそこで、偶数段接続した増幅器 (図では 2個）と奇数段接続した増幅器 (図では一個 )をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とすれば近似的な CMOS差動増幅器が得られる。この際、各段の入力オフセット電圧が調整されて、る方が動作をより安定ィ匕できるので Va 1、 Va2、 Va3でそれぞれの増幅器のオフセット電圧を調整する例を示した。図では信号入力端子が一個の場合を示したが必要なら複数個にして多入力 CMOS差動増幅器とすることも出来る。

以上、 CMOS回路を基に説明した力一般にインバータの利得さえ大きければ C MOS回路でなくても良い。例えば、抵抗などを N形四端子絶縁ゲート電界効果トランジスタの負荷としてインバータを構成し、これを増幅器として用いても上記と同様な回路を構成できる。ただし、 CMOSインバータ増幅器に比べて利得を大きくすることは負荷抵抗を高抵抗にしなければならず作製が困難であるし、出来たとしても抵抗値の変動のため安定性に懸念がある。また周波数応答が悪くなる欠点がある。さらに動作を止めるには N形四端子絶縁ゲート電界効果トランジスタをオフにする信号をあたえるしかなぐ CMOS回路と比べて増幅器の動作の制御性に難点がある。

Claims

請求の範囲

[1] 第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、前記両トランジスタそれぞれの第一のゲート電極を接続して第一の入力端子とし、前記両トランジスタそれぞれの第二のゲート電極を接続して第二の入力端子とし、前記両トランジスタそれぞれのソースをそれぞれ第一の電源および第二の電源に接続させたことを特徴とする CMOS増幅器。

[2] 前記 CMOS増幅器複数個からなる増幅器であって、それぞれの前記 CMOS増幅器の入力端子をそれぞれ入力端子とし、それぞれの前記 CMOS増幅器の出力端子を共通接続して一つの出力端子としたことを特徴とする多入力 CMOS増幅器。

[3] 前記 CMOS増幅器のそれぞれが同等の特性を有することを特徴とする請求項 2記載の多入力 CMOS増幅器。

[4] 請求項 1記載の前記 CMOS増幅器又は請求項 2又は 3記載の前記多入力 CMOS 増幅器を初段とし、その初段の出力端子に反転出力を得、かつオープンループゲインを増大させるように請求項 1記載の前記 CMOS増幅器又は請求項 2又は 3記載の前記多入力 CMOS増幅器を偶数段接続したことを特徴とする高利得多入力 CMOS 増幅器。

[5] 前記初段の CMOS増幅器又は多入力 CMOS増幅器を構成する前記各 CMOS増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を前記後段の前記 CMOS増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする請求項 4記載の高利得多入力 CMOS増幅器。

[6] 少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項 1記載の CMO S増幅器。

[7] 少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項 2又は 3記載の多入力 CMOS増幅器。

[8] 少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項 4又は 5記載の高利得多入力 CMOS増幅器。

[9] 請求項 1記載の第一の前記 CMOS増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記第一の CMOS増幅器と同じ構成を有する第二の CMOS増幅器の、選択された入力端子に相当する入力端子に接続して前記第二の CMOS増幅器の入力オフセット電圧を調整したことを特徴とする請求項 1記載の CMOS増幅器。

[10] 請求項 2又は 3記載の第一の前記多入力 CMOS増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記多入力 CMOS増幅器と同じ構成を有する第二の多入力 CMOS増幅器の、選択された入力端子に相当する入力端子に接続して多入力 CMOS増幅器の入力オフセット電圧を調整したことを特徴とする請求項 2又は 3記載の多入力 CMOS増幅器。

[11] 請求項 4又は 5記載の前記高利得多入力 CMOS増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記高利得多入力 CMOS増幅器と同じ構成を有する高利得多入力 CMOS増幅器の、選択された入力端子に相当する入力端子に接続して前記高利得多入力 CMOS増幅器の入力オフセット電圧を調整したことを特徴とする請求項 4又は 5記載の高利得多入力 CMOS増幅器。

[12] 請求項 6記載の前記 CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力 CMOS 増幅器。

[13] 請求項 7又は 8記載の前記多入力 CMOS増幅器又は高利得多入力 CMOS増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力 CMOS増幅器。

[14] 前記入力端子を 3個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする請求項 2、 3および 7のいずれ力 1項記載の多入力 CMOS増幅器。

[15] 前記入力端子を 3個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする請求項 4、 5および 8の!、ずれ力 1項記載の高利得多入力 CMOS増幅器。

[16] 請求項 1、 6および 9のいずれ力 1項記載の CMOS増幅器、請求項 2、 3、 7、 10および 14のいずれ力 1項記載の多入力 CMOS増幅器および請求項 4、 5、 8、 11および 15のいずれ力 1項記載の高利得多入力 CMOS増幅器のいずれ力 1つの増幅器を複数個用い、それぞれの出力端子を共通に接続して一つの出力端子としたことを特徴とする高安定多入力 CMOS増幅器。

[17] 請求項 16の高安定多入力 CMOS増幅器の出力端子に、反転出力で、かつオーブンループゲインを増大させるように請求項 1、 6および 9のいずれ力 1項記載の CMO S増幅器、請求項 2、 3、 7、 10および 14のいずれ力 1項記載の多入力 CMOS増幅器および請求項 4、 5、 8、 11および 15のいずれ力 1項記載の高利得多入力 CMOS 増幅器のいずれか 1つの増幅器を複数個従属接続したことを特徴とする高利得高安定多入力 CMOS増幅器。

[18] 請求項 1、 6および 9のいずれ力 1項記載の CMOS増幅器、請求項 2、 3、 7、 10および 14のいずれ力 1項記載の多入力 CMOS増幅器、請求項 4、 5、 8、 11および 15のいずれか 1項記載の高利得多入力 CMOS増幅器、請求項 16記載の高安定多入力 CMOS増幅器および請求項 12、 13および 17のいずれか 1項記載の高利得高安定多入力 CMOS増幅器のいずれか 1つの増幅器を奇数段従属接続したものと、偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする多入力 CMOS差動増幅器。