JP2007110460A

JP2007110460A - 四端子二重絶縁ゲート電界トランジスタを用いたｃｍｏｓ増幅器、それを用いた多入力ｃｍｏｓ増幅器、高利得多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器および多入力ｃｍｏｓ差動増幅器

Info

Publication number: JP2007110460A
Application number: JP2005299626A
Authority: JP
Inventors: Toshihiro Sekikawa; 敏弘関川; Hanpei Koike; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2005-10-14
Filing date: 2005-10-14
Publication date: 2007-04-26
Anticipated expiration: 2025-10-14
Also published as: WO2007043389A1; JP4784818B2

Abstract

【課題】増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧Ｖｏｆｓによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器を提供することにある。
【解決手段】Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。このＣＭＯＳ増幅器を複数個用い、その各出力端子を接続して一つの出力端子とし、各ＣＭＯＳ増幅器の入力端子は同複数個の２倍の独立した入力端子として用いて多入力ＣＭＯＳ増幅器を構成する。
【選択図】図１６

Description

本発明は四端子二重絶縁ゲート電界効果トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器に関する。

一般に図１に示すように導電形の異なる絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）２個を用い、Ｐ形のＭＯＳＴ（ＴＰ１）のソースは高電位の第一の電源（＋Ｖｓ）に接続し、Ｎ形のＭＯＳＴ（ＴＮ１）のソースは低電位の第二の電源（−Ｖｓ）に接続し、互いのドレインを接続して出力端子（Ｖｏｕｔ）とし、また互いのゲートを接続して入力端子（Ｖｉｎ）とした回路は、いわゆるＣＭＯＳインバータと呼ばれている。このＣＭＯＳインバータは図２に模式的に示す入力−出力特性を有しており、出力電圧が高電位から低電位に遷移する入力電圧範囲においては利得（ＧＡＩＮ、ゲイン、反転出力なのでＡ＞０として−Ａで示す）がかなり大きく、この現象を利用して信号の増幅器として用いることが知られている（例えば、特許文献１〜４を参照）。

ただし、図１では各ＴＰ１およびＴＮ１のボディはそれぞれのソースに接続した場合を示す。もちろんそれぞれにバイアス電圧を与えて、しきい値電圧の値の制御などを行うことも良く知られている。このＣＭＯＳインバータを増幅器と見る観点から図３の記号で表すことにする。ただし、電源端子は省略してある。出力電圧Ｖｏｕｔは入力オフセット電圧をＶｏｆｓとすると図３の式のように表せる。さて、このＣＭＯＳインバータ増幅器を奇数個用い、これを図４のように多段（図では３個を例示する）接続すれば利得の極めて大きな（各段のゲインをＡ１、Ａ２、およびＡ３とすればＡ＝−Ａ１＊Ａ２＊Ａ３となる）反転出力の増幅器が得られることも良く知られている。この利得をその増幅器のオープンループゲインと呼ぶ。このような極めて大きなオープンループゲインＡを有する反転出力の増幅器は図５のような負帰還回路を追加すると負帰還回路の利得で定まる線形性の良い増幅器が得られることも良く知られている。すなわち、増幅器の出力と入力を接続している帰還インピーダンスをＺｆ、信号入力端子と増幅器の入力を接続しているインピーダンスをＺｉとすれば、図５の増幅器の利得Ｇは１＋Ｚｆ／Ｚｉとなり、増幅器の利得の周波数特性はＺｆとＺｉの周波数特性で定まるが、簡単のためＺｆ、Ｚｉをそれぞれ純抵抗Ｒｆ、ＲｉとするとＧ＝１＋Ｒｆ／Ｒｉとなる。

特開２００３−２９７０７７号公報特開平０５−２９１８４１号公報特開平０９−２６０９６２号公報特開平０５−２３５６４１号公報

ここで、利得Ｇを大きくするためには、Ｒｆはあまり大きくすると寄生容量との時定数が大きくなり周波数特性を劣化させるからあまり大きくは出来ないのでＲｉを小さくせざるを得ない。しかし、図５の増幅器の入力インピーダンスはＺｉ、純抵抗の場合はＲｉとなるので、この値があまり小さくなると信号入力側の回路の電流駆動能力などに与える負担が大きくなる欠点を生じる。ＭＯＳＴの入力インピーダンスが極めて高いことの利点が生かせなくなるわけである。この欠点は一つの出力端子に対応する入力端子が一つしかないため、図５の回路しか採用できないことにより生じている。
ＣＭＯＳインバータを用いた増幅器は、例えば特許文献１〜４に提案されているがすべて一つの出力端子に対応する入力端子は一つであり、上記欠点を有する。
さらに、このような増幅器で問題となるのはいわゆる入力オフセット電圧Ｖｏｆｓが存在することである。すなわち、図２に示すように出力電圧が基準電位、この場合は接地電位（０Ｖ）、となる入力電圧はやはり基準電位に等しいことが理想であるが、製造プロセスによる変動などで必ずしも基準電位ではなく、基準電位から見てある値、Ｖｏｆｓだけずれてしまうのが普通である。Ｖｏｆｓは通常極めて小さくなるように設計されるが、それでも各段の利得だけ増幅されていくので最後には動作範囲を逸脱してしまう恐れがある。この悪影響は増幅段数の制限を生じ、必要なオープンループゲインを確保できない欠点につながる。
そのため、入力オフセット電圧調整が必要であるが入力端子が一つであると信号入力端子に入力オフセット電圧調整回路を入れなければならず、信号の品質に悪影響を及ぼす欠点を有する。

本発明の目的は、増幅器の入力インピーダンスに制限を加えず、入力オフセット電圧Ｖｏｆｓによる増幅段数の制限をなくし、信号入力経路に悪影響を及ぼすことがないようにした四端子二重絶縁ゲート電界トランジスタを用いたＣＭＯＳ増幅器、それを用いた多入力ＣＭＯＳ増幅器、高利得多入力ＣＭＯＳ増幅器、高利得高安定多入力ＣＭＯＳ増幅器および多入力ＣＭＯＳ差動増幅器を提供することにある。

入力端子が一つしかないため、負帰還回路を信号入力端子と接続しなければならず、前述した欠点を生じていた。これを解決するため、本発明では複数個のＣＭＯＳインバータ増幅器を用い、その各出力端子を接続して一つの出力端子とし、各ＣＭＯＳインバータの入力端子は同複数個の入力端子として用いて増幅器を構成する。この場合、増幅器としてのオープンループゲインはＣＭＯＳインバータ増幅器自体のオープンループゲインより小さくなるが、この欠点は出力端子に新たにＣＭＯＳインバータ増幅器を偶数段接続することにより、各入力から見て反転出力であり、かつオープンループゲインの極めて大きな高利得多入力ＣＭＯＳ増幅器を実現する。さらに必要なら入力オフセット電圧の調整された上記高安定多入力ＣＭＯＳ増幅器を多段接続し、オープンループゲインの一層の増大を図り、高利得高安定多入力ＣＭＯＳ増幅器を実現する。

また、上記ＣＭＯＳインバータをＰ形およびＮ形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを２個用い、各ドレインを接続して一つの出力端子とし、またそれぞれの第一および第二のゲートを互いに接続して一つの入力端子とした四端子二重絶縁ゲート電界効果トランジスタによるＣＭＯＳインバータに置き換えても良いことは無論である。さらに、上記Ｐ形およびＮ形と導電形の異なる四端子二重絶縁ゲート電界効果トランジスタを２個用い、各ドレインを接続して一つの出力端子とし、またそれぞれの第一のゲートを接続して一つの入力端子とし、さらにそれぞれの第二のゲートはそれぞれしきい値電圧調整用の電源に接続されており、Ｐ形の四端子二重絶縁ゲート電界効果トランジスタのソースは高電位の電源に、Ｎ形の四端子二重絶縁ゲート電界効果トランジスタのソースは低電位の電源に接続されてなる四端子二重絶縁ゲート電界効果トランジスタによるＣＭＯＳインバータに置き換えることもできる。この利点は各段での四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧を独立に変化させることが出来る点にある。例えば、初段の四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を後段のそれよりも大きくし、初段のオープンループゲインを後段より大きくし、後段のオフセット電圧の全体の増幅器に与える影響を小さくすることも出来るし、初段を多入力にしたことによるオープンループゲイン低下の影響を軽減できる。

さらに、上記においてそれぞれの第二のゲートをしきい値電圧調整用の電源に接続する代わりに、それぞれを接続して第二の入力端子とした四端子二重絶縁ゲート電界効果トランジスタからなるＣＭＯＳインバータに置き換える。この場合例えば、上記二つの手段で二入力のＣＭＯＳインバータを実現するには素子４個が必要であったが、素子２個で済むと言うように、素子数を半分に減らせることが利点である。
さらにまた、上記複数個の入力端子を有する増幅器の少なくとも一つを高入力インピーダンスの信号入力端子として用い、他の入力端子は負帰還回路構成のためやオフセット電圧調整回路構成のために用いて従来の欠点を除去する。

具体的には以下の通りである。
（１）ＣＭＯＳ増幅器は、
第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、前記両トランジスタそれぞれの第一のゲート電極を接続して第一の入力端子とし、前記両トランジスタそれぞれの第二のゲート電極を接続して第二の入力端子とし、前記両トランジスタそれぞれのソースをそれぞれ第一の電源および第二の電源に接続させたことを特徴とする。
（２）多入力ＣＭＯＳ増幅器は、
前記ＣＭＯＳ増幅器複数個からなる増幅器であって、それぞれの前記ＣＭＯＳ増幅器の入力端子をそれぞれ入力端子とし、それぞれの前記ＣＭＯＳ増幅器の出力端子を共通接続して一つの出力端子としたことを特徴とする。
（３）上記（２）記載の多入力ＣＭＯＳ増幅器は、
前記ＣＭＯＳ増幅器のそれぞれが同等の特性を有することを特徴とする。
（４）高利得多入力増幅器は、
上記（１）記載の前記ＣＭＯＳ増幅器又は上記（２）又は（３）記載の前記多入力ＣＭＯＳ増幅器を初段とし、その初段の出力端子に反転出力を得、かつオープンループゲインを増大させるように上記（１）記載の前記ＣＭＯＳ増幅器又は上記（２）又は（３）記載の前記多入力ＣＭＯＳ増幅器を偶数段接続したことを特徴とする。
（５）上記（４）記載の高利得多入力増幅器は、
前記初段のＣＭＯＳ増幅器又は多入力ＣＭＯＳ増幅器を構成する前記各ＣＭＯＳ増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を前記後段の前記ＣＭＯＳ増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする。
（６）上記（１）記載のＣＭＯＳ増幅器は、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。

（７）上記（２）又は（３）記載の多入力ＣＭＯＳは、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。
（８）上記（４）又は（５）記載の高利得多入力ＣＭＯＳ増幅器は、少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする。
（９）上記（１）記載のＣＭＯＳ増幅器は、上記（１）記載の第一の前記ＣＭＯＳ増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記第一のＣＭＯＳ増幅器と同じ構成を有する第二の前記ＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して前記第二のＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする。
（１０）上記（２）又は（３）記載の多入力ＣＭＯＳ増幅器は、上記（２）又は（３）記載の第一の前記多入力ＣＭＯＳ増幅器おいて、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記多入力ＣＭＯＳ増幅器と同じ構成を有する第二の前記多入力ＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して多入力ＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする。
（１１）上記（４）又は（５）記載の高利得多入力ＣＭＯＳ増幅器は、上記（４）又は（５）記載の前記高利得多入力ＣＭＯＳ増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記高利得多入力ＣＭＯＳ増幅器と同じ構成を有する前記高利得多入力ＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して前記高利得多入力ＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする。
（１２）高利得高安定多入力ＣＭＯＳ増幅器は、上記（６）記載の前記ＣＭＯＳ増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。
（１３）高利得高安定多入力ＣＭＯＳ増幅器は、上記（７）又は（８）記載の前記多入力ＣＭＯＳ増幅器又は高利得多入力ＣＭＯＳ増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする。

（１４）上記（２）、（３）および（７）のいずれか１項記載の多入力ＣＭＯＳ増幅器は、前記入力端子を３個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする。
（１５）上記（４）、（５）および（８）のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器は、前記入力端子を３個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする。
（１６）高安定多入力ＣＭＯＳ増幅器は、上記（１）、（６）および（９）のいずれか１項記載のＣＭＯＳ増幅器、上記（２）、（３）、（７）、（１０）および（１４）のいずれか１項記載の多入力ＣＭＯＳ増幅器および上記（４）、（５）、（８）、（１１）および（１５）のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を複数個用い、それぞれの出力端子を共通に接続して一つの出力端子としたことを特徴とする。
（１７）高利得高安定多入力ＣＭＯＳ増幅器は、上記（１６）の高安定多入力ＣＭＯＳ増幅器の出力端子に、反転出力で、かつオープンループゲインを増大させるように上記（１）、（６）および（９）のいずれか１項記載のＣＭＯＳ増幅器、上記（２）、（３）、（７）、（１０）および（１４）のいずれか１項記載の多入力ＣＭＯＳ増幅器および上記（４）、（５）、（８）、（１１）および（１５）のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を複数個従属接続したことを特徴とする。
（１８）多入力ＣＭＯＳ差動増幅器は、
上記（１）、（６）および（９）のいずれか１項記載のＣＭＯＳ増幅器、上記（２）、（３）、（７）、（１０）および（１４）のいずれか１項記載の多入力ＣＭＯＳ増幅器、上記（４）、（５）、（８）、（１１）および（１５）のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器、上記（１６）記載の高安定多入力ＣＭＯＳ増幅器および上記（１２）、（１３）および（１７）のいずれか１項記載の高利得高安定多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を奇数段従属接続したものと、偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする。

ＣＭＯＳインバータは図３の増幅器の記号で表すことにする。三角形の内部の入力端子部分につけられている「−」記号は反転出力が得られることを示している。この場合入力オフセット電圧をＶｏｆｓとすれば、小信号入力電圧Ｖｉｎに対し、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝ −Ａ（Ｖｉｎ − Ｖｏｆｓ）で表せる。この増幅器の出力インピーダンスは小さくできるがゼロではなく有限の値（これを簡単のため純抵抗とする）を有するのが普通である。さて、本発明ではこのようなＣＭＯＳインバータ増幅器を複数個用意し、各々の出力を接続して一つの出力端子とし、各入力はそれぞれ独立な複数個の入力端子とする図６に示す多入力ＣＭＯＳ増幅器を構成する。具体的な回路図を簡単のためｎ＝２の場合を例にとって、図７に示す。図６で、任意のｊ番目（ｊ＝１、２、…．、ｎ）の多入力ＣＭＯＳ増幅器のオープンループゲインをＡｊ、出力インピーダンスをＲｏｊ、入力電圧をＶｉｎｊ、入力オフセット電圧をＶｏｆｓｊとすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ −Ｋ１＊Ａ１＊（Ｖｉｎ１−Ｖｏｆｓ１）−Ｋ２＊Ａ２＊（Ｖｉｎ２−Ｖｏｆｓ２）− ・・・・−Ｋｎ＊Ａｎ＊（Ｖｉｎｎ−Ｖｏｆｓｎ）（ｎ＞１）・・・・（１）
と表せる。

ここで、Ｋ１、Ｋ２、・・・・、Ｋｎは
Ｋｊ＝Ｒｏｊ／（Ｒｏ１＋Ｒｏ２＋・・・＋Ｒｏｊ＋・・・・＋Ｒｏｎ）、（ｊ＝１、２、・・・、ｎ）
である。Ｋｊ（ｊ＝１、２、・・・、、ｎ）は１より小さいので、各入力から見たオープンループゲインは小さくなる。しかし、これは後段に同様なＣＭＯＳインバータ増幅器を従属接続することで回避できる。さて、図６で特に特性の同一のＣＭＯＳインバータ増幅器を用いれば、
Ｖｏｕｔ＝ −（１／ｎ）＊Ａ＊（Ｖｉｎ１−Ｖｏｆｓ）−（１／ｎ）＊Ａ＊（Ｖｉｎ２−Ｖｏｆｓ）− ・・・ −（１／ｎ）＊Ａ＊（Ｖｉｎｎ−Ｖｏｆｓ）、
Ａ＝Ａ１＝Ａ２＝・・・＝Ａｎ；Ｖｏｆｓ＝Ｖｏｆｓ１＝Ｖｏｆｓ２＝・・・＝Ｖｏｆｓｎ・・・・（２）
となり、各入力から見たオープンループゲインは１／ｎとなるが、後段に同様ＣＭＯＳインバータ増幅器を従属接続、例えば図８のように２段目、３段目を接続したとするとオープンループゲインはＡ＊Ａ＊Ａ／ｎとなる。Ａは通常ｎよりは十分大きいと考えられるのでこれにより十分大きなオープンループゲインＧを有する高利得多入力ＣＭＯＳ増幅器が得られる。以後、図６や図８など本発明の多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器を図９に示す記号で統一して表すことにする。また、オープンループゲインＧ、Ａ、Ａ１、Ａ２などは十分大きな値とする。

さて、このように複数個の入力端子を有する増幅器が得られたので、例えば図１０に示すように１番目の入力端子にこの多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器の入力オフセット電圧をゼロ、すなわち他のすべての入力端子の入力電圧が基準電位に等しい時、出力電圧が基準電位となるような電位Ｖａを与えることが出来る。すなわち、式（１）から分かるように
Ｖａ＝Ｖｏｆｓ１＋（Ｋ２＊Ａ２＊Ｖｏｆｓ２＋・・・＋Ｋｎ＊Ａｎ＊Ｖｏｆｓｎ）／（Ｋ１＊Ａ１）・・・（３）
とすれば良い。すなわち、一番目以外の入力端子全てに基準電位、０Ｖを与えた時、出力電圧を０Ｖとすることが出来る。特に特性の同一な増幅器を用いた場合は、
Ｖａ＝ｎ＊Ｖｏｆｓ・・・（４）
とすれば良い。その他の入力端子は高入力インピーダンスを有する信号入力端子として用いることが出来る。図１０において、丸記号とＶａで上記Ｖａなる電位を有する電源、ＧＲＤは基準電位の回路ノード、この場合は接地を示す。

上記のような、（３）式または（４）式で示した電位は同じ多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器を用いて発生させることが出来る。図１１に示されるように、例えば一番目の入力端子と出力端子とを負帰還回路を通して接続し負帰還増幅器を構成し、その他、２番目からｎ番目の入力端子を基準電位、この場合は接地電位（０Ｖ）に接続し、さらに負帰還回路のインピーダンス、Ｚｇ、Ｚｆを調節してこの増幅器の利得を（Ｋ１＊Ａ１ − １）／（Ｋ１＊Ａ１）とすると、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝（Ｋ１＊Ａ１＊Ｖｏｆｓ１＋Ｋ２＊Ａ２＊Ｖｏｆｓ２＋・・・＋Ｋｎ＊Ａｎ＊Ｖｏｆｓｎ）／（Ｋ１＊Ａ１）
となる。これは、（３）式の右辺に等しい。そこで、図１２に示すように、同じ回路構成の多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器である増幅器１および増幅器２を用い、増幅器１は図１１と同じ接続とし、その出力Ｖｏｕｔ１を増幅器２の１番目の入力に印加すれば、その増幅器２の入力オフセット電圧をゼロにすることが出来ることになる。これら二つの増幅器を同じ半導体チップ上に作製すれば、温度変化などによる特性の変動は同じであるので極めて安定して入力オフセット電圧がゼロに調整された増幅器が構成できる。さらに必要ならこれら入力オフセット電圧のゼロに調整された増幅器を図１３のように多段接続して、動作範囲の安定した、かつオープンループゲインの極めて大きな高利得高安定多入力ＣＭＯＳ増幅器を構成できる。この場合、図に示したように後段の増幅器の入力端子数は２でも十分であるし、あるいは、入力オフセット調整用端子に用いた以外の入力端子を共通接続して前段の出力端子と接続することでも良い。なお、図１３において、Ｖａ１、Ｖａ２、およびＶａ３で示した電源はそれぞれの増幅器の、入力オフセット調整用電源であり、ＧＲＤは基準電位の回路ノードである。このように、多段接続された各増幅器の入力オフセット電圧が各段でそれぞれ調整されていることは増幅器の出力電圧がどちらかの電源電圧にラッチされてしまうなどの欠点を回避できるので重要である。なお、入力オフセット電圧の増幅器全体の特性に及ぼす影響は後段の増幅器のものほど小さくなるので場合によっては後段の入力オフセット電圧調整電源を省略することも出来る。これらの増幅器も記号は図９を用いることにする。

以上説明した多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器または高利得高安定多入力ＣＭＯＳ増幅器において、ｎ＞２の場合は、他の入力端子の一つを図１４のように破線で囲まれた部分の負帰還回路からの帰還信号入力として用いることが出来る。なお、ＺｆおよびＺｉは負帰還回路を構成するインピーダンスであり、負帰還回路の一例を示している。
上記で述べた通常の絶縁ゲート電界効果トランジスタの代わりにＰ形、Ｎ形の四端子二重絶縁ゲート電界効果トランジスタＸＴＰ１およびＸＴＮ１を用い、図１５のように各々の第二ゲートをしきい値電圧調整用電源ＶｐｔｃおよびＶｎｔｃにそれぞれ接続して、ＣＭＯＳインバータ増幅器を構成することも出来る。この場合、しきい値電圧の絶対値が大きい増幅器はオープンループゲインが大きいので、多入力端子を有する上記各種多入力ＣＭＯＳ増幅器の初段を構成するのに用いると初段のオープンループゲインの低下を軽減できる。しかし、しきい値電圧絶対値が大きい増幅器は負荷駆動能力が低下するので、後段の増幅器はしきい値電圧の絶対値を小さくしてこれを補うようにする。最終段にこれを用いれば負荷駆動能力を高める効果は特に大きい。また、しきい値電圧を動的に制御して、例えば、無信号時などの待機時や未使用時のときはしきい値電圧の絶対値を大きくして、ＣＭＯＳインバータに流れる貫通電流を極めて小さくすることが出来る。

しきい値電圧の制御は通常の絶縁ゲート電界効果トランジスタでも可能で、ボディバイアスを可変にすることで出来るが、ソース、またはドレインとボディ間にはＰＮ接合があることに注意しなければならない。すなわち、これをあまり順バイアスにすることが出来ないのでしきい値電圧制御範囲が四端子二重絶縁ゲート電界効果トランジスタを用いた場合より狭くなるし、ボディとソース間のリーク電流が増加する欠点を有する。しかし、四端子二重絶縁ゲート電界効果トランジスタを用いればこの制限は軽減できる利点がある。また、ゲートリーク電流は前者に比べて極めて小さくできる。

さらに、図１６のようにＰ形、Ｎ形の四端子二重絶縁ゲート電界効果トランジスタＸＴＰ１およびＸＴＮ１を用い、各々の第二ゲートを接続して、第二の入力端子とする増幅器も構成できる。この場合、各四端子二重絶縁ゲート電界効果トランジスタ第一ゲートと第二ゲートは同等と見なせる、あるいはそのように構成することができるので、図１６の増幅器の第一入力端子と第二入力端子から見た特性は同等である。すなわち、Ｐ形、Ｎ形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個で二入力のＣＭＯＳ増幅器が構成でき、これは通常の絶縁ゲート電界効果トランジスタを用いた場合より素子数が半分で済むと言う利点となる。この増幅器を上記で述べた、本発明の通常の絶縁ゲート電界効果トランジスタの代わりに用いることができるのはもちろんである。図１６の回路構成を図１７の記号で表すことにする。そこで、図１８のように、一方の入力端子に入力オフセット電圧調整用の電源Ｖａを接続すれば、入力オフセット電圧が調整された一入力の高安定ＣＭＯＳ増幅器が構成できる。したがって、これを複数個用い出力端子を共通にして接続すれば、図１９に示す入力オフセット電圧が調整された高安定多入力ＣＭＯＳ増幅器が構成できる。図において、Ｖａ１、Ｖａ２、・・・・、Ｖａｎはそれぞれの増幅器に対する入力オフセット電圧調整用の電源を示す。また図２０のように、これらを多段従属接続すれば動作範囲の安定したオープンループゲインの極めて大きな高利得高安定多入力ＣＭＯＳ増幅器が構成可能である。初段に図１９に示す高安定多入力ＣＭＯＳ増幅器を用いても良いこと無論である。

上記では反転出力の各種多入力ＣＭＯＳ増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良い。
そこで、図２１（簡単のため信号入力端子は一個の場合を示したが必要なら複数個にしても良い）のように偶数段接続した増幅器（図では２個）と奇数段接続した増幅器（図では一個）をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とすれば近似的な多入力差動増幅器が得られる。
また、ＣＭＯＳインバータは最も高速で動作する回路であり、これを用いた増幅器は高いカットオフ周波数を持たせることが出来る。また電源電圧が小さくても動作可能であり、将来の素子微細化による電源電圧の低電圧化に対応し易いし、またより高いカットオフ周波数を有するように出来る。さらに、基本回路が同じＣＭＯＳインバータであるからディジタル回路とアナログ回路の混載が容易である。

本発明の実施の形態を図に基づいて詳細に説明する。

本発明の第１の実施例を図６に示す。Ｐ形およびＮ形の絶縁ゲート電界効果トランジスタＴＰ１およびＴＮ１を用い、それぞれのドレインを接続して出力端子とし、ＴＰ１のソースは第一の電源に、またＴＮ１のソースは第二の電源に接続し、またそれぞれのゲート電極を接続して入力端子とする図１のＣＭＯＳインバータを増幅器と見て図２の記号で表すＣＭＯＳインバータ増幅器複数個からなる増幅器であって、それぞれのＣＭＯＳインバータの入力端子を同複数個の入力端子として用い、またそれぞれの出力端子を共通接続して一つの出力端子として用いて、複数個の入力端子と一つの出力端子を有する多入力ＣＭＯＳ増幅器を示している。図７は個数を２個とした場合の具体的回路の例を示している。さらに、これら複数個のＣＭＯＳインバータをそれぞれ同等の特性、すなわち、Ｐ形どうしＮ形どうしでそれぞれ同じ構造の絶縁ゲート電界効果トランジスタを用いれば、各ＣＭＯＳインバータ増幅器は同等の特性（例えば、オープンループゲイン、入力オフセット電圧、電流駆動能力などに極端な違いがないこと）となるので、それぞれ同等の特性の入力端子と見なせる多入力端子を有する多入力ＣＭＯＳ増幅器が得られる。上記において、第一の電源の電位を＋Ｖｓｓ（Ｖｓｓ＞０）とし、第二の電源の電位を−Ｖｓｓとする二電源回路で示しているが一電源でも差し支えない。図６または図７の場合、図示されてはいないが基準電位は接地（ＧＮＤ）の電位であり、その値は０Ｖである。

また、上記のように構成した多入力ＣＭＯＳ増幅器のオープンループゲインは、ＣＭＯＳインバータ増幅器のオープンループゲインよりも小さくなるが、本発明の第二の実施例である図８のようにＣＭＯＳインバータ増幅器を複数段（図では２段の場合を例示する）従属接続すれば、十分な大きさのオープンループゲインを有する高利得多入力ＣＭＯＳ増幅器が得られる。ここで、初段のＣＭＯＳインバータを構成する各電界効果トランジスタのしきい値電圧の絶対値を後段のＣＭＯＳインバータを構成する各電界効果トランジスタのそれよりも大きくして、初段の各ＣＭＯＳインバータのオープンループゲインを高め、初段で用いた各ＣＭＯＳインバータの出力端子を共通接続したことによる初段のオープンループゲインの低下を軽減することが出来る。以上のようにして得られた多入力、反転出力で、十分大きなオープンループゲインＡを有する高利得多入力ＣＭＯＳ増幅器や図６の多入力ＣＭＯＳ増幅器を図９に示す記号で表すことにする。

図１０は本発明の第三の実施例である。図６の多入力ＣＭＯＳ増幅器の入力端子の任意の一つ、図１０では１番目、をこの増幅器の入力オフセット電圧を調整するための電源Ｖａを接続するための端子として用いている。入力オフセット電圧をゼロとするように調整する場合、すなわち、他の全ての入力端子に基準電位（０Ｖ）を与えた場合に出力電圧も基準電位となるようにするには、例えば、式（３）または式（４）に示した電位に電源Ｖａを調節すれば良い。また、別の電位を与えて意図的に入力オフセット電圧を大きくし、出力電圧が高電位から低電位に遷移する入力電圧範囲を変化させることも出来る。そうすると、増幅器の機能を発揮させたり、停止させたりを制御できることになる。また、以上の実施例では増幅器の動作点、すなわち入力および出力の直流バイアス点は基準電位（０Ｖ）であった。この直流バイアス点は基準電位以外に設定することも可能である。例えば、図２で出力電圧が＋Ｖｓから−Ｖｓに変化し始める部分など、入力電圧に対する出力電圧の変化が線形ではなく、非線形性の強いところに出力の直流バイアス点を設定し、二つの異なる信号周波数をもつ信号をそれぞれの入力端子（同じ入力端子でも良いが、別々の方が入力回路に与える相互干渉は少ない）に印加すれば、二つの信号のいわゆる混合器や周波数変換器として動作させることが出来る。図８の高利得多入力ＣＭＯＳ増幅器の場合でも調整はより困難となるが同様なことは出来る。

図１２は本発明の第四の実施例を示す。同じ特性の図６に示す多入力ＣＭＯＳ増幅器を２個用い、一方の増幅器１を図１１で示した負帰還増幅器として、負帰還信号入力端子以外のすべての入力端子に基準電位（この例では接地、ＧＲＤ電位）を与え入力オフセット電圧調整のための電位発生に用い、これを他方の増幅器２の対応する入力端子、すなわち入力オフセット電圧調整用の端子に接続し、他の入力端子は信号入力に用いる。
図１３は本発明の第五の実施例を示す。図１０または図１２の入力オフセット電圧をゼロとするように調整された増幅器を奇数個用いて多段従属接続すれば、動作範囲の安定した、かつ反転出力でオープンループゲインの極めて大きな高利得高安定多入力ＣＭＯＳ増幅器を構成できる。ただし、初段以外の増幅器の入力端子は２個あれば十分である。
図１４は本発明の第六の実施例を示す。以上述べた、本発明の実施例において、入力端子数が３個以上の場合、一つを入力オフセット電圧調整用の端子として用い、他の一つを負帰還回路からの帰還信号入力に用い、さらに残りの入力端子を信号入力に用いている。このようにすると、負帰還回路で定まる利得を有し、オフセット電圧の調整された増幅器が構成できる。

図１５は、通常の絶縁ゲート電界効果トランジスタの代わりにＰ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタＸＴＰ１およびＸＴＮ１を用い、それぞれの第一ゲートを接続して入力端子とし、それぞれの第二ゲートはそれぞれのしきい値電圧を調整するための電源、ＶｐｔｃおよびＶｎｔｃにそれぞれ接続してなるＣＭＯＳインバータを構成した例を示している。この四端子二重絶縁ゲート電界効果トランジスタによるＣＭＯＳインバータを上記に述べた第一から第六の実施例でのＣＭＯＳインバータの代わりに用いることも出来る。この場合、それぞれの四端子二重絶縁ゲート電界効果トランジスタのしきい値電圧はその第二ゲートに印加する電位で制御できるので、オープンループゲインを各段で変化させたり、増幅器としての動作を停止させたりが出来、またそのためのゲートリーク電流は通常の絶縁ゲート電界効果トランジスタのボディバイアス制御より少なく、印加できる電圧範囲の極性による制限はないという利点がある。

図１６は本発明の第七の実施例である。Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタＸＴＰ１およびＸＴＮ１を用い、それぞれのドレインを接続して出力端子Ｖｏｕｔとし、それぞれの第一ゲートを接続して第一の入力端子Ｖｉｎ１とし、またそれぞれの第二ゲートを接続して第二の入力端子Ｖｉｎ２とし、さらにＰ形の四端子二重絶縁ゲート電界効果トランジスタのソースは電位の高い第一の電源＋Ｖｓに接続し、Ｎ形の四端子二重絶縁ゲート電界効果トランジスタのドレインは電位の低い第二の電源−Ｖｓに接続すれば、Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタそれぞれ一個のみを用いて入力端子２個のＣＭＯＳ増幅器が得られる。この利点は素子数の低減ができることにある。この構成のＣＭＯＳ増幅器を第１ないし第６の実施例の従来の絶縁ゲート電界効果トランジスタによる多入力ＣＭＯＳ増幅器と置き換えることが出来き、それら各構成の素子数の低減が期待できる。
図１８は本発明の第八の実施例である。図１６および図１７の記号で示す二入力ＣＭＯＳ増幅器の一方の入力端子を、入力オフセット電圧を調整する電源Ｖａに接続し、他方を信号入力に用いる四端子二重絶縁ゲート電界効果トランジスタによる高安定ＣＭＯＳ増幅器である。

図１９は本発明の第九の実施例である。図１８に示す四端子二重絶縁ゲート電界効果トランジスタによる高安定ＣＭＯＳ増幅器を複数個用い、各出力を共通に接続して一つの新たな出力端子Ｖｏｕｔが構成され、同複数個の入力端子を有し、入力オフセット電圧が調整された四端子二重絶縁ゲート電界効果トランジスタによる高安定多入力ＣＭＯＳ増幅器である。
図２０は本発明の第十の実施例である。図１８の高安定ＣＭＯＳ増幅器や図１９の高安定多入力ＣＭＯＳ増幅器を奇数個従属接続してオープンループゲインが増大され、かつ反転出力で動作範囲の安定した高利得高安定多入力ＣＭＯＳ増幅器を示す。図では初段の信号入力端子は一つで、後段が高安定多入力ＣＭＯＳ増幅器の場合は信号入力端子は互いに接続して一入力とした場合を例として示す。
図２１は本発明の第十一の実施例を示す。以上の実施例では反転出力のＣＭＯＳ増幅器のみを説明してきたが、非反転出力を得るにはこれを偶数段接続すれば良い。
そこで、偶数段接続した増幅器（図では２個）と奇数段接続した増幅器（図では一個）をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とすれば近似的なＣＭＯＳ差動増幅器が得られる。この際、各段の入力オフセット電圧が調整されている方が動作をより安定化できるのでＶａ１、Ｖａ２、Ｖａ３でそれぞれの増幅器のオフセット電圧を調整する例を示した。図では信号入力端子が一個の場合を示したが必要なら複数個にして多入力ＣＭＯＳ差動増幅器とすることも出来る。

以上、ＣＭＯＳ回路を基に説明したが、一般にインバータの利得さえ大きければＣＭＯＳ回路でなくても良い。例えば、抵抗などをＮ形四端子絶縁ゲート電界効果トランジスタの負荷としてインバータを構成し、これを増幅器として用いても上記と同様な回路を構成できる。ただし、ＣＭＯＳインバータ増幅器に比べて利得を大きくすることは負荷抵抗を高抵抗にしなければならず作製が困難であるし、出来たとしても抵抗値の変動のため安定性に懸念がある。また周波数応答が悪くなる欠点がある。さらに動作を止めるにはＮ形四端子絶縁ゲート電界効果トランジスタをオフにする信号をあたえるしかなく、ＣＭＯＳ回路と比べて増幅器の動作の制御性に難点がある。

従来のＣＭＯＳインバータ回路図である。図１の回路の入力−出力特性図である。従来のＣＭＯＳインバータ回路の記号表示である。従来の反転増幅器回路図である。従来の負帰還回路を有する反転増幅器回路図である。本発明のＣＭＯＳインバータからなる多入力ＣＭＯＳ増幅器回路図である。図６の具体例の回路図である。図６の回路の出力を増幅するようにした高利得多入力ＣＭＯＳ増幅器回路図である。図６および図８の回路の記号表示図である。１つの入力端子に入力オフセット電圧調整用電圧を印加するようにした多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器の回路図である。図９において、負帰還回路を追加した回路図である。図１１の回路を用い入力オフセット電圧をゼロに調整した多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器回路図である。図１０または図１２の回路を多段積みした高利得高安定多入力ＣＭＯＳ増幅器増幅器回路図である。図１０において、負帰還回路を追加した多入力ＣＭＯＳ増幅器または高利得多入力ＣＭＯＳ増幅器回路図である。四端子二重絶縁ゲート電界効果トランジスタを用いたＣＭＯＳインバータ回路であって、それぞれの第２ゲートをしきい値電圧調整用電源に接続した増幅器回路図である。図１５の回路の両第２ゲートを共通の入力端子に接続した増幅回路図である。図１６の記号表示図である。一方の入力端子に入力オフセット電圧調整用の電源Ｖａを接続した図１６の回路図である。入力オフセット電圧が調整された多入力ＣＭＯＳ増幅器回路図である。各段の入力端子に入力オフセット電圧調整用の電源を接続した増幅器を多段従属接続した回路図である。偶数段接続した増幅器と奇数段接続した増幅器をそれぞれほぼ同じ十分大きなオープンループゲインとなるように調整し、その出力を接続して新たな出力端子とした多入力ＣＭＯＳ差動増幅器の回路図である。

符号の説明

ＴＰ１、ＴＰ２：Ｐ形絶縁ゲート電界効果トランジスタ
ＴＮ１、ＴＮ２：Ｎ形絶縁ゲート電界効果トランジスタ
ＸＴＰ１、ＸＴＰ２：Ｐ形四端子絶縁ゲート電界効果トランジスタ
ＸＴＮ１、ＸＴＮ２：Ｎ形四端子絶縁ゲート電界効果トランジスタ
＋Ｖｓ、 −Ｖｓ：正、負の電源の電圧
Ａ、Ａ１、Ａ２、・・・、Ａｎ、Ｇ：増幅器のオープンループゲイン、または単に利得
Ｖｏｆｓ、Ｖｏｆｓ１、Ｖｏｆｓ２、・・・、Ｖｏｆｓｎ：増幅器の入力オフセット電圧
Ｖａ、Ｖａ１、Ｖａ２、・・・、Ｖａｎ：入力オフセット電圧調整用電源の電位
Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、・・・、Ｖｉｎｎ、：増幅器の入力端子あるいはその電位
Ｖｉｎ１１、Ｖｉｎ２１、・・・、Ｖｉｎｎ１：増幅器１の各入力端子あるいはその電位
Ｖｉｎ１２、Ｖｉｎ２２、・・・、Ｖｉｎｎ２：増幅器２の各入力端子あるいはその電位
Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２：増幅器の出力端子あるいはその電位
ＧＲＤ：接地
Ｚｆ、Ｚｉ、Ｚｇ：インピーダンス

Claims

第一の四端子二重絶縁ゲート電界効果トランジスタおよびそれとは導電形が反対の第二の四端子二重絶縁ゲート電界効果トランジスタのそれぞれのドレインを接続して出力端子とし、前記両トランジスタそれぞれの第一のゲート電極を接続して第一の入力端子とし、前記両トランジスタそれぞれの第二のゲート電極を接続して第二の入力端子とし、前記両トランジスタそれぞれのソースをそれぞれ第一の電源および第二の電源に接続させたことを特徴とするＣＭＯＳ増幅器。
前記ＣＭＯＳ増幅器複数個からなる増幅器であって、それぞれの前記ＣＭＯＳ増幅器の入力端子をそれぞれ入力端子とし、それぞれの前記ＣＭＯＳ増幅器の出力端子を共通接続して一つの出力端子としたことを特徴とする多入力ＣＭＯＳ増幅器。
前記ＣＭＯＳ増幅器のそれぞれが同等の特性を有することを特徴とする請求項２記載の多入力ＣＭＯＳ増幅器。
請求項１記載の前記ＣＭＯＳ増幅器又は請求項２又は３記載の前記多入力ＣＭＯＳ増幅器を初段とし、その初段の出力端子に反転出力を得、かつオープンループゲインを増大させるように請求項１記載の前記ＣＭＯＳ増幅器又は請求項２又は３記載の前記多入力ＣＭＯＳ増幅器を偶数段接続したことを特徴とする高利得多入力ＣＭＯＳ増幅器。
前記初段のＣＭＯＳ増幅器又は多入力ＣＭＯＳ増幅器を構成する前記各ＣＭＯＳ増幅器の各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値を前記後段の前記ＣＭＯＳ増幅器を構成する各絶縁ゲート電界効果トランジスタのしきい値電圧の絶対値よりも大きくしたことを特徴とする請求項４記載の高利得多入力ＣＭＯＳ増幅器。
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項１記載のＣＭＯＳ増幅器。
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項２又は３記載の多入力ＣＭＯＳ増幅器。
少なくとも一つの入力端子を信号入力端子とし、他の入力端子の一つを、入力オフセット電圧を調整するための電源に接続したことを特徴とする請求項４又は５記載の高利得多入力ＣＭＯＳ増幅器。
請求項１記載の第一の前記ＣＭＯＳ増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記第一のＣＭＯＳ増幅器と同じ構成を有する第二のＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して前記第二のＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする請求項１記載のＣＭＯＳ増幅器。
請求項２又は３記載の第一の前記多入力ＣＭＯＳ増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記多入力ＣＭＯＳ増幅器と同じ構成を有する第二の多入力ＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して多入力ＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする請求項２又は３記載の多入力ＣＭＯＳ増幅器。
請求項４又は５記載の前記高利得多入力ＣＭＯＳ増幅器において、複数個の入力端子の内の一つを選択し、これと前記出力端子とを負帰還回路を通して接続し、前記選択した端子以外の他の前記入力端子は基準電位に保ち、負帰還増幅器を構成して前記出力端子にオフセット電圧調整電位を発生させ、前記出力端子を前記高利得多入力ＣＭＯＳ増幅器と同じ構成を有する高利得多入力ＣＭＯＳ増幅器の、選択された入力端子に相当する入力端子に接続して前記高利得多入力ＣＭＯＳ増幅器の入力オフセット電圧を調整したことを特徴とする請求項４又は５記載の高利得多入力ＣＭＯＳ増幅器。
請求項６記載の前記ＣＭＯＳ増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力ＣＭＯＳ増幅器。
請求項７又は８記載の前記多入力ＣＭＯＳ増幅器又は高利得多入力ＣＭＯＳ増幅器を、反転出力を得、かつオープンループゲインを増大させるように奇数段従属接続したことを特徴とする高利得高安定多入力ＣＭＯＳ増幅器。
前記入力端子を３個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする請求項２、３および７のいずれか１項記載の多入力ＣＭＯＳ増幅器。
前記入力端子を３個以上とし、少なくとも一つの前記入力端子を信号入力に用い、他の前記入力端子の一つを、入力オフセット電圧を調整するための入力端子とし、残りの前記入力端子の一つを負帰還回路からの入力端子としたことを特徴とする請求項４、５および８のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器。
請求項１、６および９のいずれか１項記載のＣＭＯＳ増幅器、請求項２、３、７、１０および１４のいずれか１項記載の多入力ＣＭＯＳ増幅器および請求項４、５、８、１１および１５のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を複数個用い、それぞれの出力端子を共通に接続して一つの出力端子としたことを特徴とする高安定多入力ＣＭＯＳ増幅器。
請求項１６の高安定多入力ＣＭＯＳ増幅器の出力端子に、反転出力で、かつオープンループゲインを増大させるように請求項１、６および９のいずれか１項記載のＣＭＯＳ増幅器、請求項２、３、７、１０および１４のいずれか１項記載の多入力ＣＭＯＳ増幅器および請求項４、５、８、１１および１５のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を複数個従属接続したことを特徴とする高利得高安定多入力ＣＭＯＳ増幅器。
請求項１、６および９のいずれか１項記載のＣＭＯＳ増幅器、請求項２、３、７、１０および１４のいずれか１項記載の多入力ＣＭＯＳ増幅器、請求項４、５、８、１１および１５のいずれか１項記載の高利得多入力ＣＭＯＳ増幅器、請求項１６記載の高安定多入力ＣＭＯＳ増幅器および請求項１２、１３および１７のいずれか１項記載の高利得高安定多入力ＣＭＯＳ増幅器のいずれか１つの増幅器を奇数段従属接続したものと、偶数段従属接続したもののぞれぞれの出力を、同相信号除去比を高めるように共通に接続したことを特徴とする多入力ＣＭＯＳ差動増幅器。