JP5486579B2 - ダブルソースフォロア回路 - Google Patents
ダブルソースフォロア回路 Download PDFInfo
- Publication number
- JP5486579B2 JP5486579B2 JP2011254212A JP2011254212A JP5486579B2 JP 5486579 B2 JP5486579 B2 JP 5486579B2 JP 2011254212 A JP2011254212 A JP 2011254212A JP 2011254212 A JP2011254212 A JP 2011254212A JP 5486579 B2 JP5486579 B2 JP 5486579B2
- Authority
- JP
- Japan
- Prior art keywords
- source follower
- follower circuit
- common
- output terminal
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Amplifiers (AREA)
Description
図10は、上記した従来技術を説明するための図であって、N型のMOSFET(以下、nMOSFETと記す)を使ったソースフォロア回路を示している。図10に示したソースフォロア回路は、ゲート端子が入力端子VINに接続されるトランジスタMNと、トランジスタMNのソース端子に接続される電流源1021と、負荷容量素子である容量素子1022と、を含んでいる。電流源1021によって電流IBNが流れ、容量素子1022の容量値はCLである。ソースフォロア回路の出力端子VOUTは、電流源1021、容量素子1022に接続されている。
図11に示したように、入力端子VINには、立ち上る瞬間の大信号パルスSIN1が入力された場合、トランジスタMNのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタMNには瞬間的に大電流IMNが流れ、大電流IMNと、電流IBNとの差分の電流によって容量素子1022が充電される。
図12は、立ち下る瞬間の大信号パルスSIN2が入力された場合の、図10に示したソースフォロア回路の動作を説明するための図である。なお、図12中に示した大信号パルスSIN2、SOUT2も、SIN1、SOUT1と同様に、横方向が時間を示し、縦方向が電圧値を示している。
ソースフォロア回路に大信号パルスSIN3が入力された場合、瞬間的に、トランジスタMPのゲート、ソース間電圧がしきい値以下になり、トランジスタMPがオフされる。このため、電流IBPによって容量素子1022が充電されることにより、出力端子VOUTの電位が上昇する。このとき、容量素子1022を放電する電流は定電流であるから、出力端子VOUTから出力される大電流パルスSOUT3の立ち上り時間は、SIN3の立ち上り時間に比べて長いものとなる。
図15に示したように、入力端子VINに立ち下る瞬間の大信号パルスSIN4が入力された場合、トランジスタMPのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタMPには瞬間的に大電流IMPが流れ、大電流IMPと、電流IBPとの差分の電流によって容量素子1022が放電される。
以上説明したように、nMOSFETを用いたソースフォロア回路に大信号パルスが入力された場合の出力信号では、立ち上り時間に比べて立ち下り時間が長くなる。また、pMOSFETを用いたソースフォロア回路に大信号が入力された場合の出力信号では、立ち下り時間に比べて立ち上り時間が長くなる。つまり、従来のソースフォロア回路では、大きな信号に対して応答する信号の、立ち上り、または立ち下りの一方が遅くなっている。
出力信号の立ち上り、立ち下りの両方を早くするには、図10〜15に示した電流源1021を流れる電流IBPをより大きな電流にすることが考えられる。しかし、電流源に大電流を流すことは、ソースフォロア回路の消費電力を大きくすることになるため、望ましくない。
本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、を含み、前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする。
本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、所望の電位にバイアスされていることが望ましい。
本発明の一態様のダブルソースフォロア回路は、前記第1MOSトランジスタと同じ極性の第3MOSトランジスタ(例えば図4に示したnMOSFET102b)を含む第3ソースフォロア回路と、前記第2MOSトランジスタと同じ極性の第4MOSトランジスタ(例えば図4に示したpMOSFET101b)を含む第4ソースフォロア回路と、前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子(例えば図4に示した入力端子111b)と、前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子(例えば図4に示した出力端子112b)と、をさらに含むことが望ましい。
本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフォロア回路と、前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフォロア回路と、前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子と、前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、を含むことを特徴とする。
本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、を含み、前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされ、前記共通出力端子は、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とする。
本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、を含み、前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされ、前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする。
本発明の一態様のダブルソースフォロア回路は、第1MOSトランジスタを含む第1ソースフォロア回路と、前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフォロア回路と、前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフォロア回路と、前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、を含み、前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされていることを特徴とする。
・回路構成
図1は、本発明の第1実施形態のダブルソースフォロア回路を説明するための図である。第1実施形態のダブルソースフォロア回路は、pMOSFET101、nMOSFET102、抵抗素子105、110、DCカットの容量素子106、107、108、負荷容量素子である容量素子109、電流源103、104を含んでいる。
また、本明細書の第1実施形態、第3実施形態ないし第7実施形態では、pMOSFET101及び電流源103を1つのソースフォロア回路とし、nMOSFET102及び電流源104を1つのソースフォロア回路とする。それぞれMOSFETの入力端子、出力端子を対応するソースフォロア回路の入力端子、出力端子とする。
ノード118には、ノード120の一端が接続されていて、ノード120の他端はバイアス端子113に接続されている。出力端子112は、pMOSFET101、nMOSFET102に共通の出力端子である。
このようなダブルソースフォロア回路では、nMOSFET102のゲートが入力端子111に直接接続され、pMOSFET101のゲート端子は、入力端子111に容量素子106を介して接続される。pMOSFET101のゲート端子のDCレベルは、抵抗素子105を介してバイアス端子122から供給される適切な電位によりバイアスされている。
次に、大信号パルスが入力されたときの、図1に示したダブルソースフォロア回路の挙動を説明する。
図2は、図1に示した回路に、大信号パルスを記入した図である。大信号パルスとは、比較的大きな値の電圧信号であり、かつ、パルス波形を有する信号である。図2に示した大信号パルスでは、いずれも横方向の長さが時間を示し、縦方向の長さが電圧の値を示している。このため、傾きが急峻な大信号パルスほど立ち上り、立ち下りの時間が短いことを示している。
大信号パルスの電圧値が比較的大きいため、nMOSFET102のゲート、ソース間電圧は大きく上昇し、nMOSFET102に流れる電流IMNは大電流となる。電流IMNと電流IBNとの差分電流によって容量素子108、容量素子109が充電される。
また、第1実施形態は、以上説明した構成に限定されるものではなく、例えば、電流源103、104に代えて、電流が一定になるように動作する抵抗素子を設けるようにしてもよい。
・回路構成
次に、本発明の第2実施形態を説明する。第2実施形態のダブルソースフォロア回路は、第1実施形態で説明したダブルソースフォロア回路を差動回路として構成したものである。
図4は、本発明の第2実施形態のダブルソースフォロア回路を説明するための図である。なお、本明細書の以下に記す第2実施形態ないし第7実施形態では、図1に示した構成と同様の機能を有する構成には図1に示した符号と同様の符号を付し、その説明の一部を略す。
第2実施形態のダブルソースフォロア回路は、pMOSFET101a、101b、nMOSFET102a、102b、抵抗素子105a、105b、110a、110b、DCカットの容量素子106a、106b、107a、107b、108a、108b、負荷容量素子である容量素子109a、109b、電流源103a、103b、104a、104bを含んでいる。実施形態2では、pMOSFET101及び電流源103aを1つのソースフォロア回路とし、pMOSFET101b及び電流源103bを1つのソースフォロア回路とし、nMOSFET102a及び電流源104aを1つのソースフォロア回路とし、nMOSFET102b及び電流源104bを1つのソースフォロア回路とする。
入力端子111bは、nMOSFET102bのゲート端子に接続され、また、pMOSFET101bのゲート端子に容量素子106bを介して接続されている。pMOSFET101bのゲート端子のDCレベルは、バイアス端子122から抵抗素子105bを介して供給される適切な電位によってバイアスされている。
nMOSFET102bのドレイン端子と、pMOSFET101bのソース端子は、容量素子107b、108bを介して結合し、出力端子112bに接続されている。出力端子112bのDCレベルは、バイアス端子から抵抗素子110bを介して供給される適切な電位によってバイアスされている。
以上説明した第2実施形態のダブルソースフォロア回路には、極性が反転した差動信号が入力される。図中に「a」を付した構成と、「b」を付した構成とは、それぞれが対応する信号によって第1実施形態と同様に動作する。この結果、出力端子112aから出力信号VONが、出力端子112bから出力信号VOPが出力される。
(第3実施形態)
次に、本発明の第3実施形態を説明する。
図5は、第3実施形態のダブルソースフォロア回路を説明するための図である。図5に示した第3実施形態のダブルソースフォロア回路は、図1に示した容量素子107、108に代えて、DCカットの容量素子507を備える点で第1実施形態と相違する。また、第3実施形態では、nMOSFET102のドレインに接続されるノード510が容量素子507を介して出力端子112に接続されている。
次に、本発明の第4実施形態を説明する。
図6は、本発明の第4実施形態のダブルソースフォロア回路を説明するための図である。第4実施形態では、図5に示した第3実施形態のnMOSFET102の出力端子をダブルソースフォロア回路の出力端子112とする。そして、pMOSFET101の出力端子に接続されるノード616は、DCカットの容量素子607を介して出力端子112に接続するものとした。
次に、本発明の第5実施形態を説明する。
図7は、本発明の第5実施形態のダブルソースフォロア回路を説明するための図である。第5実施形態では、pMOSFET101の入力端子がダブルソースフォロア回路の入力端子111に接続される点で図1に示した構成と相違する。第5実施形態では、nMOSFET102の入力端子が、容量素子106を介して入力端子111に接続されている。
次に、本発明の第6実施形態を説明する。
図8は、本発明の第6実施形態のダブルソースフォロア回路を説明するための図である。第6実施形態では、pMOSFET101の入力端子がダブルソースフォロア回路の入力端子111に直接接続される点で図5に示した構成と相違する。第6実施形態では、nMOSFET102の入力端子が、容量素子106を介して入力端子111に接続されている。
次に、本発明の第7実施形態を説明する。
図9は、本発明の第7実施形態のダブルソースフォロア回路を説明するための図である。第7実施形態は、pMOSFET102の出力端子が、ダブルソースフォロア回路の出力端子112に直接接続される点で図6に示した構成と相違する。第7実施形態では、pMOSFET101の出力端子が、容量素子607を介して出力端子112に接続されている。
また、本発明は、このような構成を、ソースフォロア回路を2つ備えるダブルソースフォロアによって実現することができる。このため、ソースフォロア回路のMOSトランジスタに大電流を供給する必要がなく、電力消費量を抑えることができる。
103,104,103a,104a 電流源
105,110,105a,105b,110a,110b 抵抗素子
106,107,108,109,106a,106b,107a,107b108a,108b,507,607 容量素子
111,111a,111b 入力端子
112,112a,112b 出力端子
113,122 バイアス端子
116,117,118,119,120,121,510,616 ノード
119a,120a 接続点
Claims (12)
- 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
を含み、
前記共通入力端子は、前記第1ソースフォロア回路の入力端子に直接接続され、前記第2ソースフォロア回路の入力端子に容量素子を介して接続されることを特徴とするダブルソースフォロア回路。 - 前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされることを特徴とする請求項1に記載のダブルソースフォロア回路。
- 前記共通出力端子は、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とする請求項1または2に記載のダブルソースフォロア回路。
- 前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする請求項1または2に記載のダブルソースフォロア回路。
- 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
を含み、
前記共通出力端子は、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とするダブルソースフォロア回路。 - 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
を含み、
前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とするダブルソースフォロア回路。 - 前記共通出力端子が、所望の電位にバイアスされていることを特徴とする請求項4または6に記載のダブルソースフォロア回路。
- 前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフォロア回路と、
前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフォロア回路と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、
をさらに含むことを特徴とする請求項1から7のいずれか1項に記載のダブルソースフォロア回路。 - 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフォロア回路と、
前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフォロア回路と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性入力端子と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、
を含むことを特徴とするダブルソースフォロア回路。 - 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
を含み、
前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされ、
前記共通出力端子は、前記第1ソースフォロア回路の出力端子または前記第2ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とするダブルソースフォロア回路。 - 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
を含み、
前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされ、
前記共通出力端子は、前記第1ソースフォロア回路の出力端子及び前記第2ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とするダブルソースフォロア回路。 - 第1MOSトランジスタを含む第1ソースフォロア回路と、
前記第1MOSトランジスタとは極性が異なる第2MOSトランジスタを含む第2ソースフォロア回路と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路に入力信号を入力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通入力端子と、
前記第1ソースフォロア回路、前記第2ソースフォロア回路から出力信号を出力する、前記第1ソースフォロア回路、前記第2ソースフォロア回路に共通の共通出力端子と、
前記第1MOSトランジスタと同じ極性の第3MOSトランジスタを含む第3ソースフ
ォロア回路と、
前記第2MOSトランジスタと同じ極性の第4MOSトランジスタを含む第4ソースフ
ォロア回路と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路に、前記入力信号と極性が
逆の逆極性入力信号を入力する、前記第3ソースフォロア回路、前記第4ソースフォロア
回路に共通の共通逆極性入力端子と、
前記第3ソースフォロア回路、前記第4ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第3ソースフォロア回路、前記第4ソースフォロア回路に共通の共通逆極性出力端子と、を含み、
前記第2ソースフォロア回路の入力端子は、所望の電位にバイアスされていることを特徴とするダブルソースフォロア回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011254212A JP5486579B2 (ja) | 2011-11-21 | 2011-11-21 | ダブルソースフォロア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011254212A JP5486579B2 (ja) | 2011-11-21 | 2011-11-21 | ダブルソースフォロア回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013110596A JP2013110596A (ja) | 2013-06-06 |
JP5486579B2 true JP5486579B2 (ja) | 2014-05-07 |
Family
ID=48706950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011254212A Active JP5486579B2 (ja) | 2011-11-21 | 2011-11-21 | ダブルソースフォロア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5486579B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03205922A (ja) * | 1989-10-16 | 1991-09-09 | Matsushita Electric Ind Co Ltd | バッファー回路及び直並列型a/d変換器 |
JPH1070421A (ja) * | 1996-08-27 | 1998-03-10 | Canon Inc | 増幅回路 |
JP4168668B2 (ja) * | 2002-05-31 | 2008-10-22 | ソニー株式会社 | アナログバッファ回路、表示装置および携帯端末 |
JP4537187B2 (ja) * | 2004-12-06 | 2010-09-01 | 株式会社日立国際電気 | 増幅装置 |
WO2007119208A2 (en) * | 2006-04-14 | 2007-10-25 | Nxp B.V. | Doherty amplifier |
-
2011
- 2011-11-21 JP JP2011254212A patent/JP5486579B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013110596A (ja) | 2013-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8963640B2 (en) | Amplifier for output buffer and signal processing apparatus using the same | |
US8044950B2 (en) | Driver circuit usable for display panel | |
US8159302B2 (en) | Differential amplifier circuit | |
US7504882B2 (en) | Differential amplifier circuit and semiconductor device | |
JP2018085559A (ja) | 出力回路及び液晶表示装置のデータドライバ | |
WO2009081619A1 (ja) | バッファおよび表示装置 | |
WO2006117860A1 (ja) | 差動駆動回路およびそれを内蔵する電子機器 | |
JP2012070333A (ja) | レベルシフト回路及びそれを用いたスイッチングレギュレータ | |
US9531336B2 (en) | Operational amplifier and driving circuit | |
JP2004032603A (ja) | 差動回路と増幅回路及び該増幅回路を用いた表示装置 | |
JP2005354266A (ja) | 電圧比較器回路 | |
KR20110109952A (ko) | 차동 증폭 회로 | |
US7436261B2 (en) | Operational amplifier | |
JP5700707B2 (ja) | ブートストラップスイッチ回路 | |
US7940091B1 (en) | Bootstrapped switch for sampling voltages beyond the supply voltage | |
JP3606264B2 (ja) | 差動回路及び増幅回路及びそれを用いた表示装置 | |
JP2013062637A (ja) | トランスインピーダンスアンプおよび受光回路 | |
JP5486579B2 (ja) | ダブルソースフォロア回路 | |
JP2006515732A (ja) | 差動回路 | |
JP5476104B2 (ja) | パワーオンクリア回路 | |
US11379072B2 (en) | Semiconductor device and semiconductor system having the same | |
JP2007180796A (ja) | 差動増幅回路 | |
CN110417383B (zh) | 比较器 | |
JP2005328464A (ja) | 増幅器及びこれを用いた液晶ディスプレイ装置 | |
JP5764107B2 (ja) | 差動増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130516 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131126 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140218 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140221 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5486579 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |