WO2010050543A1 - レベルシフタ回路、負荷駆動装置、液晶表示装置 - Google Patents

レベルシフタ回路、負荷駆動装置、液晶表示装置 Download PDF

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秀数 故島
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Definitions

  • the present invention relates to a level shifter circuit, a load driving device (for example, a liquid crystal driving device) and a liquid crystal display device using the level shifter circuit.
  • FIG. 6 is a circuit diagram showing a conventional example of a level shifter circuit.
  • the conventional level shifter circuit includes inverters INVa and INVb, P-channel MOS field effects Pa to Pd, and N-channel MOS field effect transistors Na to Nd. It had been.
  • the inverters INVa and INVb are respectively provided between the application terminal of the positive potential VDDI (for example, 1.6 [V]) and the application terminal of the ground potential VSS (0 [V]).
  • the transistors Pa, Pb, Na, and Nb are connected between the application terminal of the positive potential VDDI and the application terminal of the negative potential MVDD (for example, ⁇ 6.0 [V]), respectively.
  • Pc, Pd, Nc, and Nd were connected between the application terminal of the ground potential VSS and the application terminal of the negative potential MVDD, respectively.
  • Patent Document 1 can be cited as an example of the related art related to the above.
  • an input signal IN pulse-driven between the ground potential VSS and the positive potential VDDI is used as an output signal OUT pulse-driven between the ground potential VSS and the negative potential MVDD. Can be output after being converted to.
  • the conventional level shifter circuit is configured to receive the input signal IN pulse-driven between the ground potential VSS and the positive potential VDDI at the gates of the P-channel MOS field effect transistors Pa and Pb. In order to reliably turn on and off Pa and Pb, it is necessary to apply the positive potential VDDI instead of the ground potential VSS to the sources of the transistors Pa and Pb.
  • the gates and sources of the transistors Pa to Pc and the transistors Na to Nc, the gates and drains, or the source and source Since a maximum potential difference (for example, 7.6 [V]) between the positive potential VDDI and the negative potential MVDD is applied between the drains, the above-described potential difference is applied to the transistors Pa to Pc and the transistors Na to Nc.
  • a high breakdown voltage element for example, 28 [V] breakdown voltage
  • the high withstand voltage element has a larger gate capacity than a medium withstand voltage element (for example, 6 [V] withstand voltage) or a low withstand voltage element (for example, 1.8 [V] withstand voltage) having a lower withstand voltage. Since a large amount of current is required, the ON / OFF response speed is reduced and the through current is increased accordingly (as a result, the operating current consumed in the entire level shifter circuit is increased).
  • a medium withstand voltage element for example, 6 [V] withstand voltage
  • a low withstand voltage element for example, 1.8 [V] withstand voltage
  • the high breakdown voltage element has a large layout area compared to the medium breakdown voltage element and the low breakdown voltage element, which has hindered miniaturization of the semiconductor device.
  • the level shifter circuit is enlarged in the width direction (long side direction) due to the PAD pitch limitation. Therefore, in order to secure the layout area, the level shifter circuit has to be enlarged in the vertical direction (short side direction), and it is difficult to meet the demand for a framed LCD panel. .
  • the present invention is a level shifter circuit capable of realizing reduction of power consumption, improvement of response speed, and reduction of layout area, while minimizing the number of high voltage elements used, and
  • An object is to provide a load driving device and a liquid crystal display device using the same.
  • a level shifter circuit uses a differential input stage comprising a pair of N-channel field effect transistors connected between a ground potential application terminal and a negative potential application terminal. An input signal pulsed between the ground potential and the positive potential is received in a differential format and differentially amplified to thereby output a pulse drive between the ground potential and the negative potential. It is set as the structure (1st structure) which has the differential amplifier which produces
  • the pair of N-channel field effect transistors forming the differential input stage among the plurality of transistors forming the level shifter circuit includes the positive potential and the negative potential.
  • a high-breakdown-voltage element that can withstand a potential difference from the potential is used, and the remaining transistors are preferably a medium-breakdown-voltage element or a low-breakdown-voltage element with a lower breakdown voltage (second configuration).
  • the level shifter circuit having the second configuration samples an enable control unit for turning on / off the differential amplifier according to a first control signal, and samples an output signal of the differential amplifier according to a second control signal.
  • / Latch output unit for holding (third configuration).
  • the load driving device includes m level shifter circuits that level-shift m input signals (m is an integer of 2 or more) to generate m output signals; A digital / analog conversion circuit that receives a signal as an m-bit digital signal, converts the signal into an analog signal, and outputs the analog signal; and an amplifier circuit that supplies the analog signal to the load as a load drive signal; An integer greater than or equal to 1) of the plurality of level shifter circuits, wherein an input signal that is pulse-driven between a ground potential and a positive potential is transmitted between the ground potential and the negative potential.
  • the level shifter circuit for converting to a pulse-driven output signal has a configuration (fourth configuration) which is a level shifter circuit having the third configuration.
  • the load driving device having the fourth configuration generates first and second control signals that are pulse-driven between the ground potential and the negative potential, and outputs them to the plurality of level shifter circuits.
  • the shared level shifter circuit may be configured (fifth configuration).
  • the load may be configured to be a liquid crystal pixel (sixth configuration).
  • the liquid crystal display device may have a configuration (seventh configuration) including the load driving device having the sixth configuration and a liquid crystal pixel driven by the load driving device. .
  • the liquid crystal display device having the seventh configuration distributes n system output signals output from the load driving device to each of the z systems (z is an integer of 1 or more) (n ⁇ z) systems.
  • the output signal may be generated and a multiplexer (8th configuration) for supplying the output signal to the liquid crystal pixel may be used.
  • the load driving device includes a multiplexer timing generator that performs timing control of the multiplexer in accordance with the generation operation of the n systems of output signals ( The ninth configuration may be used.
  • the power consumption can be reduced, the response speed can be improved, and the layout area can be reduced while minimizing the number of high voltage elements used. It becomes possible.
  • FIG. 1 is a schematic diagram showing a first configuration example of a liquid crystal display device using a level shifter circuit according to the present invention.
  • the liquid crystal display device of this configuration example includes a glass substrate 10, a logic unit 20, and a flexible cable 30.
  • liquid crystal pixels 11 are formed, and a liquid crystal driving device 12 (liquid crystal driver IC) is directly mounted on the blank area (frame area) by the COG [Chip On Glass] method.
  • liquid crystal driving device 12 liquid crystal driver IC
  • the liquid crystal driving device 12 includes a source driver unit, a gate driver unit, a common driver unit, and the like as means for driving the liquid crystal pixels 11, and in particular, the source driver unit of the liquid crystal driving device 12 is illustrated in FIG. As shown in the figure, a level shifter circuit group 121, a digital / analog conversion circuit group 122, and a source amplifier group 123 are provided.
  • the source driver unit of the liquid crystal driving device 12 includes m level shifters for level-shifting m system input signals (where m is an integer of 2 or more) to generate m system output signals.
  • the circuit (depicted as a single block element labeled “LS ⁇ m” in the example of FIG. 1) and the m output signals are received as m-bit digital signals and converted into analog signals.
  • a digital / analog conversion circuit in the example of FIG. 1, depicted as a block element labeled “DAC”), and a source amplifier circuit (FIG. 1) that supplies the analog signal to the liquid crystal pixel 11 as a source signal.
  • AMP block element labeled
  • n sets where n is an integer of 1 or more).
  • the source signal supplied to the liquid crystal pixel 11 as the liquid crystal driving signal is inverted in polarity between every predetermined frame from the viewpoint of preventing the liquid crystal pixel 11 from being burned. Therefore, in the liquid crystal drive device 12 of the present embodiment, the first drive system (positive level shifter circuit, digital / analog conversion) that generates a positive source signal in accordance with an input signal (video signal) from the logic unit 20. Circuit and source amplifier circuit) and a second drive system (negative level shifter circuit, digital / analog conversion circuit, and source amplifier circuit) for generating a negative polarity source signal are prepared separately. A configuration is adopted in which the liquid crystal pixels 11 are driven while alternately switching the.
  • the level shifter circuit according to the present invention is suitably used as the above-described negative level shifter circuit, and the configuration thereof will be described later in detail.
  • the logic unit 20 is connected to the liquid crystal driving device 12 on the glass substrate 10 through the flexible cable 30, and the control signal (source signal, gate signal, common signal, etc.) of the liquid crystal pixel 11 through the liquid crystal driving device 12. ) Is output.
  • the flexible cable 30 is a signal transmission path in which printed wiring is formed on a flexible thin film, and connectors for establishing electrical connection with the liquid crystal driving device 12 and the logic unit 20 are provided at both ends thereof. It has been.
  • the configuration in which the liquid crystal driving device 12 is mounted on the glass substrate 10 by the COG method is described as an example.
  • the configuration of the present invention is not limited to this, and the configuration is not limited to this.
  • the liquid crystal driving device 12 may be mounted by a COF [Chip On Film] method.
  • FIG. 2 is a circuit diagram showing a first embodiment of the level shifter circuit according to the present invention.
  • the level shifter circuit according to the present embodiment has an input signal IN (pulse-driven between a ground potential VSS (0 [V]) and a positive potential VDDI (for example, 1.6 [V]).
  • Video signal from the logic unit 20) is converted into an output signal OUT that is pulse-driven between a ground potential VSS and a negative potential MVDD (for example, ⁇ 6.0 [V]).
  • a differential amplifier 2 and an output buffer 3 are provided.
  • the input buffer 1 includes inverters INV1 and INV2.
  • the differential amplifier 2 includes P-channel MOS field effects P1 to P3 and N-channel MOS field effect transistors N1 to N4.
  • the output buffer 3 includes an inverter INV3.
  • the input end of the inverter INV1 is connected to the application end of the input signal IN.
  • the input terminal of the inverter INV2 is connected to the output terminal of the inverter INV1.
  • the first power supply terminals of the inverters INV1 and INV2 are both connected to the application terminal for the positive potential VDDI.
  • the second power supply terminals of the inverters INV1 and INV2 are both connected to the application terminal of the ground potential VSS.
  • the sources of the transistors P1 and P2 are both connected to the application terminal of the ground potential VSS.
  • the gates of the transistors P1 and P2 are both connected to the drain of the transistor P1.
  • the drains of the transistors N1 and N2 are connected to the drains of the transistors P1 and P2, respectively.
  • the gate of the transistor N1 is connected to the output terminal of the inverter INV2.
  • the gate of the transistor N2 is connected to the output terminal of the inverter INV1.
  • the sources of the transistors N1 and N2 are both connected to the drain of the transistor N3.
  • the gate of the transistor N3 is connected to the application terminal for the bias potential BIAS.
  • the drain of the transistor N3 is connected to the application terminal for the negative potential MVDD.
  • the source of the transistor P3 is connected to the application terminal of the ground potential VSS.
  • the gate of the transistor P3 is connected to the drain of the transistor P2.
  • the drain of the transistor P3 is connected to the drain of the transistor N4.
  • the gate of the transistor N4 is connected to the application terminal for the bias potential BIAS.
  • the source of the transistor N4 is connected to the application terminal for the negative potential MVDD.
  • the input terminal of the inverter INV3 is connected to the drain of the transistor P3.
  • the output terminal of the inverter INV3 is connected to the output terminal of the output signal OUT.
  • the first power supply terminal of the inverter INV3 is connected to the application terminal of the ground potential VSS.
  • the second power supply terminal of the inverter INV3 is connected to the application terminal of the negative potential MVDD.
  • the operation of the level shifter circuit configured as described above will be described.
  • the high level (VDDI) is applied to the gate of the transistor N1
  • the low level (VSS) is applied to the gate of the transistor N2.
  • the current flowing through the transistor N1 increases and the current flowing through the transistor N2 decreases.
  • the gate potential of the transistor P3 increases and the drain potential of the transistor P3 (the output level of the differential amplifier 2) decreases. Therefore, the final output signal OUT output via the inverter INV3 is at a high level (VSS).
  • the input signal IN is at the low level (VSS)
  • the low level (VSS) is applied to the gate of the transistor N1
  • the high level (VDDI) is applied to the gate of the transistor N2, so that the current flows to the transistor N1.
  • the current decreases and the current flowing through the transistor N2 increases.
  • the gate potential of the transistor P3 decreases, and the drain potential of the transistor P3 (output level of the differential amplifier 2) increases. Therefore, the final output signal OUT output via the inverter INV3 is at a low level (MVDD).
  • the level shifter circuit configured as described above receives the input signal IN (video signal from the logic unit 20) that is pulse-driven between the ground potential VSS and the positive potential VDDI as the ground potential VSS and the negative potential MVDD. It is converted into an output signal OUT that is pulse-driven between and output.
  • the potential difference between the positive potential VDDI and the negative potential MVDD (maximum) between the gate and the source of the transistors N1 and N2 forming the differential amplifier 2 (particularly the differential input stage) (for example, 7.6 [V]) is applied. Therefore, it is necessary to use a high breakdown voltage element (for example, 28 [V] breakdown voltage) that can withstand the transistors N1 and N2, but the differential amplifier 2 is formed.
  • a high breakdown voltage element for example, 28 [V] breakdown voltage
  • the ground potential VSS is negative. Since only a potential difference (for example, 6.0 [V]) from the potential MVDD is applied, these transistors have a medium withstand voltage element having a lower withstand voltage. It is possible to use (for example, 6.0 [V] tolerance).
  • the differential input including the pair of N-channel field effect transistors N1 and N2 connected between the application terminal of the ground potential VSS and the application terminal of the negative potential MVDD.
  • the input signal IN pulse-driven between the ground potential VSS and the positive potential VDDI is received in a differential format, and is differentially amplified so that it is between the ground potential VSS and the negative potential MVDD.
  • the number of high voltage elements is reduced as much as possible, power consumption is reduced, response speed is improved, and layout is performed. It is possible to reduce the area.
  • the liquid crystal drive device 12 can be reduced by using the level shifter circuit of this embodiment. Since shrinking can be performed in the vertical direction (short side direction), it is possible to reduce the chip cost of the liquid crystal driving device 12 (for example, about 30%), and to meet the demand for a framed liquid crystal panel. It becomes possible to respond.
  • FIG. 3 is a circuit diagram showing a second embodiment of the level shifter circuit according to the present invention.
  • the level shifter circuit of the second embodiment is a further improvement based on the first embodiment. Therefore, the same components as those in the first embodiment are denoted by the same reference numerals as those in FIG. 2, thereby omitting a redundant description. In the following, description will be given with an emphasis on the components unique to the second embodiment. Do.
  • the level shifter circuit includes an enable control unit that turns on / off the differential amplifier 2 according to the amplifier enable signal EN1 in addition to the components of the first embodiment described above. 4 and a latch unit 5 that samples / holds the output signal of the differential amplifier 2 in response to the latch enable signal EN2.
  • the enable control unit 4 includes P-channel MOS field effect transistors P4 to P6 and an N-channel MOS field effect transistor N5.
  • the latch unit 5 includes an inverter INV5, a three-state inverter INV6, and a pass switch SW1. Further, an inverter INV4 is added to the output buffer 3 for the purpose of logical matching of the output signal OUT.
  • the source of the transistor P4 is connected to the application terminal of the ground potential VSS.
  • the gate of the transistor P4 is connected to the application end of the amplifier enable signal EN1.
  • the drain of the transistor P4 is connected to the gate of the transistor P3.
  • the source of the transistor P5 is connected to the application terminal of the ground potential VSS.
  • the gate of the transistor P5 is connected to the application end of the amplifier enable signal EN1.
  • the drain of the transistor P5 is connected to the drain of the transistor P3.
  • the transistor P6 is inserted between the application terminal of the bias potential BIAS and the gates of the transistors N3 and N4.
  • the gate of the transistor P6 is connected to the application terminal of the inverting amplifier enable signal EN1B (logic inversion signal of the amplifier enable signal EN1).
  • the drain of the transistor N5 is connected to the gates of the transistors N3 and N4.
  • the gate of the transistor N5 is connected to the application terminal of the inverting amplifier enable signal EN1B.
  • the source of the transistor N5 is connected to the application terminal for the negative potential MVDD.
  • the input terminal of the inverter INV5 is connected to the drain of the transistor P3 via the pass switch SW1.
  • the output terminal of the inverter INV5 is connected to the input terminal of the inverter INV3.
  • the input terminal of the three-state inverter INV6 is connected to the output terminal of the inverter INV5.
  • the output terminal of the three-state inverter INV5 is connected to the input terminal of the inverter INV5.
  • the first power supply terminals of the inverter INV5 and the three-state inverter INV6 are both connected to the application terminal of the ground potential VSS.
  • the second power supply terminals of the inverter INV5 and the three-state inverter INV6 are both connected to the application terminal for the negative potential MVDD.
  • the control terminals of the pass switch SW1 and the three-state inverter INV5 are connected to the application terminal of the latch enable signal EN2, respectively.
  • the inverter INV4 is inserted between the output terminal of the inverter INV3 and the output terminal of the output signal OUT.
  • the first power supply terminal of the inverter INV4 is connected to the application terminal of the ground potential VSS.
  • the second power supply terminal of the inverter INV4 is connected to the application terminal of the negative potential MVDD.
  • FIG. 4 is a timing chart showing an example of the amplifier enable signal EN1 and the latch enable signal EN2.
  • the input signal IN, the amplifier enable signal EN1, and the latch enable signal EN2 are shown in order from the top.
  • the logic unit 20 sets both the amplifier enable signal EN1 and the latch enable signal EN2 to a low level based on the recognition that the data of the input signal IN is unchanged until the time t1 arrives. Level.
  • the enable control unit 4 since the transistors P4 and P5 and the transistor N5 are all turned on and the transistor P6 is turned off, the supply of the operating current to the differential amplifier 2 is interrupted, and the differential amplifier 2 Output logic (drain potential of the transistor P3) is fixed.
  • the pass switch SW1 is cut off and the output of the three-state inverter INV6 is permitted to form a loop including the inverter 5 and the three-state inverter 6, and the output of the differential amplifier 2 The logic is latched.
  • the logic unit 20 changes only the amplifier enable signal EN1 to the high level prior to the data update of the input signal IN.
  • the enable control unit 4 since the transistors P4 and P5 and the transistor N5 are all turned off and the transistor P6 is turned on, the supply of the operating current to the differential amplifier 2 is resumed, and the differential amplifier 2
  • the output logic (the drain potential of the transistor P3) becomes variable according to the input signal IN.
  • the timing for starting the differential amplifier 2 may be appropriately set in consideration of the time required for starting the differential amplifier 2.
  • the logic unit 20 updates the data of the input signal IN, while changing the latch enable signal EN2 to high level.
  • the pass switch SW1 is turned on and the output of the three-state inverter INV6 is disabled (high impedance state), so that the output logic of the differential amplifier 2 passes through the inverter INV5.
  • the logic unit 20 sets both the amplifier enable signal EN1 and the latch enable signal EN2 to the low level based on the recognition that the data of the input signal IN is unchanged.
  • the differential amplifier 2 is stopped, and the output logic of the differential amplifier 2 is latched in the latch unit 5. Note that the timing at which the differential amplifier 2 is stopped may be appropriately set in consideration of the time required for the sample / hold operation of the latch unit 5.
  • the level shifter circuit according to the second embodiment when the level shifter circuit is not used (when the data of the input signal IN is not changed), the supply of the operating current to the differential amplifier 2 is interrupted, and the differential amplifier 2 Since the output logic can be held by the latch unit 5 at the subsequent stage, it is possible to realize a reduction in power consumption (for example, about 1/5 of the conventional level).
  • the level shifter circuit of the second embodiment is suitable for mounting on an IC that is driven by a battery.
  • the liquid crystal driving device 12 of the present embodiment shifts the level of a control signal that is pulse-driven between the positive potential VDDI and the ground potential VSS, thereby causing the ground potential VSS and the negative potential MVDD to be shifted.
  • shared level shifter circuits 124a and 124b that generate an amplifier enable signal EN1 and a latch enable signal EN2 that are pulse-driven between the first and second level shifters and output them to a plurality of level shifter circuits. With this configuration, it is possible to minimize the number of shared level shifter circuits 124a and 124b that need to be operated at all times.
  • FIG. 7 is a block diagram showing a second configuration example of the liquid crystal display device using the level shifter circuit according to the present invention.
  • the liquid crystal display device of this configuration example (or an application such as a mobile phone terminal equipped with this) includes a liquid crystal display panel A1, a multiplexer A2, a source driver circuit A3, and a gate driver circuit A4.
  • the liquid crystal display panel A1 is a TFT [Thin Film Transistor] that uses a liquid crystal element whose light transmittance changes according to the voltage value of display data (analog voltage signal) supplied from the source driver circuit A3 via the multiplexer A2 as a pixel. ] Video output means.
  • the multiplexer A2 distributes the n display data output from the source driver circuit A3 to each of the z systems (z is an integer of 1 or more) based on the timing signal input from the source driver circuit A3 (n Xz) System display data is generated and supplied to the liquid crystal display panel A1.
  • the source driver circuit A3 converts display data in digital format input from the video source A7 into display data in analog format (analog voltage signal), and converts this to each pixel (more accurately in the liquid crystal display panel A1 via the multiplexer A2). Is supplied to the source terminal of the active element connected to each pixel of the liquid crystal display panel A1.
  • the source driver circuit A3 has a function of receiving an input of a command or the like from the MPUA 6, a function of supplying power to each part of the liquid crystal display device (such as the multiplexer A2), each part of the liquid crystal display device (the multiplexer A2, the gate driver circuit A4, and the external A function of controlling the timing of the DC / DC converter A5) and a function of supplying a common voltage to the liquid crystal display panel A1.
  • the gate driver circuit A4 performs vertical scanning control of the liquid crystal display panel A1 based on the timing signal input from the source driver circuit A3.
  • the external DC / DC converter A5 generates a power supply voltage necessary for driving the gate driver circuit A4 based on the timing signal input from the source driver circuit A3.
  • the MPUA 6 is a main body that controls the entire set on which the liquid crystal display device is mounted, and supplies various commands, clock signals, simple display data used in the 8-color display mode, and the like to the source driver circuit A3.
  • the video source A7 supplies display data and a clock signal used in the normal display mode to the source driver circuit A3.
  • FIG. 8 is a block diagram showing a configuration example of the source driver circuit A3.
  • the source driver circuit A3 of this configuration example includes an MPU interface B1, a command decoder B2, a data register B3, a partial display data RAM [Random Access Memory] B4, and a data control unit B5.
  • the MPU interface B1 exchanges various commands, clock signals, simple display data used in the 8-color display mode, and the like with the MPUA 6.
  • the command decoder B2 performs a decoding process on commands and simple display data acquired via the MPU interface B1.
  • the data register B3 temporarily stores various setting data acquired via the MPU interface B1 and initial setting data read from the OTPROMB10.
  • the partial display data RAMB4 is used as a development destination of simple display data.
  • the data control unit B5 performs read control of the simple display data developed in the partial display data RAM B4.
  • the display data interface B6 exchanges display data and clock signals used in the normal display mode with the video source A7.
  • the image processing unit B7 performs predetermined image processing (luminance dynamic range correction, color correction, various noise removal corrections, etc.) on the display data input via the display data interface B6.
  • predetermined image processing luminance dynamic range correction, color correction, various noise removal corrections, etc.
  • the data latch unit B8 latches display data input through the image processing unit B7 or simple display data input through the data control unit B5.
  • the source driver unit B9 controls the driving of the liquid crystal display panel A1 based on display data or simple display data input via the data latch unit B8.
  • the OTPROMB 10 stores the initial setting data to be stored in the data register B3 in a nonvolatile manner. Note that data can be written to the OTPROMB 10 only once.
  • the control register B11 temporarily stores the command acquired by the command decoder B2 and simple display data.
  • the address counter B12 reads the simple display data temporarily stored in the control register B11 based on the timing signal generated by the timing generator B13, and writes it in the partial display data RAM B4.
  • the timing generator B13 generates a timing signal necessary for synchronous control of the entire liquid crystal display device based on the internal clock signal input from the oscillator B14, and each part of the source driver circuit A3 (data latch unit B8, address counter B12, Common voltage generator B15, multiplexer timing generator B16, gate driver timing generator B17, external DC / DC timing generator B18, and liquid crystal display power supply circuit B19).
  • the oscillator B14 generates an internal clock signal having a predetermined frequency and supplies it to the timing generator B13.
  • the common voltage generator B15 generates a common voltage based on the timing signal input from the timing generator B13, and supplies it to the liquid crystal display panel A1.
  • the multiplexer timing generator B16 generates a multiplexer timing signal based on the timing signal input from the timing generator B13, and supplies this to the multiplexer A2.
  • the gate driver timing generator B17 generates a gate driver timing signal based on the timing signal input from the timing generator B13, and supplies this to the gate driver circuit A4.
  • the external DC / DC timing generator B18 generates an external DC / DC timing signal based on the timing signal input from the timing generator B13, and supplies this to the external DC / DC converter A5.
  • the power supply circuit B19 for liquid crystal display device generates a power supply voltage for the liquid crystal display device based on the timing signal input from the timing generator B13, and supplies it to each part (such as the multiplexer A2) of the liquid crystal display device.
  • FIG. 9 is a block diagram illustrating a configuration example of the source driver unit B9. As shown in FIG. 9, the source driver unit B9 of this configuration example controls the polarity inversion of the output signal applied to the liquid crystal element when the liquid crystal display panel A1 is driven.
  • the level shifter circuits C1 (1) to C1 (n) respectively shift the level of the m-bit display data input from the data latch unit B8 and transmit it to the subsequent stage.
  • This is a positive level shifter circuit that converts the output signal into a pulse driven output signal.
  • the level shifter circuits C1 (1) to C1 (n) have m level shifter circuits connected in parallel so that m-bit display data can be received in parallel. Further, the circuit configuration of the present invention described with reference to FIGS. 2 to 3 can be applied to the negative level shifter circuit C1 (j).
  • Digital / analog conversion circuits C2 (1) to C2 (n) convert m-bit display data input via the level shifter circuits C1 (1) to C1 (n) into analog signals and output the analog signals.
  • the odd-numbered digital / analog conversion circuit C2 (i) is driven between the ground potential and the positive potential, and the digital display data is converted into analog display data (positive voltage). Convert.
  • the first gradation voltage (positive polarity) of 2 m gradation is input to the digital / analog conversion circuit C2 (i) from the first gradation voltage generation unit C16. That is, the analog format display data generated by the digital / analog conversion circuit C2 (i) has a 2 m gradation according to the digital format display data (m bits) input from the level shifter circuit C1 (i). Any one of the first gradation voltages (positive polarity) is selected.
  • the digital / analog conversion circuit C2 (j) in the even-numbered column is driven between a ground potential and a negative potential, and converts digital display data into analog display data (negative voltage).
  • the second gradation voltage (negative polarity) of 2 m gradation is input to the digital / analog conversion circuit C2 (j) from the second gradation voltage generation unit C17. That is, the analog format display data generated by the digital / analog conversion circuit C2 (j) has 2 m gradations in accordance with the digital format display data (m bits) input from the level shifter circuit C1 (j). Any one of the second gradation voltages (negative polarity) is selected.
  • the source amplifier circuits C3 (1) to C3 (n) amplify the analog display data generated by the digital / analog conversion circuits C2 (1) to C2 (n) and output them to the subsequent stage.
  • the source amplifier circuit C3 (i) in the odd-numbered column is driven between the ground potential and the positive potential, and display data (positive signal) input from the digital / analog conversion circuit C2 (i). The current capability is increased and output to the subsequent stage.
  • the source amplifier circuit C3 (j) in the even-numbered column is driven between a ground potential and a negative potential, and has a current capability of display data (negative signal) input from the digital / analog conversion circuit C2 (j). Increase and output to later stage.
  • the polarity inversion control path switches C4 (1) to C4 (n) are respectively connected between the output terminals C6 (i) and C6 (j) adjacent to each other in the positive polarity circuits (C1 (i) to C3 ( i)) and the negative polarity circuits (C1 (j) to C3 (j)) to be shared one by one, the source amplifier circuits C3 (i) and C3 (j) and the output terminals C6 (i) and C6 (j ) Switch the connection relationship.
  • the source amplifier circuit C3 (i) and the output terminal C6 (i) are connected, and the source amplifier C3 (j) and the output terminal C6 (j) are connected.
  • On / off control of the path switches C4 (1) to C4 (n) is performed.
  • a positive analog signal generated by the odd-numbered column source amplifier C3 (i). Is selected, and the negative analog signal generated by the even-numbered source amplifier C3 (j) is selected as the output signal output to the liquid crystal element from the even-numbered output terminal C6 (j).
  • the source amplifier circuit C3 (i) and the output terminal C6 (j) are connected, and the source amplifier C3 (j) and the output terminal C6 (i) are connected.
  • switches C4 (1) to C4 (n) is performed.
  • the negative polarity analog signal generated by the even-numbered column source amplifier C3 (j). Is selected, and the positive analog signal generated by the odd-numbered source amplifier C3 (i) is selected as the output signal output from the even-numbered output terminal C6 (j) to the liquid crystal element.
  • the common voltage of the liquid crystal display panel A1 (the voltage that is commonly applied to the counter electrodes of all liquid crystal elements) can be fixed to the ground potential. It is not necessary to charge / discharge the opposing capacitance of the liquid crystal display panel A1, and it is possible to reduce power consumption.
  • the positive polarity circuits (C1 (i) to C3 (i)) are respectively connected between the output terminals C6 (i) and C6 (j) adjacent to each other. Since the negative polarity circuits (C1 (j) to C3 (j)) can be shared one by one, it is possible to contribute to the downsizing (chip area reduction) of the source driver circuit A3.
  • the 8-color display mode path switches C5 (1) to C5 (n) are connected to the output terminal C6 (1) in the 8-color display mode (an operation mode in which video display is performed based on the simple display data input from the MPUA 6). From C6 (n), it is used when outputting a binary voltage of only high level / low level, not a gradation voltage of 2 m gradation. More specifically, the odd-color eight-color display mode pass switch C5 (i) includes a first pass switch connected between the output terminal of the source amplifier C3 (i) and the positive voltage application terminal; It has a second pass switch connected between the output terminal of the source amplifier C3 (i) and the ground potential application terminal, and outputs either a positive potential or a ground potential based on the simplified display data.
  • the even-numbered 8-color display mode pass switch C5 (j) includes a third pass switch connected between the output terminal of the source amplifier C3 (j) and the negative potential application terminal, and the source amplifier C3 ( j) having a fourth pass switch connected between the output terminal and the ground potential application terminal, and outputting either one of the negative potential and the ground potential based on the simplified display data. 1.
  • On / off control of the second path switch is performed exclusively (complementary).
  • the level shifter circuits C1 (1) to C1 (n), the digital / analog conversion circuits C2 (1) to C2 (n), and the source amplifier circuits C3 (1) to C3 (n) The power supply is cut off and each operation is stopped. With such a configuration, unnecessary power consumption can be reduced in the 8-color display mode.
  • Output terminals C6 (1) to C6 (n) are external terminals for supplying n-system output signals from the source driver circuit A3 to the multiplexer A2.
  • the resistance ladder C7 generates a plurality of divided voltages by dividing a predetermined reference voltage (Vref) by resistance.
  • the selectors C8 to C11 each select one from a plurality of divided voltages generated by the resistance ladder C7. Note that the divided voltage selected by the selector C8 and the divided voltage selected by the selector C9 have different voltage values. Also, the divided voltage selected by the selector C10 and the divided voltage selected by the selector C11 have different voltage values.
  • the amplifiers C12 and C13 are all driven between a ground potential and a positive potential, and amplify the divided voltages respectively input from the selectors C8 and C9 to generate positive first and second amplified voltages.
  • the amplifiers C14 and C15 are both driven between a ground potential and a negative potential, and amplify the divided voltages respectively input from the selectors C10 and C11 to generate negative third and fourth amplified voltages.
  • the first gradation voltage generation unit C16 is a 2 m floor that discretely changes between a positive first amplification voltage input from the amplifier C12 and a positive second amplification voltage input from the amplifier C13. A first gradation voltage (positive polarity) is generated.
  • the second gradation voltage generation unit C17 is a 2 m floor that discretely changes between the negative third amplified voltage input from the amplifier C14 and the negative fourth amplified voltage input from the amplifier C15. A tone second gradation voltage (negative polarity) is generated.
  • the output capacitors C18 to C21 are connected to the output terminals of the amplifiers C12 to C15, respectively, and smooth the first to fourth amplification voltages.
  • FIGS. 10A and 10B are schematic diagrams showing a first connection form and a second connection form of the liquid crystal display panel A1 and the source driver circuit A3, respectively.
  • the depiction of the multiplexer A2 is omitted for the sake of simplicity.
  • the source driver circuit A3 has a function of changing the output sequence of the source signal in accordance with the wiring state so as to correspond to two types of wiring selection.
  • a liquid crystal display is provided from an output terminal provided between the long side center portion of the source driver circuit A3 and one long side end portion (upper end portion on the paper surface).
  • the source signal S0 / S1 for the 0th column / first column of the panel A1,... 236th / 237th column source signals S236 / S237 are sequentially output, and the other side center portion of the source driver circuit A3 and the other side From the output terminal provided between the long side end portion (the lower end portion on the paper) of the second row / third row source signal S2 / S3 of the liquid crystal display panel A1,... 238th row / 239 Column source signals S238 / S239 are sequentially output. That is, in the wiring state of FIG. 10A, the source signals are alternately and sequentially allocated on both sides of the source driver circuit A3 with the central portion of the long side as a boundary.
  • the 0th column of the liquid crystal display panel A1 from the output terminal provided between the central portion of the long side of the source driver circuit A3 and one long side end (upper end on the paper surface), the 0th column of the liquid crystal display panel A1.
  • the 118th / 119th column source signals S118 / S119 are sequentially output, and the long side center of the source driver circuit A3 and the other long side end.
  • the 120th / 121st row source signal S120 / S121 of the liquid crystal display panel A1 From the output terminal provided between (the lower end of the page), the 120th / 121st row source signal S120 / S121 of the liquid crystal display panel A1, the 238th / 239th row source signal S238 / S239 are sequentially output.
  • the first half of the source signal is sequentially allocated to one long side end side with the long side center portion of the source driver circuit A3 as a boundary, and the other long side end side to the other side.
  • the latter half of the source signal is assigned sequentially.
  • the source driver circuit A3 having such an output sequence change function can perform flexible wiring selection according to user needs.
  • FIG. 11 is a block diagram for explaining the timing control of the source driver circuit A3.
  • the source driver circuit A3 includes an oscillator D1, a timing generator D2, a display data interface D3, an address counter (RAM controller) D4, a partial display data RAM D5, and a source data timing controller D6.
  • a new code is additionally attached to the function block already shown in FIG. 8.
  • the oscillator D1 (corresponding to the oscillator B14 in FIG. 7) generates an internal clock signal having a predetermined frequency and supplies it to the timing generator D2.
  • the timing generator D2 (corresponding to the timing generator B13 in FIG. 7) is based on the internal clock signal input from the oscillator D1 or the external clock signal input via the display data interface D3. Timing signals necessary for synchronization control are generated, and each part of the source driver circuit A3 (address counter D4, source data timing controller D6, OTP controller D8, external DC / DC timing generator D9, multiplexer / gate driver timing generator D10, And the power supply circuit D11) for the liquid crystal display device.
  • the source driver circuit A3 address counter D4, source data timing controller D6, OTP controller D8, external DC / DC timing generator D9, multiplexer / gate driver timing generator D10, And the power supply circuit D11
  • the display data interface D3 (corresponding to the display data interface B6 in FIG. 7) exchanges display data and clock signals used in the normal display mode with the video source A7.
  • the display data interface D3 supplies an external clock signal input from the video source A7 to the timing generator D2.
  • the address counter D4 (corresponding to the address counter B12 in FIG. 7) reads the simple display data temporarily stored in the control register (not shown in FIG. 11) based on the timing signal generated by the timing generator D2. This is written into the partial display data RAMD5.
  • the partial display data RAMD5 (corresponding to the partial display data RAMB4 in FIG. 8) is used as a development destination of the simple display data.
  • the source data timing controller D6 (corresponding to the data control unit B5 and the data latch unit B8 in FIG. 7) displays display data input from the display data interface D3 based on the timing signal generated by the timing generator D2.
  • the simple display data developed in the partial display data RAMD5 is latched and output to the source driver unit (not shown in FIG. 11).
  • OTPROMD 7 (corresponding to OTPROMB 10 in FIG. 7) stores initial setting data to be stored in a data register (not shown in FIG. 11) in a nonvolatile manner. Note that data can be written to the OTPROMD 7 only once.
  • the OTP controller D8 performs access control to the OTPROMD 7 based on the timing signal generated by the timing generator D2.
  • the external DC / DC timing generator D9 (corresponding to the external DC / DC timing generator B18 in FIG. 7) generates an external DC / DC timing signal based on the timing signal input from the timing generator D2. This is supplied to the external DC / DC converter A5.
  • the multiplexer / gate driver timing generator D10 (corresponding to the multiplexer timing generator B16 and the gate driver timing generator B17 in FIG. 7), based on the timing signal input from the timing generator D2, Then, timing signals for the gate driver are respectively generated and supplied to the multiplexer A2 and the gate driver circuit A4.
  • the liquid crystal display panel power supply circuit D11 (corresponding to the liquid crystal display device power supply circuit B19 in FIG. 7) generates a power supply voltage for the liquid crystal display device based on the timing signal input from the timing generator D2, and uses this to generate the liquid crystal. This is supplied to each part of the display device (such as multiplexer A2).
  • FIG. 12 is a table showing an example of oscillation characteristics. As shown in the figure, the oscillation frequency fosc1 of the internal clock signal generated by the oscillator D1 is guaranteed to be 5 MHz (typ.).
  • FIG. 13A and FIG. 13B are timing charts showing a first operation example and a second operation example in the 8-color display mode, respectively, and in order from the top, a chip select signal SCEX, a reset signal RESX, a data signal SDI, and a clock signal. SCL is depicted.
  • the breakdown of the data signal SDI is that the first 1 bit is a data / command designation flag, the subsequent 2 bits are empty data, the subsequent 3 bits are the xth (final) pixel data (RGB), and the subsequent 3 bits This pixel data is ignored.
  • the 3-bit pixel data (RGB) described above is used for switching control of the 8-color display mode path switches C5 (1) to C5 (n) shown in FIG.
  • the reset operation of the source driver circuit A3 There are two types of reset methods for the source driver circuit A3: hardware reset and software reset.
  • hardware reset initialization is performed according to the voltage level of the RESX terminal. When the RESX terminal is set to the low level, the reset state is immediately set regardless of the operation state inside the source driver circuit A3.
  • software reset initialization is performed by issuing a software reset command. If the operation state of the source driver circuit A3 is “display ON” when the software reset command is recognized, the reset state is entered after execution of the automatic display off sequence. On the other hand, if the operation state of the source driver circuit A3 is “display OFF”, the reset state is immediately established.
  • FIG. 14 is a table for explaining the reset method.
  • FIG. 15 is a table for explaining the state after reset.
  • FIG. 16 is a table for explaining the automatic display off sequence.
  • the configuration in which the level shifter circuit according to the present invention is applied to a liquid crystal display device has been described as an example.
  • the configuration of the present invention is not limited thereto.
  • the present invention can be widely applied to all level shifter circuits used for other purposes.
  • the present invention is a technique useful for reducing the number of high-breakdown-voltage elements that form a level shifter circuit. This is a preferred technique.

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Abstract

 本発明に係るレベルシフタ回路は、接地電位VSSの印加端と負電位MVDDの印加端との間に接続された一対のNチャネル型電界効果トランジスタN1、N2から成る差動入力段を用いて、接地電位VSSと正電位VDDIとの間でパルス駆動される入力信号INを差動形式で受け取り、これを差動増幅することによって、接地電位VSSと負電位MVDDとの間でパルス駆動される出力信号OUTを生成する差動アンプ2を有する。

Description

レベルシフタ回路、負荷駆動装置、液晶表示装置
 本発明は、レベルシフタ回路、並びに、これを用いた負荷駆動装置(例えば液晶駆動装置)及び液晶表示装置に関するものである。
 図6は、レベルシフタ回路の一従来例を示す回路図である。図6に示したように、従来のレベルシフタ回路は、インバータINVa、INVbと、Pチャネル型MOS電界効果Pa~Pdと、Nチャネル型MOS電界効果トランジスタNa~Ndと、を有して成る構成とされていた。なお、上記構成から成るレベルシフタ回路において、インバータINVa、INVbは、それぞれ、正電位VDDI(例えば1.6[V])の印加端と接地電位VSS(0[V])の印加端との間に接続されており、トランジスタPa、Pb、Na、Nbは、それぞれ、正電位VDDIの印加端と負電位MVDD(例えば-6.0[V])の印加端との間に接続されており、トランジスタPc、Pd、Nc、Ndは、それぞれ、接地電位VSSの印加端と負電位MVDDの印加端との間に接続されていた。
 なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
特開2000-195284号公報
 確かに、上記従来のレベルシフタ回路であれば、接地電位VSSと正電位VDDIとの間でパルス駆動される入力信号INを、接地電位VSSと負電位MVDDとの間でパルス駆動される出力信号OUTに変換して出力することが可能である。
 しかしながら、上記従来のレベルシフタ回路は、接地電位VSSと正電位VDDIとの間でパルス駆動される入力信号INをPチャネル型MOS電界効果トランジスタPa、Pbのゲートで受け取る構成とされていたので、トランジスタPa、Pbを確実にオン/オフさせるためには、トランジスタPa、Pbのソースに対して接地電位VSSではなく、正電位VDDIを印加しておく必要があった。
 このように、トランジスタPa、Pbのソースに正電位VDDIが印加されている上記従来のレベルシフタ回路では、トランジスタPa~Pc及びトランジスタNa~Ncのゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位VDDIと負電位MVDDとの電位差(例えば7.6[V])が印加されるため、これらのトランジスタPa~Pc及びトランジスタNa~Ncについては、上記の電位差にも耐え得る高耐圧素子(例えば28[V]耐圧)を用いなければならなかった。
 ただし、上記の高耐圧素子は、より耐圧の低い中耐圧素子(例えば6[V]耐圧)や低耐圧素子(例えば1.8[V]耐圧)に比べてゲート容量が大きく、その充放電に多くの電流が必要となるため、オン/オフ応答速度の低下やこれに伴う貫通電流の増大(延いては、レベルシフタ回路全体で消費される動作電流の増大)を招来する要因となっていた。
 また、上記の高耐圧素子は、中耐圧素子や低耐圧素子に比べてレイアウト面積が大きいため、半導体装置の小型化を阻害する要因となっていた。特に、液晶ドライバICのように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合、PADピッチの制約等から、レベルシフタ回路を幅方向(長辺方向)に大型化することはできないため、そのレイアウト面積を確保するためには、レベルシフタ回路を縦方向(短辺方向)に大型化せざるを得ず、液晶パネルの挟額縁化という要求に応えることが困難であった。
 本発明は、上記の問題点に鑑み、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能なレベルシフタ回路、並びに、これを用いた負荷駆動装置及び液晶表示装置を提供することを目的とする。
 上記目的を達成すべく、本発明に係るレベルシフタ回路は、接地電位の印加端と負電位の印加端との間に接続された一対のNチャネル型電界効果トランジスタから成る差動入力段を用いて、前記接地電位と正電位との間でパルス駆動される入力信号を差動形式で受け取り、これを差動増幅することによって、前記接地電位と前記負電位との間でパルス駆動される出力信号を生成する差動アンプを有して成る構成(第1の構成)とされている。
 なお、上記第1の構成から成るレベルシフタ回路において、前記レベルシフタ回路を形成する複数のトランジスタのうち、前記差動入力段を形成する前記一対のNチャネル型電界効果トランジスタは、前記正電位と前記負電位との電位差にも耐え得る高耐圧素子であり、その余のトランジスタは、より耐圧の低い中耐圧素子や低耐圧素子である構成(第2の構成)にするとよい。
 また、上記第2の構成から成るレベルシフタ回路は、第1制御信号に応じて前記差動アンプをオン/オフするイネーブル制御部と、第2制御信号に応じて前記差動アンプの出力信号をサンプル/ホールドするラッチ出力部と、を有して成る構成(第3の構成)にするとよい。
 また、本発明に係る負荷駆動装置は、m系統(mは2以上の整数)の入力信号を各々レベルシフトしてm系統の出力信号を生成するm個のレベルシフタ回路と;前記m系統の出力信号をmビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル/アナログ変換回路と;前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と;をn組(nは1以上の整数)有して成る負荷駆動装置であって、前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、上記第3の構成から成るレベルシフタ回路である構成(第4の構成)とされている。
 なお、上記第4の構成から成る負荷駆動装置は、前記接地電位と前記負電位との間でパルス駆動される第1、第2制御信号を生成して、これらを前記複数のレベルシフタ回路に出力する共用レベルシフタ回路を有して成る構成(第5の構成)にするとよい。
 また、上記第5の構成から成る負荷駆動装置において、前記負荷は、液晶画素である構成(第6の構成)にするとよい。
 また、本発明に係る液晶表示装置は、上記第6の構成から成る負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成る構成(第7の構成)にするとよい。
 また、上記第7の構成から成る液晶表示装置は、前記負荷駆動装置から出力されるn系統の出力信号をそれぞれz系統(zは1以上の整数)に分配することで(n×z)系統の出力信号を生成し、これを前記液晶画素に供給するマルチプレクサを有して成る構成(第8の構成)にするとよい。
 また、上記第8の構成から成る液晶表示装置において、前記負荷駆動装置は、n系統の出力信号の生成動作に合わせて、前記マルチプレクサのタイミング制御を行うマルチプレクサ用タイミングジェネレータを有して成る構成(第9の構成)にするとよい。
 本発明に係るレベルシフタ回路、及び、これを用いた負荷駆動装置であれば、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。
は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第1構成例を示す模式図である。 は、本発明に係るレベルシフタ回路の第1実施形態を示す回路図である。 は、本発明に係るレベルシフタ回路の第2実施形態を示す回路図である。 は、アンプイネーブル信号EN1とラッチイネーブル信号EN2の一例を示すタイミングチャートである。 は、共用レベルシフタ回路の設置例を示すブロック図である。 は、レベルシフタ回路の一従来例を示す回路図である。 は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第2構成例を示すブロック図である。 は、ソースドライバ回路A3の一構成例を示すブロック図である。 は、ソースドライバ部B9の一構成例を示すブロック図である。 は、液晶表示パネルA1とソースドライバ回路A3との第1接続形態を示す模式図である。 は、液晶表示パネルA1とソースドライバ回路A3との第2接続形態を示す模式図である。 は、ソースドライバ回路A3のタイミング制御を説明するためのブロック図である。 は、発振特性の一例を示すテーブルである。 は、8色表示モードの第1動作例を示すタイミングチャートである。 は、8色表示モードの第2動作例を示すタイミングチャートである。 は、リセット方法を説明するためのテーブルである。 は、リセット後の状態を説明するためのテーブルである。 は、自動表示オフシーケンスを説明するためのテーブルである。
 以下では、本発明に係るレベルシフタ回路を用いた液晶表示装置を例に挙げながら、詳細な説明を行う。
 図1は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第1構成例を示す模式図である。図1に示すように、本構成例の液晶表示装置は、ガラス基板10と、ロジック部20と、フレキシブルケーブル30と、有して成る。
 ガラス基板10には、液晶画素11が形成されているほか、その余白領域(額縁領域)に液晶駆動装置12(液晶ドライバIC)がCOG[Chip On Glass]方式で直接実装されている。
 液晶駆動装置12は、液晶画素11を駆動する手段として、ソースドライバ部、ゲートドライバ部、及び、コモンドライバ部などを有して成り、特に、液晶駆動装置12のソースドライバ部は、図1に示したように、レベルシフタ回路群121と、デジタル/アナログ変換回路群122と、ソースアンプ群123と、を有して成る。
 より具体的に述べると、液晶駆動装置12のソースドライバ部は、m系統(ただし、mは2以上の整数)の入力信号を各々レベルシフトしてm系統の出力信号を生成するm個のレベルシフタ回路(図1の例では、「LS×m」という符号を付した単一のブロック要素として描写)と、前記m系統の出力信号をmビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル/アナログ変換回路(図1の例では、「DAC」という符号を付したブロック要素として描写)と、前記アナログ信号をソース信号として液晶画素11に供給するソースアンプ回路(図1の例では、「AMP」という符号を付したブロック要素として描写)と、をn組(ただし、nは1以上の整数)有して成る。
 ここで、液晶駆動信号として液晶画素11に供給されるソース信号は、液晶画素11の焼付きを防止するという観点から、所定のフレーム毎に正負の極性を反転させることが望ましい。そこで、本実施形態の液晶駆動装置12においては、ロジック部20からの入力信号(映像信号)に応じて正極性のソース信号を生成する第1駆動系統(正極性のレベルシフタ回路、デジタル/アナログ変換回路、及び、ソースアンプ回路)と、負極性のソース信号を生成する第2駆動系統(負極性のレベルシフタ回路、デジタル/アナログ変換回路、及び、ソースアンプ回路)を個別に用意しておき、両者を交互に切り替えながら、液晶画素11を駆動する構成が採用されている。なお、本発明に係るレベルシフタ回路は、上記した負極性のレベルシフタ回路として好適に用いられるものであるが、その構成については、後ほど詳細に説明する。
 ロジック部20は、フレキシブルケーブル30を介して、ガラス基板10上の液晶駆動装置12に接続されており、液晶駆動装置12を介して液晶画素11の制御信号(ソース信号、ゲート信号、コモン信号など)を出力する。
 フレキシブルケーブル30は、柔軟性のある薄膜上にプリント配線が形成された信号伝達経路であり、その両端には液晶駆動装置12及びロジック部20との電気的な接続を確立するためのコネクタが設けられている。なお、図1の例では、ガラス基板10上に液晶駆動装置12をCOG方式で実装した構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、フレキシブルケーブル30上に液晶駆動装置12をCOF[Chip On Film]方式で実装しても構わない。
 図2は、本発明に係るレベルシフタ回路の第1実施形態を示す回路図である。図2に示したように、本実施形態のレベルシフタ回路は、接地電位VSS(0[V])と正電位VDDI(例えば1.6[V])との間でパルス駆動される入力信号IN(ロジック部20からの映像信号)を、接地電位VSSと負電位MVDD(例えば-6.0[V])との間でパルス駆動される出力信号OUTに変換する手段であり、入力バッファ1と、差動アンプ2と、出力バッファ3と、を有して成る。入力バッファ1は、インバータINV1、INV2を有して成る。差動アンプ2は、Pチャネル型MOS電界効果P1~P3と、Nチャネル型MOS電界効果トランジスタN1~N4と、を有して成る。出力バッファ3は、インバータINV3を有して成る。
 インバータINV1の入力端は、入力信号INの印加端に接続されている。インバータINV2の入力端は、インバータINV1の出力端に接続されている。インバータINV1、INV2の第1電源端は、いずれも正電位VDDIの印加端に接続されている。インバータINV1、INV2の第2電源端は、いずれも接地電位VSSの印加端に接続されている。トランジスタP1、P2のソースは、いずれも接地電位VSSの印加端に接続されている。トランジスタP1、P2のゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタN1、N2のドレインは、それぞれトランジスタP1、P2のドレインに接続されている。トランジスタN1のゲートは、インバータINV2の出力端に接続されている。トランジスタN2のゲートは、インバータINV1の出力端に接続されている。トランジスタN1、N2のソースは、いずれもトランジスタN3のドレインに接続されている。トランジスタN3のゲートは、バイアス電位BIASの印加端に接続されている。トランジスタN3のドレインは、負電位MVDDの印加端に接続されている。トランジスタP3のソースは、接地電位VSSの印加端に接続されている。トランジスタP3のゲートは、トランジスタP2のドレインに接続されている。トランジスタP3のドレインは、トランジスタN4のドレインに接続されている。トランジスタN4のゲートは、バイアス電位BIASの印加端に接続されている。トランジスタN4のソースは、負電位MVDDの印加端に接続されている。インバータINV3の入力端は、トランジスタP3のドレインに接続されている。インバータINV3の出力端は、出力信号OUTの出力端に接続されている。インバータINV3の第1電源端は、接地電位VSSの印加端に接続されている。インバータINV3の第2電源端は、負電位MVDDの印加端に接続されている。
 次に、上記構成から成るレベルシフタ回路の動作について説明する。上記構成から成るレベルシフタ回路において、入力信号INがハイレベル(VDDI)であるときには、トランジスタN1のゲートにハイレベル(VDDI)が印加され、トランジスタN2のゲートにローレベル(VSS)が印加されるので、トランジスタN1に流れる電流が増加し、トランジスタN2に流れる電流が減少する。その結果、トランジスタP3のゲート電位が上昇して、トランジスタP3のドレイン電位(差動アンプ2の出力レベル)が低下する。従って、インバータINV3を介して出力される最終的な出力信号OUTは、ハイレベル(VSS)となる。逆に、入力信号INがローレベル(VSS)であるときには、トランジスタN1のゲートにローレベル(VSS)が印加され、トランジスタN2のゲートにハイレベル(VDDI)が印加されるので、トランジスタN1に流れる電流が減少し、トランジスタN2に流れる電流が増加する。その結果、トランジスタP3のゲート電位が低下して、トランジスタP3のドレイン電位(差動アンプ2の出力レベル)が上昇する。従って、インバータINV3を介して出力される最終的な出力信号OUTは、ローレベル(MVDD)となる。
 このように、上記構成から成るレベルシフタ回路は、接地電位VSSと正電位VDDIとの間でパルス駆動される入力信号IN(ロジック部20からの映像信号)を、接地電位VSSと負電位MVDDとの間でパルス駆動される出力信号OUTに変換して出力する。
 なお、上記構成から成るレベルシフタ回路において、差動アンプ2(特にその差動入力段)を形成するトランジスタN1、N2のゲート・ソース間には、最大で正電位VDDIと負電位MVDDとの電位差(例えば7.6[V])が印加されるので、トランジスタN1、N2としては、これに耐え得る高耐圧素子(例えば28[V]耐圧)を用いる必要があるが、差動アンプ2を形成するその余のトランジスタN3、N4、P1~P3や、インバータINV3を形成するトランジスタ(不図示)のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間には、最大でも接地電位VSSと負電位MVDDとの電位差(例えば6.0[V])しか印加されないので、これらのトランジスタについては、より耐圧の低い中耐圧素子(例えば6.0[V]耐圧)を用いることが可能である。
 また、インバータINV1、INV2を形成するトランジスタ(不図示)のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間には、最大でも正電位VDDIと接地電位VSSとの電位差(例えば1.6[V])しか印加されないので、これらのトランジスタについては、さらに耐圧の低い低耐圧素子(例えば1.8[V]耐圧)を用いることが可能である。
 このように、本実施形態のレベルシフタ回路であれば、接地電位VSSの印加端と負電位MVDDの印加端との間に接続された一対のNチャネル型電界効果トランジスタN1、N2から成る差動入力段を用いて、接地電位VSSと正電位VDDIとの間でパルス駆動される入力信号INを差動形式で受け取り、これを差動増幅することによって、接地電位VSSと負電位MVDDとの間でパルス駆動される出力信号OUTを生成する差動アンプ2を有して成る構成を採用したことにより、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。
 特に、液晶駆動装置12のように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合であっても、本実施形態のレベルシフタ回路を用いることにより、液晶駆動装置12を縦方向(短辺方向)にシュリンクすることができるので、液晶駆動装置12のチップコスト削減(例えば30%程度)を実現することが可能となり、さらには、液晶パネルの挟額縁化という要求にも応えることが可能となる。
 図3は、本発明に係るレベルシフタ回路の第2実施形態を示す回路図である。図3に示したように、第2実施形態のレベルシフタ回路は、先出の第1実施形態を基礎として、さらなる改良を加えたものである。そこで、第1実施形態と同様の構成部分については、図2と同一の符号を付すことで重複した説明を省略し、以下では、第2実施形態に特有の構成部分に重点を置いて説明を行う。
 図3に示すように、本実施形態のレベルシフタ回路は、先出の第1実施形態の構成要素に加えて、さらに、アンプイネーブル信号EN1に応じて差動アンプ2をオン/オフするイネーブル制御部4と、ラッチイネーブル信号EN2に応じて差動アンプ2の出力信号をサンプル/ホールドするラッチ部5と、を有して成る。イネーブル制御部4は、Pチャネル型MOS電界効果トランジスタP4~P6と、Nチャネル型MOS電界効果トランジスタN5と、を有して成る。ラッチ部5は、インバータINV5と、3ステートインバータINV6と、パススイッチSW1と、を有して成る。また、出力バッファ3には、出力信号OUTの論理整合を目的として、インバータINV4が追加されている。
 トランジスタP4のソースは、接地電位VSSの印加端に接続されている。トランジスタP4のゲートは、アンプイネーブル信号EN1の印加端に接続されている。トランジスタP4のドレインは、トランジスタP3のゲートに接続されている。トランジスタP5のソースは、接地電位VSSの印加端に接続されている。トランジスタP5のゲートは、アンプイネーブル信号EN1の印加端に接続されている。トランジスタP5のドレインは、トランジスタP3のドレインに接続されている。トランジスタP6は、バイアス電位BIASの印加端とトランジスタN3、N4のゲートとの間に挿入されている。トランジスタP6のゲートは、反転アンプイネーブル信号EN1B(アンプイネーブル信号EN1の論理反転信号)の印加端に接続されている。トランジスタN5のドレインは、トランジスタN3、N4のゲートに接続されている。トランジスタN5のゲートは、反転アンプイネーブル信号EN1Bの印加端に接続されている。トランジスタN5のソースは、負電位MVDDの印加端に接続されている。
 インバータINV5の入力端は、パススイッチSW1を介して、トランジスタP3のドレインに接続されている。インバータINV5の出力端は、インバータINV3の入力端に接続されている。3ステートインバータINV6の入力端は、インバータINV5の出力端に接続されている。3ステートインバータINV5の出力端は、インバータINV5の入力端に接続されている。インバータINV5、及び、3ステートインバータINV6の第1電源端は、いずれも接地電位VSSの印加端に接続されている。インバータINV5、及び、3ステートインバータINV6の第2電源端は、いずれも負電位MVDDの印加端に接続されている。パススイッチSW1、及び、3ステートインバータINV5の制御端は、それぞれラッチイネーブル信号EN2の印加端に接続されている。インバータINV4は、インバータINV3の出力端と出力信号OUTの出力端との間に挿入されている。インバータINV4の第1電源端は、接地電位VSSの印加端に接続されている。インバータINV4の第2電源端は、負電位MVDDの印加端に接続されている。
 上記構成から成るレベルシフタ回路の基本動作(レベルシフト動作)は、先述の第1実施形態と同様であるため、以下では、図4を参照しながら、レベルシフタ回路のイネーブル動作について詳細に説明する。
 図4は、アンプイネーブル信号EN1とラッチイネーブル信号EN2の一例を示すタイミングチャートであり、上から順番に、入力信号IN、アンプイネーブル信号EN1、及び、ラッチイネーブル信号EN2が示されている。
 図4の例に即して説明すると、ロジック部20は、時刻t1が到来するまで、入力信号INのデータが不変であるという認識に基づき、アンプイネーブル信号EN1とラッチイネーブル信号EN2をいずれもローレベルとする。このとき、イネーブル制御部4においては、トランジスタP4、P5とトランジスタN5がいずれもオンとなり、トランジスタP6がオフとなるので、差動アンプ2に対する動作電流の供給が遮断されるとともに、差動アンプ2の出力論理(トランジスタP3のドレイン電位)が固定される。一方、ラッチ部5においては、パススイッチSW1が遮断されるとともに、3ステートインバータINV6の出力が許可されることにより、インバータ5と3ステートインバータ6から成るループが形成され、差動アンプ2の出力論理がラッチされた状態となる。
 時刻t1が到来すると、ロジック部20は、入力信号INのデータ更新に先立ち、アンプイネーブル信号EN1のみハイレベルに変遷する。このとき、イネーブル制御部4においては、トランジスタP4、P5とトランジスタN5がいずれもオフとなり、トランジスタP6がオンとなるので、差動アンプ2に対する動作電流の供給が再開されるとともに、差動アンプ2の出力論理(トランジスタP3のドレイン電位)が入力信号INに応じて可変となる。このように、入力信号INのデータ更新よりも先に、差動アンプ2を起動させておくことにより、レベルシフタ回路の動作に支障を生じることなく、差動アンプ2のオン/オフ制御を適切に実施することが可能となる。なお、差動アンプ2を起動させるタイミングについては、差動アンプ2の起動に要する時間を考慮して適宜設定すればよい。
 時刻t2が到来すると、ロジック部20は、入力信号INのデータ更新を行う一方、ラッチイネーブル信号EN2をハイレベルに変遷する。このとき、ラッチ部5においては、パススイッチSW1が導通されるとともに、3ステートインバータINV6の出力が禁止状態(ハイインピーダンス状態)とされることにより、差動アンプ2の出力論理がインバータINV5を介してスルーされた状態(サンプリング状態)となる。
 その後、時刻t3が到来すると、ロジック部20は、入力信号INのデータが不変であるという認識に基づき、アンプイネーブル信号EN1とラッチイネーブル信号EN2をいずれもローレベルとする。これにより、時刻t1以前と同様、差動アンプ2は停止状態となり、ラッチ部5では、差動アンプ2の出力論理がラッチされた状態となる。なお、差動アンプ2を停止させるタイミングについては、ラッチ部5のサンプル/ホールド動作に要する時間を考慮して適宜設定すればよい。
 このように、第2実施形態のレベルシフタ回路であれば、レベルシフタ回路の未使用時(入力信号INのデータ不変時)に、差動アンプ2に対する動作電流の供給を遮断して、差動アンプ2の出力論理を後段のラッチ部5で保持することができるので、消費電力の低減(例えば、従来比で1/5程度)を実現することが可能となる。特に、第2実施形態のレベルシフタ回路は、バッテリ駆動を行うICへの搭載に好適であると言える。
 また、本実施形態の液晶駆動装置12は、図5に示すように、正電位VDDIと接地電位VSSとの間でパルス駆動される制御信号をレベルシフトすることにより、接地電位VSSと負電位MVDDとの間でパルス駆動されるアンプイネーブル信号EN1とラッチイネーブル信号EN2を生成し、これらを複数のレベルシフタ回路に出力する共用レベルシフタ回路124a、124bを有して成る。このような構成とすることにより、常時動作させておく必要のある共用レベルシフタ回路124a、124bの設置数を最小限に抑えることが可能となる。
 図7は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第2構成例を示すブロック図である。図7に示すように、本構成例の液晶表示装置(ないしは、これを搭載した携帯電話端末などのアプリケーション)は、液晶表示パネルA1と、マルチプレクサA2と、ソースドライバ回路A3と、ゲートドライバ回路A4と、外部DC/DCコンバータA5と、MPU[Micro Processing Unit]A6と、映像ソースA7と、を有する。
 液晶表示パネルA1は、ソースドライバ回路A3からマルチプレクサA2を介して供給される表示データ(アナログ電圧信号)の電圧値に応じて光透過率が変化する液晶素子を画素として用いたTFT[Thin Film Transistor]方式の映像出力手段である。
 マルチプレクサA2は、ソースドライバ回路A3から入力されるタイミング信号に基づいて、ソースドライバ回路A3から出力されるn系統の表示データをそれぞれz系統(zは1以上の整数)に分配することで(n×z)系統の表示データを生成し、これを液晶表示パネルA1に供給する。
 ソースドライバ回路A3は、映像ソースA7から入力されるデジタル形式の表示データをアナログ形式の表示データ(アナログ電圧信号)に変換し、これをマルチプレクサA2経由で液晶表示パネルA1の各画素(より正確には、液晶表示パネルA1の各画素に接続されたアクティブ素子のソース端子)に供給する。また、ソースドライバ回路A3は、MPUA6からコマンドなどの入力を受け付ける機能、液晶表示装置各部(マルチプレクサA2など)に電力を供給する機能、液晶表示装置各部(マルチプレクサA2、ゲートドライバ回路A4、及び、外部DC/DCコンバータA5)のタイミング制御を行う機能、及び、液晶表示パネルA1にコモン電圧を供給する機能を備えている。
 ゲートドライバ回路A4は、ソースドライバ回路A3から入力されるタイミング信号に基づいて、液晶表示パネルA1の垂直走査制御を行う。
 外部DC/DCコンバータA5は、ソースドライバ回路A3から入力されるタイミング信号に基づいて、ゲートドライバ回路A4の駆動に必要な電源電圧を生成する。
 MPUA6は、液晶表示装置が搭載されるセット全体を統括制御する主体であり、ソースドライバ回路A3に対して、各種のコマンドやクロック信号、8色表示モードで用いられる簡易表示データなどを供給する。
 映像ソースA7は、ソースドライバ回路A3に対して、通常表示モードで用いられる表示データやクロック信号を供給する。
 図8は、ソースドライバ回路A3の一構成例を示すブロック図である。図8に示すように、本構成例のソースドライバ回路A3は、MPUインタフェイスB1と、コマンドデコーダB2と、データレジスタB3と、部分表示データ用RAM[Random Access Memory]B4と、データ制御部B5と、表示データインタフェイスB6と、画像処理部B7と、データラッチ部B8と、ソースドライバ部B9と、OTPROM[One Time Programmable Read Only Memory]B10と、制御用レジスタB11と、アドレスカウンタ(RAMコントローラ)B12と、タイミングジェネレータB13と、発振器B14と、コモン電圧生成部B15と、マルチプレクサ用タイミングジェネレータB16と、ゲートドライバ用タイミングジェネレータB17と、外部DC/DC用タイミングジェネレータB18と、液晶表示装置用電源回路B19と、を有する。
 MPUインタフェイスB1は、MPUA6との間で、各種のコマンドやクロック信号、8色表示モードで用いられる簡易表示データなどのやり取りを行う。
 コマンドデコーダB2は、MPUインタフェイスB1を介して取得されたコマンドや簡易表示データなどのデコード処理を行う。
 データレジスタB3は、MPUインタフェイスB1を介して取得された各種の設定データや、OTPROMB10から読み出された初期設定データを一時格納する。
 部分表示データ用RAMB4は、簡易表示データの展開先として用いられる。
 データ制御部B5は、部分表示データ用RAMB4に展開されている簡易表示データのリード制御を行う。
 表示データインタフェイスB6は、映像ソースA7との間で、通常表示モードで用いられる表示データやクロック信号のやり取りを行う。
 画像処理部B7は、表示データインタフェイスB6を介して入力された表示データに対して、所定の画像処理(輝度ダイナミックレンジ補正や色補正、各種のノイズ除去補正など)を施す。
 データラッチ部B8は、画像処理部B7を介して入力される表示データ、ないしは、データ制御部B5を介して入力される簡易表示データをラッチする。
 ソースドライバ部B9は、データラッチ部B8を介して入力される表示データないしは簡易表示データに基づいて液晶表示パネルA1の駆動制御を行う。
 OTPROMB10は、データレジスタB3に格納すべき初期設定データを不揮発的に格納する。なお、OTPROMB10には、1回だけデータを書き込むことができる。
 制御用レジスタB11は、コマンドデコーダB2で取得されたコマンドや簡易表示データなどを一時格納する。
 アドレスカウンタB12は、タイミングジェネレータB13で生成されるタイミング信号に基づいて、制御用レジスタB11に一時格納されている簡易表示データを読み出し、これを部分表示データ用RAMB4に書き込む。
 タイミングジェネレータB13は、発振器B14から入力される内部クロック信号に基づいて、液晶表示装置全体の同期制御に必要なタイミング信号を生成し、ソースドライバ回路A3の各部(データラッチ部B8、アドレスカウンタB12、コモン電圧生成部B15、マルチプレクサ用タイミングジェネレータB16、ゲートドライバ用タイミングジェネレータB17、外部DC/DC用タイミングジェネレータB18、及び、液晶表示装置用電源回路B19)に供給する。
 発振器B14は、所定周波数の内部クロック信号を生成し、これをタイミングジェネレータB13に供給する。
 コモン電圧生成部B15は、タイミングジェネレータB13から入力されるタイミング信号に基づいて、コモン電圧を生成し、これを液晶表示パネルA1に供給する。
 マルチプレクサ用タイミングジェネレータB16は、タイミングジェネレータB13から入力されるタイミング信号に基づいて、マルチプレクサ用のタイミング信号を生成し、これをマルチプレクサA2に供給する。
 ゲートドライバ用タイミングジェネレータB17は、タイミングジェネレータB13から入力されるタイミング信号に基づいて、ゲートドライバ用のタイミング信号を生成し、これをゲートドライバ回路A4に供給する。
 外部DC/DC用タイミングジェネレータB18は、タイミングジェネレータB13から入力されるタイミング信号に基づいて、外部DC/DC用のタイミング信号を生成し、これを外部DC/DCコンバータA5に供給する。
 液晶表示装置用電源回路B19は、タイミングジェネレータB13から入力されるタイミング信号に基づいて、液晶表示装置用の電源電圧を生成し、これを液晶表示装置の各部(マルチプレクサA2など)に供給する。
 図9は、ソースドライバ部B9の一構成例を示すブロック図である。図9に示す通り、本構成例のソースドライバ部B9は、液晶表示パネルA1の駆動に際して、液晶素子に印加される出力信号の極性反転制御を行うものであり、レベルシフタ回路C1(1)~C1(n)と、デジタル/アナログ変換回路C2(1)~C2(n)と、ソースアンプ回路C3(1)~C3(n)と、極性反転制御用パススイッチC4(1)~C4(n)と、8色表示モード用パススイッチC5(1)~C5(n)と、出力端子C6(1)~C6(n)と、抵抗ラダーC7と、セレクタC8~C11と、アンプC12~C15と、第1階調電圧生成部C16と、第2階調電圧生成部C17と、出力キャパシタC18~C21と、を有する。
 レベルシフタ回路C1(1)~C1(n)は、それぞれ、データラッチ部B8から入力されるmビットの表示データをレベルシフトして後段に伝達する。具体的に述べると、奇数列のレベルシフタ回路C1(i)(i=1、3、5、…、(n-1)、以下についても同様)は、入力信号を接地電位と正電位との間でパルス駆動される出力信号に変換する正極性のレベルシフタ回路である。一方、偶数列のレベルシフタ回路C1(j)(j=(i+1)=2、4、6、…、n、以下についても同様)は、入力信号を接地電位と負電位との間でパルス駆動される出力信号に変換する負極性のレベルシフタ回路である。なお、レベルシフタ回路C1(1)~C1(n)は、それぞれ、mビットの表示データを並列に受け取ることができるように、m個のレベルシフタ回路を並列に接続している。また、負極性のレベルシフタ回路C1(j)には、先出の図2ないし図3で説明した本発明の回路構成を適用することが可能である。
 デジタル/アナログ変換回路C2(1)~C2(n)は、それぞれ、レベルシフタ回路C1(1)~C1(n)を介して入力されるmビットの表示データをアナログ信号に変換して出力する。
 より具体的に述べると、奇数列のデジタル/アナログ変換回路C2(i)は、接地電位と正電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ(正極性電圧)に変換する。なお、デジタル/アナログ変換回路C2(i)には、第1階調電圧生成部C16から、2m階調の第1階調電圧(正極性)が入力されている。つまり、デジタル/アナログ変換回路C2(i)で生成されるアナログ形式の表示データは、レベルシフタ回路C1(i)から入力されたデジタル形式の表示データ(mビット)に応じて、2m階調の第1階調電圧(正極性)のいずれか一が選択されたものとなる。
 一方、偶数列のデジタル/アナログ変換回路C2(j)は、接地電位と負電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ(負極性電圧)に変換する。なお、デジタル/アナログ変換回路C2(j)には、第2階調電圧生成部C17から、2m階調の第2階調電圧(負極性)が入力されている。すなわち、デジタル/アナログ変換回路C2(j)で生成されるアナログ形式の表示データは、レベルシフタ回路C1(j)から入力されたデジタル形式の表示データ(mビット)に応じて、2m階調の第2階調電圧(負極性)のいずれか一が選択されたものとなる。
 ソースアンプ回路C3(1)~C3(n)は、デジタル/アナログ変換回路C2(1)~C2(n)で生成されたアナログ形式の表示データを増幅して後段に出力する。具体的に述べると、奇数列のソースアンプ回路C3(i)は、接地電位と正電位との間で駆動され、デジタル/アナログ変換回路C2(i)から入力される表示データ(正極性信号)の電流能力を増強して後段に出力する。一方、偶数列のソースアンプ回路C3(j)は、接地電位と負電位との間で駆動され、デジタル/アナログ変換回路C2(j)から入力される表示データ(負極性信号)の電流能力を増強して後段に出力する。
 極性反転制御用パススイッチC4(1)~C4(n)は、互いに隣り合う出力端子C6(i)と出力端子C6(j)との間で、それぞれ正極性回路(C1(i)~C3(i))と負極性回路(C1(j)~C3(j))を1組ずつ共有すべく、ソースアンプ回路C3(i)及びC3(j)と、出力端子C6(i)及びC6(j)の接続関係を切り替える。
 例えば、第1フレームでは、ソースアンプ回路C3(i)と出力端子C6(i)を接続し、かつ、ソースアンプC3(j)と出力端子C6(j)を接続するように、極性反転制御用パススイッチC4(1)~C4(n)のオン/オフ制御が行われる。このようなスイッチング制御により、第1フレームでは、奇数列の出力端子C6(i)から液晶素子に出力される出力信号として、奇数列のソースアンプC3(i)で生成された正極性のアナログ信号が選択され、偶数列の出力端子C6(j)から液晶素子に出力される出力信号として、偶数列のソースアンプC3(j)で生成された負極性のアナログ信号が選択される。
 次に、上記の第1フレームに続く第2フレームでは、ソースアンプ回路C3(i)と出力端子C6(j)を接続し、かつ、ソースアンプC3(j)と出力端子C6(i)を接続するように、極性反転制御用パススイッチC4(1)~C4(n)のオン/オフ制御が行われる。このようなスイッチング制御により、第2フレームでは、奇数列の出力端子C6(i)から液晶素子に出力される出力信号として、偶数列のソースアンプC3(j)で生成された負極性のアナログ信号が選択され、偶数列の出力端子C6(j)から液晶素子に出力される出力信号として、奇数列のソースアンプC3(i)で生成された正極性のアナログ信号が選択される。
 このような極性反転制御を行う構成であれば、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。
 また、上記の極性反転制御を行う構成であれば、液晶表示パネルA1のコモン電圧(全ての液晶素子の対向電極に対して共通に印加される電圧)を接地電位に固定することができるので、液晶表示パネルA1の対向容量に対する充放電が不要となり、消費電力の低減を実現することが可能である。
 また、上記の極性反転制御を行う構成であれば、互いに隣り合う出力端子C6(i)と出力端子C6(j)との間で、それぞれ正極性回路(C1(i)~C3(i))と負極性回路(C1(j)~C3(j))を1組ずつ共有することができるので、ソースドライバ回路A3の小型化(チップ面積縮小)に貢献することが可能となる。
 8色表示モード用パススイッチC5(1)~C5(n)は、8色表示モード時(MPUA6から入力される簡易表示データに基づいて映像表示を行う動作モード)において、出力端子C6(1)~C6(n)から、2m階調の階調電圧ではなく、ハイレベル/ローレベルのみの2値電圧を出力する際に用いられる。具体的に述べると、奇数列の8色表示モード用パススイッチC5(i)は、ソースアンプC3(i)の出力端と正電位の印加端との間に接続された第1パススイッチと、ソースアンプC3(i)の出力端と接地電位の印加端との間に接続された第2パススイッチを有しており、簡易表示データに基づいて正電位と接地電位のいずれか一方を出力するように、第1、第2パススイッチのオン/オフ制御が排他的(相補的)に行われる。また、偶数列の8色表示モード用パススイッチC5(j)は、ソースアンプC3(j)の出力端と負電位の印加端との間に接続された第3パススイッチと、ソースアンプC3(j)の出力端と接地電位の印加端との間に接続された第4パススイッチを有しており、簡易表示データに基づいて負電位と接地電位のいずれか一方を出力するように、第1、第2パススイッチのオン/オフ制御が排他的(相補的)に行われる。なお、8色表示モード時には、レベルシフタ回路C1(1)~C1(n)、デジタル/アナログ変換回路C2(1)~C2(n)、及び、ソースアンプ回路C3(1)~C3(n)に対する電源供給が遮断されて、各々の動作が停止される。このような構成とすることにより、8色表示モード時には、不要な消費電力を削減することが可能となる。
 出力端子C6(1)~C6(n)は、ソースドライバ回路A3からマルチプレクサA2に対してn系統の出力信号を供給するための外部端子である。
 抵抗ラダーC7は、所定の基準電圧(Vref)を抵抗分割することにより、複数の分圧電圧を生成する。
 セレクタC8~C11は、それぞれ、抵抗ラダーC7で生成された複数の分圧電圧からいずれか一を選択する。なお、セレクタC8で選択される分圧電圧とセレクタC9で選択される分圧電圧については、互いに異なる電圧値を有する。また、セレクタC10で選択される分圧電圧とセレクタC11で選択される分圧電圧についても、互いに異なる電圧値を有する。
 アンプC12及びC13は、いずれも接地電位と正電位との間で駆動され、セレクタC8及びC9から各々入力される分圧電圧を増幅して正極性の第1、第2増幅電圧を生成する。アンプC14及びC15は、いずれも接地電位と負電位との間で駆動され、セレクタC10及びC11から各々入力される分圧電圧を増幅して負極性の第3、第4増幅電圧を生成する。
 第1階調電圧生成部C16は、アンプC12から入力される正極性の第1増幅電圧と、アンプC13から入力される正極性の第2増幅電圧との間で離散的に変化する2m階調の第1階調電圧(正極性)を生成する。
 第2階調電圧生成部C17は、アンプC14から入力される負極性の第3増幅電圧と、アンプC15から入力される負極性の第4増幅電圧との間で離散的に変化する2m階調の第2階調電圧(負極性)を生成する。
 出力キャパシタC18~C21は、それぞれアンプC12~C15の出力端に接続されて、第1~第4増幅電圧を平滑化する。
 図10A及び図10Bは、それぞれ液晶表示パネルA1とソースドライバ回路A3との第1接続形態及び第2接続形態を示す模式図である。なお、図10A及び図10Bでは、説明を簡単とするために、マルチプレクサA2の描写を省略している。両図に示す通り、ソースドライバ回路A3は、2タイプの配線選択に対応すべく、配線状態に応じてソース信号の出力シーケンスを変化させる機能を備えている。
 より具体的に述べると、図10Aの配線状態においては、ソースドライバ回路A3の長辺中央部と一方の長辺端部(紙面上側端部)との間に設けられた出力端子から、液晶表示パネルA1の0列目/1列目用ソース信号S0/S1、…、236列目/237列目用ソース信号S236/S237が順次出力されており、ソースドライバ回路A3の長辺中央部と他方の長辺端部(紙面下側端部)との間に設けられた出力端子からは、液晶表示パネルA1の2列目/3列目用ソース信号S2/S3、…、238列目/239列目用ソース信号S238/S239が順次出力されている。すなわち、図10Aの配線状態においては、ソースドライバ回路A3の長辺中央部を境にして、その両側にソース信号が交互に順次割り振られた形となっている。
 一方、図10Bの配線状態においては、ソースドライバ回路A3の長辺中央部と一方の長辺端部(紙面上側端部)との間に設けられた出力端子から、液晶表示パネルA1の0列目/1列目用ソース信号S0/S1、…、118列目/119列目用ソース信号S118/S119が順次出力されており、ソースドライバ回路A3の長辺中央部と他方の長辺端部(紙面下側端部)との間に設けられた出力端子からは、液晶表示パネルA1の120列目/121列目用ソース信号S120/S121、…、238列目/239列目用ソース信号S238/S239が順次出力されている。すなわち、図10Bの配線状態においては、ソースドライバ回路A3の長辺中央部を境にして、一方の長辺端部側にソース信号の前半部分が順次割り振られ、他方の長辺端部側にソース信号の後半部分が順次割り振られた形となっている。
 このような出力シーケンス変化機能を備えたソースドライバ回路A3であれば、ユーザのニーズに応じて、柔軟な配線選択を行うことが可能である。
 図11は、ソースドライバ回路A3のタイミング制御を説明するためのブロック図である。図11に示すように、ソースドライバ回路A3は、発振器D1と、タイミングジェネレータD2と、表示データインタフェイスD3と、アドレスカウンタ(RAMコントローラ)D4と、部分表示データ用RAMD5と、ソースデータタイミングコントローラD6と、OTPROMD7と、OTPコントローラD8と、外部DC/DC用タイミングジェネレータD9と、マルチプレクサ・ゲートドライバ用タイミングジェネレータD10と、液晶表示パネル用電源回路D11と、を有する。なお、図11では、説明の便宜上、図8で既出の機能ブロックにも別途新たな符号が付されている。
 発振器D1(図7の発振器B14に相当)は、所定周波数の内部クロック信号を生成して、これをタイミングジェネレータD2に供給する。
 タイミングジェネレータD2(図7のタイミングジェネレータB13に相当)は、発振器D1から入力される内部クロック信号、或いは、表示データインタフェイスD3を介して入力される外部クロック信号に基づいて、液晶表示装置全体の同期制御に必要なタイミング信号を生成し、ソースドライバ回路A3の各部(アドレスカウンタD4、ソースデータタイミングコントローラD6、OTPコントローラD8、外部DC/DC用タイミングジェネレータD9、マルチプレクサ・ゲートドライバ用タイミングジェネレータD10、及び、液晶表示装置用電源回路D11)に供給する。
 表示データインタフェイスD3(図7の表示データインタフェイスB6に相当)は、映像ソースA7との間で、通常表示モードで用いられる表示データやクロック信号のやり取りを行う。また、表示データインタフェイスD3は、映像ソースA7から入力される外部クロック信号をタイミングジェネレータD2に供給する。
 アドレスカウンタD4(図7のアドレスカウンタB12に相当)は、タイミングジェネレータD2で生成されるタイミング信号に基づいて、制御用レジスタ(図11では図示せず)に一時格納されている簡易表示データを読み出し、これを部分表示データ用RAMD5に書き込む。
 部分表示データ用RAMD5(図8の部分表示データ用RAMB4に相当)は、簡易表示データの展開先として用いられる。
 ソースデータタイミングコントローラD6(図7のデータ制御部B5、及び、データラッチ部B8に相当)は、タイミングジェネレータD2で生成されるタイミング信号に基づいて、表示データインタフェイスD3から入力される表示データ、或いは、部分表示データ用RAMD5に展開されている簡易表示データをソースドライバ部(図11では図示せず)にラッチ出力する。
 OTPROMD7(図7のOTPROMB10に相当)は、データレジスタ(図11では図示せず)に格納すべき初期設定データを不揮発的に格納する。なお、OTPROMD7には、1回だけデータを書き込むことができる。
 OTPコントローラD8は、タイミングジェネレータD2で生成されるタイミング信号に基づいて、OTPROMD7に対するアクセス制御を行う。
 外部DC/DC用タイミングジェネレータD9(図7の外部DC/DC用タイミングジェネレータB18に相当)は、タイミングジェネレータD2から入力されるタイミング信号に基づいて、外部DC/DC用のタイミング信号を生成し、これを外部DC/DCコンバータA5に供給する。
 マルチプレクサ・ゲートドライバ用タイミングジェネレータD10(図7のマルチプレクサ用タイミングジェネレータB16、及び、ゲートドライバ用タイミングジェネレータB17に相当)は、タイミングジェネレータD2から入力されるタイミング信号に基づいて、マルチプレクサ用のタイミング信号、及び、ゲートドライバ用のタイミング信号を各々生成し、これをマルチプレクサA2及びゲートドライバ回路A4に供給する。
 液晶表示パネル用電源回路D11(図7の液晶表示装置用電源回路B19に相当)は、タイミングジェネレータD2から入力されるタイミング信号に基づいて、液晶表示装置用の電源電圧を生成し、これを液晶表示装置各部(マルチプレクサA2など)に供給する。
 図12は、発振特性の一例を示すテーブルである。本図の通り、発振器D1で生成される内部クロック信号の発振周波数fosc1は、5MHz(typ.)に保証されている。
 次に、ソースドライバ回路A3の8色表示モードについて説明する。図13A及び図13Bは、それぞれ8色表示モードの第1動作例及び第2動作例を示すタイミングチャートであり、上から順に、チップセレクト信号SCEX、リセット信号RESX、データ信号SDI、及び、クロック信号SCLが描写されている。
 3線9ビットシリアルインタフェイスモードでは、9ビットのデータ信号SDIが入力される毎に、2ピクセル分のデータがフレームメモリに格納される。なお、データ信号SDIの内訳は、先頭1ビットがデータ/コマンド指定用フラグ(「1」はデータ、「0」はコマンド)、続く2ビットが空データ、続く3ビットが第x番目のピクセルデータ(RGB)、続く3ビットが第(x+1)番目のピクセルデータ(RGB)である。ただし、フレームを形成する最終ピクセルが奇数番目で終了する場合、最終ピクセルのデータは図13Bのように伝達される。すなわち、データ信号SDIの内訳は、先頭1ビットがデータ/コマンド指定用フラグ、続く2ビットが空データ、続く3ビットが第x番目(最終)のピクセルデータ(RGB)となり、その後に続く3ビットのピクセルデータは無視される。なお、上記した3ビットのピクセルデータ(RGB)は、図9で示した8色表示モード用パススイッチC5(1)~C5(n)のスイッチング制御に用いられる。
 次に、ソースドライバ回路A3のリセット動作について説明する。ソースドライバ回路A3のリセット方法としては、ハードウェアリセットとソフトウェアリセットの2種類が用意されている。ハードウェアリセットでは、RESX端子の電圧レベルに応じて初期化が行われる。RESX端子がローレベルとされると、ソースドライバ回路A3内部の動作状態に依らず、即座にリセット状態となる。ソフトウェアリセットでは、ソフトウェアリセットコマンドの発行によって初期化が行われる。ソフトウェアリセットコマンドが認識されたとき、ソースドライバ回路A3の動作状態が「ディスプレイON」であれば、自動ディスプレイオフシーケンスの実行後にリセット状態となる。一方、ソースドライバ回路A3の動作状態が「ディスプレイOFF」であれば、即座にリセット状態となる。
 ハードウェアリセットとソフトウェアリセットの違いについて、図14~図16にまとめて記載する。図14は、リセット方法を説明するためのテーブルである。図15は、リセット後の状態を説明するためのテーブルである。図16は、自動表示オフシーケンスを説明するためのテーブルである。
 なお、上記では、本発明に係るレベルシフタ回路を液晶表示装置(特に、これに搭載される液晶駆動装置)に適用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の用途に供されるレベルシフタ回路全般に広く適用することが可能である。
 また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
 本発明は、レベルシフタ回路を形成する高耐圧素子の個数削減を図る上で有用な技術であり、例えば、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない液晶駆動装置などに好適な技術である。
   10  ガラス基板
   11  液晶画素
   12  液晶駆動装置
   121  レベルシフタ回路群
   122  デジタル/アナログ変換回路群
   123  ソースアンプ回路群
   124a、124b  共用レベルシフタ回路
   20  ロジック部
   30  フレキシブルケーブル
   1  入力バッファ
   2  差動アンプ
   3  出力バッファ
   4  イネーブル制御部
   5  ラッチ部
   N1、N2  Nチャネル型MOS電界効果トランジスタ(高耐圧素
          子)

   N3~N5  Nチャネル型MOS電界効果トランジスタ(中耐圧素
          子)
   P1~P6  Pチャネル型MOS電界効果トランジスタ(中耐圧素
          子)
   INV1、INV2  インバータ(低耐圧素子)
   INV3~INV5  インバータ(中耐圧素子)
   INV6  3ステートインバータ(中耐圧素子)
   SW1  パススイッチ(中耐圧素子)
   A1  液晶表示パネル(液晶画素)
   A2  マルチプレクサ
   A3  ソースドライバ回路
   A4  ゲートドライバ回路
   A5  外部DC/DCコンバータ
   A6  MPU
   A7  映像ソース
   B1  MPUインタフェイス
   B2  コマンドデコーダ
   B3  データレジスタ
   B4  部分表示データ用RAM
   B5  データ制御部
   B6  表示データインタフェイス
   B7  画像処理部
   B8  データラッチ部
   B9  ソースドライバ部
   B10  OTPROM
   B11  制御用レジスタ
   B12  アドレスカウンタ(RAMコントローラ)
   B13  タイミングジェネレータ
   B14  発振器
   B15  コモン電圧生成部
   B16  マルチプレクサ用タイミングジェネレータ
   B17  ゲートドライバ用タイミングジェネレータ
   B18  外部DC/DC用タイミングジェネレータ
   B19  液晶表示装置用電源回路
   C1(1)~C1(n)  レベルシフタ回路
   C2(1)~C2(n)  デジタル/アナログ変換回路
   C3(1)~C3(n)  ソースアンプ回路
   C4(1)~C4(n)  パススイッチ(極性反転制御用)
   C5(1)~C5(n)  パススイッチ(8色表示モード用)
   C6(1)~C6(n)  出力端子
   C7  抵抗ラダー
   C8~C11  セレクタ
   C12~C15  アンプ
   C16  第1階調電圧生成部(正極性)
   C17  第2階調電圧生成部(負極性)
   C18~C21  出力キャパシタ
   D1  発振器
   D2  タイミングジェネレータ
   D3  表示データインタフェイス
   D4  アドレスカウンタ(RAMコントローラ)
   D5  部分表示データ用RAM
   D6  ソースデータタイミングコントローラ
   D7  OTPROM
   D8  OTPコントローラ
   D9  外部DC/DC用タイミングジェネレータ
   D10  マルチプレクサ・ゲートドライバ用タイミングジェネレー
        タ
   D11  液晶表示装置用電源回路

Claims (9)

  1.  接地電位の印加端と負電位の印加端との間に接続された一対のNチャネル型電界効果トランジスタから成る差動入力段を用いて、前記接地電位と正電位との間でパルス駆動される入力信号を差動形式で受け取り、これを差動増幅することによって、前記接地電位と前記負電位との間でパルス駆動される出力信号を生成する差動アンプを有して成ることを特徴とするレベルシフタ回路。
  2.  前記レベルシフタ回路を形成する複数のトランジスタのうち、前記差動入力段を形成する前記一対のNチャネル型電界効果トランジスタは、前記正電位と前記負電位との電位差にも耐え得る高耐圧素子であり、その余のトランジスタは、より耐圧の低い中耐圧素子や低耐圧素子であることを特徴とする請求項1に記載のレベルシフタ回路。
  3.  第1制御信号に応じて前記差動アンプをオン/オフするイネーブル制御部と、第2制御信号に応じて前記差動アンプの出力信号をサンプル/ホールドするラッチ出力部と、を有して成ることを特徴とする請求項2に記載のレベルシフタ回路。
  4.  m系統(mは2以上の整数)の入力信号を各々レベルシフトしてm系統の出力信号を生成するm個のレベルシフタ回路と;
     前記m系統の出力信号をmビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル/アナログ変換回路と;
     前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と;
     をn組(nは1以上の整数)有して成る負荷駆動装置であって、
     前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、請求項3に記載のレベルシフタ回路であることを特徴とする負荷駆動装置。
  5.  前記接地電位と前記負電位との間でパルス駆動される第1、第2制御信号を生成して、これらを前記複数のレベルシフタ回路に出力する共用レベルシフタ回路を有して成ることを特徴とする請求項4に記載の負荷駆動装置。
  6.  前記負荷は、液晶画素であることを特徴とする請求項5に記載の負荷駆動装置。
  7.  請求項6に記載の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ることを特徴とする液晶表示装置。
  8.  前記負荷駆動装置から出力されるn系統の出力信号をそれぞれz系統(zは1以上の整数)に分配することで(n×z)系統の出力信号を生成し、これを前記液晶画素に供給するマルチプレクサを有して成ることを特徴とする液晶表示装置。
  9.  前記負荷駆動装置は、n系統の出力信号の生成動作に合わせて、前記マルチプレクサのタイミング制御を行うマルチプレクサ用タイミングジェネレータを有して成ることを特徴とする請求項8に記載の液晶表示装置。
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