JPWO2010050543A1 - レベルシフタ回路、負荷駆動装置、液晶表示装置 - Google Patents

Abstract

本発明に係るレベルシフタ回路は、接地電位ＶＳＳの印加端と負電位ＭＶＤＤの印加端との間に接続された一対のＮチャネル型電界効果トランジスタＮ１、Ｎ２から成る差動入力段を用いて、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮを差動形式で受け取り、これを差動増幅することによって、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴを生成する差動アンプ２を有する。

Description

本発明は、レベルシフタ回路、並びに、これを用いた負荷駆動装置（例えば液晶駆動装置）及び液晶表示装置に関するものである。

図６は、レベルシフタ回路の一従来例を示す回路図である。図６に示したように、従来のレベルシフタ回路は、インバータＩＮＶａ、ＩＮＶｂと、Ｐチャネル型ＭＯＳ電界効果Ｐａ〜Ｐｄと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ〜Ｎｄと、を有して成る構成とされていた。なお、上記構成から成るレベルシフタ回路において、インバータＩＮＶａ、ＩＮＶｂは、それぞれ、正電位ＶＤＤＩ（例えば１．６［Ｖ］）の印加端と接地電位ＶＳＳ（０［Ｖ］）の印加端との間に接続されており、トランジスタＰａ、Ｐｂ、Ｎａ、Ｎｂは、それぞれ、正電位ＶＤＤＩの印加端と負電位ＭＶＤＤ（例えば−６．０［Ｖ］）の印加端との間に接続されており、トランジスタＰｃ、Ｐｄ、Ｎｃ、Ｎｄは、それぞれ、接地電位ＶＳＳの印加端と負電位ＭＶＤＤの印加端との間に接続されていた。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０００−１９５２８４号公報

確かに、上記従来のレベルシフタ回路であれば、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮを、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力することが可能である。

しかしながら、上記従来のレベルシフタ回路は、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮをＰチャネル型ＭＯＳ電界効果トランジスタＰａ、Ｐｂのゲートで受け取る構成とされていたので、トランジスタＰａ、Ｐｂを確実にオン／オフさせるためには、トランジスタＰａ、Ｐｂのソースに対して接地電位ＶＳＳではなく、正電位ＶＤＤＩを印加しておく必要があった。

このように、トランジスタＰａ、Ｐｂのソースに正電位ＶＤＤＩが印加されている上記従来のレベルシフタ回路では、トランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃのゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位ＶＤＤＩと負電位ＭＶＤＤとの電位差（例えば７．６［Ｖ］）が印加されるため、これらのトランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃについては、上記の電位差にも耐え得る高耐圧素子（例えば２８［Ｖ］耐圧）を用いなければならなかった。

ただし、上記の高耐圧素子は、より耐圧の低い中耐圧素子（例えば６［Ｖ］耐圧）や低耐圧素子（例えば１．８［Ｖ］耐圧）に比べてゲート容量が大きく、その充放電に多くの電流が必要となるため、オン／オフ応答速度の低下やこれに伴う貫通電流の増大（延いては、レベルシフタ回路全体で消費される動作電流の増大）を招来する要因となっていた。

また、上記の高耐圧素子は、中耐圧素子や低耐圧素子に比べてレイアウト面積が大きいため、半導体装置の小型化を阻害する要因となっていた。特に、液晶ドライバＩＣのように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合、ＰＡＤピッチの制約等から、レベルシフタ回路を幅方向（長辺方向）に大型化することはできないため、そのレイアウト面積を確保するためには、レベルシフタ回路を縦方向（短辺方向）に大型化せざるを得ず、液晶パネルの挟額縁化という要求に応えることが困難であった。

本発明は、上記の問題点に鑑み、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能なレベルシフタ回路、並びに、これを用いた負荷駆動装置及び液晶表示装置を提供することを目的とする。

上記目的を達成すべく、本発明に係るレベルシフタ回路は、接地電位の印加端と負電位の印加端との間に接続された一対のＮチャネル型電界効果トランジスタから成る差動入力段を用いて、前記接地電位と正電位との間でパルス駆動される入力信号を差動形式で受け取り、これを差動増幅することによって、前記接地電位と前記負電位との間でパルス駆動される出力信号を生成する差動アンプを有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成るレベルシフタ回路において、前記レベルシフタ回路を形成する複数のトランジスタのうち、前記差動入力段を形成する前記一対のＮチャネル型電界効果トランジスタは、前記正電位と前記負電位との電位差にも耐え得る高耐圧素子であり、その余のトランジスタは、より耐圧の低い中耐圧素子や低耐圧素子である構成（第２の構成）にするとよい。

また、上記第２の構成から成るレベルシフタ回路は、第１制御信号に応じて前記差動アンプをオン／オフするイネーブル制御部と、第２制御信号に応じて前記差動アンプの出力信号をサンプル／ホールドするラッチ出力部と、を有して成る構成（第３の構成）にするとよい。

また、本発明に係る負荷駆動装置は、ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、上記第３の構成から成るレベルシフタ回路である構成（第４の構成）とされている。

なお、上記第４の構成から成る負荷駆動装置は、前記接地電位と前記負電位との間でパルス駆動される第１、第２制御信号を生成して、これらを前記複数のレベルシフタ回路に出力する共用レベルシフタ回路を有して成る構成（第５の構成）にするとよい。

また、上記第５の構成から成る負荷駆動装置において、前記負荷は、液晶画素である構成（第６の構成）にするとよい。

また、本発明に係る液晶表示装置は、上記第６の構成から成る負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成る構成（第７の構成）にするとよい。

また、上記第７の構成から成る液晶表示装置は、前記負荷駆動装置から出力されるｎ系統の出力信号をそれぞれｚ系統（ｚは１以上の整数）に分配することで（ｎ×ｚ）系統の出力信号を生成し、これを前記液晶画素に供給するマルチプレクサを有して成る構成（第８の構成）にするとよい。

また、上記第８の構成から成る液晶表示装置において、前記負荷駆動装置は、ｎ系統の出力信号の生成動作に合わせて、前記マルチプレクサのタイミング制御を行うマルチプレクサ用タイミングジェネレータを有して成る構成（第９の構成）にするとよい。

本発明に係るレベルシフタ回路、及び、これを用いた負荷駆動装置であれば、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。

は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第１構成例を示す模式図である。 は、本発明に係るレベルシフタ回路の第１実施形態を示す回路図である。 は、本発明に係るレベルシフタ回路の第２実施形態を示す回路図である。 は、アンプイネーブル信号ＥＮ１とラッチイネーブル信号ＥＮ２の一例を示すタイミングチャートである。 は、共用レベルシフタ回路の設置例を示すブロック図である。 は、レベルシフタ回路の一従来例を示す回路図である。 は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第２構成例を示すブロック図である。 は、ソースドライバ回路Ａ３の一構成例を示すブロック図である。 は、ソースドライバ部Ｂ９の一構成例を示すブロック図である。 は、液晶表示パネルＡ１とソースドライバ回路Ａ３との第１接続形態を示す模式図である。 は、液晶表示パネルＡ１とソースドライバ回路Ａ３との第２接続形態を示す模式図である。 は、ソースドライバ回路Ａ３のタイミング制御を説明するためのブロック図である。 は、発振特性の一例を示すテーブルである。 は、８色表示モードの第１動作例を示すタイミングチャートである。 は、８色表示モードの第２動作例を示すタイミングチャートである。 は、リセット方法を説明するためのテーブルである。 は、リセット後の状態を説明するためのテーブルである。 は、自動表示オフシーケンスを説明するためのテーブルである。

以下では、本発明に係るレベルシフタ回路を用いた液晶表示装置を例に挙げながら、詳細な説明を行う。

図１は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第１構成例を示す模式図である。図１に示すように、本構成例の液晶表示装置は、ガラス基板１０と、ロジック部２０と、フレキシブルケーブル３０と、有して成る。

ガラス基板１０には、液晶画素１１が形成されているほか、その余白領域（額縁領域）に液晶駆動装置１２（液晶ドライバＩＣ）がＣＯＧ［Chip On Glass］方式で直接実装されている。

液晶駆動装置１２は、液晶画素１１を駆動する手段として、ソースドライバ部、ゲートドライバ部、及び、コモンドライバ部などを有して成り、特に、液晶駆動装置１２のソースドライバ部は、図１に示したように、レベルシフタ回路群１２１と、デジタル／アナログ変換回路群１２２と、ソースアンプ群１２３と、を有して成る。

より具体的に述べると、液晶駆動装置１２のソースドライバ部は、ｍ系統（ただし、ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路（図１の例では、「ＬＳ×ｍ」という符号を付した単一のブロック要素として描写）と、前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路（図１の例では、「ＤＡＣ」という符号を付したブロック要素として描写）と、前記アナログ信号をソース信号として液晶画素１１に供給するソースアンプ回路（図１の例では、「ＡＭＰ」という符号を付したブロック要素として描写）と、をｎ組（ただし、ｎは１以上の整数）有して成る。

ここで、液晶駆動信号として液晶画素１１に供給されるソース信号は、液晶画素１１の焼付きを防止するという観点から、所定のフレーム毎に正負の極性を反転させることが望ましい。そこで、本実施形態の液晶駆動装置１２においては、ロジック部２０からの入力信号（映像信号）に応じて正極性のソース信号を生成する第１駆動系統（正極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）と、負極性のソース信号を生成する第２駆動系統（負極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）を個別に用意しておき、両者を交互に切り替えながら、液晶画素１１を駆動する構成が採用されている。なお、本発明に係るレベルシフタ回路は、上記した負極性のレベルシフタ回路として好適に用いられるものであるが、その構成については、後ほど詳細に説明する。

ロジック部２０は、フレキシブルケーブル３０を介して、ガラス基板１０上の液晶駆動装置１２に接続されており、液晶駆動装置１２を介して液晶画素１１の制御信号（ソース信号、ゲート信号、コモン信号など）を出力する。

フレキシブルケーブル３０は、柔軟性のある薄膜上にプリント配線が形成された信号伝達経路であり、その両端には液晶駆動装置１２及びロジック部２０との電気的な接続を確立するためのコネクタが設けられている。なお、図１の例では、ガラス基板１０上に液晶駆動装置１２をＣＯＧ方式で実装した構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、フレキシブルケーブル３０上に液晶駆動装置１２をＣＯＦ［Chip On Film］方式で実装しても構わない。

図２は、本発明に係るレベルシフタ回路の第１実施形態を示す回路図である。図２に示したように、本実施形態のレベルシフタ回路は、接地電位ＶＳＳ（０［Ｖ］）と正電位ＶＤＤＩ（例えば１．６［Ｖ］）との間でパルス駆動される入力信号ＩＮ（ロジック部２０からの映像信号）を、接地電位ＶＳＳと負電位ＭＶＤＤ（例えば−６．０［Ｖ］）との間でパルス駆動される出力信号ＯＵＴに変換する手段であり、入力バッファ１と、差動アンプ２と、出力バッファ３と、を有して成る。入力バッファ１は、インバータＩＮＶ１、ＩＮＶ２を有して成る。差動アンプ２は、Ｐチャネル型ＭＯＳ電界効果Ｐ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、を有して成る。出力バッファ３は、インバータＩＮＶ３を有して成る。

インバータＩＮＶ１の入力端は、入力信号ＩＮの印加端に接続されている。インバータＩＮＶ２の入力端は、インバータＩＮＶ１の出力端に接続されている。インバータＩＮＶ１、ＩＮＶ２の第１電源端は、いずれも正電位ＶＤＤＩの印加端に接続されている。インバータＩＮＶ１、ＩＮＶ２の第２電源端は、いずれも接地電位ＶＳＳの印加端に接続されている。トランジスタＰ１、Ｐ２のソースは、いずれも接地電位ＶＳＳの印加端に接続されている。トランジスタＰ１、Ｐ２のゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＮ１、Ｎ２のドレインは、それぞれトランジスタＰ１、Ｐ２のドレインに接続されている。トランジスタＮ１のゲートは、インバータＩＮＶ２の出力端に接続されている。トランジスタＮ２のゲートは、インバータＩＮＶ１の出力端に接続されている。トランジスタＮ１、Ｎ２のソースは、いずれもトランジスタＮ３のドレインに接続されている。トランジスタＮ３のゲートは、バイアス電位ＢＩＡＳの印加端に接続されている。トランジスタＮ３のドレインは、負電位ＭＶＤＤの印加端に接続されている。トランジスタＰ３のソースは、接地電位ＶＳＳの印加端に接続されている。トランジスタＰ３のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ３のドレインは、トランジスタＮ４のドレインに接続されている。トランジスタＮ４のゲートは、バイアス電位ＢＩＡＳの印加端に接続されている。トランジスタＮ４のソースは、負電位ＭＶＤＤの印加端に接続されている。インバータＩＮＶ３の入力端は、トランジスタＰ３のドレインに接続されている。インバータＩＮＶ３の出力端は、出力信号ＯＵＴの出力端に接続されている。インバータＩＮＶ３の第１電源端は、接地電位ＶＳＳの印加端に接続されている。インバータＩＮＶ３の第２電源端は、負電位ＭＶＤＤの印加端に接続されている。

次に、上記構成から成るレベルシフタ回路の動作について説明する。上記構成から成るレベルシフタ回路において、入力信号ＩＮがハイレベル（ＶＤＤＩ）であるときには、トランジスタＮ１のゲートにハイレベル（ＶＤＤＩ）が印加され、トランジスタＮ２のゲートにローレベル（ＶＳＳ）が印加されるので、トランジスタＮ１に流れる電流が増加し、トランジスタＮ２に流れる電流が減少する。その結果、トランジスタＰ３のゲート電位が上昇して、トランジスタＰ３のドレイン電位（差動アンプ２の出力レベル）が低下する。従って、インバータＩＮＶ３を介して出力される最終的な出力信号ＯＵＴは、ハイレベル（ＶＳＳ）となる。逆に、入力信号ＩＮがローレベル（ＶＳＳ）であるときには、トランジスタＮ１のゲートにローレベル（ＶＳＳ）が印加され、トランジスタＮ２のゲートにハイレベル（ＶＤＤＩ）が印加されるので、トランジスタＮ１に流れる電流が減少し、トランジスタＮ２に流れる電流が増加する。その結果、トランジスタＰ３のゲート電位が低下して、トランジスタＰ３のドレイン電位（差動アンプ２の出力レベル）が上昇する。従って、インバータＩＮＶ３を介して出力される最終的な出力信号ＯＵＴは、ローレベル（ＭＶＤＤ）となる。

このように、上記構成から成るレベルシフタ回路は、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮ（ロジック部２０からの映像信号）を、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力する。

なお、上記構成から成るレベルシフタ回路において、差動アンプ２（特にその差動入力段）を形成するトランジスタＮ１、Ｎ２のゲート・ソース間には、最大で正電位ＶＤＤＩと負電位ＭＶＤＤとの電位差（例えば７．６［Ｖ］）が印加されるので、トランジスタＮ１、Ｎ２としては、これに耐え得る高耐圧素子（例えば２８［Ｖ］耐圧）を用いる必要があるが、差動アンプ２を形成するその余のトランジスタＮ３、Ｎ４、Ｐ１〜Ｐ３や、インバータＩＮＶ３を形成するトランジスタ（不図示）のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間には、最大でも接地電位ＶＳＳと負電位ＭＶＤＤとの電位差（例えば６．０［Ｖ］）しか印加されないので、これらのトランジスタについては、より耐圧の低い中耐圧素子（例えば６．０［Ｖ］耐圧）を用いることが可能である。

また、インバータＩＮＶ１、ＩＮＶ２を形成するトランジスタ（不図示）のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間には、最大でも正電位ＶＤＤＩと接地電位ＶＳＳとの電位差（例えば１．６［Ｖ］）しか印加されないので、これらのトランジスタについては、さらに耐圧の低い低耐圧素子（例えば１．８［Ｖ］耐圧）を用いることが可能である。

このように、本実施形態のレベルシフタ回路であれば、接地電位ＶＳＳの印加端と負電位ＭＶＤＤの印加端との間に接続された一対のＮチャネル型電界効果トランジスタＮ１、Ｎ２から成る差動入力段を用いて、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮを差動形式で受け取り、これを差動増幅することによって、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴを生成する差動アンプ２を有して成る構成を採用したことにより、高耐圧素子の使用数を極力控えて、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。

特に、液晶駆動装置１２のように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合であっても、本実施形態のレベルシフタ回路を用いることにより、液晶駆動装置１２を縦方向（短辺方向）にシュリンクすることができるので、液晶駆動装置１２のチップコスト削減（例えば３０％程度）を実現することが可能となり、さらには、液晶パネルの挟額縁化という要求にも応えることが可能となる。

図３は、本発明に係るレベルシフタ回路の第２実施形態を示す回路図である。図３に示したように、第２実施形態のレベルシフタ回路は、先出の第１実施形態を基礎として、さらなる改良を加えたものである。そこで、第１実施形態と同様の構成部分については、図２と同一の符号を付すことで重複した説明を省略し、以下では、第２実施形態に特有の構成部分に重点を置いて説明を行う。

図３に示すように、本実施形態のレベルシフタ回路は、先出の第１実施形態の構成要素に加えて、さらに、アンプイネーブル信号ＥＮ１に応じて差動アンプ２をオン／オフするイネーブル制御部４と、ラッチイネーブル信号ＥＮ２に応じて差動アンプ２の出力信号をサンプル／ホールドするラッチ部５と、を有して成る。イネーブル制御部４は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５と、を有して成る。ラッチ部５は、インバータＩＮＶ５と、３ステートインバータＩＮＶ６と、パススイッチＳＷ１と、を有して成る。また、出力バッファ３には、出力信号ＯＵＴの論理整合を目的として、インバータＩＮＶ４が追加されている。

トランジスタＰ４のソースは、接地電位ＶＳＳの印加端に接続されている。トランジスタＰ４のゲートは、アンプイネーブル信号ＥＮ１の印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＰ３のゲートに接続されている。トランジスタＰ５のソースは、接地電位ＶＳＳの印加端に接続されている。トランジスタＰ５のゲートは、アンプイネーブル信号ＥＮ１の印加端に接続されている。トランジスタＰ５のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＰ６は、バイアス電位ＢＩＡＳの印加端とトランジスタＮ３、Ｎ４のゲートとの間に挿入されている。トランジスタＰ６のゲートは、反転アンプイネーブル信号ＥＮ１Ｂ（アンプイネーブル信号ＥＮ１の論理反転信号）の印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＮ３、Ｎ４のゲートに接続されている。トランジスタＮ５のゲートは、反転アンプイネーブル信号ＥＮ１Ｂの印加端に接続されている。トランジスタＮ５のソースは、負電位ＭＶＤＤの印加端に接続されている。

インバータＩＮＶ５の入力端は、パススイッチＳＷ１を介して、トランジスタＰ３のドレインに接続されている。インバータＩＮＶ５の出力端は、インバータＩＮＶ３の入力端に接続されている。３ステートインバータＩＮＶ６の入力端は、インバータＩＮＶ５の出力端に接続されている。３ステートインバータＩＮＶ５の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５、及び、３ステートインバータＩＮＶ６の第１電源端は、いずれも接地電位ＶＳＳの印加端に接続されている。インバータＩＮＶ５、及び、３ステートインバータＩＮＶ６の第２電源端は、いずれも負電位ＭＶＤＤの印加端に接続されている。パススイッチＳＷ１、及び、３ステートインバータＩＮＶ５の制御端は、それぞれラッチイネーブル信号ＥＮ２の印加端に接続されている。インバータＩＮＶ４は、インバータＩＮＶ３の出力端と出力信号ＯＵＴの出力端との間に挿入されている。インバータＩＮＶ４の第１電源端は、接地電位ＶＳＳの印加端に接続されている。インバータＩＮＶ４の第２電源端は、負電位ＭＶＤＤの印加端に接続されている。

上記構成から成るレベルシフタ回路の基本動作（レベルシフト動作）は、先述の第１実施形態と同様であるため、以下では、図４を参照しながら、レベルシフタ回路のイネーブル動作について詳細に説明する。

図４は、アンプイネーブル信号ＥＮ１とラッチイネーブル信号ＥＮ２の一例を示すタイミングチャートであり、上から順番に、入力信号ＩＮ、アンプイネーブル信号ＥＮ１、及び、ラッチイネーブル信号ＥＮ２が示されている。

図４の例に即して説明すると、ロジック部２０は、時刻ｔ１が到来するまで、入力信号ＩＮのデータが不変であるという認識に基づき、アンプイネーブル信号ＥＮ１とラッチイネーブル信号ＥＮ２をいずれもローレベルとする。このとき、イネーブル制御部４においては、トランジスタＰ４、Ｐ５とトランジスタＮ５がいずれもオンとなり、トランジスタＰ６がオフとなるので、差動アンプ２に対する動作電流の供給が遮断されるとともに、差動アンプ２の出力論理（トランジスタＰ３のドレイン電位）が固定される。一方、ラッチ部５においては、パススイッチＳＷ１が遮断されるとともに、３ステートインバータＩＮＶ６の出力が許可されることにより、インバータ５と３ステートインバータ６から成るループが形成され、差動アンプ２の出力論理がラッチされた状態となる。

時刻ｔ１が到来すると、ロジック部２０は、入力信号ＩＮのデータ更新に先立ち、アンプイネーブル信号ＥＮ１のみハイレベルに変遷する。このとき、イネーブル制御部４においては、トランジスタＰ４、Ｐ５とトランジスタＮ５がいずれもオフとなり、トランジスタＰ６がオンとなるので、差動アンプ２に対する動作電流の供給が再開されるとともに、差動アンプ２の出力論理（トランジスタＰ３のドレイン電位）が入力信号ＩＮに応じて可変となる。このように、入力信号ＩＮのデータ更新よりも先に、差動アンプ２を起動させておくことにより、レベルシフタ回路の動作に支障を生じることなく、差動アンプ２のオン／オフ制御を適切に実施することが可能となる。なお、差動アンプ２を起動させるタイミングについては、差動アンプ２の起動に要する時間を考慮して適宜設定すればよい。

時刻ｔ２が到来すると、ロジック部２０は、入力信号ＩＮのデータ更新を行う一方、ラッチイネーブル信号ＥＮ２をハイレベルに変遷する。このとき、ラッチ部５においては、パススイッチＳＷ１が導通されるとともに、３ステートインバータＩＮＶ６の出力が禁止状態（ハイインピーダンス状態）とされることにより、差動アンプ２の出力論理がインバータＩＮＶ５を介してスルーされた状態（サンプリング状態）となる。

その後、時刻ｔ３が到来すると、ロジック部２０は、入力信号ＩＮのデータが不変であるという認識に基づき、アンプイネーブル信号ＥＮ１とラッチイネーブル信号ＥＮ２をいずれもローレベルとする。これにより、時刻ｔ１以前と同様、差動アンプ２は停止状態となり、ラッチ部５では、差動アンプ２の出力論理がラッチされた状態となる。なお、差動アンプ２を停止させるタイミングについては、ラッチ部５のサンプル／ホールド動作に要する時間を考慮して適宜設定すればよい。

このように、第２実施形態のレベルシフタ回路であれば、レベルシフタ回路の未使用時（入力信号ＩＮのデータ不変時）に、差動アンプ２に対する動作電流の供給を遮断して、差動アンプ２の出力論理を後段のラッチ部５で保持することができるので、消費電力の低減（例えば、従来比で１／５程度）を実現することが可能となる。特に、第２実施形態のレベルシフタ回路は、バッテリ駆動を行うＩＣへの搭載に好適であると言える。

また、本実施形態の液晶駆動装置１２は、図５に示すように、正電位ＶＤＤＩと接地電位ＶＳＳとの間でパルス駆動される制御信号をレベルシフトすることにより、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動されるアンプイネーブル信号ＥＮ１とラッチイネーブル信号ＥＮ２を生成し、これらを複数のレベルシフタ回路に出力する共用レベルシフタ回路１２４ａ、１２４ｂを有して成る。このような構成とすることにより、常時動作させておく必要のある共用レベルシフタ回路１２４ａ、１２４ｂの設置数を最小限に抑えることが可能となる。

図７は、本発明に係るレベルシフタ回路を用いた液晶表示装置の第２構成例を示すブロック図である。図７に示すように、本構成例の液晶表示装置（ないしは、これを搭載した携帯電話端末などのアプリケーション）は、液晶表示パネルＡ１と、マルチプレクサＡ２と、ソースドライバ回路Ａ３と、ゲートドライバ回路Ａ４と、外部ＤＣ／ＤＣコンバータＡ５と、ＭＰＵ［Micro Processing Unit］Ａ６と、映像ソースＡ７と、を有する。

液晶表示パネルＡ１は、ソースドライバ回路Ａ３からマルチプレクサＡ２を介して供給される表示データ（アナログ電圧信号）の電圧値に応じて光透過率が変化する液晶素子を画素として用いたＴＦＴ［Thin Film Transistor］方式の映像出力手段である。

マルチプレクサＡ２は、ソースドライバ回路Ａ３から入力されるタイミング信号に基づいて、ソースドライバ回路Ａ３から出力されるｎ系統の表示データをそれぞれｚ系統（ｚは１以上の整数）に分配することで（ｎ×ｚ）系統の表示データを生成し、これを液晶表示パネルＡ１に供給する。

ソースドライバ回路Ａ３は、映像ソースＡ７から入力されるデジタル形式の表示データをアナログ形式の表示データ（アナログ電圧信号）に変換し、これをマルチプレクサＡ２経由で液晶表示パネルＡ１の各画素（より正確には、液晶表示パネルＡ１の各画素に接続されたアクティブ素子のソース端子）に供給する。また、ソースドライバ回路Ａ３は、ＭＰＵＡ６からコマンドなどの入力を受け付ける機能、液晶表示装置各部（マルチプレクサＡ２など）に電力を供給する機能、液晶表示装置各部（マルチプレクサＡ２、ゲートドライバ回路Ａ４、及び、外部ＤＣ／ＤＣコンバータＡ５）のタイミング制御を行う機能、及び、液晶表示パネルＡ１にコモン電圧を供給する機能を備えている。

ゲートドライバ回路Ａ４は、ソースドライバ回路Ａ３から入力されるタイミング信号に基づいて、液晶表示パネルＡ１の垂直走査制御を行う。

外部ＤＣ／ＤＣコンバータＡ５は、ソースドライバ回路Ａ３から入力されるタイミング信号に基づいて、ゲートドライバ回路Ａ４の駆動に必要な電源電圧を生成する。

ＭＰＵＡ６は、液晶表示装置が搭載されるセット全体を統括制御する主体であり、ソースドライバ回路Ａ３に対して、各種のコマンドやクロック信号、８色表示モードで用いられる簡易表示データなどを供給する。

映像ソースＡ７は、ソースドライバ回路Ａ３に対して、通常表示モードで用いられる表示データやクロック信号を供給する。

図８は、ソースドライバ回路Ａ３の一構成例を示すブロック図である。図８に示すように、本構成例のソースドライバ回路Ａ３は、ＭＰＵインタフェイスＢ１と、コマンドデコーダＢ２と、データレジスタＢ３と、部分表示データ用ＲＡＭ［Random Access Memory］Ｂ４と、データ制御部Ｂ５と、表示データインタフェイスＢ６と、画像処理部Ｂ７と、データラッチ部Ｂ８と、ソースドライバ部Ｂ９と、ＯＴＰＲＯＭ［One Time Programmable Read Only Memory］Ｂ１０と、制御用レジスタＢ１１と、アドレスカウンタ（ＲＡＭコントローラ）Ｂ１２と、タイミングジェネレータＢ１３と、発振器Ｂ１４と、コモン電圧生成部Ｂ１５と、マルチプレクサ用タイミングジェネレータＢ１６と、ゲートドライバ用タイミングジェネレータＢ１７と、外部ＤＣ／ＤＣ用タイミングジェネレータＢ１８と、液晶表示装置用電源回路Ｂ１９と、を有する。

ＭＰＵインタフェイスＢ１は、ＭＰＵＡ６との間で、各種のコマンドやクロック信号、８色表示モードで用いられる簡易表示データなどのやり取りを行う。

コマンドデコーダＢ２は、ＭＰＵインタフェイスＢ１を介して取得されたコマンドや簡易表示データなどのデコード処理を行う。

データレジスタＢ３は、ＭＰＵインタフェイスＢ１を介して取得された各種の設定データや、ＯＴＰＲＯＭＢ１０から読み出された初期設定データを一時格納する。

部分表示データ用ＲＡＭＢ４は、簡易表示データの展開先として用いられる。

データ制御部Ｂ５は、部分表示データ用ＲＡＭＢ４に展開されている簡易表示データのリード制御を行う。

表示データインタフェイスＢ６は、映像ソースＡ７との間で、通常表示モードで用いられる表示データやクロック信号のやり取りを行う。

画像処理部Ｂ７は、表示データインタフェイスＢ６を介して入力された表示データに対して、所定の画像処理（輝度ダイナミックレンジ補正や色補正、各種のノイズ除去補正など）を施す。

データラッチ部Ｂ８は、画像処理部Ｂ７を介して入力される表示データ、ないしは、データ制御部Ｂ５を介して入力される簡易表示データをラッチする。

ソースドライバ部Ｂ９は、データラッチ部Ｂ８を介して入力される表示データないしは簡易表示データに基づいて液晶表示パネルＡ１の駆動制御を行う。

ＯＴＰＲＯＭＢ１０は、データレジスタＢ３に格納すべき初期設定データを不揮発的に格納する。なお、ＯＴＰＲＯＭＢ１０には、１回だけデータを書き込むことができる。

制御用レジスタＢ１１は、コマンドデコーダＢ２で取得されたコマンドや簡易表示データなどを一時格納する。

アドレスカウンタＢ１２は、タイミングジェネレータＢ１３で生成されるタイミング信号に基づいて、制御用レジスタＢ１１に一時格納されている簡易表示データを読み出し、これを部分表示データ用ＲＡＭＢ４に書き込む。

タイミングジェネレータＢ１３は、発振器Ｂ１４から入力される内部クロック信号に基づいて、液晶表示装置全体の同期制御に必要なタイミング信号を生成し、ソースドライバ回路Ａ３の各部（データラッチ部Ｂ８、アドレスカウンタＢ１２、コモン電圧生成部Ｂ１５、マルチプレクサ用タイミングジェネレータＢ１６、ゲートドライバ用タイミングジェネレータＢ１７、外部ＤＣ／ＤＣ用タイミングジェネレータＢ１８、及び、液晶表示装置用電源回路Ｂ１９）に供給する。

発振器Ｂ１４は、所定周波数の内部クロック信号を生成し、これをタイミングジェネレータＢ１３に供給する。

コモン電圧生成部Ｂ１５は、タイミングジェネレータＢ１３から入力されるタイミング信号に基づいて、コモン電圧を生成し、これを液晶表示パネルＡ１に供給する。

マルチプレクサ用タイミングジェネレータＢ１６は、タイミングジェネレータＢ１３から入力されるタイミング信号に基づいて、マルチプレクサ用のタイミング信号を生成し、これをマルチプレクサＡ２に供給する。

ゲートドライバ用タイミングジェネレータＢ１７は、タイミングジェネレータＢ１３から入力されるタイミング信号に基づいて、ゲートドライバ用のタイミング信号を生成し、これをゲートドライバ回路Ａ４に供給する。

外部ＤＣ／ＤＣ用タイミングジェネレータＢ１８は、タイミングジェネレータＢ１３から入力されるタイミング信号に基づいて、外部ＤＣ／ＤＣ用のタイミング信号を生成し、これを外部ＤＣ／ＤＣコンバータＡ５に供給する。

液晶表示装置用電源回路Ｂ１９は、タイミングジェネレータＢ１３から入力されるタイミング信号に基づいて、液晶表示装置用の電源電圧を生成し、これを液晶表示装置の各部（マルチプレクサＡ２など）に供給する。

図９は、ソースドライバ部Ｂ９の一構成例を示すブロック図である。図９に示す通り、本構成例のソースドライバ部Ｂ９は、液晶表示パネルＡ１の駆動に際して、液晶素子に印加される出力信号の極性反転制御を行うものであり、レベルシフタ回路Ｃ１（１）〜Ｃ１（ｎ）と、デジタル／アナログ変換回路Ｃ２（１）〜Ｃ２（ｎ）と、ソースアンプ回路Ｃ３（１）〜Ｃ３（ｎ）と、極性反転制御用パススイッチＣ４（１）〜Ｃ４（ｎ）と、８色表示モード用パススイッチＣ５（１）〜Ｃ５（ｎ）と、出力端子Ｃ６（１）〜Ｃ６（ｎ）と、抵抗ラダーＣ７と、セレクタＣ８〜Ｃ１１と、アンプＣ１２〜Ｃ１５と、第１階調電圧生成部Ｃ１６と、第２階調電圧生成部Ｃ１７と、出力キャパシタＣ１８〜Ｃ２１と、を有する。

レベルシフタ回路Ｃ１（１）〜Ｃ１（ｎ）は、それぞれ、データラッチ部Ｂ８から入力されるｍビットの表示データをレベルシフトして後段に伝達する。具体的に述べると、奇数列のレベルシフタ回路Ｃ１（ｉ）（ｉ＝１、３、５、…、（ｎ−１）、以下についても同様）は、入力信号を接地電位と正電位との間でパルス駆動される出力信号に変換する正極性のレベルシフタ回路である。一方、偶数列のレベルシフタ回路Ｃ１（ｊ）（ｊ＝（ｉ＋１）＝２、４、６、…、ｎ、以下についても同様）は、入力信号を接地電位と負電位との間でパルス駆動される出力信号に変換する負極性のレベルシフタ回路である。なお、レベルシフタ回路Ｃ１（１）〜Ｃ１（ｎ）は、それぞれ、ｍビットの表示データを並列に受け取ることができるように、ｍ個のレベルシフタ回路を並列に接続している。また、負極性のレベルシフタ回路Ｃ１（ｊ）には、先出の図２ないし図３で説明した本発明の回路構成を適用することが可能である。

デジタル／アナログ変換回路Ｃ２（１）〜Ｃ２（ｎ）は、それぞれ、レベルシフタ回路Ｃ１（１）〜Ｃ１（ｎ）を介して入力されるｍビットの表示データをアナログ信号に変換して出力する。

より具体的に述べると、奇数列のデジタル／アナログ変換回路Ｃ２（ｉ）は、接地電位と正電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ（正極性電圧）に変換する。なお、デジタル／アナログ変換回路Ｃ２（ｉ）には、第１階調電圧生成部Ｃ１６から、２^m階調の第１階調電圧（正極性）が入力されている。つまり、デジタル／アナログ変換回路Ｃ２（ｉ）で生成されるアナログ形式の表示データは、レベルシフタ回路Ｃ１（ｉ）から入力されたデジタル形式の表示データ（ｍビット）に応じて、２^m階調の第１階調電圧（正極性）のいずれか一が選択されたものとなる。

一方、偶数列のデジタル／アナログ変換回路Ｃ２（ｊ）は、接地電位と負電位との間で駆動され、デジタル形式の表示データをアナログ形式の表示データ（負極性電圧）に変換する。なお、デジタル／アナログ変換回路Ｃ２（ｊ）には、第２階調電圧生成部Ｃ１７から、２^m階調の第２階調電圧（負極性）が入力されている。すなわち、デジタル／アナログ変換回路Ｃ２（ｊ）で生成されるアナログ形式の表示データは、レベルシフタ回路Ｃ１（ｊ）から入力されたデジタル形式の表示データ（ｍビット）に応じて、２^m階調の第２階調電圧（負極性）のいずれか一が選択されたものとなる。

ソースアンプ回路Ｃ３（１）〜Ｃ３（ｎ）は、デジタル／アナログ変換回路Ｃ２（１）〜Ｃ２（ｎ）で生成されたアナログ形式の表示データを増幅して後段に出力する。具体的に述べると、奇数列のソースアンプ回路Ｃ３（ｉ）は、接地電位と正電位との間で駆動され、デジタル／アナログ変換回路Ｃ２（ｉ）から入力される表示データ（正極性信号）の電流能力を増強して後段に出力する。一方、偶数列のソースアンプ回路Ｃ３（ｊ）は、接地電位と負電位との間で駆動され、デジタル／アナログ変換回路Ｃ２（ｊ）から入力される表示データ（負極性信号）の電流能力を増強して後段に出力する。

極性反転制御用パススイッチＣ４（１）〜Ｃ４（ｎ）は、互いに隣り合う出力端子Ｃ６（ｉ）と出力端子Ｃ６（ｊ）との間で、それぞれ正極性回路（Ｃ１（ｉ）〜Ｃ３（ｉ））と負極性回路（Ｃ１（ｊ）〜Ｃ３（ｊ））を１組ずつ共有すべく、ソースアンプ回路Ｃ３（ｉ）及びＣ３（ｊ）と、出力端子Ｃ６（ｉ）及びＣ６（ｊ）の接続関係を切り替える。

例えば、第１フレームでは、ソースアンプ回路Ｃ３（ｉ）と出力端子Ｃ６（ｉ）を接続し、かつ、ソースアンプＣ３（ｊ）と出力端子Ｃ６（ｊ）を接続するように、極性反転制御用パススイッチＣ４（１）〜Ｃ４（ｎ）のオン／オフ制御が行われる。このようなスイッチング制御により、第１フレームでは、奇数列の出力端子Ｃ６（ｉ）から液晶素子に出力される出力信号として、奇数列のソースアンプＣ３（ｉ）で生成された正極性のアナログ信号が選択され、偶数列の出力端子Ｃ６（ｊ）から液晶素子に出力される出力信号として、偶数列のソースアンプＣ３（ｊ）で生成された負極性のアナログ信号が選択される。

次に、上記の第１フレームに続く第２フレームでは、ソースアンプ回路Ｃ３（ｉ）と出力端子Ｃ６（ｊ）を接続し、かつ、ソースアンプＣ３（ｊ）と出力端子Ｃ６（ｉ）を接続するように、極性反転制御用パススイッチＣ４（１）〜Ｃ４（ｎ）のオン／オフ制御が行われる。このようなスイッチング制御により、第２フレームでは、奇数列の出力端子Ｃ６（ｉ）から液晶素子に出力される出力信号として、偶数列のソースアンプＣ３（ｊ）で生成された負極性のアナログ信号が選択され、偶数列の出力端子Ｃ６（ｊ）から液晶素子に出力される出力信号として、奇数列のソースアンプＣ３（ｉ）で生成された正極性のアナログ信号が選択される。

このような極性反転制御を行う構成であれば、液晶素子に対して一方向の電圧が継続的に印加され続けることがないので、液晶素子の劣化を抑えることが可能となる。

また、上記の極性反転制御を行う構成であれば、液晶表示パネルＡ１のコモン電圧（全ての液晶素子の対向電極に対して共通に印加される電圧）を接地電位に固定することができるので、液晶表示パネルＡ１の対向容量に対する充放電が不要となり、消費電力の低減を実現することが可能である。

また、上記の極性反転制御を行う構成であれば、互いに隣り合う出力端子Ｃ６（ｉ）と出力端子Ｃ６（ｊ）との間で、それぞれ正極性回路（Ｃ１（ｉ）〜Ｃ３（ｉ））と負極性回路（Ｃ１（ｊ）〜Ｃ３（ｊ））を１組ずつ共有することができるので、ソースドライバ回路Ａ３の小型化（チップ面積縮小）に貢献することが可能となる。

８色表示モード用パススイッチＣ５（１）〜Ｃ５（ｎ）は、８色表示モード時（ＭＰＵＡ６から入力される簡易表示データに基づいて映像表示を行う動作モード）において、出力端子Ｃ６（１）〜Ｃ６（ｎ）から、２^m階調の階調電圧ではなく、ハイレベル／ローレベルのみの２値電圧を出力する際に用いられる。具体的に述べると、奇数列の８色表示モード用パススイッチＣ５（ｉ）は、ソースアンプＣ３（ｉ）の出力端と正電位の印加端との間に接続された第１パススイッチと、ソースアンプＣ３（ｉ）の出力端と接地電位の印加端との間に接続された第２パススイッチを有しており、簡易表示データに基づいて正電位と接地電位のいずれか一方を出力するように、第１、第２パススイッチのオン／オフ制御が排他的（相補的）に行われる。また、偶数列の８色表示モード用パススイッチＣ５（ｊ）は、ソースアンプＣ３（ｊ）の出力端と負電位の印加端との間に接続された第３パススイッチと、ソースアンプＣ３（ｊ）の出力端と接地電位の印加端との間に接続された第４パススイッチを有しており、簡易表示データに基づいて負電位と接地電位のいずれか一方を出力するように、第１、第２パススイッチのオン／オフ制御が排他的（相補的）に行われる。なお、８色表示モード時には、レベルシフタ回路Ｃ１（１）〜Ｃ１（ｎ）、デジタル／アナログ変換回路Ｃ２（１）〜Ｃ２（ｎ）、及び、ソースアンプ回路Ｃ３（１）〜Ｃ３（ｎ）に対する電源供給が遮断されて、各々の動作が停止される。このような構成とすることにより、８色表示モード時には、不要な消費電力を削減することが可能となる。

出力端子Ｃ６（１）〜Ｃ６（ｎ）は、ソースドライバ回路Ａ３からマルチプレクサＡ２に対してｎ系統の出力信号を供給するための外部端子である。

抵抗ラダーＣ７は、所定の基準電圧（Ｖｒｅｆ）を抵抗分割することにより、複数の分圧電圧を生成する。

セレクタＣ８〜Ｃ１１は、それぞれ、抵抗ラダーＣ７で生成された複数の分圧電圧からいずれか一を選択する。なお、セレクタＣ８で選択される分圧電圧とセレクタＣ９で選択される分圧電圧については、互いに異なる電圧値を有する。また、セレクタＣ１０で選択される分圧電圧とセレクタＣ１１で選択される分圧電圧についても、互いに異なる電圧値を有する。

アンプＣ１２及びＣ１３は、いずれも接地電位と正電位との間で駆動され、セレクタＣ８及びＣ９から各々入力される分圧電圧を増幅して正極性の第１、第２増幅電圧を生成する。アンプＣ１４及びＣ１５は、いずれも接地電位と負電位との間で駆動され、セレクタＣ１０及びＣ１１から各々入力される分圧電圧を増幅して負極性の第３、第４増幅電圧を生成する。

第１階調電圧生成部Ｃ１６は、アンプＣ１２から入力される正極性の第１増幅電圧と、アンプＣ１３から入力される正極性の第２増幅電圧との間で離散的に変化する２^m階調の第１階調電圧（正極性）を生成する。

第２階調電圧生成部Ｃ１７は、アンプＣ１４から入力される負極性の第３増幅電圧と、アンプＣ１５から入力される負極性の第４増幅電圧との間で離散的に変化する２^m階調の第２階調電圧（負極性）を生成する。

出力キャパシタＣ１８〜Ｃ２１は、それぞれアンプＣ１２〜Ｃ１５の出力端に接続されて、第１〜第４増幅電圧を平滑化する。

図１０Ａ及び図１０Ｂは、それぞれ液晶表示パネルＡ１とソースドライバ回路Ａ３との第１接続形態及び第２接続形態を示す模式図である。なお、図１０Ａ及び図１０Ｂでは、説明を簡単とするために、マルチプレクサＡ２の描写を省略している。両図に示す通り、ソースドライバ回路Ａ３は、２タイプの配線選択に対応すべく、配線状態に応じてソース信号の出力シーケンスを変化させる機能を備えている。

より具体的に述べると、図１０Ａの配線状態においては、ソースドライバ回路Ａ３の長辺中央部と一方の長辺端部（紙面上側端部）との間に設けられた出力端子から、液晶表示パネルＡ１の０列目／１列目用ソース信号Ｓ０／Ｓ１、…、２３６列目／２３７列目用ソース信号Ｓ２３６／Ｓ２３７が順次出力されており、ソースドライバ回路Ａ３の長辺中央部と他方の長辺端部（紙面下側端部）との間に設けられた出力端子からは、液晶表示パネルＡ１の２列目／３列目用ソース信号Ｓ２／Ｓ３、…、２３８列目／２３９列目用ソース信号Ｓ２３８／Ｓ２３９が順次出力されている。すなわち、図１０Ａの配線状態においては、ソースドライバ回路Ａ３の長辺中央部を境にして、その両側にソース信号が交互に順次割り振られた形となっている。

一方、図１０Ｂの配線状態においては、ソースドライバ回路Ａ３の長辺中央部と一方の長辺端部（紙面上側端部）との間に設けられた出力端子から、液晶表示パネルＡ１の０列目／１列目用ソース信号Ｓ０／Ｓ１、…、１１８列目／１１９列目用ソース信号Ｓ１１８／Ｓ１１９が順次出力されており、ソースドライバ回路Ａ３の長辺中央部と他方の長辺端部（紙面下側端部）との間に設けられた出力端子からは、液晶表示パネルＡ１の１２０列目／１２１列目用ソース信号Ｓ１２０／Ｓ１２１、…、２３８列目／２３９列目用ソース信号Ｓ２３８／Ｓ２３９が順次出力されている。すなわち、図１０Ｂの配線状態においては、ソースドライバ回路Ａ３の長辺中央部を境にして、一方の長辺端部側にソース信号の前半部分が順次割り振られ、他方の長辺端部側にソース信号の後半部分が順次割り振られた形となっている。

このような出力シーケンス変化機能を備えたソースドライバ回路Ａ３であれば、ユーザのニーズに応じて、柔軟な配線選択を行うことが可能である。

図１１は、ソースドライバ回路Ａ３のタイミング制御を説明するためのブロック図である。図１１に示すように、ソースドライバ回路Ａ３は、発振器Ｄ１と、タイミングジェネレータＤ２と、表示データインタフェイスＤ３と、アドレスカウンタ（ＲＡＭコントローラ）Ｄ４と、部分表示データ用ＲＡＭＤ５と、ソースデータタイミングコントローラＤ６と、ＯＴＰＲＯＭＤ７と、ＯＴＰコントローラＤ８と、外部ＤＣ／ＤＣ用タイミングジェネレータＤ９と、マルチプレクサ・ゲートドライバ用タイミングジェネレータＤ１０と、液晶表示パネル用電源回路Ｄ１１と、を有する。なお、図１１では、説明の便宜上、図８で既出の機能ブロックにも別途新たな符号が付されている。

発振器Ｄ１（図７の発振器Ｂ１４に相当）は、所定周波数の内部クロック信号を生成して、これをタイミングジェネレータＤ２に供給する。

タイミングジェネレータＤ２（図７のタイミングジェネレータＢ１３に相当）は、発振器Ｄ１から入力される内部クロック信号、或いは、表示データインタフェイスＤ３を介して入力される外部クロック信号に基づいて、液晶表示装置全体の同期制御に必要なタイミング信号を生成し、ソースドライバ回路Ａ３の各部（アドレスカウンタＤ４、ソースデータタイミングコントローラＤ６、ＯＴＰコントローラＤ８、外部ＤＣ／ＤＣ用タイミングジェネレータＤ９、マルチプレクサ・ゲートドライバ用タイミングジェネレータＤ１０、及び、液晶表示装置用電源回路Ｄ１１）に供給する。

表示データインタフェイスＤ３（図７の表示データインタフェイスＢ６に相当）は、映像ソースＡ７との間で、通常表示モードで用いられる表示データやクロック信号のやり取りを行う。また、表示データインタフェイスＤ３は、映像ソースＡ７から入力される外部クロック信号をタイミングジェネレータＤ２に供給する。

アドレスカウンタＤ４（図７のアドレスカウンタＢ１２に相当）は、タイミングジェネレータＤ２で生成されるタイミング信号に基づいて、制御用レジスタ（図１１では図示せず）に一時格納されている簡易表示データを読み出し、これを部分表示データ用ＲＡＭＤ５に書き込む。

部分表示データ用ＲＡＭＤ５（図８の部分表示データ用ＲＡＭＢ４に相当）は、簡易表示データの展開先として用いられる。

ソースデータタイミングコントローラＤ６（図７のデータ制御部Ｂ５、及び、データラッチ部Ｂ８に相当）は、タイミングジェネレータＤ２で生成されるタイミング信号に基づいて、表示データインタフェイスＤ３から入力される表示データ、或いは、部分表示データ用ＲＡＭＤ５に展開されている簡易表示データをソースドライバ部（図１１では図示せず）にラッチ出力する。

ＯＴＰＲＯＭＤ７（図７のＯＴＰＲＯＭＢ１０に相当）は、データレジスタ（図１１では図示せず）に格納すべき初期設定データを不揮発的に格納する。なお、ＯＴＰＲＯＭＤ７には、１回だけデータを書き込むことができる。

ＯＴＰコントローラＤ８は、タイミングジェネレータＤ２で生成されるタイミング信号に基づいて、ＯＴＰＲＯＭＤ７に対するアクセス制御を行う。

外部ＤＣ／ＤＣ用タイミングジェネレータＤ９（図７の外部ＤＣ／ＤＣ用タイミングジェネレータＢ１８に相当）は、タイミングジェネレータＤ２から入力されるタイミング信号に基づいて、外部ＤＣ／ＤＣ用のタイミング信号を生成し、これを外部ＤＣ／ＤＣコンバータＡ５に供給する。

マルチプレクサ・ゲートドライバ用タイミングジェネレータＤ１０（図７のマルチプレクサ用タイミングジェネレータＢ１６、及び、ゲートドライバ用タイミングジェネレータＢ１７に相当）は、タイミングジェネレータＤ２から入力されるタイミング信号に基づいて、マルチプレクサ用のタイミング信号、及び、ゲートドライバ用のタイミング信号を各々生成し、これをマルチプレクサＡ２及びゲートドライバ回路Ａ４に供給する。

液晶表示パネル用電源回路Ｄ１１（図７の液晶表示装置用電源回路Ｂ１９に相当）は、タイミングジェネレータＤ２から入力されるタイミング信号に基づいて、液晶表示装置用の電源電圧を生成し、これを液晶表示装置各部（マルチプレクサＡ２など）に供給する。

図１２は、発振特性の一例を示すテーブルである。本図の通り、発振器Ｄ１で生成される内部クロック信号の発振周波数ｆｏｓｃ１は、５ＭＨｚ（typ.）に保証されている。

次に、ソースドライバ回路Ａ３の８色表示モードについて説明する。図１３Ａ及び図１３Ｂは、それぞれ８色表示モードの第１動作例及び第２動作例を示すタイミングチャートであり、上から順に、チップセレクト信号ＳＣＥＸ、リセット信号ＲＥＳＸ、データ信号ＳＤＩ、及び、クロック信号ＳＣＬが描写されている。

３線９ビットシリアルインタフェイスモードでは、９ビットのデータ信号ＳＤＩが入力される毎に、２ピクセル分のデータがフレームメモリに格納される。なお、データ信号ＳＤＩの内訳は、先頭１ビットがデータ／コマンド指定用フラグ（「１」はデータ、「０」はコマンド）、続く２ビットが空データ、続く３ビットが第ｘ番目のピクセルデータ（ＲＧＢ）、続く３ビットが第（ｘ＋１）番目のピクセルデータ（ＲＧＢ）である。ただし、フレームを形成する最終ピクセルが奇数番目で終了する場合、最終ピクセルのデータは図１３Ｂのように伝達される。すなわち、データ信号ＳＤＩの内訳は、先頭１ビットがデータ／コマンド指定用フラグ、続く２ビットが空データ、続く３ビットが第ｘ番目（最終）のピクセルデータ（ＲＧＢ）となり、その後に続く３ビットのピクセルデータは無視される。なお、上記した３ビットのピクセルデータ（ＲＧＢ）は、図９で示した８色表示モード用パススイッチＣ５（１）〜Ｃ５（ｎ）のスイッチング制御に用いられる。

次に、ソースドライバ回路Ａ３のリセット動作について説明する。ソースドライバ回路Ａ３のリセット方法としては、ハードウェアリセットとソフトウェアリセットの２種類が用意されている。ハードウェアリセットでは、ＲＥＳＸ端子の電圧レベルに応じて初期化が行われる。ＲＥＳＸ端子がローレベルとされると、ソースドライバ回路Ａ３内部の動作状態に依らず、即座にリセット状態となる。ソフトウェアリセットでは、ソフトウェアリセットコマンドの発行によって初期化が行われる。ソフトウェアリセットコマンドが認識されたとき、ソースドライバ回路Ａ３の動作状態が「ディスプレイＯＮ」であれば、自動ディスプレイオフシーケンスの実行後にリセット状態となる。一方、ソースドライバ回路Ａ３の動作状態が「ディスプレイＯＦＦ」であれば、即座にリセット状態となる。

ハードウェアリセットとソフトウェアリセットの違いについて、図１４〜図１６にまとめて記載する。図１４は、リセット方法を説明するためのテーブルである。図１５は、リセット後の状態を説明するためのテーブルである。図１６は、自動表示オフシーケンスを説明するためのテーブルである。

なお、上記では、本発明に係るレベルシフタ回路を液晶表示装置（特に、これに搭載される液晶駆動装置）に適用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の用途に供されるレベルシフタ回路全般に広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、レベルシフタ回路を形成する高耐圧素子の個数削減を図る上で有用な技術であり、例えば、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない液晶駆動装置などに好適な技術である。

１０ ガラス基板
１１ 液晶画素
１２ 液晶駆動装置
１２１ レベルシフタ回路群
１２２ デジタル／アナログ変換回路群
１２３ ソースアンプ回路群
１２４ａ、１２４ｂ 共用レベルシフタ回路
２０ ロジック部
３０ フレキシブルケーブル
１ 入力バッファ
２ 差動アンプ
３ 出力バッファ
４ イネーブル制御部
５ ラッチ部
Ｎ１、Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（高耐圧素
子）

Ｎ３〜Ｎ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素
子）
Ｐ１〜Ｐ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素
子）
ＩＮＶ１、ＩＮＶ２ インバータ（低耐圧素子）
ＩＮＶ３〜ＩＮＶ５ インバータ（中耐圧素子）
ＩＮＶ６ ３ステートインバータ（中耐圧素子）
ＳＷ１ パススイッチ（中耐圧素子）
Ａ１ 液晶表示パネル（液晶画素）
Ａ２ マルチプレクサ
Ａ３ ソースドライバ回路
Ａ４ ゲートドライバ回路
Ａ５ 外部ＤＣ／ＤＣコンバータ
Ａ６ ＭＰＵ
Ａ７ 映像ソース
Ｂ１ ＭＰＵインタフェイス
Ｂ２ コマンドデコーダ
Ｂ３ データレジスタ
Ｂ４ 部分表示データ用ＲＡＭ
Ｂ５ データ制御部
Ｂ６ 表示データインタフェイス
Ｂ７ 画像処理部
Ｂ８ データラッチ部
Ｂ９ ソースドライバ部
Ｂ１０ ＯＴＰＲＯＭ
Ｂ１１ 制御用レジスタ
Ｂ１２ アドレスカウンタ（ＲＡＭコントローラ）
Ｂ１３ タイミングジェネレータ
Ｂ１４ 発振器
Ｂ１５ コモン電圧生成部
Ｂ１６ マルチプレクサ用タイミングジェネレータ
Ｂ１７ ゲートドライバ用タイミングジェネレータ
Ｂ１８ 外部ＤＣ／ＤＣ用タイミングジェネレータ
Ｂ１９ 液晶表示装置用電源回路
Ｃ１（１）〜Ｃ１（ｎ） レベルシフタ回路
Ｃ２（１）〜Ｃ２（ｎ） デジタル／アナログ変換回路
Ｃ３（１）〜Ｃ３（ｎ） ソースアンプ回路
Ｃ４（１）〜Ｃ４（ｎ） パススイッチ（極性反転制御用）
Ｃ５（１）〜Ｃ５（ｎ） パススイッチ（８色表示モード用）
Ｃ６（１）〜Ｃ６（ｎ） 出力端子
Ｃ７ 抵抗ラダー
Ｃ８〜Ｃ１１ セレクタ
Ｃ１２〜Ｃ１５ アンプ
Ｃ１６ 第１階調電圧生成部（正極性）
Ｃ１７ 第２階調電圧生成部（負極性）
Ｃ１８〜Ｃ２１ 出力キャパシタ
Ｄ１ 発振器
Ｄ２ タイミングジェネレータ
Ｄ３ 表示データインタフェイス
Ｄ４ アドレスカウンタ（ＲＡＭコントローラ）
Ｄ５ 部分表示データ用ＲＡＭ
Ｄ６ ソースデータタイミングコントローラ
Ｄ７ ＯＴＰＲＯＭ
Ｄ８ ＯＴＰコントローラ
Ｄ９ 外部ＤＣ／ＤＣ用タイミングジェネレータ
Ｄ１０ マルチプレクサ・ゲートドライバ用タイミングジェネレー
タ
Ｄ１１ 液晶表示装置用電源回路

Claims (9)

1. 接地電位の印加端と負電位の印加端との間に接続された一対のＮチャネル型電界効果トランジスタから成る差動入力段を用いて、前記接地電位と正電位との間でパルス駆動される入力信号を差動形式で受け取り、これを差動増幅することによって、前記接地電位と前記負電位との間でパルス駆動される出力信号を生成する差動アンプを有して成ることを特徴とするレベルシフタ回路。
2. 前記レベルシフタ回路を形成する複数のトランジスタのうち、前記差動入力段を形成する前記一対のＮチャネル型電界効果トランジスタは、前記正電位と前記負電位との電位差にも耐え得る高耐圧素子であり、その余のトランジスタは、より耐圧の低い中耐圧素子や低耐圧素子であることを特徴とする請求項１に記載のレベルシフタ回路。
3. 第１制御信号に応じて前記差動アンプをオン／オフするイネーブル制御部と、第２制御信号に応じて前記差動アンプの出力信号をサンプル／ホールドするラッチ出力部と、を有して成ることを特徴とする請求項２に記載のレベルシフタ回路。
4. ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；
   前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；
   前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；
   をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、
   前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、請求項３に記載のレベルシフタ回路であることを特徴とする負荷駆動装置。
5. 前記接地電位と前記負電位との間でパルス駆動される第１、第２制御信号を生成して、これらを前記複数のレベルシフタ回路に出力する共用レベルシフタ回路を有して成ることを特徴とする請求項４に記載の負荷駆動装置。
6. 前記負荷は、液晶画素であることを特徴とする請求項５に記載の負荷駆動装置。
7. 請求項６に記載の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ることを特徴とする液晶表示装置。
8. 前記負荷駆動装置から出力されるｎ系統の出力信号をそれぞれｚ系統（ｚは１以上の整数）に分配することで（ｎ×ｚ）系統の出力信号を生成し、これを前記液晶画素に供給するマルチプレクサを有して成ることを特徴とする液晶表示装置。
9. 前記負荷駆動装置は、ｎ系統の出力信号の生成動作に合わせて、前記マルチプレクサのタイミング制御を行うマルチプレクサ用タイミングジェネレータを有して成ることを特徴とする請求項８に記載の液晶表示装置。

Images