JPH07297703A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH07297703A
JPH07297703A JP6088752A JP8875294A JPH07297703A JP H07297703 A JPH07297703 A JP H07297703A JP 6088752 A JP6088752 A JP 6088752A JP 8875294 A JP8875294 A JP 8875294A JP H07297703 A JPH07297703 A JP H07297703A
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switch
source
resistor
transistor
current
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JP6088752A
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Inventor
Masahiro Ueda
昌弘 植田
Toshiaki Hanibuchi
敏明 埴渕
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption

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Abstract

(57)【要約】 【目的】 出力バッファ回路の消費電力を低減する。 【構成】 入力信号ＣＩが“Ｌ”から“Ｈ”に遷移する
と、中間信号Ｙ1 の論理は“Ｈ”となる。よってトラン
ジスタＱ1 がオンし、トランジスタＱ2 がオフする。Ｎ
ＭＯＳトランジスタＮ1 のゲートには入力信号ＣＩが与
えられており、このときにはＣＭＯＳレベルで論理
“Ｈ”に対応する電位が与えられている。従ってＮＭＯ
ＳトランジスタＮ1 は迅速にオンする。このとき抵抗Ｒ
2 とＮＭＯＳトランジスタＮ1 のオン抵抗の並列接続に
は出力トランジスタＱ0 のベースに流れる電流しか流れ
ない。 【効果】 ＮＭＯＳトランジスタＮ1 がオンしているの
で、抵抗Ｒ2 の値を大きくしている場合であっても出力
トランジスタＱ0 のベース電位は引き上げられ、出力ト
ランジスタＱ0 の流す電流は大きくなり、出力トランジ
スタＱ0 のエミッタ電位も引き上げられる。よって出力
信号ＥＯの論理は“Ｈ”となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタとＣＭＯＳで構成されたＬＳＩにおける、出力バッ
ファ回路に関するものである。
【０００２】
【従来の技術】
Ａ．従来の技術： （Ａ−１）レベル変換回路の基本的構成：図１５はＥＣ
Ｌ入出力を実現するＬＳＩの構成の一例を示すブロック
図である。２つの電源ＧＮＤ（＝０Ｖ），ＶEE（＜０
Ｖ）から電力を供給され、入力バッファ１、内部ゲート
２、出力バッファ回路３が駆動する。これらの各部にＢ
ｉＣＭＯＳ技術を使った例が、ＮＥＣ技報 Vo.43,No.1
2,1990 ,pp.119〜121に示されている。
【０００３】図１６は図１に示された出力バッファ回路
３の構成を例示する回路図である。出力バッファ回路３
は、レベルシフタＧ20及び電流スイッチＧ30から構成さ
れている。この様な構成は例えば特開昭６３−３１３９
１６号公報において開示されている。出力バッファ回路
３は内部ゲート２から出力されたＣＭＯＳレベルの信号
をＥＣＬレベルの信号に変換する機能を有している。
【０００４】入力端子にはＣＭＯＳレベルの信号ＣＩが
与えられる。例えば入力信号ＣＩがＣＭＯＳレベルにお
ける“Ｈ”レベルであった場合、ＰＭＯＳトランジスタ
Ｐ1はオフ状態にある。よって電流源Ｓ1 の流す電流
は、ＰＭＯＳトランジスタＰ1と並列に接続されている
抵抗Ｒ3 に流れる。従ってＮＰＮトランジスタＱ10のベ
ース電位はＧＮＤよりも一定電圧だけ低くなる。更にト
ランジスタＱ10のベース・エミッタ間電圧だけ低下し
て、電流スイッチＧ30の入力端であるＮＰＮトランジス
タＱ1 のベースにはＥＣＬレベルにおける“Ｌ”レベル
が与えられる。その結果、ＮＰＮトランジスタＱ2 の流
す電流が増加し、トランジスタＱ2 のコレクタに接続さ
れた抵抗Ｒ2 における電圧降下が大きくなる。よって出
力用のＮＰＮトランジスタＱ0 のベース電位も低下し、
出力信号ＥＯはＥＣＬレベルにおける“Ｌ”レベルとな
る。
【０００５】一方、入力信号ＣＩがＣＭＯＳレベルにお
ける“Ｌ”レベルであった場合、トランジスタＰ1 はオ
ン状態にある。よって電流源Ｓ1 の流す電流はトランジ
スタＰ1 に流れるので、トランジスタＱ10のベース電位
はほぼ電源ＧＮＤの与える電位ＧＮＤ（以下、電位に関
しても同名を用いる）に等しくなる。よって、トランジ
スタＱ10と電流源Ｓ2 とが構成するエミッタフォロワ回
路を介して、トランジスタＱ1 のベースにはＥＣＬレベ
ルにおける“Ｈ”レベルが与えられ、出力信号ＥＯはＥ
ＣＬレベルにおける“Ｈ”レベルとなる。
【０００６】しかし電流スイッチＧ30の構成では、トラ
ンジスタＱ1 ，Ｑ2 のエミッタに共通して接続される電
流源Ｓ3 において供給すべき電流が大きく、電力消費が
大きいという問題点があった。以下、図１６に示された
回路の動作を説明しつつ、この問題点を説明する。
【０００７】一般にＥＣＬレベルを出力する出力バッフ
ァ回路はその出力端子は、終端抵抗ＲE を介して終端電
圧ＶTTに接続されている。通常、終端抵抗ＲE は５０Ω
に、終端電圧ＶTTは−２Ｖに、それぞれ選択される。そ
して、ＥＣＬレベルにおける“Ｈ”，“Ｌ”レベルに対
応する電位ＶOH，ＶOLはそれぞれ約−０．９Ｖ及び約−
１．７Ｖに設定される。また、基準電位ＶBBはこれらの
中間の電位である約−１．３Ｖに設定される。
【０００８】図１７はトランジスタＱ1 のベースに
“Ｈ”レベルが与えられ、トランジスタＱ1 がオンし、
トランジスタＱ2 がオフする場合の出力トランジスタＱ
0 近傍の等価回路を示す回路図である。出力トランジス
タＱ0 を流れる電流ＩOHは次式で表される。
【０００９】
【数１】
【００１０】トランジスタＱ2 がオフしているので、ト
ランジスタＱ0 のベースに接続された抵抗Ｒ2 には電流
源Ｓ3 の流す電流は流れず、トランジスタＱ0 のベース
電流ＩBHのみが流れる。よって出力トランジスタＱ0 の
ベース・エミッタ間電圧をＶBEとすると、
【００１１】
【数２】
【００１２】となり、更にトランジスタＱ0 の直流電流
増幅率をＨFEとして、
【００１３】
【数３】
【００１４】が成立する。数１と数３とから、
【００１５】
【数４】
【００１６】が得られ、これを整理すると
【００１７】
【数５】
【００１８】となる。数５から、抵抗Ｒ2 の抵抗値が小
さい程電位ＶOHは−ＶBE（＝−０．８５Ｖ）に近づいて
上昇し、抵抗Ｒ2 の抵抗値が小さい程電位ＶOHは電位Ｖ
TT（＝−２．０Ｖ）に近づいて低下する。従って、電位
ＶOHを−０．９Ｖ程度に設定するためには、抵抗Ｒ2 の
抵抗値は小さい方が望ましい。
【００１９】図１８はトランジスタＱ1 のベースに
“Ｌ”レベルが与えられ、トランジスタＱ1 がオフし、
トランジスタＱ2 がオンする場合の出力トランジスタＱ
0 近傍の等価回路を示す回路図である。出力トランジス
タＱ0 を流れる電流ＩOLは次式で表される。
【００２０】
【数６】
【００２１】トランジスタＱ2 がオンしているので、ト
ランジスタＱ0 のベースに接続された抵抗Ｒ2 にはトラ
ンジスタＱ0 のベース電流ＩBLのみならず、電流源Ｓ3
の流す電流ＩS も流れる。よって、
【００２２】
【数７】
【００２３】となり、更に数３と同様にして、
【００２４】
【数８】
【００２５】が成立する。数６と数８とから、
【００２６】
【数９】
【００２７】が得られ、これを整理すると
【００２８】
【数１０】
【００２９】となる。数５の性質から抵抗Ｒ2 の抵抗値
は小さい程望ましいので、電位ＶOLを低く（−１．７Ｖ
に）設定するには電流ＩS を大きく設定する必要があ
る。
【００３０】以上の様に、電位ＶOHを高く、電位ＶOLを
低く設定してＥＣＬレベルの仕様を実現するためには電
流ＩS を大きくする必要があり、消費電力が大きくなる
という問題点があった。
【００３１】（Ａ−２）動作電力の低減：前節（Ａ−
１）で説明された問題点を解消するために、トランジス
タＱ1 ，Ｑ2 のオン・オフに対応して抵抗Ｒ2 の抵抗値
を変化させる手法が考案されている。
【００３２】図１９はその一例である電流スイッチＧ
301 の構成を示す回路図であり、例えば特開平３−２５
９６１７号公報において開示されている技術である。
【００３３】電流スイッチＧ301 は、図１６に示された
電流スイッチＧ30において抵抗Ｒ2にＰＭＯＳトランジ
スタＰ3 が並列に接続された構造を有しており、そのゲ
ートはトランジスタＱ1 のコレクタに接続されている。
【００３４】トランジスタＱ1 のベースに“Ｌ”レベル
が与えられ、トランジスタＱ1 がオフし、トランジスタ
Ｑ2 がオンする場合にはトランジスタＰ3 がオフする。
よって、電流スイッチＧ301 の動作は電流スイッチＧ30
の場合と同様である。
【００３５】一方、トランジスタＱ1 のベースに“Ｈ”
レベルが与えられ、トランジスタＱ1 がオンし、トラン
ジスタＱ2 がオフする場合にはトランジスタＰ3 もオン
する。このため出力トランジスタＱ0 のベースと電源Ｇ
ＮＤとの間に入る抵抗の抵抗値は、電流スイッチＧ30の
場合と比較して小さくなる。これは数５における抵抗値
Ｒ2 が実質的には小さくなることを意味する。従って、
電流ＩS を小さく設定しても数１０から求められる電位
ＶOLを低く設定できるように、抵抗値Ｒ2 を大きく設定
した場合においても、数５から求められる電位ＶOHを高
く設定することができる。つまり、電流ＩS に基づく電
力消費を抑制することができる。
【００３６】
【発明が解決しようとする課題】しかし、電流スイッチ
Ｇ301 では、トランジスタＰ3 のオン・オフが、トラン
ジスタＱ1 のオン・オフに伴って生じる抵抗Ｒ1 におけ
る電圧降下の差異によって制御される。そのため動作が
遅いという問題点が残っていた。
【００３７】この発明は上記の問題点を解決するために
なされたもので、消費電力を抑制しつつも、その動作が
迅速な出力バッファ回路を提供することを目的とする。
【００３８】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）ＣＭＯＳレベルで２値論理
“Ｈ”，“Ｌ”に相当する電位を有する入力信号が与え
られる入力端子と、（ｂ）前記入力信号と等しい論理に
相当するＥＣＬレベルの電位を有する第１中間信号を生
成する第１レベルシフタと、（ｃ）（ｃ−１）定電位を
与える第１電圧源と、（ｃ−２）定電流を与える第１電
流源と、（ｃ−３）第１及び第２抵抗と、（ｃ−４）前
記第１抵抗を介して前記第１電圧源に接続されるコレク
タと、前記第１電流源に接続されるエミッタと、前記第
１中間信号が印加されるベースとを含む第１バイポーラ
トランジスタと、（ｃ−５）前記第２抵抗を介して前記
第１電圧源に接続されるコレクタと、前記第１電流源に
接続されるエミッタと、基準電位が印加されるベースと
を含む第２バイポーラトランジスタと、（ｃ−６）前記
第２抵抗の両端に接続されたソース及びドレインと、前
記入力信号が印加されるゲートとを含む第１ＮＭＯＳト
ランジスタとを有する電流スイッチと、（ｄ）前記第２
バイポーラトランジスタの前記コレクタに接続されたベ
ースと、前記第１電圧源に接続されたコレクタと、エミ
ッタとを含む出力バイポーラトランジスタとを備える出
力バッファ回路である。
【００３９】この発明のうち請求項２にかかるものは、
請求項１記載の出力バッファ回路であって、前記第１レ
ベルシフタは（ｂ−１）前記入力信号を受け、前記入力
信号と相補的な論理を有する第２中間信号を生成するイ
ンバータと、（ｂ−２）前記第２中間信号が与えられる
ゲートと、ソース及びドレインとを含む第１ＰＭＯＳト
ランジスタと、（ｂ−３）前記第１ＰＭＯＳトランジス
タの前記ドレインとソースとの間に並列に接続された第
３抵抗と、（ｂ−４）第４抵抗と、（ｂ−５）カソード
と、前記第１電圧源に接続されたアノードとを含む第１
ダイオードと、（ｂ−６）前記第１バイポーラトランジ
スタの前記ベースに接続され、定電流を流す第２電流源
とを有する。そして前記第１ＰＭＯＳトランジスタ及び
前記第３抵抗の並列接続と、前記第４抵抗と、前記第１
ダイオードとが、前記第１電圧源と前記第２電流源との
間に直列に接続される。
【００４０】この発明のうち請求項３にかかるものは、
請求項２記載の出力バッファ回路であって、前記インバ
ータは（ｂ−１−１）前記第１電圧源よりも低い電位を
与える第２電圧源と、（ｂ−１−２）前記第１電圧源に
接続されたソースと、前記入力端子に接続されたゲート
と、ドレインとを含む第２ＰＭＯＳトランジスタと、
（ｂ−１−３）前記第２電圧源に接続されたソースと、
前記入力端子に接続されたゲートと、ドレインとを含む
第２ＮＭＯＳトランジスタと、（ｂ−１−４）前記第２
ＰＭＯＳトランジスタの前記ドレインに接続されたアノ
ードと、前記第２ＮＭＯＳトランジスタの前記ドレイン
に接続されたカソードとを含む第２ダイオードとを有す
る。そして前記第２中間信号は前記第２ダイオードの前
記アノードから出力される。
【００４１】この発明のうち請求項４にかかるものは、
請求項３記載の出力バッファ回路であって、前記電流ス
イッチは（ｃ−７）前記第２抵抗の両端に接続されたソ
ース及びドレインと、前記第１バイポーラトランジスタ
の前記コレクタに接続されたゲートとを含む第３ＰＭＯ
Ｓトランジスタを更に有する。
【００４２】この発明のうち請求項５にかかるものは、
請求項４記載の出力バッファ回路であって、（ｅ）（ｅ
−１）前記入力信号が与えられるゲートと、前記第１電
圧源に接続されるソースと、ドレインとを含む第４ＰＭ
ＯＳトランジスタと、（ｅ−２）前記第４ＰＭＯＳトラ
ンジスタの前記ドレインとソースとの間に並列に接続さ
れた第５抵抗と、（ｅ−３）第１端と、前記第４ＰＭＯ
Ｓトランジスタの前記ドレインに接続された第２端とを
含む第６抵抗と、（ｅ−４）前記電流スイッチに前記基
準電位を与えるカソードと、前記第６抵抗の前記第１端
に接続されたアノードとを含む第３ダイオードと、（ｅ
−５）前記第３ダイオードの前記カソードに接続され、
定電流を流す第３電流源とを有する第２レベルシフタを
更に備える。
【００４３】この発明のうち請求項６にかかるものは、
（ａ）ＣＭＯＳレベルで２値論理“Ｈ”，“Ｌ”に相当
する電位を有する入力信号が与えられる入力端子と、
（ｂ）（ｂ−１）定電位を与える第１電圧源と、（ｂ−
２）定電流を与える第１電流源と、（ｂ−３）第１及び
第２抵抗と、（ｂ−４）前記第１抵抗を介して前記第１
電圧源に接続されるコレクタと、前記第１電流源に接続
されるエミッタと、第１中間信号が与えられるベースと
を含む第１バイポーラトランジスタと、（ｂ−５）前記
第２抵抗を介して前記第１電圧源に接続されるコレクタ
と、前記第１電流源に接続されるエミッタと、第２中間
信号が与えられるベースとを含む第２バイポーラトラン
ジスタと、（ｂ−６）前記第２抵抗の両端に接続された
ソース及びドレインと、前記入力信号が印加されるゲー
トとを含む第１ＮＭＯＳトランジスタとを有する電流ス
イッチと、（ｃ）前記入力信号を受けて前記第１及び第
２中間信号電位を生成し、前記入力信号の示す論理が
“Ｈ”の時には前記第１中間信号は前記第２中間信号よ
りも高い電位を呈し、前記入力信号の示す論理が“Ｌ”
の時には前記第１中間信号は前記第２中間信号よりも低
い電位を呈する中間信号生成回路と、（ｄ）前記第２バ
イポーラトランジスタの前記コレクタに接続されたベー
スと、前記第１電圧源に接続されたコレクタと、エミッ
タとを含む出力バイポーラトランジスタとを備える出力
バッファ回路である。
【００４４】この発明のうち請求項７にかかるものは、
請求項６記載の出力バッファ回路であって、前記中間信
号生成回路は（ｃ−１）前記入力信号が論理“Ｈ”，
“Ｌ”の時にそれぞれ非接続／接続される第１及び第２
端を含む第１スイッチと、（ｃ−２）前記第１スイッチ
の前記第１端と前記第１電圧源との間に接続される第３
抵抗と、（ｃ−３）前記第１スイッチの前記第２端に定
電流を与える第２電流源と、（ｃ−４）前記入力信号が
論理“Ｈ”，“Ｌ”の時にそれぞれ接続／非接続される
第１及び第２端を含む第２スイッチと、（ｃ−５）前記
第２スイッチの前記第１端と前記第１電圧源との間に接
続される第４抵抗と、（ｃ−６）前記第２スイッチの前
記第２端に定電流を与える第３電流源と、（ｃ−７）前
記第１スイッチの前記第１端に接続されたカソードと、
前記第２スイッチの前記第１端に接続されたアノードと
を含む第１ダイオードと、（ｃ−８）前記第１スイッチ
の前記第１端に接続されたアノードと、前記第２スイッ
チの前記第１端に接続されたカソードとを含む第２ダイ
オードとを有する。そして、前記第１ダイオードの前記
カソードから前記第１中間信号が、前記第２ダイオード
の前記カソードから前記第２中間信号が、それぞれ得ら
れる。
【００４５】この発明のうち請求項８にかかるものは、
請求項７記載の出力バッファ回路であって、前記中間信
号生成回路は（ｃ−９）前記第３抵抗の前記第１端と前
記第１電圧源との間に介在する第３ダイオードと、（ｃ
−１０）前記第４抵抗の前記第１端と前記第１電圧源と
の間に介在する第４ダイオードとを更に有する。
【００４６】この発明のうち請求項９にかかるものは、
請求項８記載の出力バッファ回路であって、 前記第２
及び第３電流源は兼用される。
【００４７】この発明のうち請求項１０にかかるもの
は、請求項７記載の出力バッファ回路であって、前記第
１スイッチは（ｃ−１−１）前記入力信号と相補的な論
理の制御信号を受けるゲートと、前記第１スイッチの前
記第１及び第２端にそれぞれ接続されたドレイン及びソ
ースとを含む第２ＮＭＯＳトランジスタを備え、前記第
２スイッチは（ｃ−４−１）前記制御信号を受けるゲー
トと、前記第２スイッチの前記第１及び第２端にそれぞ
れ接続されたドレイン及びソースとを含むＰＭＯＳトラ
ンジスタを備える。
【００４８】この発明のうち請求項１１にかかるもの
は、請求項７記載の出力バッファ回路であって、前記第
１スイッチは（ｃ−１−２）前記入力信号と相補的な論
理の制御信号を受けるゲートと、前記第１スイッチの前
記第１及び第２端にそれぞれ接続されたドレイン及びソ
ースとを含む第２ＮＭＯＳトランジスタを備える。そし
て前記第２スイッチは（ｃ−４−２）前記制御信号を受
けるゲートと、前記第２スイッチの前記第１及び第２端
にそれぞれ接続されたドレイン及びソースとを含む第３
ＮＭＯＳトランジスタを備える。前記中間信号生成回路
は（ｃ−１１）前記入力信号を受けて前記制御信号を生
成するインバータを更に有する。
【００４９】この発明のうち請求項１２にかかるもの
は、請求項１１記載の出力バッファ回路であって、前記
中間信号生成回路は（ｃ−１２）前記第２ＮＭＯＳトラ
ンジスタの前記ドレインに接続されたドレインと、前記
第２ＮＭＯＳトランジスタの前記ソースに接続されたソ
ースと、前記入力信号が与えられるゲートとを含む第１
ＰＭＯＳトランジスタと、（ｃ−１３）前記第３ＮＭＯ
Ｓトランジスタの前記ドレインに接続されたドレイン
と、前記第３ＮＭＯＳトランジスタの前記ソースに接続
されたソースと、前記制御信号が与えられるゲートとを
含む第２ＰＭＯＳトランジスタとを更に有する。
【００５０】この発明のうち請求項１３にかかるもの
は、請求項６記載の出力バッファ回路であって、前記中
間信号生成回路は（ｃ−１）前記入力信号が論理
“Ｈ”，“Ｌ”の時にそれぞれ非接続／接続される第１
及び第２端を含む第１スイッチと、（ｃ−２）前記第１
スイッチの前記第１端と前記第１電圧源との間に接続さ
れる第３抵抗と、（ｃ−３）前記第１スイッチの前記第
２端に定電流を与える第２電流源と、（ｃ−４）前記入
力信号が論理“Ｈ”，“Ｌ”の時にそれぞれ接続／非接
続される第１及び第２端を含む第２スイッチと、（ｃ−
５）前記第２スイッチの前記第１端と前記第１電圧源と
の間に接続される第４抵抗と、（ｃ−６）前記第２スイ
ッチの前記第２端に定電流を与える第３電流源と、（ｃ
−７）前記第１スイッチの前記第１端と前記第２スイッ
チの前記第１端との間に設けられた電位決定抵抗とを有
する。
【００５１】この発明のうち請求項１４にかかるもの
は、（ａ）ＣＭＯＳレベルで２値論理“Ｈ”，“Ｌ”に
相当する電位を有する入力信号が与えられる入力端子
と、（ｂ）前記入力端子に与えられた論理を反転させる
ＣＭＯＳインバータと、（ｃ）前記ＣＭＯＳインバータ
の出力と等しい論理に相当するＥＣＬレベルの電位を有
する第１中間信号を生成する第１レベルシフタと、
（ｄ）（ｄ−１）定電位を与える第１電圧源と、（ｄ−
２）定電流を与える第１電流源と、（ｄ−３）第１及び
第２抵抗と、（ｄ−４）前記第１抵抗を介して前記第１
電圧源に接続されるコレクタと、前記第１電流源に接続
されるエミッタと、前記第１中間信号が印加されるベー
スとを含む第１バイポーラトランジスタと、（ｄ−５）
前記第２抵抗を介して前記第１電圧源に接続されるコレ
クタと、前記第１電流源に接続されるエミッタと、基準
電位が印加されるベースとを含む第２バイポーラトラン
ジスタと、（ｄ−６）前記第１抵抗の両端に接続された
ソース及びドレインと、前記前記ＣＭＯＳインバータの
出力が印加されるゲートとを含む第１ＰＭＯＳトランジ
スタとを有する電流スイッチと、（ｅ）前記第１バイポ
ーラトランジスタの前記コレクタに接続されたベース
と、前記第１電圧源に接続されたコレクタと、エミッタ
とを含む出力バイポーラトランジスタとを備える出力バ
ッファ回路である。
【００５２】この発明のうち請求項１５にかかるもの
は、請求項１４記載の出力バッファ回路であって、前記
第１レベルシフタは、（ｃ−１）前記ＣＭＯＳインバー
タの出力を受け、前記ＣＭＯＳインバータの出力と相補
的な第２中間信号を生成するインバータと、（ｃ−２）
前記第２中間信号が与えられるゲートと、ソース及びド
レインとを含む第２ＰＭＯＳトランジスタと、（ｃ−
３）前記第２ＰＭＯＳトランジスタの前記ドレインとソ
ースとの間に並列に接続された第３抵抗と、（ｃ−４）
第４抵抗と、（ｃ−５）カソードと、前記第１電圧源に
接続されたアノードとを含む第１ダイオードと、（ｃ−
６）前記第１バイポーラトランジスタの前記ベースに接
続され、定電流を流す第２電流源とを有する。そして前
記第２ＰＭＯＳトランジスタ及び前記第３抵抗の並列接
続と、前記第４抵抗と、前記第１ダイオードとが、前記
第１電圧源と前記第２電流源との間に直列に接続され
る。
【００５３】この発明のうち請求項１６にかかるもの
は、請求項１５記載の出力バッファ回路であって、前記
インバータは（ｃ−１−１）前記第１電圧源よりも低い
電位を与える第２電圧源と、（ｃ−１−２）前記第１電
圧源に接続されたソースと、前記入力端子に接続された
ゲートと、ドレインとを含む第３ＰＭＯＳトランジスタ
と、（ｃ−１−３）前記第２電圧源に接続されたソース
と、前記入力端子に接続されたゲートと、ドレインとを
含む第１ＮＭＯＳトランジスタと、（ｃ−１−４）前記
第３ＰＭＯＳトランジスタの前記ドレインに接続された
アノードと、前記第１ＮＭＯＳトランジスタの前記ドレ
インに接続されたカソードとを含む第２ダイオードとを
有する。そして前記第２中間信号は前記第２ダイオード
の前記アノードから出力される。
【００５４】この発明のうち請求項１７にかかるもの
は、請求項１６記載の出力バッファ回路であって、前記
電流スイッチは（ｄ−７）前記第１抵抗の両端に接続さ
れたソース及びドレインと、前記第２バイポーラトラン
ジスタの前記コレクタに接続されたゲートとを含む第４
ＰＭＯＳトランジスタを更に有する。
【００５５】この発明のうち請求項１８にかかるもの
は、請求項１７記載の出力バッファ回路であって、
（ｆ）（ｆ−１）前記ＣＭＯＳインバータの出力が与え
られるゲートと、前記第１電圧源に接続されるソース
と、ドレインとを含む第５ＰＭＯＳトランジスタと、
（ｆ−２）前記第５ＰＭＯＳトランジスタの前記ドレイ
ンとソースとの間に並列に接続された第５抵抗と、（ｆ
−３）第１端と、前記第５ＰＭＯＳトランジスタの前記
ドレインに接続された第２端とを含む第６抵抗と、（ｆ
−４）前記電流スイッチに前記基準電位を与えるカソー
ドと、前記第６抵抗の前記第１端に接続されたアノード
とを含む第３ダイオードと、（ｆ−５）前記第３ダイオ
ードの前記カソードに接続され、定電流を流す第３電流
源とを有する第２レベルシフタを更に備える。
【００５６】この発明のうち請求項１９にかかるもの
は、（ａ）ＣＭＯＳレベルで２値論理“Ｈ”，“Ｌ”に
相当する電位を有する入力信号が与えられる入力端子
と、（ｂ）前記入力端子に与えられた論理を反転させる
ＣＭＯＳインバータと、（ｃ）（ｃ−１）定電位を与え
る第１電圧源と、（ｃ−２）定電流を与える第１電流源
と、（ｃ−３）第１及び第２抵抗と、（ｃ−４）前記第
１抵抗を介して前記第１電圧源に接続されるコレクタ
と、前記第１電流源に接続されるエミッタと、第１中間
信号が与えられるベースとを含む第１バイポーラトラン
ジスタと、（ｃ−５）前記第２抵抗を介して前記第１電
圧源に接続されるコレクタと、前記第１電流源に接続さ
れるエミッタと、第２中間信号が与えられるベースとを
含む第２バイポーラトランジスタと、（ｃ−６）前記第
１抵抗の両端に接続されたソース及びドレインと、前記
ＣＭＯＳインバータの出力が印加されるゲートとを含む
第１ＰＭＯＳトランジスタとを有する電流スイッチと、
（ｄ）前記ＣＭＯＳインバータの出力を受けて前記第１
及び第２中間信号電位を生成し、前記ＣＭＯＳインバー
タの出力の示す論理が“Ｈ”の時には前記第１中間信号
は前記第２中間信号よりも高い電位を呈し、前記ＣＭＯ
Ｓインバータの示す論理が“Ｌ”の時には前記第１中間
信号は前記第２中間信号よりも低い電位を呈する中間信
号生成回路と、（ｅ）前記第１バイポーラトランジスタ
の前記コレクタに接続されたベースと、前記第１電圧源
に接続されたコレクタと、エミッタとを含む出力バイポ
ーラトランジスタとを備える出力バッファ回路である。
【００５７】この発明のうち請求項２０にかかるもの
は、請求項１９記載の出力バッファ回路であって、前記
中間信号生成回路は（ｄ−１）前記ＣＭＯＳインバータ
の出力が論理“Ｈ”，“Ｌ”の時にそれぞれ非接続／接
続される第１及び第２端を含む第１スイッチと、（ｄ−
２）前記第１スイッチの前記第１端と前記第１電圧源と
の間に接続される第３抵抗と、（ｄ−３）前記第１スイ
ッチの前記第２端に定電流を与える第２電流源と、（ｄ
−４）前記ＣＭＯＳインバータの出力が論理“Ｈ”，
“Ｌ”の時にそれぞれ接続／非接続される第１及び第２
端を含む第２スイッチと、（ｄ−５）前記第２スイッチ
の前記第１端と前記第１電圧源との間に接続される第４
抵抗と、（ｄ−６）前記第２スイッチの前記第２端に定
電流を与える第３電流源と、（ｄ−７）前記第１スイッ
チの前記第１端に接続されたカソードと、前記第２スイ
ッチの前記第１端に接続されたアノードとを含む第１ダ
イオードと、（ｄ−８）前記第１スイッチの前記第１端
に接続されたアノードと、前記第２スイッチの前記第１
端に接続されたカソードとを含む第２ダイオードとを有
する。そして、前記第１ダイオードの前記カソードから
前記第１中間信号が、前記第２ダイオードの前記カソー
ドから前記第２中間信号が、それぞれ得られる。
【００５８】この発明のうち請求項２１にかかるもの
は、請求項２０記載の出力バッファ回路あって、前記第
１スイッチは（ｄ−１−１）前記ＣＭＯＳインバータの
出力と相補的な論理の制御信号を受けるゲートと、前記
第１スイッチの前記第１及び第２端にそれぞれ接続され
たドレイン及びソースとを含むＮＭＯＳトランジスタを
備え、前記第２スイッチは（ｄ−４−１）前記制御信号
を受けるゲートと、前記第２スイッチの前記第１及び第
２端にそれぞれ接続されたドレイン及びソースとを含む
第２ＰＭＯＳトランジスタを備える。
【００５９】この発明のうち請求項２２にかかるもの
は、請求項２０記載の出力バッファ回路であって、前記
第１スイッチは（ｄ−１−２）前記入力信号と相補的な
論理の制御信号を受けるゲートと、前記第１スイッチの
前記第１及び第２端にそれぞれ接続されたドレイン及び
ソースとを含む第１ＮＭＯＳトランジスタを備える。そ
して、前記第２スイッチは（ｄ−４−２）前記制御信号
を受けるゲートと、前記第２スイッチの前記第１及び第
２端にそれぞれ接続されたドレイン及びソースとを含む
第２ＮＭＯＳトランジスタを備える。また、前記中間信
号生成回路は（ｄ−９）前記入力信号を受けて前記制御
信号を生成するインバータを更に有する。
【００６０】この発明のうち請求項２３にかかるもの
は、請求項２２記載の出力バッファ回路であって、前記
中間信号生成回路は（ｄ−１０）前記第１ＮＭＯＳトラ
ンジスタの前記ドレインに接続されたドレインと、前記
第１ＮＭＯＳトランジスタの前記ソースに接続されたソ
ースと、前記ＣＭＯＳインバータの出力が与えられるゲ
ートとを含む第２ＰＭＯＳトランジスタと、（ｄ−１
１）前記第２ＮＭＯＳトランジスタの前記ドレインに接
続されたドレインと、前記第２ＮＭＯＳトランジスタの
前記ソースに接続されたソースと、前記制御信号が与え
られるゲートとを含む第３ＰＭＯＳトランジスタとを更
に有する。
【００６１】この発明のうち請求項２４にかかるもの
は、請求項１９記載の出力バッファ回路であって、前記
中間信号生成回路は（ｄ−１）前記入力信号が論理
“Ｈ”，“Ｌ”の時にそれぞれ非接続／接続される第１
及び第２端を含む第１スイッチと、（ｄ−２）前記第１
スイッチの前記第１端と前記第１電圧源との間に接続さ
れる第３抵抗と、（ｄ−３）前記第１スイッチの前記第
２端に定電流を与える第２電流源と、（ｄ−４）前記入
力信号が論理“Ｈ”，“Ｌ”の時にそれぞれ接続／非接
続される第１及び第２端を含む第２スイッチと、（ｄ−
５）前記第２スイッチの前記第１端と前記第１電圧源と
の間に接続される第４抵抗と、（ｄ−６）前記第２スイ
ッチの前記第２端に定電流を与える第３電流源と、（ｄ
−７）前記第１スイッチの前記第１端と前記第２スイッ
チの前記第１端との間に設けられた電位決定抵抗とを有
する。
【００６２】
【作用】この発明のうち請求項１にかかる出力バッファ
回路においては、第２バイポーラトランジスタがオン・
オフするときには第１ＮＭＯＳトランジスタがそれぞれ
オフ・オンする。第２バイポーラトランジスタがオンす
るときには第１バイポーラトランジスタがオフしている
為、第２抵抗には出力バイポーラトランジスタのベース
電流の他、第１電流源からの定電流も流れる。従って、
第２抵抗の抵抗値を大きく設定することにより、第１電
流源からの定電流を小さくしても第２トランジスタのコ
レクタの電位を低くする事ができる。よって、出力トラ
ンジスタのエミッタの電位を低くすることができる。
【００６３】その一方、第２バイポーラトランジスタが
オフするときには第１バイポーラトランジスタがオンし
ている為、第２抵抗と第１ＮＭＯＳトランジスタのオン
抵抗との並列接続には出力トランジスタのベースに流れ
る電流しか流れない。そして出力バイポーラトランジス
タのコレクタが終端抵抗を介して終端電源に接続された
場合には、出力トランジスタの流す電流は終端抵抗にお
いて電圧降下を生じ、そのエミッタの電位が支えられ
る。この時第１ＮＭＯＳトランジスタがオンしているの
で、出力トランジスタのベースの電位は引き上げられ、
出力トランジスタの流す電流は大きくなり、出力トラン
ジスタのエミッタ電位も引き上げられる。
【００６４】この発明のうち請求項２にかかる出力バッ
ファ回路においては、入力信号が論理“Ｈ”の場合に
は、第２中間信号が論理“Ｌ”となり、第１ＰＭＯＳト
ランジスタがオンする。そして第２電流源の与える電流
のほとんどは第４抵抗と第１ＰＭＯＳトランジスタのみ
を通るので、ここで生じる電圧降下は小さい。従って第
１中間信号の電位は高く、論理“Ｈ”に相当する。
【００６５】一方、入力信号が論理“Ｌ”の場合には、
第２中間信号が論理“Ｈ”となり、第１ＰＭＯＳトラン
ジスタがオフする。そして第２電流源の与える電流は第
３及び第４抵抗を流れ、ここで生じる電圧降下は大き
い。従って第１中間信号の電位は低く、論理“Ｌ”に相
当する。
【００６６】第１ダイオードを用いてもレベルシフトを
行うので、抵抗のみレベルシフトを行うよりも、必要な
面積を小さくすることができる。しかも、第１ダイオー
ドと第３抵抗とが直列に接続されるので、第３抵抗の正
の温度係数と、第１ダイオードの負の温度係数とをキャ
ンセルさせることができる。
【００６７】更に、第１レベルシフタはエミッタフォロ
ワ回路を設けないので、単数の電流源で構成することが
できる。
【００６８】この発明のうち請求項３にかかる出力バッ
ファ回路においては、第２ＰＭＯＳトランジスタ及び第
２ＮＭＯＳトランジスタはＣＭＯＳインバータを構成
し、ＣＭＯＳインバータは入力信号の論理を反転させて
出力する。このとき第２ダイオードは“Ｌ”レベルの出
力を第２電圧源の電位よりも嵩上げする。
【００６９】この発明のうち請求項４にかかる出力バッ
ファ回路においては、第１中間信号が“Ｌ”から“Ｈ”
になると第１バイポーラトランジスタはオンし、第１抵
抗に流れる電流が増加して第１抵抗における電圧降下は
増大する。従って、第３ＰＭＯＳトランジスタのゲート
電位は低下して第３ＰＭＯＳトランジスタがオンする。
【００７０】この発明のうち請求項５にかかる出力バッ
ファ回路においては、第２レベルシフタはＣＭＯＳレベ
ルの電位を有する入力信号の論理を反転させ、ＥＣＬレ
ベルの電位を有する基準電位を与える。第１バイポーラ
トランジスタには入力信号と論理が等しい第１中間信号
が与えられる一方で、第２バイポーラトランジスタには
入力信号と論理が相補的な基準電位が与えられる。
【００７１】この発明のうち請求項６にかかる出力バッ
ファ回路においては、第２バイポーラトランジスタがオ
ン・オフするときには第１ＮＭＯＳトランジスタがそれ
ぞれオフ・オンする。入力信号が論理“Ｌ”を示すとき
には第１中間電位よりも第２中間電位の方が高く、第２
バイポーラトランジスタがオンして第１バイポーラトラ
ンジスタがオフする。よって、第２抵抗には出力バイポ
ーラトランジスタのベース電流の他、第１電流源からの
定電流も流れる。従って、第２抵抗の抵抗値を大きく設
定することにより、第１電流源からの定電流を小さくし
ても第２トランジスタのコレクタの電位を低くする事が
できる。よって、出力トランジスタのエミッタの電位を
低くすることができる。
【００７２】その一方、入力信号が論理“Ｈ”を示すと
きには第２中間電位よりも第１中間電位の方が高く、第
１バイポーラトランジスタがオンして第２バイポーラト
ランジスタがオフする。よって、第２抵抗と第１ＮＭＯ
Ｓトランジスタのオン抵抗との並列接続には出力トラン
ジスタのベースに流れる電流しか流れない。そして出力
バイポーラトランジスタのコレクタが終端抵抗を介して
終端電源に接続された場合には、出力トランジスタの流
す電流は終端抵抗において電圧降下を生じ、そのエミッ
タの電位が支えられる。この時第１ＮＭＯＳトランジス
タがオンしているので、出力トランジスタのベースの電
位は引き上げられ、出力トランジスタの流す電流は大き
くなり、出力トランジスタのエミッタ電位も引き上げら
れる。
【００７３】この発明のうち請求項７にかかる出力バッ
ファ回路においては、前記第１及び第２スイッチは互い
に相補的に開閉する。入力信号が論理“Ｈ”を示す場合
には、第１スイッチがオフし、第２スイッチがオンす
る。よって第１ダイオードには電流が流れ、第２ダイオ
ードは非導通状態となる。逆に入力信号が論理“Ｌ”を
示す場合には、第１スイッチがオンし、第２スイッチが
オフする。よって第２ダイオードには電流が流れ、第１
ダイオードは非導通状態となる。
【００７４】この発明のうち請求項８にかかる出力バッ
ファ回路においては、第３ダイオードと第３抵抗が直列
に接続されるので、第３抵抗の正の温度係数と、第３ダ
イオードの負の温度係数とをキャンセルさせることがで
きる。また第４ダイオードと第４抵抗が直列に接続され
るので、第４抵抗の正の温度係数と、第４ダイオードの
負の温度係数とをキャンセルさせることができる。
【００７５】この発明のうち請求項９にかかる出力バッ
ファ回路においては、電流パスの個数が抑制される。
【００７６】この発明のうち請求項１０にかかる出力バ
ッファ回路においては、互いに異なる導電型のＭＯＳト
ランジスタの制御電極に対して、同一の制御信号が印加
される。
【００７７】この発明のうち請求項１１にかかる出力バ
ッファ回路においては、第２及び第３ＮＭＯＳトランジ
スタのゲートにはそれぞれ相補的な論理が与えられる。
【００７８】この発明のうち請求項１２にかかる出力バ
ッファ回路においては、第２ＮＭＯＳトランジスタと第
１ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタと
第２ＰＭＯＳトランジスタの組は、それぞれにおいてト
ランスファーゲートを構成する。
【００７９】この発明のうち請求項１３にかかる出力バ
ッファ回路においては、前記第１及び第２スイッチは互
いに相補的に開閉する。入力信号が論理“Ｈ”を示す場
合には、第１スイッチがオフし、第２スイッチがオンす
る。よって電位決定抵抗には第１スイッチの第１端か
ら、第２スイッチの第２端へと電流が流れる。逆に入力
信号が論理“Ｌ”を示す場合には、第１スイッチがオン
し、第２スイッチがオフする。よって電位決定抵抗には
第２スイッチの第１端から、第１スイッチの第２端へと
電流が流れる。
【００８０】この発明のうち請求項１４にかかる出力バ
ッファ回路においては、第１バイポーラトランジスタが
オン・オフするときには第１ＰＭＯＳトランジスタがそ
れぞれオフ・オンする。第１バイポーラトランジスタが
オンするときには第２バイポーラトランジスタがオフし
ている為、第１抵抗には出力バイポーラトランジスタの
ベース電流の他、第１電流源からの定電流も流れる。従
って、第１抵抗の抵抗値を大きく設定することにより、
第１電流源からの定電流を小さくしても第１トランジス
タのコレクタの電位を低くする事ができる。よって、出
力トランジスタのエミッタの電位を低くすることができ
る。
【００８１】その一方、第１バイポーラトランジスタが
オフするときには第２バイポーラトランジスタがオンし
ている為、第１抵抗と第１ＰＭＯＳトランジスタのオン
抵抗との並列接続には出力トランジスタのベースに流れ
る電流しか流れない。そして出力バイポーラトランジス
タのコレクタが終端抵抗を介して終端電源に接続された
場合には、出力トランジスタの流す電流は終端抵抗にお
いて電圧降下を生じ、そのエミッタの電位が支えられ
る。この時第１ＰＭＯＳトランジスタがオンしているの
で、出力トランジスタのベースの電位は引き上げられ、
出力トランジスタの流す電流は大きくなり、出力トラン
ジスタのエミッタ電位も引き上げられる。
【００８２】更に、ＣＭＯＳインバータが入力信号の波
形整形を行う。
【００８３】この発明のうち請求項１５にかかる出力バ
ッファ回路においては、入力信号が論理“Ｌ”の場合に
は、第２中間信号も論理“Ｌ”となり、第２ＰＭＯＳト
ランジスタがオンする。そして第２電流源の与える電流
のほとんどは第４抵抗と第２ＰＭＯＳトランジスタのみ
を通るので、ここで生じる電圧降下は小さい。従って第
１中間信号の電位は高く、論理“Ｈ”に相当する。
【００８４】一方、入力信号が論理“Ｈ”の場合には、
第２中間信号も論理“Ｈ”となり、第２ＰＭＯＳトラン
ジスタがオフする。そして第２電流源の与える電流は第
３及び第４抵抗を流れ、ここで生じる電圧降下は大き
い。従って第１中間信号の電位は低く、論理“Ｌ”に相
当する。
【００８５】第１ダイオードを用いてもレベルシフトを
行うので、抵抗のみレベルシフトを行うよりも、必要な
面積を小さくすることができる。しかも、第１ダイオー
ドと第３抵抗とが直列に接続されるので、第３抵抗の正
の温度係数と、第１ダイオードの負の温度係数とをキャ
ンセルさせることができる。
【００８６】更に、第１レベルシフタはエミッタフォロ
ワ回路を設けないので、単数の電流源で構成することが
できる。
【００８７】この発明のうち請求項１６にかかる出力バ
ッファ回路においては、第１ＰＭＯＳトランジスタ及び
第３ＮＭＯＳトランジスタはＣＭＯＳインバータを構成
し、ＣＭＯＳインバータは入力信号の論理を反転させて
出力する。このとき第２ダイオードは“Ｌ”レベルの出
力を第２電圧源の電位よりも嵩上げする。
【００８８】この発明のうち請求項１７にかかる出力バ
ッファ回路においては、第１中間信号が“Ｈ”から
“Ｌ”になると第２バイポーラトランジスタはオンし、
第２抵抗に流れる電流が増加して第２抵抗における電圧
降下は増大する。従って、第４ＰＭＯＳトランジスタの
ゲート電位は低下して第４ＰＭＯＳトランジスタがオン
する。
【００８９】この発明のうち請求項１８にかかる出力バ
ッファ回路においては、第２レベルシフタはＣＭＯＳイ
ンバータの出力の論理を反転させ、ＥＣＬレベルの電位
を有する基準電位を与える。第１バイポーラトランジス
タには入力信号と相補的な論理を有する第１中間信号が
与えられる一方で、第２バイポーラトランジスタには入
力信号と等しい論理を示す基準電位が与えられる。
【００９０】この発明のうち請求項１９にかかる出力バ
ッファ回路においては、第１バイポーラトランジスタが
オン・オフするときには第１ＰＭＯＳトランジスタがそ
れぞれオフ・オンする。入力信号が論理“Ｌ”を示すと
きには第２中間電位よりも第１中間電位の方が高く、第
１バイポーラトランジスタがオンして第２バイポーラト
ランジスタがオフする。よって、第１抵抗には出力トラ
ンジスタのベース電流の他、第１電流源からの定電流も
流れる。従って、第１抵抗の抵抗値を大きく設定するこ
とにより、第１電流源からの定電流を小さくしても第１
トランジスタのコレクタの電位を低くする事ができる。
よって、出力トランジスタのエミッタの電位を低くする
ことができる。
【００９１】その一方、入力信号が論理“Ｈ”を示すと
きには第１中間電位よりも第２中間電位の方が高く、第
２バイポーラトランジスタがオンして第１バイポーラト
ランジスタがオフする。よって、第１抵抗と第１ＰＭＯ
Ｓトランジスタのオン抵抗との並列接続には出力トラン
ジスタのベースに流れる電流しか流れない。そして出力
バイポーラトランジスタのコレクタが終端抵抗を介して
終端電源に接続された場合には、出力トランジスタの流
す電流は終端抵抗において電圧降下を生じ、そのエミッ
タの電位が支えられる。この時第１ＰＭＯＳトランジス
タがオンしているので、出力トランジスタのベースの電
位は引き上げられ、出力トランジスタの流す電流は大き
くなり、出力トランジスタのエミッタ電位も引き上げら
れる。
【００９２】この発明のうち請求項２０にかかる出力バ
ッファ回路においては、前記第１及び第２スイッチは互
いに相補的に開閉する。入力信号が論理“Ｈ”を示す場
合には、第１スイッチがオンし、第２スイッチがオフす
る。よって第２ダイオードには電流が流れ、第１ダイオ
ードは非導通状態となる。逆に入力信号が論理“Ｌ”を
示す場合には、第１スイッチがオフし、第２スイッチが
オンする。よって第１ダイオードには電流が流れ、第２
ダイオードは非導通状態となる。
【００９３】この発明のうち請求項２１にかかる出力バ
ッファ回路においては、互いに異なる導電型のＭＯＳト
ランジスタの制御電極に対して、同一の制御信号が印加
される。
【００９４】この発明のうち請求項２２にかかる出力バ
ッファ回路においては、第１及び第２ＮＭＯＳトランジ
スタのゲートにはそれぞれ相補的な論理が与えられる。
【００９５】この発明のうち請求項２３にかかる出力バ
ッファ回路においては、第１ＮＭＯＳトランジスタと第
２ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタと
第３ＰＭＯＳトランジスタの組は、それぞれにおいてト
ランスファーゲートを構成する。
【００９６】この発明のうち請求項２４にかかる出力バ
ッファ回路においては、前記第１及び第２スイッチは互
いに相補的に開閉する。入力信号が論理“Ｌ”を示す場
合には、第１スイッチがオフし、第２スイッチがオンす
る。よって電位決定抵抗には第１スイッチの第１端か
ら、第２スイッチの第２端へと電流が流れる。逆に入力
信号が論理“Ｈ”を示す場合には、第１スイッチがオン
し、第２スイッチがオフする。よって電位決定抵抗には
第２スイッチの第１端から、第１スイッチの第２端へと
電流が流れる。
【００９７】
【実施例】
Ｂ．第１の発明：第１の発明においては、入力信号に基
づいて得られた中間信号を受けるトランジスタと、出力
トランジスタを制御するトランジスタとが異なる出力バ
ッファ回路が呈示される。以下、各実施例において具体
的に説明する。
【００９８】（ｂ−１）第１実施例：図１はこの発明の
第１実施例である出力バッファ回路１００の構成を示す
回路図である。出力バッファ回路１００は図１５に示さ
れた出力バッファ回路３として用いることができる。
【００９９】入力端子にはＣＭＯＳレベルで２値論理
“Ｈ”，“Ｌ”に相当する電位を有する入力信号ＣＩが
与えられる。この入力端子にはインバータＧ11が接続さ
れており、インバータＧ11はレベルシフト機能を有する
インバータ（以下「レベルシフトインバータ」と記す）
Ｇ21と共に、入力信号ＣＩと等しい論理に相当するＥＣ
Ｌレベルの電位を有する中間信号Ｙ1 を生成する第１レ
ベルシフタを構成する。インバータＧ11は中間信号Ｙ2
を生成する。
【０１００】電流スイッチＧ31は中間信号Ｙ1 と基準電
位ＶBBとを受けて、中間信号Ｙ1 と同じ論理の信号を出
力トランジスタＱ0 のベースに与える。電流スイッチＧ
31は抵抗ＲT を介して電源ＧＮＤに接続された抵抗
Ｒ1 ，Ｒ2 を備えている。更に抵抗Ｒ1 ，ＲT を介して
電源ＧＮＤに接続されるコレクタと、エミッタと、中間
信号Ｙ1 が印加されるベースとを含むＮＰＮバイポーラ
トランジスタＱ1 を備える。また、抵抗Ｒ2 ，ＲT を介
して電源ＧＮＤに接続されるコレクタと、エミッタと、
基準電位ＶBBが印加されるベースとを含むＮＰＮバイポ
ーラトランジスタＱ2 を備える。トランジスタＱ1 ，Ｑ
2 のエミッタは共通して電流源Ｓ5 に接続されている。
電流源Ｓ5 は例えば電位ＶCSが与えられたベースを含む
ＮＰＮトランジスタＱSWと、これに直列に接続された抵
抗とから構成される。
【０１０１】電流スイッチＧ31は更に、抵抗Ｒ2 の両端
に接続されたソース及びドレインと、入力信号ＣＩが印
加されるゲートとを含むＮＭＯＳトランジスタＮ1 を備
えている。
【０１０２】なお、出力トランジスタＱ0 のコレクタは
電源ＧＮＤに接続され、エミッタから出力信号ＥＯが得
られる。
【０１０３】レベルシフトインバータＧ21は、中間信号
Ｙ2 が与えられるゲートと、電源ＧＮＤに接続されたソ
ースと、ドレインとを含むＰＭＯＳトランジスタＰ1 を
有している。そしてＰＭＯＳトランジスタＰ1 のドレイ
ンとソースとの間にはこれらと並列に抵抗Ｒ3 が接続さ
れている。ＰＭＯＳトランジスタＰ1 のドレインには抵
抗Ｒ4 及びダイオードＤ1 を介して電流源Ｓ4 が接続さ
れている。
【０１０４】インバータＧ11は、電源ＧＮＤに接続され
たソースと、入力端子に接続されたゲートと、ドレイン
とを含むＰＭＯＳトランジスタＰ2 と、電源ＶEEに接続
されたソースと、入力端子に接続されたゲートと、ドレ
インとを含むＮＭＯＳトランジスタＮ2 とを備えてい
る。そしてＰＭＯＳトランジスタＰ２のドレインに接続
されたアノードと、ＮＭＯＳトランジスタＮ2 のドレイ
ンに接続されたカソードとを含むダイオードＤ2a，Ｄ2b
の直列接続をも備えている。中間信号Ｙ2 はダイオード
Ｄ2aのアノードから出力される。
【０１０５】次に動作について説明する。入力信号ＣＩ
が“Ｌ”から“Ｈ”に遷移すると、インバータＧ11は中
間信号Ｙ2 の論理を“Ｈ”から“Ｌ”に遷移させる。こ
れによってＰＭＯＳトランジスタＰ1 がオンする。電流
源Ｓ4 の与える電流のほとんどは抵抗Ｒ4 とＰＭＯＳト
ランジスタＰ1 のみを通るので、電源ＧＮＤとダイオー
ドＤ1 の間で生じる電圧降下は小さい。従って中間信号
Ｙ1 の電位は高く、論理“Ｈ”に相当する。
【０１０６】一方、入力信号ＣＩが“Ｈ”から“Ｌ”に
遷移すると、インバータＧ11は中間信号Ｙ2 の論理を
“Ｌ”から“Ｈ”に遷移させる。これによってＰＭＯＳ
トランジスタＰ1 がオフする。そして電流源Ｓ4 の与え
る電流は抵抗Ｒ3 ，Ｒ4 を流れ、これらの抵抗において
生じる電圧降下は大きい。従って中間信号Ｙ1 の電位は
低く、論理“Ｌ”に相当する。
【０１０７】この際、インバータＧ11においてダイオー
ドＤ2a，Ｄ2bのために、中間信号Ｙ2 の振幅が ｜ＶEE
−２ＶBE｜ （ＶBEはダイオードＤ2a，Ｄ2bの順方向電
圧）となり、振幅を低減したことで、ＰＭＯＳトランジ
スタＰ1 を高速にスイッチングさせることができる。
【０１０８】このようにして、入力信号ＣＩと同じ論理
でＥＣＬレベルの中間信号Ｙ1 が生成される。しかも、
ダイオードＤ1 をも用いてレベルシフトを行うので、抵
抗Ｒ3 ，Ｒ4 のみでレベルシフトを行うよりも、必要な
面積を小さくすることができる。しかも、ダイオードＤ
1 と抵抗Ｒ3 とが直列に接続されるので、抵抗Ｒ3 の正
の温度係数と、ダイオードＤ1 の負の温度係数とをキャ
ンセルさせることができる。よって、出力バッファ回路
１００の動作の温度依存性を低減する事ができる。
【０１０９】更に、レベルシフトインバータＧ21は従来
技術のようにエミッタフォロワ回路を設けないので、単
数の電流源Ｓ4 で構成することができる。従って、電流
源の数を低減して電力消費を抑制する事ができる。
【０１１０】次に電流スイッチＧ31の動作を説明する。
入力信号ＣＩが“Ｈ”から“Ｌ”に遷移すると、中間信
号Ｙ1 の論理は“Ｌ”となる。よって、トランジスタＱ
1 がオフし、トランジスタＱ2 がオンする。この時、図
１８に示されたように、抵抗Ｒ2 には出力トランジスタ
Ｑ0 のベース電流の他、電流源Ｓ5 からの定電流も流れ
る。
【０１１１】このときＮＭＯＳトランジスタＮ1 のゲー
トにはＣＭＯＳレベルで論理“Ｌ”に対応する電位が与
えられており、ＮＭＯＳトランジスタＮ1 はオフする。
よって電流源Ｓ5 からの定電流を小さくしたい場合に
は、抵抗Ｒ2 の抵抗値を大きく設定する。これによって
トランジスタＱ2 のコレクタの電位を低くする事ができ
る。よって、出力トランジスタのエミッタの電位を低く
することができ、出力信号ＥＯの論理を“Ｌ”にするこ
とができる。
【０１１２】一方、入力信号ＣＩが“Ｌ”から“Ｈ”に
遷移すると、中間信号Ｙ1 の論理は“Ｈ”となる。よっ
て、トランジスタＱ1 がオンし、トランジスタＱ2 がオ
フする。ＮＭＯＳトランジスタＮ1 のゲートには入力信
号ＣＩが与えられており、このときにはＣＭＯＳレベル
で論理“Ｈ”に対応する電位が与えられている。従って
ＮＭＯＳトランジスタＮ1 はオンする。
【０１１３】トランジスタＱ1 がオンすると、トランジ
スタＱ2 がオフし、抵抗Ｒ2 とＮＭＯＳトランジスタＮ
1 のオン抵抗との並列接続には出力トランジスタＱ0 の
ベース電流しか流れない。そして図１７に示されたよう
に、出力トランジスタＱ0 のコレクタが終端抵抗ＲE を
介して終端電源ＶTTに接続された場合には、出力トラン
ジスタＱ0 の流す電流は終端抵抗ＲE において電圧降下
を生じ、そのエミッタの電位が支えられる。この時ＮＭ
ＯＳトランジスタＮ1 がオンしているので、抵抗Ｒ2 の
値を大きくしている場合であっても出力トランジスタＱ
0 のベース電位は引き上げられ、出力トランジスタＱ0
の流す電流は大きくなり、出力トランジスタＱ0 のエミ
ッタ電位も引き上げられる。よって出力信号ＥＯの論理
は“Ｈ”となる。
【０１１４】例えば図１６に示された出力バッファ回路
３では、Ｒ1 ＋ＲTで約２００Ω程度、電流源Ｓ3 の流
す電流ＩS として約５ｍＡが必要であるが、出力バッフ
ァ回路１００では、電流源Ｓ5 の流す電流ＩS を１／５
程度の１ｍＡにまで小さくできる。なお、抵抗ＲT は出
力バッファ回路１００の特性の微調整を行うのに効果的
である。
【０１１５】この実施例におけるＮＭＯＳトランジスタ
Ｎ1 の機能は、図１９において示された従来の技術のＰ
ＭＯＳトランジスタＰ3 と同一である。しかしＮＭＯＳ
トランジスタＮ1 のスイッチングはＣＭＯＳレベルの電
位によって制御されるので、トランジスタＱ1 のスイッ
チングによって制御されるＰＭＯＳトランジスタＰ3と
比較して高速に行われるという利点がある。
【０１１６】（ｂ−２）第２実施例：図２はこの発明の
第２実施例である出力バッファ回路１０１の構成を示す
回路図である。出力バッファ回路１０１は図１５に示さ
れた出力バッファ回路３として用いることができる。
【０１１７】出力バッファ回路１０１は出力バッファ回
路１００の電流スイッチＧ31を電流スイッチＧ32に置換
し、基準電位ＶBBを生成する基準電位生成回路Ｇ41を追
加した構成となっている。
【０１１８】電流スイッチＧ32は、電流スイッチＧ31に
対し、ＰＭＯＳトランジスタＰ3 を追加した構成を有し
ている。このＰＭＯＳトランジスタＰ3 は従来の技術で
紹介された電流スイッチＧ301 と同様、抵抗Ｒ2 に並列
に接続されており、そのゲートはトランジスタＱ1 のコ
レクタに接続されている。従って従来の場合と同様に動
作するが、ＮＭＯＳトランジスタＮ1 の動作と相まって
より一層、トランジスタＱ1 のオン時にトランジスタＱ
0 のベース電位を上昇させる機能を発揮する。
【０１１９】第２実施例においては更に、基準電位ＶBB
を中間信号Ｙ1 と反対に遷移させることにより、電流ス
イッチＧ32の動作を迅速にすることができる。このよう
な基準電位ＶBBが基準電位生成回路Ｇ41において生成さ
れる。基準電位生成回路Ｇ41はレベルシフトインバータ
であり、レベルシフトインバータＧ21と同一の構成をし
ている。即ち、入力信号ＣＩが与えられるゲートと、電
源ＧＮＤに接続されたソースと、ドレインとを含むＰＭ
ＯＳトランジスタＰ4 を有している。そしてＰＭＯＳト
ランジスタＰ4 のドレインとソースとの間には並列に抵
抗Ｒ5 が接続されている。ＰＭＯＳトランジスタＰ4 の
ドレインには抵抗Ｒ6 及びダイオードＤ3 を介して電流
源Ｓ6 が接続されている。
【０１２０】レベルシフトインバータＧ21には入力信号
ＣＩと反対の論理を有する中間信号Ｙ2 が与えられ、基
準電位生成回路Ｇ41には入力信号ＣＩが与えられるの
で、それぞれが出力する中間信号Ｙ1 及び基準電位ＶBB
は互いに反対の方向に遷移する。
【０１２１】このため、従来別々に形成していた基準電
位発生回路が不要になり、電流スイッチＧ32の入力マー
ジンが広くなった。しかも高速な動作が可能となる。
【０１２２】（ｂ−３）第３実施例：図３はこの発明の
第３実施例である出力バッファ回路１０２の構成を示す
回路図である。出力バッファ回路１０２は出力バッファ
回路１００と同様にして電流スイッチＧ31を備える。そ
して電流スイッチＧ31に対して２つの中間信号Ｙ1 ，Ｙ
3 を与える中間信号生成回路Ｇ51を更に備えている。
【０１２３】中間信号生成回路Ｇ51は入力信号ＣＩを受
け、入力信号ＣＩの示す論理が“Ｈ”の時には中間信号
Ｙ1 は中間信号Ｙ3 よりも高い電位を呈し、入力信号Ｃ
Ｉの示す論理が“Ｌ”の時には中間信号Ｙ1 は中間信号
Ｙ3 よりも低い電位を呈する。
【０１２４】具体的には中間信号生成回路Ｇ51は、入力
信号ＣＩを受け、これを反転させて出力するインバータ
Ｇ10を備えている。そして電源ＧＮＤにはダイオードＤ
4 のアノードが接続され、電源ＶEEには電流源Ｓ4 が接
続されている。これらはそれぞれ出力バッファ回路１０
１のダイオードＤ3 及び電流源Ｓ6 の機能を兼用するも
のである。よって電流パスが少なくなったので、電流消
費は出力バッファ回路１０１よりも抑制される。
【０１２５】抵抗Ｒ4 ，Ｒ6 の一端がダイオードＤ4 の
カソードに接続されており、それぞれの他端はＮＭＯＳ
トランジスタＮ3 ，Ｎ4 のドレインに接続されている。
そしてＮＭＯＳトランジスタＮ3 ，Ｎ4 のソースは電流
源Ｓ4 を介して電源ＶEEに接続されている。
【０１２６】更に、ＮＭＯＳトランジスタＮ3 ，Ｎ4 の
ドレインの間にはダイオードＤ5 ，Ｄ6 が互いに逆並列
接続されて設けられており、それぞれのカソードから中
間信号Ｙ1 ，Ｙ3 が得られる。
【０１２７】入力信号ＣＩが論理“Ｈ”を示す場合に
は、ＮＭＯＳトランジスタＮ4 がオンし、インバータＧ
10によって得られたＣＭＯＳレベルで論理“Ｌ”を示す
電位を受けてＮＭＯＳトランジスタＮ3 がオフする。よ
ってダイオードＤ5 には電流が流れ、ダイオードＤ6 は
非導通状態となる。従って、入力信号ＣＩが論理“Ｈ”
を示す場合には、ダイオードＤ5 の支える電圧だけ中間
信号Ｙ1 の電位が中間信号Ｙ3 の電位よりも高くなる。
そしてトランジスタＱ1 がオンし、トランジスタＱ2 が
オフする。
【０１２８】逆に入力信号ＣＩが論理“Ｌ”を示す場合
には、ＮＭＯＳトランジスタＮ4 がオフし、インバータ
Ｇ10によって得られたＣＭＯＳレベルで論理“Ｌ”を示
す電位を受けてＮＭＯＳトランジスタＮ3 がオンする。
よってダイオードＤ6 には電流が流れ、ダイオードＤ5
は非導通状態となる。従って、入力信号ＣＩが論理
“Ｌ”を示す場合には、ダイオードＤ6 の支える電圧だ
け中間信号Ｙ3 の電位が中間信号Ｙ1 の電位よりも高く
なる。そしてトランジスタＱ1 がオフし、トランジスタ
Ｑ2 がオンする。
【０１２９】電流スイッチＧ31の動作は第１実施例と同
様であり、第３実施例においても第１実施例と同様の効
果を得ることができる。しかも第２実施例よりも電流パ
スを少なくしたので電力消費を抑制する事ができる。
【０１３０】（ｂ−４）第４実施例：図４はこの発明の
第４実施例である出力バッファ回路１０３の構成を示す
回路図である。出力バッファ回路１０３は出力バッファ
回路１０２の中間信号生成回路Ｇ51を中間信号生成回路
Ｇ52に置換した構成を有している。
【０１３１】中間信号生成回路Ｇ52は中間信号生成回路
Ｇ51のＮＭＯＳトランジスタＮ4 をＰＭＯＳトランジス
タＰ5 に置換した構成を有しており、ＰＭＯＳトランジ
スタＰ5 のゲートには入力信号が与えられる代わりに、
インバータＧ10の出力が与えられる。
【０１３２】従って、ＰＭＯＳトランジスタＰ5 の動作
は第３実施例のＮＭＯＳトランジスタＮ4 のそれと同様
である。しかし、ＰＭＯＳトランジスタＰ5 のゲートは
ＮＭＯＳトランジスタＮ3 のゲートと共通に接続されて
いるので、第３実施例において生じる可能性のあった、
インバータＧ10に起因する中間信号Ｙ1 ，Ｙ3 の遷移の
遅延を解消する事ができる。
【０１３３】（ｂ−５）第５実施例：図５はこの発明の
第５実施例である出力バッファ回路１０４の構成を示す
回路図である。出力バッファ回路１０４は出力バッファ
回路１０２の中間信号生成回路Ｇ51を中間信号生成回路
Ｇ53に置換した構成を有している。
【０１３４】中間信号生成回路Ｇ53は中間信号生成回路
Ｇ51に対し、ＮＭＯＳトランジスタＮ3 に並列に接続さ
れたＰＭＯＳトランジスタＰ6 と、ＮＭＯＳトランジス
タＮ4 に並列に接続されたＰＭＯＳトランジスタＰ5 と
を追加した構成を有している。あるいは、中間信号生成
回路Ｇ53は出力バッファ回路１０３の備える中間信号生
成回路Ｇ52に対し、ＮＭＯＳトランジスタＮ3 に並列に
接続されたＰＭＯＳトランジスタＰ6 と、ＰＭＯＳトラ
ンジスタＰ5 に並列に接続されたＮＭＯＳトランジスタ
Ｎ4 とを追加した構成を有している、として把握するこ
ともできる。ＰＭＯＳトランジスタＰ6 のゲートには入
力信号が与えられる。
【０１３５】ＰＭＯＳトランジスタＰ6 及びＮＭＯＳト
ランジスタＮ4 には入力信号が、ＮＭＯＳトランジスタ
Ｎ3 及びＰＭＯＳトランジスタＰ5 のゲートにはインバ
ータＧ10の出力が、それぞれ与えられる。ＮＭＯＳトラ
ンジスタＮ3 とＰＭＯＳトランジスタＰ6 、及びＰＭＯ
ＳトランジスタＰ5 とＮＭＯＳトランジスタＮ4 とは、
それぞれトランスファーゲートＴ1 ，Ｔ2 を形成する。
【０１３６】よって、中間信号Ｙ1 ，Ｙ3 の生成におい
てトランスファーゲートＴ1 ，Ｔ２が用いられるので、
中間信号Ｙ１ ，Ｙ3 の遷移の遅延が抑制されるという
効果が得られる。勿論、第３実施例と同様の効果も併せ
て得られることは言うまでもない。
【０１３７】（ｂ−６）第６実施例：図６はこの発明の
第６実施例である出力バッファ回路１０５の構成を示す
回路図である。出力バッファ回路１０５は出力バッファ
回路１０２の中間信号生成回路Ｇ51を中間信号生成回路
Ｇ54に置換した構成を有している。中間信号生成回路Ｇ
54は中間信号生成回路Ｇ51に対し、ダイオードＤ5 ，Ｄ
6 の逆並列接続を、電位決定抵抗Ｒx に置換した構成を
有している。
【０１３８】第３実施例において示された出力バッファ
回路１０２では、逆並列接続されたダイオードＤ5 ，Ｄ
6 が支える電圧がほぼ０．８Ｖ程度であるので、中間信
号Ｙ1 ，Ｙ3 の差の絶対値は０．８Ｖ程度に固定されて
しまう。しかし第６実施例では、電位決定抵抗Ｒx の抵
抗値及びこれに流す電流を設定し、中間信号Ｙ1 ，Ｙ3
の差の絶対値を制御する事もできる。
【０１３９】図６に示されるように、電流源Ｓ4 が供給
する電流をＩ0 とし、そのうち抵抗Ｒ4 に流れる電流、
トランジスタＱ2 のベースからトランジスタＱ1 のベー
スに流れる電流、をそれぞれＩ1 ，Ｉ2 とする。またト
ランジスタＱ1 ，Ｑ2 のベース電流を無視して考える。
【０１４０】電流Ｉ2 は電流Ｉ1 よりも少ない電流に設
定して、電力消費を抑制する事ができる。よって、Ｎ＞
１として
【０１４１】
【数１１】
【０１４２】と表すことができる。また抵抗Ｒ4 におけ
る電圧降下Ｖ4 は
【０１４３】
【数１２】
【０１４４】となる。ＮＭＯＳトランジスタＮ3 がオン
した場合に抵抗Ｒ4 に生じる電圧降下と、ＮＭＯＳトラ
ンジスタＮ4 がオンした場合に抵抗Ｒ6 に生じる電圧降
下とを等しく設定するために、
【０１４５】
【数１３】
【０１４６】と設定される。既述の様に
【０１４７】
【数１４】
【０１４８】であったので、
【０１４９】
【数１５】
【０１５０】として電位決定抵抗Ｒx の値が決定され
る。
【０１５１】図６は第６実施例の変形である、出力バッ
ファ回路１０６の構成を示す回路図である。出力バッフ
ァ回路１０６は出力バッファ回路１０３のダイオードＤ
5 ，Ｄ6 の逆並列接続を、電位決定抵抗Ｒx に置換した
構成を有している。従って、出力バッファ回路１０６は
出力バッファ回路１０５よりも中間信号Ｙ1 ，Ｙ3 の遷
移の遅延抑制という点において優れている。
【０１５２】Ｃ．第２の発明：第２の発明においては、
入力信号に基づいて得られた中間信号を受けるトランジ
スタと、出力トランジスタを制御するトランジスタとが
同一の出力バッファ回路が呈示される。以下、各実施例
において具体的に説明する。
【０１５３】（ｃ−１）第７実施例：図８はこの発明の
第７実施例である出力バッファ回路２００の構成を示す
回路図である。第７実施例は第１実施例に対応してお
り、出力バッファ回路２００は出力バッファ回路１００
の入力端子とインバータＧ11との間にＣＭＯＳインバー
タＧ12を追加し、電流スイッチＧ31を電流スイッチＧ33
に置換した構成を有している。
【０１５４】ＣＭＯＳインバータＧ12は入力信号ＣＩの
波形を整形し、その後の回路の誤動作を抑制する効果を
有する。しかし、インバータＧ11に与えられる論理が入
力信号ＣＩとは反対となってしまう。このため電流スイ
ッチＧ33では、中間信号Ｙ１が与えられるトランジスタ
Ｑ１ のコレクタに、出力トランジスタＱ0 のベースが
接続されている。よって電流スイッチＧ33ではトランジ
スタＱ1 のコレクタと電源ＧＮＤとの間の抵抗値をトラ
ンジスタＱ1 のオン・オフに従って変化させることが望
ましい。
【０１５５】このため、抵抗Ｒ1 には並列にＰＭＯＳト
ランジスタＰ7 が接続されており、そのゲートにはイン
バータＧ12の出力が与えられる。
【０１５６】入力信号ＣＩが“Ｌ”から“Ｈ”に遷移す
ると、中間信号Ｙ1 の論理は“Ｌ”に遷移する。よっ
て、トランジスタＱ1 がオフし、トランジスタＱ2 がオ
ンする。ＮＭＯＳトランジスタＮ1 のゲートにはＣＭＯ
ＳインバータＧ12の出力が与えられており、このときに
はＣＭＯＳレベルで論理“Ｌ”に対応する電位が与えら
れている。従ってＰＭＯＳトランジスタＰ7 はオンす
る。
【０１５７】トランジスタＱ1 がオフするので、抵抗Ｒ
1 とＰＭＯＳトランジスタＰ7 のオン抵抗との並列接続
には出力トランジスタＱ0 のベース電流しか流れない。
この時ＰＭＯＳトランジスタＰ7 がオンしているので、
抵抗Ｒ1 の値を大きくしている場合であっても出力トラ
ンジスタＱ0 のベース電位は引き上げられ、出力トラン
ジスタＱ0 の流す電流は大きくなり、出力トランジスタ
Ｑ0 のエミッタ電位も引き上げられる。よって出力信号
ＥＯの論理は入力信号ＣＩの論理と同様に“Ｈ”へと遷
移する。
【０１５８】逆に入力信号ＣＩが“Ｈ”から“Ｌ”に遷
移すると、中間信号Ｙ1 の論理は“Ｈ”に遷移する。よ
って、トランジスタＱ1 がオンし、トランジスタＱ2 が
オフする。このときＰＭＯＳトランジスタＰ7 のゲート
にはＣＭＯＳレベルで論理“Ｈ”に対応する電位が与え
られており、ＰＭＯＳトランジスタＰ7 はオフする。ト
ランジスタＱ2 がオフするので、抵抗Ｒ1 には出力トラ
ンジスタＱ0 のベース電流の他、電流源Ｓ5 からの定電
流も流れる。上述のように抵抗Ｒ1 の抵抗値を大きくし
ても出力信号ＥＯの論理を“Ｈ”に遷移させることがで
きるので、抵抗Ｒ1 の抵抗値を大きく設定する。これに
よって電流源Ｓ5 からの定電流を小さく設定しても、ト
ランジスタＱ1 のコレクタの電位を低くする事ができ
る。よって、出力トランジスタのエミッタの電位を低く
することができ、出力信号ＥＯの論理を“Ｌ”にするこ
とができる。
【０１５９】以上の様に、波形整形のためにインバータ
Ｇ12を設けても、出力トランジスタのベースを接続する
トランジスタを変更する事により、論理反転することな
く、第１実施例と同様の効果を得ることができる。
【０１６０】（ｃ−２）第８実施例：図９はこの発明の
第８実施例である出力バッファ回路２０１の構成を示す
回路図である。第８実施例は第２実施例に対応してお
り、出力バッファ回路２０１は出力バッファ回路２００
の電流スイッチＧ33を電流スイッチＧ34に置換した構成
を有している。
【０１６１】電流スイッチＧ34は電流スイッチＧ33にＰ
ＭＯＳトランジスタＰ8 を追加した構成を有している。
ＰＭＯＳトランジスタＰ8 のソース・ドレインは抵抗Ｒ
1 に接続され、そのゲートはトランジスタＱ2 のコレク
タに接続されている。
【０１６２】入力信号ＣＩが“Ｌ”から“Ｈ”に遷移す
ると、トランジスタＱ1 がオフし、トランジスタＱ2 が
オンする。このときＰＭＯＳトランジスタＰ7 のゲート
にはＣＭＯＳレベルで論理“Ｌ”に対応する電位が与え
られている。従ってＰＭＯＳトランジスタＰ7 はオンす
る。更にトランジスタＱ2 がオンするのでそのコレクタ
電位は低下し、ＰＭＯＳトランジスタＰ8 もオンする。
【０１６３】このため、トランジスタＱ1 のコレクタ電
位は第７実施例の場合よりも一層容易に上昇する。従っ
て、第２実施例と同様の効果を得ることができる。但
し、第２実施例とは異なり、抵抗Ｒ1 に接続される２つ
のＭＯＳトランジスタＰ7 ，Ｐ8 は同じ導電型である。
【０１６４】（ｃ−３）第９実施例：図１０はこの発明
の第９実施例である出力バッファ回路２０２の構成を示
す回路図である。第９実施例は第３実施例に対応してお
り、出力バッファ回路２０２は出力バッファ回路２００
と同様にして電流スイッチＧ33を備える。そして電流ス
イッチＧ33に対して２つの中間信号Ｙ1 ，Ｙ3 を与える
中間信号生成回路Ｇ51を更に備えている。
【０１６５】電流スイッチＧ33の動作は第７実施例に示
した通りであり、中間信号生成回路Ｇ51の動作に関して
は第３実施例に示した通りである。よって、第９実施例
においても第３実施例と同様の効果を得ることができ
る。
【０１６６】（ｃ−４）第１０実施例：図１１はこの発
明の第１０実施例である出力バッファ回路２０３の構成
を示す回路図である。第１０実施例は第４実施例に対応
しており、第１０実施例の第９実施例に対する関係は第
４実施例の第３実施例に対する関係と同様である。
【０１６７】即ち、中間信号生成回路Ｇ51を中間信号生
成回路Ｇ52に置換することにより、第４実施例と同様
に、中間信号Ｙ1 ，Ｙ3 の遷移の遅延を抑制することが
できる。
【０１６８】（ｃ−５）第１１実施例：図１２はこの発
明の第１１実施例である出力バッファ回路２０４の構成
を示す回路図である。第１１実施例は第５実施例に対応
しており、出力バッファ回路２０２の中間信号生成回路
Ｇ51を中間信号生成回路Ｇ53に置換した構成を有してい
る。
【０１６９】トランスファーゲートＴ1 ，Ｔ2 を用いて
中間信号Ｙ1 ，Ｙ3 を生成するので、これらの遷移の遅
延を抑制することができる。
【０１７０】（ｃ−６）第１２実施例：図１３はこの発
明の第１２実施例である出力バッファ回路２０５の構成
を示す回路図である。第１２実施例は第６実施例に対応
しており、出力バッファ回路２０５は第６実施例の出力
バッファ回路１０５に対応している。即ち出力バッファ
回路２０５は２０２のダイオードＤ5 ，Ｄ6 の逆並列接
続を電位決定抵抗Ｒx に置換した構成を有している。
【０１７１】図１４はこの発明の第１２実施例の変形で
ある、出力バッファ回路２０６の構成を示す回路図であ
る。出力バッファ回路２０６は出力バッファ回路２０３
のダイオードＤ5 ，Ｄ6 の逆並列接続を電位決定抵抗Ｒ
x に置換した構成を有している。
【０１７２】従って第１２実施例も第６実施例と同様の
効果を奏することができる。
【０１７３】
【発明の効果】この発明のうち請求項１にかかる出力バ
ッファ回路においては、第１電流源の流す電流が小さく
ても、ＥＣＬレベルの電位が出力トランジスタのエミッ
タにおいて与えられる。しかも第１ＮＭＯＳトランジス
タのオン・オフはＣＭＯＳレベルの電位を有する入力信
号によって制御されるので、その動作が迅速に行われ
る。
【０１７４】この発明のうち請求項２にかかる出力バッ
ファ回路においては、出力バッファ回路の動作の温度依
存性を低減する事ができ、電流源の数を低減して電力消
費を抑制する事ができる。
【０１７５】この発明のうち請求項３にかかる出力バッ
ファ回路においては、第２中間信号において“Ｌ”レベ
ルの出力が第２電圧源の電位よりも嵩上げされるので、
第２中間信号の“Ｌ”から“Ｈ”への遷移に対応して、
第１ＰＭＯＳトランジスタのオンからオフへの遷移が迅
速になる。
【０１７６】この発明のうち請求項４にかかる出力バッ
ファ回路においては、第１バイポーラトランジスタがオ
ンすると、第２抵抗には第１ＮＭＯＳトランジスタのオ
ン抵抗のみならず、第３ＰＭＯＳトランジスタのオン抵
抗も並列に接続される。従って、出力トランジスタのエ
ミッタ電位を引き上げることが容易になる。
【０１７７】この発明のうち請求項５にかかる出力バッ
ファ回路においては、入力信号の遷移に際し、互いに逆
方向に遷移する第１中間信号と基準電位とが電流スイッ
チに与えられる。このため、電流スイッチの動作は迅速
に行われる。
【０１７８】この発明のうち請求項６にかかる出力バッ
ファ回路においては、第１電流源の流す電流が小さくて
も、ＥＣＬレベルの電位が出力トランジスタのエミッタ
において与えられる。しかも第１ＮＭＯＳトランジスタ
のオン・オフはＣＭＯＳレベルの電位を有する入力信号
によって制御されるので、その動作が迅速に行われる。
【０１７９】この発明のうち請求項７にかかる出力バッ
ファ回路においては、入力信号が論理“Ｈ”を示す場合
には、第１ダイオードの支える電圧だけ第１中間信号の
電位が第２中間信号の電位よりも高くなる。入力信号が
論理“Ｌ”を示す場合には、第２ダイオードの支える電
圧だけ第２中間信号の電位が第１中間信号の電位よりも
高くなる。
【０１８０】この発明のうち請求項８にかかる出力バッ
ファ回路においては、出力バッファ回路の動作の温度依
存性を低減する事ができる。
【０１８１】この発明のうち請求項９にかかる出力バッ
ファ回路においては、電力消費を抑制する事ができる。
【０１８２】この発明のうち請求項１０にかかる出力バ
ッファ回路においては、第１及び第２スイッチが互いに
相補的に開閉する。
【０１８３】この発明のうち請求項１１にかかる出力バ
ッファ回路においては、第１及び第２スイッチを相補的
に開閉することを実現することができる。
【０１８４】この発明のうち請求項１２にかかる出力バ
ッファ回路においては、第１及び第２中間信号の生成に
おいてトランスファーゲートを用いるので、第１及び第
２中間信号の遷移の遅延が抑制される。
【０１８５】この発明のうち請求項１３にかかる出力バ
ッファ回路においては、入力信号が論理“Ｈ”を示す場
合には、電位決定抵抗における電圧降下だけ第１中間信
号の電位が第２中間信号の電位よりも高くなる。入力信
号が論理“Ｌ”を示す場合には、電位決定抵抗における
電圧降下だけ第２中間信号の電位が第１中間信号の電位
よりも高くなる。
【０１８６】この発明のうち請求項１４にかかる出力バ
ッファ回路においては、第１電流源の流す電流が小さく
ても、ＥＣＬレベルの電位が出力トランジスタのエミッ
タにおいて与えられる。しかも第１ＰＭＯＳトランジス
タのオン・オフはＣＭＯＳレベルの電位によって制御さ
れるので、その動作が迅速に行われる。更に、入力信号
の波形整形が行われるので、誤動作の発生を抑制する事
ができる。
【０１８７】この発明のうち請求項１５にかかる出力バ
ッファ回路においては、出力バッファ回路の動作の温度
依存性を低減する事ができ、電流源の数を低減して電力
消費を抑制する事ができる。
【０１８８】この発明のうち請求項１６にかかる出力バ
ッファ回路においては、第２中間信号において“Ｌ”レ
ベルの出力が第２電圧源の電位よりも嵩上げされるの
で、第２中間信号の“Ｌ”から“Ｈ”への遷移に対応し
て、第２ＰＭＯＳトランジスタのオンからオフへの遷移
が迅速になる。
【０１８９】この発明のうち請求項１７にかかる出力バ
ッファ回路においては、第２バイポーラトランジスタが
オンすると、第１抵抗には第１ＰＭＯＳトランジスタの
オン抵抗のみならず、第４ＰＭＯＳトランジスタのオン
抵抗も並列に接続される。従って、出力トランジスタの
エミッタ電位を引き上げることが容易になる。
【０１９０】この発明のうち請求項１８にかかる出力バ
ッファ回路においては、入力信号の遷移に際し、互いに
逆方向に遷移する第１中間信号と基準電位とが電流スイ
ッチに与えられる。このため、電流スイッチの動作は迅
速に行われる。
【０１９１】この発明のうち請求項１９にかかる出力バ
ッファ回路においては、第１電流源の流す電流が小さく
ても、ＥＣＬレベルの電位が出力トランジスタのエミッ
タにおいて与えられる。しかも第１ＰＭＯＳトランジス
タのオン・オフはＣＭＯＳインバータによって制御され
るので、その動作が迅速に行われる。
【０１９２】この発明のうち請求項２０にかかる出力バ
ッファ回路においては、入力信号が論理“Ｌ”を示す場
合には、第１ダイオードの支える電圧だけ第１中間信号
の電位が第２中間信号の電位よりも高くなる。入力信号
が論理“Ｈ”を示す場合には、第２ダイオードの支える
電圧だけ第２中間信号の電位が第１中間信号の電位より
も高くなる。
【０１９３】この発明のうち請求項２１にかかる出力バ
ッファ回路においては、第１及び第２スイッチが互いに
相補的に開閉する。
【０１９４】この発明のうち請求項２２にかかる出力バ
ッファ回路においては、第１及び第２スイッチを相補的
に開閉することを実現することができる。
【０１９５】この発明のうち請求項２３にかかる出力バ
ッファ回路においては、第１及び第２中間信号の生成に
おいてトランスファーゲートを用いるので、第１及び第
２中間信号の間の遅延が抑制される。
【０１９６】この発明のうち請求項２４にかかる出力バ
ッファ回路においては、入力信号が論理“Ｌ”を示す場
合には、電位決定抵抗における電圧降下だけ第１中間信
号の電位が第２中間信号の電位よりも高くなる。入力信
号が論理“Ｈ”を示す場合には、電位決定抵抗における
電圧降下だけ第２中間信号の電位が第１中間信号の電位
よりも高くなる。
【図面の簡単な説明】
【図１】 この発明の第１実施例にかかる出力バッファ
１００の構成を示す回路図である。
【図２】 この発明の第２実施例にかかる出力バッファ
１０１の構成を示す回路図である。
【図３】 この発明の第３実施例にかかる出力バッファ
１０２の構成を示す回路図である。
【図４】 この発明の第４実施例にかかる出力バッファ
１０３の構成を示す回路図である。
【図５】 この発明の第５実施例にかかる出力バッファ
１０４の構成を示す回路図である。
【図６】 この発明の第６実施例にかかる出力バッファ
１０５の構成を示す回路図である。
【図７】 この発明の第６実施例の変形にかかる出力バ
ッファ１０６の構成を示す回路図である。
【図８】 この発明の第７実施例にかかる出力バッファ
２００の構成を示す回路図である。
【図９】 この発明の第８実施例にかかる出力バッファ
２０１の構成を示す回路図である。
【図１０】 この発明の第９実施例にかかる出力バッフ
ァ２０２の構成を示す回路図である。
【図１１】 この発明の第１０実施例にかかる出力バッ
ファ２０３の構成を示す回路図である。
【図１２】 この発明の第１１実施例にかかる出力バッ
ファ２０４の構成を示す回路図である。
【図１３】 この発明の第１２実施例にかかる出力バッ
ファ２０５の構成を示す回路図である。
【図１４】 この発明の第１２実施例の変形にかかる出
力バッファ２０６の構成を示す回路図である。
【図１５】 ＥＣＬ入出力を実現するＬＳＩの構成の一
例を示すブロック図である。
【図１６】 従来の出力バッファ回路３の構成を例示す
る回路図である。
【図１７】 トランジスタＱ1 ，Ｑ2 がそれぞれオン・
オフにある場合の出力トランジスタＱ0 近傍の等価回路
を示す回路図である。
【図１８】 トランジスタＱ1 ，Ｑ2 がそれぞれオフ・
オンにある場合の出力トランジスタＱ0 近傍の等価回路
を示す回路図である。
【図１９】 従来の電流スイッチＧ301 の構成を示す回
路図である。
【符号の説明】
ＣＩ 入力信号、ＧＮＤ，ＶEE 電源、Ｓ4 ，Ｓ5 ，Ｓ
6 電流源、Ｙ1 ，Ｙ2 ，Ｙ3 中間信号、Ｎ1 〜Ｎ4
ＮＭＯＳトランジスタ、Ｐ1 〜Ｐ8 ＰＭＯＳトラン
ジスタ、Ｄ1 ，Ｄ2a，Ｄ2b，Ｄ3 〜Ｄ6 ダイオード、
Ｒ1 〜Ｒ6 抵抗、Ｑ1 ，Ｑ2 バイポーラトランジス
タ、Ｑ0 出力トランジスタ、Ｇ10〜Ｇ12 インバー
タ、Ｇ21 レベルシフトインバータ、Ｇ31〜Ｇ34 電流
スイッチ、Ｇ41 基準電位生成回路、Ｇ51〜Ｇ55 中間
信号生成回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１９
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】となる。数５から、抵抗Ｒ2 の抵抗値が小
さい程電位ＶOHは−ＶBE（＝−０．８５Ｖ）に近づいて
上昇し、抵抗Ｒ2 の抵抗値が大きい程電位ＶOHは電位Ｖ
TT（＝−２．０Ｖ）に近づいて低下する。従って、電位
ＶOHを−０．９Ｖ程度に設定するためには、抵抗Ｒ2 の
抵抗値は小さい方が望ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】この発明のうち請求項６にかかるものは、
（ａ）ＣＭＯＳレベルで２値論理“Ｈ”，“Ｌ”に相当
する電位を有する入力信号が与えられる入力端子と、
（ｂ）（ｂ−１）定電位を与える第１電圧源と、（ｂ−
２）定電流を与える第１電流源と、（ｂ−３）第１及び
第２抵抗と、（ｂ−４）前記第１抵抗を介して前記第１
電圧源に接続されるコレクタと、前記第１電流源に接続
されるエミッタと、第１中間信号が与えられるベースと
を含む第１バイポーラトランジスタと、（ｂ−５）前記
第２抵抗を介して前記第１電圧源に接続されるコレクタ
と、前記第１電流源に接続されるエミッタと、第２中間
信号が与えられるベースとを含む第２バイポーラトラン
ジスタと、（ｂ−６）前記第２抵抗の両端に接続された
ソース及びドレインと、前記入力信号が印加されるゲー
トとを含む第１ＮＭＯＳトランジスタとを有する電流ス
イッチと、（ｃ）前記入力信号を受けて前記第１及び第
２中間信号を生成し、前記入力信号の示す論理が“Ｈ”
の時には前記第１中間信号は前記第２中間信号よりも高
い電位を呈し、前記入力信号の示す論理が“Ｌ”の時に
は前記第１中間信号は前記第２中間信号よりも低い電位
を呈する中間信号生成回路と、（ｄ）前記第２バイポー
ラトランジスタの前記コレクタに接続されたベースと、
前記第１電圧源に接続されたコレクタと、エミッタとを
含む出力バイポーラトランジスタとを備える出力バッフ
ァ回路である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】この発明のうち請求項１９にかかるもの
は、（ａ）ＣＭＯＳレベルで２値論理“Ｈ”，“Ｌ”に
相当する電位を有する入力信号が与えられる入力端子
と、（ｂ）前記入力端子に与えられた論理を反転させる
ＣＭＯＳインバータと、（ｃ）（ｃ−１）定電位を与え
る第１電圧源と、（ｃ−２）定電流を与える第１電流源
と、（ｃ−３）第１及び第２抵抗と、（ｃ−４）前記第
１抵抗を介して前記第１電圧源に接続されるコレクタ
と、前記第１電流源に接続されるエミッタと、第１中間
信号が与えられるベースとを含む第１バイポーラトラン
ジスタと、（ｃ−５）前記第２抵抗を介して前記第１電
圧源に接続されるコレクタと、前記第１電流源に接続さ
れるエミッタと、第２中間信号が与えられるベースとを
含む第２バイポーラトランジスタと、（ｃ−６）前記第
１抵抗の両端に接続されたソース及びドレインと、前記
ＣＭＯＳインバータの出力が印加されるゲートとを含む
第１ＰＭＯＳトランジスタとを有する電流スイッチと、
（ｄ）前記ＣＭＯＳインバータの出力を受けて前記第１
及び第２中間信号電位を生成し、前記ＣＭＯＳインバー
タの出力の示す論理が“Ｈ”の時には前記第１中間信号
は前記第２中間信号よりも高い電位を呈し、前記ＣＭＯ
Ｓインバータの出力の示す論理が“Ｌ”の時には前記第
１中間信号は前記第２中間信号よりも低い電位を呈する
中間信号生成回路と、（ｅ）前記第１バイポーラトラン
ジスタの前記コレクタに接続されたベースと、前記第１
電圧源に接続されたコレクタと、エミッタとを含む出力
バイポーラトランジスタとを備える出力バッファ回路で
ある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正内容】
【０１２８】逆に入力信号ＣＩが論理“Ｌ”を示す場合
には、ＮＭＯＳトランジスタＮ4 がオフし、インバータ
Ｇ10によって得られたＣＭＯＳレベルで論理“Ｈ”を示
す電位を受けてＮＭＯＳトランジスタＮ3 がオンする。
よってダイオードＤ6 には電流が流れ、ダイオードＤ5
は非導通状態となる。従って、入力信号ＣＩが論理
“Ｌ”を示す場合には、ダイオードＤ6 の支える電圧だ
け中間信号Ｙ3 の電位が中間信号Ｙ1 の電位よりも高く
なる。そしてトランジスタＱ1 がオフし、トランジスタ
Ｑ2 がオンする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正内容】
【０１５１】図７は第６実施例の変形である、出力バッ
ファ回路１０６の構成を示す回路図である。出力バッフ
ァ回路１０６は出力バッファ回路１０３のダイオードＤ
5 ，Ｄ6 の逆並列接続を、電位決定抵抗Ｒx に置換した
構成を有している。従って、出力バッファ回路１０６は
出力バッファ回路１０５よりも中間信号Ｙ1 ，Ｙ3 の遷
移の遅延抑制という点において優れている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正内容】
【０１５６】入力信号ＣＩが“Ｌ”から“Ｈ”に遷移す
ると、中間信号Ｙ1 の論理は“Ｌ”に遷移する。よっ
て、トランジスタＱ1 がオフし、トランジスタＱ2 がオ
ンする。ＰＭＯＳトランジスタＰ 7 のゲートにはＣＭＯ
ＳインバータＧ12の出力が与えられており、このときに
はＣＭＯＳレベルで論理“Ｌ”に対応する電位が与えら
れている。従ってＰＭＯＳトランジスタＰ7 はオンす
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 この発明の第１実施例にかかる出力バッファ
回路１００の構成を示す回路図である。
【図２】 この発明の第２実施例にかかる出力バッファ
回路１０１の構成を示す回路図である。
【図３】 この発明の第３実施例にかかる出力バッファ
回路１０２の構成を示す回路図である。
【図４】 この発明の第４実施例にかかる出力バッファ
回路１０３の構成を示す回路図である。
【図５】 この発明の第５実施例にかかる出力バッファ
回路１０４の構成を示す回路図である。
【図６】 この発明の第６実施例にかかる出力バッファ
回路１０５の構成を示す回路図である。
【図７】 この発明の第６実施例の変形にかかる出力バ
ッファ回路１０６の構成を示す回路図である。
【図８】 この発明の第７実施例にかかる出力バッファ
回路２００の構成を示す回路図である。
【図９】 この発明の第８実施例にかかる出力バッファ
回路２０１の構成を示す回路図である。
【図１０】 この発明の第９実施例にかかる出力バッフ
ァ回路２０２の構成を示す回路図である。
【図１１】 この発明の第１０実施例にかかる出力バッ
ファ回路２０３の構成を示す回路図である。
【図１２】 この発明の第１１実施例にかかる出力バッ
ファ回路２０４の構成を示す回路図である。
【図１３】 この発明の第１２実施例にかかる出力バッ
ファ回路２０５の構成を示す回路図である。
【図１４】 この発明の第１２実施例の変形にかかる出
力バッファ回路２０６の構成を示す回路図である。
【図１５】 ＥＣＬ入出力を実現するＬＳＩの構成の一
例を示すブロック図である。
【図１６】 従来の出力バッファ回路３の構成を例示す
る回路図である。
【図１７】 トランジスタＱ1 ，Ｑ2 がそれぞれオン・
オフにある場合の出力トランジスタＱ0 近傍の等価回路
を示す回路図である。
【図１８】 トランジスタＱ1 ，Ｑ2 がそれぞれオフ・
オンにある場合の出力トランジスタＱ0 近傍の等価回路
を示す回路図である。
【図１９】 従来の電流スイッチＧ301 の構成を示す回
路図である。
【符号の説明】 ＣＩ 入力信号、ＧＮＤ，ＶEE 電源、Ｓ4 ，Ｓ5 ，Ｓ
6 電流源、Ｙ1 ，Ｙ2 ，Ｙ3 中間信号、Ｎ1 〜Ｎ4
ＮＭＯＳトランジスタ、Ｐ1 〜Ｐ8 ＰＭＯＳトラン
ジスタ、Ｄ1 ，Ｄ2a，Ｄ2b，Ｄ3 〜Ｄ6 ダイオード、
Ｒ1 〜Ｒ6 抵抗、Ｑ1 ，Ｑ2 バイポーラトランジス
タ、Ｑ0 出力トランジスタ、Ｇ10〜Ｇ12 インバー
タ、Ｇ21 レベルシフトインバータ、Ｇ31〜Ｇ34 電流
スイッチ、Ｇ41 基準電位生成回路、Ｇ51〜Ｇ55 中間
信号生成回路。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）ＣＭＯＳレベルで２値論理
    “Ｈ”，“Ｌ”に相当する電位を有する入力信号が与え
    られる入力端子と、 （ｂ）前記入力信号と等しい論理に相当するＥＣＬレベ
    ルの電位を有する第１中間信号を生成する第１レベルシ
    フタと、 （ｃ）（ｃ−１）定電位を与える第１電圧源と、 （ｃ−２）定電流を与える第１電流源と、 （ｃ−３）第１及び第２抵抗と、 （ｃ−４）前記第１抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、前記第１中間信号が印加されるベースとを含む第
    １バイポーラトランジスタと、 （ｃ−５）前記第２抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、基準電位が印加されるベースとを含む第２バイポ
    ーラトランジスタと、 （ｃ−６）前記第２抵抗の両端に接続されたソース及び
    ドレインと、前記入力信号が印加されるゲートとを含む
    第１ＮＭＯＳトランジスタとを有する電流スイッチと、 （ｄ）前記第２バイポーラトランジスタの前記コレクタ
    に接続されたベースと、前記第１電圧源に接続されたコ
    レクタと、エミッタとを含む出力バイポーラトランジス
    タとを備える出力バッファ回路。
  2. 【請求項２】 前記第１レベルシフタは （ｂ−１）前記入力信号を受け、前記入力信号と相補的
    な論理を有する第２中間信号を生成するインバータと、 （ｂ−２）前記第２中間信号が与えられるゲートと、ソ
    ース及びドレインとを含む第１ＰＭＯＳトランジスタ
    と、 （ｂ−３）前記第１ＰＭＯＳトランジスタの前記ドレイ
    ンとソースとの間に並列に接続された第３抵抗と、 （ｂ−４）第４抵抗と、 （ｂ−５）カソードと、前記第１電圧源に接続されたア
    ノードとを含む第１ダイオードと、 （ｂ−６）前記第１バイポーラトランジスタの前記ベー
    スに接続され、定電流を流す第２電流源とを有し、 前記第１ＰＭＯＳトランジスタ及び前記第３抵抗の並列
    接続と、前記第４抵抗と、前記第１ダイオードとが、前
    記第１電圧源と前記第２電流源との間に直列に接続され
    る、請求項１記載の出力バッファ回路。
  3. 【請求項３】 前記インバータは（ｂ−１−１）前記第
    １電圧源よりも低い電位を与える第２電圧源と、（ｂ−
    １−２）前記第１電圧源に接続されたソースと、前記入
    力端子に接続されたゲートと、ドレインとを含む第２Ｐ
    ＭＯＳトランジスタと、（ｂ−１−３）前記第２電圧源
    に接続されたソースと、前記入力端子に接続されたゲー
    トと、ドレインとを含む第２ＮＭＯＳトランジスタと、
    （ｂ−１−４）前記第２ＰＭＯＳトランジスタの前記ド
    レインに接続されたアノードと、前記第２ＮＭＯＳトラ
    ンジスタの前記ドレインに接続されたカソードとを含む
    第２ダイオードとを有し、 前記第２中間信号は前記第２ダイオードの前記アノード
    から出力される、請求項２記載の出力バッファ回路。
  4. 【請求項４】 前記電流スイッチは （ｃ−７）前記第２抵抗の両端に接続されたソース及び
    ドレインと、前記第１バイポーラトランジスタの前記コ
    レクタに接続されたゲートとを含む第３ＰＭＯＳトラン
    ジスタを更に有する、請求項３記載の出力バッファ回
    路。
  5. 【請求項５】 （ｅ）（ｅ−１）前記入力信号が与えら
    れるゲートと、前記第１電圧源に接続されるソースと、
    ドレインとを含む第４ＰＭＯＳトランジスタと、 （ｅ−２）前記第４ＰＭＯＳトランジスタの前記ドレイ
    ンとソースとの間に並列に接続された第５抵抗と、 （ｅ−３）第１端と、前記第４ＰＭＯＳトランジスタの
    前記ドレインに接続された第２端とを含む第６抵抗と、 （ｅ−４）前記電流スイッチに前記基準電位を与えるカ
    ソードと、前記第６抵抗の前記第１端に接続されたアノ
    ードとを含む第３ダイオードと、 （ｅ−５）前記第３ダイオードの前記カソードに接続さ
    れ、定電流を流す第３電流源とを有する第２レベルシフ
    タを更に備える、請求項４記載の出力バッファ回路。
  6. 【請求項６】 （ａ）ＣＭＯＳレベルで２値論理
    “Ｈ”，“Ｌ”に相当する電位を有する入力信号が与え
    られる入力端子と、 （ｂ）（ｂ−１）定電位を与える第１電圧源と、 （ｂ−２）定電流を与える第１電流源と、 （ｂ−３）第１及び第２抵抗と、 （ｂ−４）前記第１抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、第１中間信号が与えられるベースとを含む第１バ
    イポーラトランジスタと、 （ｂ−５）前記第２抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、第２中間信号が与えられるベースとを含む第２バ
    イポーラトランジスタと、 （ｂ−６）前記第２抵抗の両端に接続されたソース及び
    ドレインと、前記入力信号が印加されるゲートとを含む
    第１ＮＭＯＳトランジスタとを有する電流スイッチと、 （ｃ）前記入力信号を受けて前記第１及び第２中間信号
    電位を生成し、前記入力信号の示す論理が“Ｈ”の時に
    は前記第１中間信号は前記第２中間信号よりも高い電位
    を呈し、前記入力信号の示す論理が“Ｌ”の時には前記
    第１中間信号は前記第２中間信号よりも低い電位を呈す
    る中間信号生成回路と、 （ｄ）前記第２バイポーラトランジスタの前記コレクタ
    に接続されたベースと、前記第１電圧源に接続されたコ
    レクタと、エミッタとを含む出力バイポーラトランジス
    タとを備える出力バッファ回路。
  7. 【請求項７】 前記中間信号生成回路は （ｃ−１）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ非接続／接続される第１及び第２端を含む第１ス
    イッチと、 （ｃ−２）前記第１スイッチの前記第１端と前記第１電
    圧源との間に接続される第３抵抗と、 （ｃ−３）前記第１スイッチの前記第２端に定電流を与
    える第２電流源と、 （ｃ−４）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ接続／非接続される第１及び第２端を含む第２ス
    イッチと、 （ｃ−５）前記第２スイッチの前記第１端と前記第１電
    圧源との間に接続される第４抵抗と、 （ｃ−６）前記第２スイッチの前記第２端に定電流を与
    える第３電流源と、 （ｃ−７）前記第１スイッチの前記第１端に接続された
    カソードと、前記第２スイッチの前記第１端に接続され
    たアノードとを含む第１ダイオードと、 （ｃ−８）前記第１スイッチの前記第１端に接続された
    アノードと、前記第２スイッチの前記第１端に接続され
    たカソードとを含む第２ダイオードとを有し、 前記第１ダイオードの前記カソードから前記第１中間信
    号が、前記第２ダイオードの前記カソードから前記第２
    中間信号が、それぞれ得られる請求項６記載の出力バッ
    ファ回路。
  8. 【請求項８】 前記中間信号生成回路は、 （ｃ−９）前記第３抵抗の前記第１端と前記第１電圧源
    との間に介在する第３ダイオードと、 （ｃ−１０）前記第４抵抗の前記第１端と前記第１電圧
    源との間に介在する第４ダイオードと、を更に有する、
    請求項７記載の出力バッファ回路。
  9. 【請求項９】 前記第２及び第３電流源は兼用される、
    請求項８記載の出力バッファ回路。
  10. 【請求項１０】 前記第１スイッチは（ｃ−１−１）前
    記入力信号と相補的な論理の制御信号を受けるゲート
    と、前記第１スイッチの前記第１及び第２端にそれぞれ
    接続されたドレイン及びソースとを含む第２ＮＭＯＳト
    ランジスタを備え、 前記第２スイッチは（ｃ−４−１）前記制御信号を受け
    るゲートと、前記第２スイッチの前記第１及び第２端に
    それぞれ接続されたドレイン及びソースとを含むＰＭＯ
    Ｓトランジスタを備える、請求項７記載の出力バッファ
    回路。
  11. 【請求項１１】 前記第１スイッチは（ｃ−１−２）前
    記入力信号と相補的な論理の制御信号を受けるゲート
    と、前記第１スイッチの前記第１及び第２端にそれぞれ
    接続されたドレイン及びソースとを含む第２ＮＭＯＳト
    ランジスタを備え、 前記第２スイッチは（ｃ−４−２）前記制御信号を受け
    るゲートと、前記第２スイッチの前記第１及び第２端に
    それぞれ接続されたドレイン及びソースとを含む第３Ｎ
    ＭＯＳトランジスタを備え、 前記中間信号生成回路は （ｃ−１１）前記入力信号を受けて前記制御信号を生成
    するインバータを更に有する、請求項７記載の出力バッ
    ファ回路。
  12. 【請求項１２】 前記中間信号生成回路は （ｃ−１２）前記第２ＮＭＯＳトランジスタの前記ドレ
    インに接続されたドレインと、前記第２ＮＭＯＳトラン
    ジスタの前記ソースに接続されたソースと、前記入力信
    号が与えられるゲートとを含む第１ＰＭＯＳトランジス
    タと、 （ｃ−１３）前記第３ＮＭＯＳトランジスタの前記ドレ
    インに接続されたドレインと、前記第３ＮＭＯＳトラン
    ジスタの前記ソースに接続されたソースと、前記制御信
    号が与えられるゲートとを含む第２ＰＭＯＳトランジス
    タとを更に有する、請求項１１記載の出力バッファ回
    路。
  13. 【請求項１３】 前記中間信号生成回路は （ｃ−１）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ非接続／接続される第１及び第２端を含む第１ス
    イッチと、 （ｃ−２）前記第１スイッチの前記第１端と前記第１電
    圧源との間に接続される第３抵抗と、 （ｃ−３）前記第１スイッチの前記第２端に定電流を与
    える第２電流源と、 （ｃ−４）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ接続／非接続される第１及び第２端を含む第２ス
    イッチと、 （ｃ−５）前記第２スイッチの前記第１端と前記第１電
    圧源との間に接続される第４抵抗と、 （ｃ−６）前記第２スイッチの前記第２端に定電流を与
    える第３電流源と、 （ｃ−７）前記第１スイッチの前記第１端と前記第２ス
    イッチの前記第１端との間に設けられた電位決定抵抗と
    を有する、請求項６記載の出力バッファ回路。
  14. 【請求項１４】 （ａ）ＣＭＯＳレベルで２値論理
    “Ｈ”，“Ｌ”に相当する電位を有する入力信号が与え
    られる入力端子と、 （ｂ）前記入力端子に与えられた論理を反転させるＣＭ
    ＯＳインバータと、 （ｃ）前記ＣＭＯＳインバータの出力と等しい論理に相
    当するＥＣＬレベルの電位を有する第１中間信号を生成
    する第１レベルシフタと、 （ｄ）（ｄ−１）定電位を与える第１電圧源と、 （ｄ−２）定電流を与える第１電流源と、 （ｄ−３）第１及び第２抵抗と、 （ｄ−４）前記第１抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、前記第１中間信号が印加されるベースとを含む第
    １バイポーラトランジスタと、 （ｄ−５）前記第２抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、基準電位が印加されるベースとを含む第２バイポ
    ーラトランジスタと、 （ｄ−６）前記第１抵抗の両端に接続されたソース及び
    ドレインと、前記前記ＣＭＯＳインバータの出力が印加
    されるゲートとを含む第１ＰＭＯＳトランジスタとを有
    する電流スイッチと、 （ｅ）前記第１バイポーラトランジスタの前記コレクタ
    に接続されたベースと、前記第１電圧源に接続されたコ
    レクタと、エミッタとを含む出力バイポーラトランジス
    タとを備える出力バッファ回路。
  15. 【請求項１５】 前記第１レベルシフタは、 （ｃ−１）前記ＣＭＯＳインバータの出力を受け、前記
    ＣＭＯＳインバータの出力と相補的な第２中間信号を生
    成するインバータと、 （ｃ−２）前記第２中間信号が与えられるゲートと、ソ
    ース及びドレインとを含む第２ＰＭＯＳトランジスタ
    と、 （ｃ−３）前記第２ＰＭＯＳトランジスタの前記ドレイ
    ンとソースとの間に並列に接続された第３抵抗と、 （ｃ−４）第４抵抗と、 （ｃ−５）カソードと、前記第１電圧源に接続されたア
    ノードとを含む第１ダイオードと、 （ｃ−６）前記第１バイポーラトランジスタの前記ベー
    スに接続され、定電流を流す第２電流源とを有し、 前記第２ＰＭＯＳトランジスタ及び前記第３抵抗の並列
    接続と、前記第４抵抗と、前記第１ダイオードとが、前
    記第１電圧源と前記第２電流源との間に直列に接続され
    る、請求項１４記載の出力バッファ回路。
  16. 【請求項１６】 前記インバータは（ｃ−１−１）前記
    第１電圧源よりも低い電位を与える第２電圧源と、（ｃ
    −１−２）前記第１電圧源に接続されたソースと、前記
    入力端子に接続されたゲートと、ドレインとを含む第３
    ＰＭＯＳトランジスタと、（ｃ−１−３）前記第２電圧
    源に接続されたソースと、前記入力端子に接続されたゲ
    ートと、ドレインとを含む第１ＮＭＯＳトランジスタ
    と、（ｃ−１−４）前記第３ＰＭＯＳトランジスタの前
    記ドレインに接続されたアノードと、前記第１ＮＭＯＳ
    トランジスタの前記ドレインに接続されたカソードとを
    含む第２ダイオードとを有し、 前記第２中間信号は前記第２ダイオードの前記アノード
    から出力される、請求項１５記載の出力バッファ回路。
  17. 【請求項１７】 前記電流スイッチは （ｄ−７）前記第１抵抗の両端に接続されたソース及び
    ドレインと、前記第２バイポーラトランジスタの前記コ
    レクタに接続されたゲートとを含む第４ＰＭＯＳトラン
    ジスタを更に有する、請求項１６記載の出力バッファ回
    路。
  18. 【請求項１８】 （ｆ）（ｆ−１）前記ＣＭＯＳインバ
    ータの出力が与えられるゲートと、前記第１電圧源に接
    続されるソースと、ドレインとを含む第５ＰＭＯＳトラ
    ンジスタと、 （ｆ−２）前記第５ＰＭＯＳトランジスタの前記ドレイ
    ンとソースとの間に並列に接続された第５抵抗と、 （ｆ−３）第１端と、前記第５ＰＭＯＳトランジスタの
    前記ドレインに接続された第２端とを含む第６抵抗と、 （ｆ−４）前記電流スイッチに前記基準電位を与えるカ
    ソードと、前記第６抵抗の前記第１端に接続されたアノ
    ードとを含む第３ダイオードと、 （ｆ−５）前記第３ダイオードの前記カソードに接続さ
    れ、定電流を流す第３電流源とを有する第２レベルシフ
    タを更に備える、請求項１７記載の出力バッファ回路。
  19. 【請求項１９】 （ａ）ＣＭＯＳレベルで２値論理
    “Ｈ”，“Ｌ”に相当する電位を有する入力信号が与え
    られる入力端子と、 （ｂ）前記入力端子に与えられた論理を反転させるＣＭ
    ＯＳインバータと、 （ｃ）（ｃ−１）定電位を与える第１電圧源と、 （ｃ−２）定電流を与える第１電流源と、 （ｃ−３）第１及び第２抵抗と、 （ｃ−４）前記第１抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、第１中間信号が与えられるベースとを含む第１バ
    イポーラトランジスタと、 （ｃ−５）前記第２抵抗を介して前記第１電圧源に接続
    されるコレクタと、前記第１電流源に接続されるエミッ
    タと、第２中間信号が与えられるベースとを含む第２バ
    イポーラトランジスタと、 （ｃ−６）前記第１抵抗の両端に接続されたソース及び
    ドレインと、前記ＣＭＯＳインバータの出力が印加され
    るゲートとを含む第１ＰＭＯＳトランジスタとを有する
    電流スイッチと、 （ｄ）前記ＣＭＯＳインバータの出力を受けて前記第１
    及び第２中間信号電位を生成し、前記ＣＭＯＳインバー
    タの出力の示す論理が“Ｈ”の時には前記第１中間信号
    は前記第２中間信号よりも高い電位を呈し、前記ＣＭＯ
    Ｓインバータの示す論理が“Ｌ”の時には前記第１中間
    信号は前記第２中間信号よりも低い電位を呈する中間信
    号生成回路と、 （ｅ）前記第１バイポーラトランジスタの前記コレクタ
    に接続されたベースと、前記第１電圧源に接続されたコ
    レクタと、エミッタとを含む出力バイポーラトランジス
    タとを備える出力バッファ回路。
  20. 【請求項２０】 前記中間信号生成回路は （ｄ−１）前記ＣＭＯＳインバータの出力が論理
    “Ｈ”，“Ｌ”の時にそれぞれ非接続／接続される第１
    及び第２端を含む第１スイッチと、 （ｄ−２）前記第１スイッチの前記第１端と前記第１電
    圧源との間に接続される第３抵抗と、 （ｄ−３）前記第１スイッチの前記第２端に定電流を与
    える第２電流源と、 （ｄ−４）前記ＣＭＯＳインバータの出力が論理
    “Ｈ”，“Ｌ”の時にそれぞれ接続／非接続される第１
    及び第２端を含む第２スイッチと、 （ｄ−５）前記第２スイッチの前記第１端と前記第１電
    圧源との間に接続される第４抵抗と、 （ｄ−６）前記第２スイッチの前記第２端に定電流を与
    える第３電流源と、 （ｄ−７）前記第１スイッチの前記第１端に接続された
    カソードと、前記第２スイッチの前記第１端に接続され
    たアノードとを含む第１ダイオードと、 （ｄ−８）前記第１スイッチの前記第１端に接続された
    アノードと、前記第２スイッチの前記第１端に接続され
    たカソードとを含む第２ダイオードとを有し、 前記第１ダイオードの前記カソードから前記第１中間信
    号が、前記第２ダイオードの前記カソードから前記第２
    中間信号が、それぞれ得られる請求項１９記載の出力バ
    ッファ回路。
  21. 【請求項２１】 前記第１スイッチは（ｄ−１−１）前
    記ＣＭＯＳインバータの出力と相補的な論理の制御信号
    を受けるゲートと、前記第１スイッチの前記第１及び第
    ２端にそれぞれ接続されたドレイン及びソースとを含む
    ＮＭＯＳトランジスタを備え、 前記第２スイッチは（ｄ−４−１）前記制御信号を受け
    るゲートと、前記第２スイッチの前記第１及び第２端に
    それぞれ接続されたドレイン及びソースとを含む第２Ｐ
    ＭＯＳトランジスタを備える、請求項２０記載の出力バ
    ッファ回路。
  22. 【請求項２２】 前記第１スイッチは（ｄ−１−２）前
    記入力信号と相補的な論理の制御信号を受けるゲート
    と、前記第１スイッチの前記第１及び第２端にそれぞれ
    接続されたドレイン及びソースとを含む第１ＮＭＯＳト
    ランジスタを備え、 前記第２スイッチは（ｄ−４−２）前記制御信号を受け
    るゲートと、前記第２スイッチの前記第１及び第２端に
    それぞれ接続されたドレイン及びソースとを含む第２Ｎ
    ＭＯＳトランジスタを備え、 前記中間信号生成回路は （ｄ−９）前記入力信号を受けて前記制御信号を生成す
    るインバータを更に有する、請求項２０記載の出力バッ
    ファ回路。
  23. 【請求項２３】 前記中間信号生成回路は （ｄ−１０）前記第１ＮＭＯＳトランジスタの前記ドレ
    インに接続されたドレインと、前記第１ＮＭＯＳトラン
    ジスタの前記ソースに接続されたソースと、前記ＣＭＯ
    Ｓインバータの出力が与えられるゲートとを含む第２Ｐ
    ＭＯＳトランジスタと、 （ｄ−１１）前記第２ＮＭＯＳトランジスタの前記ドレ
    インに接続されたドレインと、前記第２ＮＭＯＳトラン
    ジスタの前記ソースに接続されたソースと、前記制御信
    号が与えられるゲートとを含む第３ＰＭＯＳトランジス
    タとを更に有する、請求項２２記載の出力バッファ回
    路。
  24. 【請求項２４】 前記中間信号生成回路は （ｄ−１）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ非接続／接続される第１及び第２端を含む第１ス
    イッチと、 （ｄ−２）前記第１スイッチの前記第１端と前記第１電
    圧源との間に接続される第３抵抗と、 （ｄ−３）前記第１スイッチの前記第２端に定電流を与
    える第２電流源と、 （ｄ−４）前記入力信号が論理“Ｈ”，“Ｌ”の時にそ
    れぞれ接続／非接続される第１及び第２端を含む第２ス
    イッチと、 （ｄ−５）前記第２スイッチの前記第１端と前記第１電
    圧源との間に接続される第４抵抗と、 （ｄ−６）前記第２スイッチの前記第２端に定電流を与
    える第３電流源と、 （ｄ−７）前記第１スイッチの前記第１端と前記第２ス
    イッチの前記第１端との間に設けられた電位決定抵抗と
    を有する、請求項１９記載の出力バッファ回路。
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