JP2010122587A

JP2010122587A - 表示パネルの駆動電圧出力回路

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Publication number: JP2010122587A
Application number: JP2008297925A
Authority: JP
Inventors: Akira Nakayama; 中山　　晃
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2010-06-03
Anticipated expiration: 2028-11-21
Also published as: US8310428B2; JP5236434B2; US20100128027A1

Abstract

【課題】動作速度の向上を図ることができる表示パネルの駆動電圧出力回路を提供する。
【解決手段】ソースドライバの低圧側及び高圧側の電圧フォロワ各々は、差動入力段と、制御段と、出力段と、を備え、制御段は第１及び第２トランジスタの差動入力段の非反転入力の第１電位と反転入力の第２電位とが供給され、高圧側電源電位の供給端子と前記低圧側電源電位の供給端子との間にプッシュプル接続された互いに異なるチャンネルの第３及び第４トランジスタを有し、第３トランジスタの制御端に第１電位を供給し、第４トランジスタの制御端に第１電位と第２電位との差に応じた第３電位を供給して第３及び第４トランジスタの被制御端の接続点から制御電位を出力し、出力段は直列に接続された同一チャンネルの第５及び第６トランジスタからなり、第５トランジスタの制御端に第１電位を供給し、第６トランジスタの制御端に制御電位を供給し、第５及び第６トランジスタの被制御端の接続点が出力端子となる。
【選択図】図５

Description

本発明は、アクティブマトリックス型の液晶パネル等の表示パネルの駆動電圧出力回路に関する。

液晶パネルの長期信頼性を確保するために、交流駆動する必要があることが知られている。このため、従来のアクティブマトリックス型の液晶表示装置においては、液晶パネルの各セル（画素）の液晶素子の電極間にソースドライバによって印加される駆動電圧を映像信号のフレーム毎に基準電位に対して反転して非反転の高圧駆動電圧及び反転の低圧駆動電圧を得ることが行われている（特許文献１参照）。例えば、高圧側電源電位をＶdd、低圧側電源電位をＶss、基準電位をＶdm（＝（Ｖdd−Ｖss）／２）、非反転の高圧駆動電圧をＶout1、反転の低圧駆動電圧をＶout2とすると、Ｖout1はＶdd〜Ｖdmの範囲の電圧となり、Ｖout2はＶdm〜Ｖssの範囲の電圧となる。このように３電源を用いたソースドライバにおいては、液晶駆動ドライバ特有のγカーブに応じた出力範囲に合わせた回路構成及び電圧範囲とすることができ、これにより消費電力を抑えることができる。

また、その交流駆動においては、液晶パネルの全てのセルを同時に同極性にするのではなく、列及び行各々において隣り合うセルが互いに反転駆動になるようにしたドット反転駆動方式、或いは列において隣り合うセルが互いに反転駆動になり、行においては２ライン毎に反転するようにした２ラインドット反転方式が採用されている。

そのような駆動電圧を生成するためにソースドライバには液晶パネルの奇数番目のソース信号ラインと偶数番目のソース信号ラインとを１組として差動増幅回路を用いた駆動電圧出力回路が設けられている（特許文献１の図９及び図１０参照）。このような駆動電圧出力回路では奇数番目のソース信号ライン及び偶数番目のソース信号ラインに個別に供給する駆動電圧として高圧駆動電圧Ｖout1と低圧駆動電圧Ｖout2とが各々生成される。
特開平１０−６２７４４号公報

しかしながら、かかる特許文献１に示された従来の駆動電圧出力回路においては、トランジスタと電流源とを用いたソース接地回路からなる出力段が用いられているためにソース接地のトランジスタと電流源との間に能力差によりそのトランジスタのゲートへの入力電圧が変化しても所望の出力電圧を生成するまでの動作が遅いという問題があった。

そこで、本発明は、上記の課題を解決するためになされたものであり、その主な目的は、動作速度の向上を図ることができる表示パネルの駆動電圧出力回路を提供することである。

本発明の表示パネルの駆動電圧出力回路は、高圧側電源電位と低圧側電源電位との中間の基準電位に対して低圧側の駆動電圧と高圧側の駆動電圧とを表示データに応じて生成してそれらの駆動電圧をマトリックス型の表示パネルの複数の列ライン各々に対して少なくともフレーム毎に交互に供給するソースドライバの低圧側及び高圧側の電圧フォロワからなる駆動電圧出力回路であって、低圧側及び高圧側の電圧フォロワ各々は、入力端子をなす非反転入力の第１トランジスタ及び反転入力の第２トランジスタからなる差動増幅回路と前記第２トランジスタの被制御端間を流れる電流に等しい電流を前記第１トランジスタの一方の被制御端に供給する第１電流ミラー回路とを有し、前記第１トランジスタの前記一方の被制御端と前記第１電流ミラー回路との接続点の電位を第１電位として生成し、前記第２トランジスタの一方の被制御端と前記第１電流ミラー回路との接続点の電位を第２電位として生成する差動入力段と、前記高圧側電源電位の供給端子と前記低圧側電源電位の供給端子との間にプッシュプル接続された互いに異なるチャンネルの第３及び第４トランジスタを有し、前記第３トランジスタの制御端に前記第１電位を供給し、前記第４トランジスタの制御端に前記第１電位と前記第２電位との差に応じた第３電位を供給して前記第３及び第４トランジスタの被制御端の接続点から制御電位を出力する制御段と、前記低圧側の電圧フォロワでは前記低圧側電源電位の供給端子と前記基準電位の供給端子との間に、前記高圧側の電圧フォロワでは前記高圧側電源電位の供給端子と前記基準電位の供給端子との間において直列に接続された同一チャンネルの第５及び第６トランジスタからなり、前記第５トランジスタの制御端に前記第１電位を供給し、前記第６トランジスタの制御端に前記制御電位を供給し、前記第５及び第６トランジスタの被制御端の接続点が出力端子となり、前記出力端子が前記差動入力段の反転入力に接続された出力段と、を備えたことを特徴としている。

本発明の駆動電圧出力回路によれば、制御段においてはプッシュプル接続された第３及び第４トランジスタ各々がソース接地回路を構成しているので、ゲインが高い上に常に電流を流しており、応答速度が早い。よって、駆動電圧が低圧側電源電位又は高圧側電源電位から基準電位側に変化する際に電位変化の早いゲート電位を出力段の第４トランジスタの制御端に供給することができるので、駆動電圧を表示データに対応した所望電圧に直ちに収束させることができる。

以下、本発明の実施例について図面を参照しつつ詳細に説明する。

図１は本発明の駆動電圧出力回路が適用された液晶表示装置を示している。この液晶表示装置は、タイミングコントローラ１、複数のソースドライバ２、複数のゲートドライバ３、駆動電源４及びＴＦＴ液晶パネル５を備えている。

ＴＦＴ液晶パネル５は列方向に延びた複数のソース信号ライン５２と行方向に延びた複数のゲート信号ライン５３とを備え、ソース信号ライン５２とゲート信号ライン５３との交差部分にセル（画素）が各々形成されている。各セルは図１では概略的に示されているが、ＴＦＴ（薄膜トランジスタ）５１及び液晶素子５６を備えている。ＴＦＴ５１のソースはソース信号ライン５２に接続され、ゲートはゲート信号ライン５３に接続されている。また、ＴＦＴ５１のドレインに液晶素子５６の一端（素子電極）５４が接続され、液晶素子５６の他端（共通電極）５５は共通電極電位、すなわち、基準電位Ｖdmの接続ラインに共通接続されている。

タイミングコントローラ１はグラフィックプロセッサ等の外部回路から供給された映像信号を受け取り、その映像信号に応じてゲートドライバ３各々へ垂直同期信号を出力し、ソースドライバ２には垂直同期信号に同期して水平同期信号及びソース制御信号を出力する。ソース制御信号として後述する交流駆動制御信号ＰＯＬ（２値制御信号）が含まれる。タイミングコントローラ１は映像信号を表示ライン毎のディジタル化してＲＧＢの表示データ（輝度を示すデータ）とし、その表示データをソースドライバ２に順次供給し、また走査信号を生成するためのゲート制御信号をゲートドライバ３へ出力する。

ゲートドライバ３各々は同一のＩＣチップからなり、ゲート制御信号に応じて液晶パネル５の複数のゲート信号ライン５３のいずれか１を選択し、その選択ゲート信号ラインに駆動電源４の出力電圧に基づいた走査信号を出力する。

ソースドライバ２各々は同一のＩＣチップからなり、駆動電源４から得た基準電圧を元に生成し、表示データに応じた階調表示用電圧を選択して液晶パネル５のソース信号ライン５２に印加することにより、ゲートドライバ３で走査信号が供給されたライン５３上のセルのＴＦＴ５１をオン駆動して液晶素子５６に電圧を印加させ、これにより液晶素子５６の光透過率が変化する。その変化がセル毎の液晶素子５６において生じることにより液晶パネル４に画像を映し出すことが行われる。

液晶素子５６に印加される電圧は、素子電極５４と共通電極５５の電位差であり、液晶パネル５は長期信頼性を確保するために、液晶素子５６に対して、交流に電圧を印加する必要がある。すなわち、各ゲートドライバ３の出力はＴＦＴ５１をオンさせ、ソースドライバ２の出力は素子電極５４へ共通電極５５の基準電位Ｖdmに対して正極性（高圧側）又は負極性（低圧側）の駆動電圧が印加される。このように、液晶素子５６に加わる電圧を交流化して駆動することが可能となる。

各ソースドライバ２は、図２に示すように、シフトレジスタ８、表示データラッチ９、第１ラッチ１０、第２ラッチ１１、第１スイッチ１６、レベルシフタ１２、Ｄ／Ａコンバータ１３、駆動電圧出力回路１５及び第２スイッチ１７によって構成されている。

入力されたディジタル信号の表示データ(Ｒ、Ｇ、Ｂ)は、シフトレジスタ８の動作に基づいて時分割で、順次に第１ラッチ１０に記憶される。シフトレジスタ８の動作は、タイミングコントローラ１からのスタートパルス及びクロックに基づいている。第２ラッチ１１は、第１ラッチ１０からの表示データを保持し、水平同期信号に応答して、一斉に第１スイッチ１６を介してＤ／Ａコンバータ１３に出力する。Ｄ／Ａコンバータ１３は、ディジタル表示データに対応する階調表示用電圧を出力回路１５に出力させる。出力回路１５は交流駆動制御信号に応じてその階調表示用電圧を第２スイッチ１７を介して液晶駆動出力端子に与え、その電圧はソース信号ライン５２、そしてＴＦＴ５１を介して素子電極５４に印加される。この液晶駆動出力端子に生成される電圧を交流化する。電圧の交流化としてはフレーム毎に第１スイッチ１６及び第２スイッチ１７によって高電圧と低電圧とが交互に切り替えられる。

図３及び図４はソースドライバ２内の１つの奇数番目の出力端子１８１及びその隣の１つの偶数番目の出力端子１８２に関する部分を具体的に示している。奇数番目の出力端子１８１側には、第２ラッチ１１１、第１スイッチ１６１、レベルシフタ１２１、高圧側Ｄ／Ａコンバータ１３１、ソースアンプ１５１及び第２スイッチ１７１が配置されている。偶数番目の出力端子１８２側には、第２ラッチ１１２、第１スイッチ１６２、レベルシフタ１２２、低圧側Ｄ／Ａコンバータ１３２、シンクアンプ１５２及び第２スイッチ１７２が配置されている。

なお、第２ラッチ１１１，１１２は図２の第２ラッチ１１に対応し、第１スイッチ１６１，１６２は図２の第１スイッチ１６に対応し、レベルシフタ１２１，１２２は図２のレベルシフタ１２に対応し、高圧側Ｄ／Ａコンバータ１３１及び低圧側Ｄ／Ａコンバータ１３２は図２のＤ／Ａコンバータ１３に対応し、ソースアンプ１５１及びシンクアンプ１５２は図２の駆動電圧出力回路１５に対応し、第２スイッチ１７１，１７２は図２の第２スイッチ１７に対応する。

図３及び図４に示された部分において、交流駆動制御信号ＰＯＬに応じて第１スイッチ１６１，１６２は連動し、第２スイッチ１７１，１７２も連動する。図３に示すように、交流駆動制御信号ＰＯＬが低レベルＬであるため第１スイッチ１６１が第２ラッチ１１１の出力データをレベルシフタ１２１に中継供給するとき第１スイッチ１６２は第２ラッチ１１２の出力データをレベルシフタ１２２に中継供給する。同時に第２スイッチ１７１はソースアンプ１５１の高圧側の駆動電圧を奇数番目の出力端子１８１に中継供給し、第２スイッチ１７２はシンクアンプ１５２の低圧側の駆動電圧を偶数番目の出力端子１８２に中継供給する。すなわち、図３に破線で示すようにデータ又は電圧が供給される。

一方、図４に示すように、交流駆動制御信号ＰＯＬが高レベルＨであるため第１スイッチ１６１が切り換えられて第２ラッチ１１２の出力データをレベルシフタ１２１に中継供給するとき第１スイッチ１６２は第２ラッチ１１１の出力データをレベルシフタ１２２に中継供給する。同時に第２スイッチ１７１はシンクアンプ１５２の低圧側の駆動電圧を奇数番目の出力端子１８１に中継供給し、第２スイッチ１７２はソースアンプ１５１の高圧側の駆動電圧を偶数番目の出力端子１８２に中継供給する。すなわち、図４に破線で示すようにデータ又は電圧が供給される。

このように、図３の状態と図４の状態とを第１スイッチ１６１，１６２及び第２１７１，１７２を用いて交互に切り替えることにより、液晶パネル５を交流駆動することができる。

図５は駆動電圧出力回路１５の高圧側の電圧フォロワであるソースアンプ１５１を示しており、図６は駆動電圧出力回路１５の低圧側の電圧フォロワであるシンクアンプ１５２を示している。ソースアンプ１５１は高圧側の駆動電圧Ｖout1を生成し、駆動電圧Ｖout1は基準電位Ｖdm〜電源電位Ｖdd（高圧側電源電位）の範囲の電圧である。シンクアンプ１５２は低圧側の駆動電圧Ｖout2を生成し、駆動電圧Ｖout2は接地電位Ｖss（低圧側電源電位）〜基準電位Ｖdmの範囲の電圧である。例えば、Ｖss＝０Ｖ，Ｖdm＝５Ｖ，Ｖdd＝１０Ｖである。

ソースアンプ１５１は図５に示すように、差動入力段１ａ、制御段２ａ及び出力段３ａから構成される電圧フォロワである。差動入力段１ａは、差動増幅回路構成のＮチャンネルの電界効果トランジスタＭＮ１，ＭＮ２（第１及び第２トランジスタ）と、第１電流ミラー回路を構成するＰチャンネルの電界効果トランジスタＭＰ１，ＭＰ２と、電流源Ｉ１とを備えている。

トランジスタＭＮ１のゲート（制御端）が非反転の入力端子Ｖinであり、トランジスタＭＮ２のゲート（制御端）が電圧フォロワの帰還入力となる反転入力端子であり、後述の出力段３ａの出力端子Ｖoutに接続されている。トランジスタＭＮ１，ＭＮ２各々のソースは電流源Ｉ１を介して接地電位Ｖssの端子に接続されている。トランジスタＭＰ１，ＭＰ２各々のソース（被制御端）は電源電位Ｖddの端子に接続され、トランジスタＭＰ１のドレイン（被制御端）はトランジスタＭＮ１のドレイン（被制御端）に接続され、その接続点が図５では符号Ａで表されている。接続点Ａの電位が第１電位である。トランジスタＭＰ２のドレインはトランジスタＭＮ２のドレインに接続され、その接続点が図５では符号Ｂで表されている。接続点Ｂの電位が第２電位である。トランジスタＭＰ１，ＭＰ２のゲートは互いに接続され、トランジスタＭＰ２のゲートとドレインとが接続されている。

制御段２ａは、Ｐチャンネルの電界効果トランジスタＭＰ３，ＭＰ６，ＭＰ７、及びＮチャンネルの電界効果トランジスタＭＮ３〜ＭＮ７からなる。トランジスタＭＰ６のソース及びトランジスタＭＮ６のドレインは共に差動入力段１ａ内の接続点Ｂに接続されている。トランジスタＭＰ６のドレイン及びトランジスタＭＮ６のソースは共にトランジスタＭＮ３のドレイン・ソースを介して接地電位Ｖssの端子に接続されている。トランジスタＭＰ７のソース及びトランジスタＭＮ７のドレインは共に差動入力段１ａ内の接続点Ａに接続されている。トランジスタＭＰ７のドレイン及びトランジスタＭＮ７のソースは共にトランジスタＭＮ４のドレイン・ソースを介して接地電位Ｖssの端子に接続されている。トランジスタＭＮ３，ＭＮ４のゲートは互いに接続され、トランジスタＭＮ３のドレインとゲートとは接続されている。この接続点は図５では符号Ｄで表されている。トランジスタＭＮ３，ＭＮ４は第２電流ミラー回路を構成している。トランジスタＭＰ６，ＭＰ７各々のゲートには第１所定バイアス電位ＢＩＡＳ１が供給され、トランジスタＭＮ６，ＭＮ７各々のゲートには第２所定バイアス電位ＢＩＡＳ２が供給される。

トランジスタＭＰ３（第３トランジスタ）とトランジスタＭＮ５（第４トランジスタ）とはプッシュプル接続されている。トランジスタＭＰ３のソースは電源電位Ｖddの端子に接続され、ゲートは差動入力段１ａ内の接続点Ａに接続され、ドレインはトランジスタＭＮ５のドレインに接続され、その接続点が図５では符号Ｆで表されている。接続点Ｆの電位が制御電位である。トランジスタＭＮ５のゲートはトランジスタＭＮ４のドレインに接続され、ソースは接地電位Ｖssの端子に接続されている。接続点Ｆが制御段２ａの出力となる。トランジスタＭＮ５のゲートとトランジスタＭＮ４のドレインとの接続点が図５では符号Ｅで表されている。接続点Ｅの電位が第３電位であり、上記のトランジスタＭＰ６，ＭＰ７及びトランジスタＭＮ３，ＭＮ４，ＭＮ６，ＭＮ７の構成により接続点Ａの電位と接続点Ｂの電位との差に応じた電位となる。すなわち、接続点Ａの電位が接続点Ｂの電位より大となれば、接続点Ｅの電位は上昇し、逆に接続点Ａの電位が接続点Ｂの電位より小となれば、接続点Ｅの電位は低下する。

出力段３ａはＰチャンネルの電界効果トランジスタＭＰ４，ＭＰ５（第５及び第６トランジスタ）及び位相補償用のコンデンサＣ１，Ｃ２からなる。トランジスタＭＰ４のソースは電源電位Ｖddの端子に接続され、ゲートは接続点Ａに接続されている。トランジスタＭＰ５のドレインは基準電位Ｖdmの端子に接続され、ゲートは接続点Ｆに接続されている。トランジスタＭＰ４のドレインはトランジスタＭＰ５のソースに接続され、この接続点が駆動電圧の出力端子Ｖoutである。コンデンサＣ１はトランジスタＭＰ４のゲート・ドレイン間に接続され、コンデンサＣ２はトランジスタＭＰ５のゲート・ソース間に接続されている。

かかる構成のソースアンプ１５１においては、非反転入力端子Ｖinには電源電位Ｖdd〜基準電位Ｖdmの電位が供給される。入力端子Ｖinの電位が電源電位Ｖdd側に変化すると、トランジスタＭＮ１のドレイン・ソース間はオン側に変化するので、接続点Ａの電位レベルは低下する。接続点Ａの電位はトランジスタＭＰ３及びＭＰ４のゲートに供給されるので、トランジスタＭＰ３及びＭＰ４各々のソース・ドレイン間を流れる電流を増加させる。また、接続点Ａの電位レベルの低下はトランジスタＭＰ７及びトランジスタＭＮ７を介して接続点Ｅの電位、すなわちトランジスタＭＮ５のゲート電位を低下させるので、トランジスタＭＮ５のドレイン・ソース間を流れる電流は減少する。これにより接続点Ｆの電位レベルは電源電位Ｖdd側に上昇することになるので、その接続点Ｆの電位がゲートに印加されているトランジスタＭＰ５のソース・ドレイン間を流れる電流は減少する。よって、出力端子Ｖoutの電位は電源電位Ｖdd側に変化する。

また、出力端子Ｖoutの電位は反転入力端子であるトランジスタＭＮ２のゲートに印加されるので、そのゲート電位に応じてトランジスタＭＮ２のドレイン・ソース間を流れる電流が増加し、これにより、そのドレイン、すなわち接続点Ｂの電位レベルは低下する。更に、電流ミラー回路を構成するトランジスタＭＰ１，ＭＰ２によりトランジスタＭＰ１のソース・ドレイン間を流れる電流を増加させる。接続点Ａの電位レベルは上昇することになる。また、接続点Ｂの電位レベル低下はトランジスタＭＰ６及びトランジスタＭＮ６各々を介してトランジスタＭＮ３のドレイン・ソース間を流れる電流を減少させる。接続点Ｄの電位レベルが低下するので、トランジスタＭＮ３，ＭＮ４の電流ミラー効果によりトランジスタＭＰ７及びトランジスタＭＮ７各々を介してトランジスタＭＮ４のドレイン・ソース間を流れる電流が減少される。これにより接続点Ｅの電位、すなわちトランジスタＭＮ５のゲート電位は上昇するので、トランジスタＭＮ５のドレイン・ソース間を流れる電流は増加し、接続点Ｆの電位レベルを低下させる。

結果として上記の動作が繰り返されて各接続点Ａ，Ｂ，Ｄ，Ｅ，Ｆの電位レベルが収束することになり、出力端子Ｖoutの電位は入力端子Ｖinの電位に等しくなる。

一方、入力端子Ｖinの電位が基準電位Ｖdm側に変化すると、トランジスタＭＮ１のドレイン・ソース間はオフ側に変化するので、接続点Ａの電位レベルは上昇する。接続点Ａの電位はトランジスタＭＰ３及びＭＰ４のゲートに供給されるので、トランジスタＭＰ３及びＭＰ４各々のソース・ドレイン間を流れる電流を減少させる。また、接続点Ａの電位レベルの上昇はトランジスタＭＰ７及びトランジスタＭＮ７を介して接続点Ｅの電位、すなわちトランジスタＭＮ５のゲート電位を上昇させるので、トランジスタＭＮ５のドレイン・ソース間を流れる電流は増加する。これにより接続点Ｆの電位レベルは接地電位Ｖss側に低下することになるので、その接続点Ｆの電位がゲートに印加されているトランジスタＭＰ５のソース・ドレイン間を流れる電流は増加する。よって、出力端子Ｖoutの電位は電源電位Ｖdm側に変化する。

また、出力端子Ｖoutの電位レベルの低下はトランジスタＭＮ２のゲートに印加されるので、そのゲート電位に応じてトランジスタＭＮ２のドレイン・ソース間を流れる電流が減少し、これにより、そのドレイン、すなわち接続点Ｂの電位レベルは上昇する。更に、電流ミラー回路を構成するトランジスタＭＰ１，ＭＰ２によりトランジスタＭＰ１のソース・ドレイン間を流れる電流を減少させる。接続点Ａの電位レベルは低下することになる。また、接続点Ｂの電位レベル上昇はトランジスタＭＰ６及びトランジスタＭＮ６各々を介してトランジスタＭＮ３のドレイン・ソース間を流れる電流を増加される。よって、接続点Ｄの電位レベルが上昇するので、トランジスタＭＮ３，ＭＮ４の電流ミラー効果によりトランジスタＭＰ７及びトランジスタＭＮ７各々を介してトランジスタＭＮ４のドレイン・ソース間を流れる電流が増加される。これにより接続点Ｅの電位、すなわちトランジスタＭＮ５のゲート電位が低下するので、トランジスタＭＮ５のドレイン・ソース間を流れる電流は減少し、接続点Ｆの電位レベルを上昇させる。

シンクアンプ１５２は図６に示すように、差動入力段１ｂ、制御段２ｂ及び出力段３ｂから構成される電圧フォロワである。差動入力段１ｂは、差動増幅回路構成のＰチャンネルの電界効果トランジスタＭＰ１１，ＭＰ１２（第１及び第２トランジスタ）と、第１電流ミラー回路を構成するＮチャンネルの電界効果トランジスタＭＮ１１，ＭＮ１２と、電流源Ｉ１１とを備えている。

トランジスタＭＰ１１のゲートが非反転の入力端子Ｖinであり、トランジスタＭＰ１２のゲートが電圧フォロワの帰還入力となる反転入力端子であり、後述の出力段３ｂの出力端子Ｖoutに接続されている。トランジスタＭＰ１１，ＭＰ１２各々のソースは電流源Ｉ１１を介して電源電位Ｖddの端子に接続されている。トランジスタＭＮ１１，ＭＮ１２各々のソースは接地電位Ｖssの端子に接続され、トランジスタＭＮ１１のドレインはトランジスタＭＰ１１のドレインに接続され、その接続点が図６では符号Ａ１で表されている。接続点Ａ１の電位が第１電位である。トランジスタＭＮ１２のドレインはトランジスタＭＰ１２のドレインに接続され、その接続点が図６では符号Ｂ１で表されている。接続点Ｂ１の電位が第２電位である。トランジスタＭＮ１１，ＭＮ１２のゲートは互いに接続され、トランジスタＭＮ１２のゲートとドレインとが接続されている。

制御段２ｂは、Ｎチャンネルの電界効果トランジスタＭＮ１３，ＭＮ１６，ＭＮ１７、及びＰチャンネルの電界効果トランジスタＭＰ１３〜ＭＰ１７からなる。トランジスタＭＮ１６のソース及びトランジスタＭＰ１６のドレインは共に差動入力段１ｂ内の接続点Ｂ１に接続されている。トランジスタＭＰ１６のドレイン及びトランジスタＭＮ１６のソースは共にトランジスタＭＰ１３のドレイン・ソースを介して電源電位Ｖddの端子に接続されている。トランジスタＭＮ１７のソース及びトランジスタＭＰ１７のドレインは共に差動入力段１ｂ内の接続点Ａ１に接続されている。トランジスタＭＮ１７のドレイン及びトランジスタＭＰ１７のソースは共にトランジスタＭＰ１４のドレイン・ソースを介して電源電位Ｖddの端子に接続されている。トランジスタＭＰ１３，ＭＰ１４のゲートは互いに接続され、トランジスタＭＰ１３のドレインとゲートとは接続されている。この接続点は図６では符号Ｄ１で表されている。トランジスタＭＰ１３，ＭＰ１４は第２電流ミラー回路を構成している。トランジスタＭＰ１６，ＭＰ１７各々のゲートには第１所定バイアス電位ＢＩＡＳ１が供給され、トランジスタＭＮ１６，ＭＮ１７各々のゲートには第２所定バイアス電位ＢＩＡＳ２が供給される。

トランジスタＭＮ１３（第３トランジスタ）とトランジスタＭＰ１５（第４トランジスタ）とはプッシュプル接続されている。トランジスタＭＮ１３のソースは接地電位Ｖssの端子に接続され、ゲートは差動入力段１ｂ内の接続点Ａ１に接続され、ドレインはトランジスタＭＰ１５のドレインに接続され、その接続点が図６では符号Ｆ１で表されている。接続点Ｆ１の電位が制御電位である。トランジスタＭＰ１５のゲートはトランジスタＭＰ１４のドレインに接続され、ソースは電源電位Ｖddの端子に接続されている。接続点Ｆ１が制御段２ｂの出力となる。トランジスタＭＰ１５のゲートとトランジスタＭＰ１４のドレインとの接続点が図６では符号Ｅ１で表されている。接続点Ｅ１の電位が第３電位であり、トランジスタＭＮ１６，ＭＮ１７及びトランジスタＭＰ１３，ＭＰ１４，ＭＰ１６，ＭＰ１７の構成により接続点Ａ１の電位と接続点Ｂ１の電位との差に応じた電位となる。すなわち、接続点Ａ１の電位が接続点Ｂ１の電位より大となれば、接続点Ｅ１の電位は上昇し、逆に接続点Ａ１の電位が接続点Ｂ１の電位より小となれば、接続点Ｅ１の電位は低下する。

出力段３ｂはＮチャンネルの電界効果トランジスタＭＮ１４，ＭＮ１５（第５及び第６トランジスタ）及び位相補償用のコンデンサＣ１１，Ｃ１２からなる。トランジスタＭＮ１４のソースは接地電位Ｖssの端子に接続され、ゲートは接続点Ａ１に接続されている。トランジスタＭＮ１５のドレインは基準電位Ｖdmの端子に接続され、ゲートは接続点Ｆ１に接続されている。トランジスタＭＮ１４のドレインはトランジスタＭＰ１５のソースに接続され、この接続点が駆動電圧の出力端子Ｖoutである。コンデンサＣ１１はトランジスタＭＮ１５のゲート・ソース間に接続され、コンデンサＣ１２はトランジスタＭＮ１４のゲート・ドレイン間に接続されている。

かかる構成のシンクアンプ１５２においては、非反転入力端子Ｖinには基準電位Ｖdm〜接地電位Ｖssの電位が供給される。入力端子Ｖinの電位が接地電位Ｖss側に変化すると、トランジスタＭＰ１１のソース・ドレイン間はオン側に変化するので、接続点Ａ１の電位レベルは上昇する。接続点Ａ１の電位はトランジスタＭＮ１３及びＭＮ１４のゲートに供給されるので、トランジスタＭＮ１３及びＭＮ１４各々のドレイン・ソース間を流れる電流を増加させる。また、接続点Ａ１の電位レベルの上昇はトランジスタＭＮ１７及びトランジスタＭＰ１７を介して接続点Ｅ１の電位、すなわちトランジスタＭＰ１５のゲート電位を上昇させるので、トランジスタＭＰ１５のソース・ドレイン間を流れる電流は減少する。これにより接続点Ｆ１の電位レベルは接地電位Ｖss側に低下することになるので、その接続点Ｆ１の電位がゲートに印加されているトランジスタＭＮ１５のソース・ドレイン間を流れる電流は減少する。よって、出力端子Ｖoutの電位は電源電位Ｖss側に変化する。

また、出力端子Ｖoutの電位は反転入力端子であるトランジスタＭＰ１２のゲートに印加されるので、そのゲート電位に応じてトランジスタＭＰ１２のドレイン・ソース間を流れる電流が増加し、これにより、そのドレイン、すなわち接続点Ｂ１の電位レベルは上昇する。更に、電流ミラー回路を構成するトランジスタＭＮ１１，ＭＮ１２によりトランジスタＭＮ１１のドレイン・ソース間を流れる電流を増大させる。接続点Ａ１の電位レベルは更に低下することになる。また、接続点Ｂ１の電位レベル上昇はトランジスタＭＮ１６及びトランジスタＭＰ１６各々を介してトランジスタＭＰ１３のソース・ドレインス間を流れる電流を減少させる。よって、接続点Ｄ１の電位レベルが上昇するので、トランジスタＭＰ１３，ＭＰ１４の電流ミラー効果によりトランジスタＭＮ１７及びトランジスタＭＰ１７各々を介してトランジスタＭＰ１４のソース・ドレイン間を流れる電流が減少される。これにより接続点Ｅ１の電位、すなわちトランジスタＭＰ１５のゲート電位が低下するので、トランジスタＭＰ１５のソース・ドレイン間を流れる電流は増加し、接続点Ｆ１の電位レベルを上昇させる。

結果として上記の動作が繰り返されて各接続点Ａ１，Ｂ１，Ｄ１，Ｅ１，Ｆ１の電位レベルが収束することになり、出力端子Ｖoutの電位は入力端子Ｖinの電位に等しくなる。

一方、入力端子Ｖinの電位が基準電位Ｖdm側に変化すると、トランジスタＭＰ１１のソース・ドレイン間はオフ側に変化するので、接続点Ａ１の電位レベルは低下する。接続点Ａ１の電位はトランジスタＭＮ１３及びＭＮ１４のゲートに供給されるので、トランジスタＭＮ１３及びＭＮ１４各々のドレイン・ソース間を流れる電流を減少させる。また、接続点Ａ１の電位レベルの低下はトランジスタＭＮ１７及びトランジスタＭＰ１７を介して接続点Ｅ１の電位、すなわちトランジスタＭＰ１５のゲート電位を低下させるので、トランジスタＭＰ１５のソース・ドレイン間を流れる電流は増加する。これにより接続点Ｆ１の電位レベルは電源電位Ｖdd側に増加することになるので、その接続点Ｆ１の電位がゲートに印加されているトランジスタＭＮ１５のソース・ドレイン間を流れる電流は増加する。よって、出力端子Ｖoutの電位は基準電位Ｖdm側に変化する。

また、出力端子Ｖoutの電位は反転入力端子であるトランジスタＭＰ１２のゲートに印加されるので、そのゲート電位に応じてトランジスタＭＰ１２のドレイン・ソース間を流れる電流が減少し、これにより、そのドレイン、すなわち接続点Ｂ１の電位レベルは低下する。更に、電流ミラー回路を構成するトランジスタＭＮ１１，ＭＮ１２によりトランジスタＭＮ１１のドレイン・ソース間を流れる電流を減少させる。接続点Ａ１の電位レベルは上昇することになる。また、接続点Ｂ１の電位レベル低下はトランジスタＭＮ１６及びトランジスタＭＰ１６各々を介してトランジスタＭＰ１３のソース・ドレインス間を流れる電流を増加させる。よって、接続点Ｄ１の電位レベルが低下するので、トランジスタＭＰ１３，ＭＰ１４の電流ミラー効果によりトランジスタＭＮ１７及びトランジスタＭＰ１７各々を介してトランジスタＭＰ１４のソース・ドレイン間を流れる電流が増加される。これにより接続点Ｅ１の電位、すなわちトランジスタＭＰ１５のゲート電位が上昇するので、トランジスタＭＰ１５のソース・ドレイン間を流れる電流は減少し、接続点Ｆ１の電位レベルを低下させる。

上記のソースアンプ１５１及びシンクアンプ１５２によれば、制御段２ａ，２ｂにはプッシュプル接続されたＰチャンネル及びＮチャンネルの電界効果トランジスタ各々がソース接地回路を構成しているので、ゲインが高い上に常に電流を流しており、応答速度が早い。よって、駆動電圧が接地電位Ｖss又は電源電位Ｖddから基準電位Ｖdm側に変化する際に電位変化の早いゲート電位を出力段３ａ，３ｂのトランジスタのゲートに供給することができるので、出力駆動電圧を表示データに対応した所望電圧に直ちに収束させることができる。

本発明の駆動電圧出力回路が適用された液晶表示装置の構成を示すブロック図である。図１の装置中のソースドライバの構成を示すブロック図である。図２のソースドライバの奇数番目の端子及び偶数番目の出力端子に関係する部分の具体的な構成及びＰＯＬ＝Ｌ時の電流及びデータの流れを示すブロック図である。図２のソースドライバの奇数番目の端子及び偶数番目の出力端子に関係する部分の具体的な構成及びＰＯＬ＝Ｈ時の電流及びデータの流れを示すブロック図である。ソースアンプの構成を示す回路図である。シンクアンプの構成を示す回路図である。

符号の説明

１ａ，１ｂ差動入力段
２ソースドライバ
２ａ，２ｂ制御段
３ａ，３ｂ出力段
５液晶パネル
１５駆動電圧出力回路
１５１ソースアンプ
１５２シンクアンプ

Claims

高圧側電源電位と低圧側電源電位との中間の基準電位に対して低圧側の駆動電圧と高圧側の駆動電圧とを表示データに応じて生成してそれらの駆動電圧をマトリックス型の表示パネルの複数の列ライン各々に対して少なくともフレーム毎に交互に供給するソースドライバの低圧側及び高圧側の電圧フォロワからなる駆動電圧出力回路であって、
低圧側及び高圧側の電圧フォロワ各々は、
入力端子をなす非反転入力の第１トランジスタ及び反転入力の第２トランジスタからなる差動増幅回路と前記第２トランジスタの被制御端間を流れる電流に等しい電流を前記第１トランジスタの一方の被制御端に供給する第１電流ミラー回路とを有し、前記第１トランジスタの前記一方の被制御端と前記第１電流ミラー回路との接続点の電位を第１電位として生成し、前記第２トランジスタの一方の被制御端と前記第１電流ミラー回路との接続点の電位を第２電位として生成する差動入力段と、
前記高圧側電源電位の供給端子と前記低圧側電源電位の供給端子との間にプッシュプル接続された互いに異なるチャンネルの第３及び第４トランジスタを有し、前記第３トランジスタの制御端に前記第１電位を供給し、前記第４トランジスタの制御端に前記第１電位と前記第２電位との差に応じた第３電位を供給して前記第３及び第４トランジスタの被制御端の接続点から制御電位を出力する制御段と、
前記低圧側の電圧フォロワでは前記低圧側電源電位の供給端子と前記基準電位の供給端子との間に、前記高圧側の電圧フォロワでは前記高圧側電源電位の供給端子と前記基準電位の供給端子との間において直列に接続された同一チャンネルの第５及び第６トランジスタからなり、前記第５トランジスタの制御端に前記第１電位を供給し、前記第６トランジスタの制御端に前記制御電位を供給し、前記第５及び第６トランジスタの被制御端の接続点が出力端子となり、前記出力端子が前記差動入力段の反転入力に接続された出力段と、を備えたことを特徴とする駆動電圧出力回路。
前記制御段は、制御端に第１所定バイアス電位が印加された第７トランジスタと、前記第７トランジスタと並列に接続され制御端に第２所定バイアス電位が印加された前記第７トランジスタとは異なるチャンネルの第８トランジスタとを有し前記第７及び第８トランジスタの一方の被制御端に前記第２電位が印加される第１電流供給回路と、
制御端に前記第１所定バイアス電位が印加され前記第７トランジスタとは同一のチャンネルの第９トランジスタと、前記第９トランジスタと並列に接続され制御端に前記第２所定バイアス電位が印加された前記第９トランジスタとは異なるチャンネルの第１０トランジスタとを有し前記第９及び第１０トランジスタの一方の被制御端に前記第１電位が印加される第２電流供給回路と、
前記第１電流供給回路に流れる電流に等しい電流を前記第２電流供給回路に供給する第２電流ミラー回路と、を備え、前記第２電流供給回路と前記第２電流ミラー回路との接続点の電位を前記第３電位として生成し、
前記低圧側の電圧フォロワでは前記第２電流ミラー回路に電源電位として前記高圧側電源電位が印加され、前記高圧側の電圧フォロワでは前記第２電流ミラー回路に電源電位として前記低圧側電源電位が印加されることを特徴とする請求項１記載の駆動電圧出力回路。
前記高圧側の電圧フォロワでは前記第１、第２、及び第４トランジスタはＮチャンネルの電界効果トランジスタであり、前記第３、第５、及び第６トランジスタはＰチャンネルの電界効果トランジスタであり、
前記低圧側の電圧フォロワでは前記第１、第２、及び第４トランジスタはＰチャンネルの電界効果トランジスタであり、前記第３、第５、及び第６トランジスタはＮチャンネルの電界効果トランジスタであることを特徴とする請求項１記載の駆動電圧出力回路。