JP2005121995A

JP2005121995A - パネル表示用半導体回路装置

Info

Publication number: JP2005121995A
Application number: JP2003358605A
Authority: JP
Inventors: Makoto Watabe; 真渡部; Mamoru Seike; 守清家; Hideichiro Kojima; 秀一郎小島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2005-05-12

Abstract

【課題】回路規模の増大を抑えることができ制御が簡単でかつＥＭＩや電源ノイズを低減させることができるパネル表示用半導体回路装置を提供する。
【解決手段】ラッチ回路１０２に保持された画像データを、パネル駆動出力ＯＵＴ３ｎ−２用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎ−２には遅延素子を介さず直接入力させ、パネル駆動出力ＯＵＴ３ｎ−１用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎ−１には遅延素子（１）１０７を介して入力させ、パネル駆動出力ＯＵＴ３ｎ用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎには遅延素子（２）１０８を介して入力させることにより、それぞれ異なったタイミングでパネル駆動出力ＯＵＴ３ｎ−２、ＯＵＴ３ｎ−１、ＯＵＴ３ｎを駆動させる。
【選択図】図１

Description

本発明は、例えばプラズマディスプレイパネル等の高電圧駆動信号で画像を表示するディスプレイパネルを駆動するために用いられるパネル表示用半導体回路装置に関するものである。

近年、薄型で高精細な表示装置として注目されているプラズマディスプレイパネル（以下、ＰＤＰ）は、マトリクス状に配置されたデータ電極と走査維持電極で構成される複数の放電セルを有する表示装置で、放電セルはデータ電極配線とこれに直交する走査電極配線および維持電極配線によって放電が制御されており、その放電発光および非発光によって所望の表示画像を得るように構成されている。

このようなＰＤＰを駆動するために、デジタルのＲＧＢカラー画像信号を、ＰＤＰを駆動可能な高電圧に変換するレベルシフタなどを含むパネル表示用半導体回路装置が用いられる。

以上のような従来のパネル表示用半導体回路装置を以下に説明する。
図９は従来のパネル表示用半導体回路装置を含むＰＤＰ表示装置の概略構成図である。図９に示すように、表示パネル（ＰＤＰ）９００は、表示パネル９００の複数の走査電極ライン９０１に接続される複数の走査線ドライバ９０２と、表示パネル９００の複数の表示データ電極ライン９０３に接続される複数の表示データ線ドライバ９０４によって駆動されている。

また、カラー表示を行うＰＤＰは、各表示データ電極ラインが、それぞれＲ（ＲＥＤ：赤）、Ｇ（ＧＲＥＥＮ：緑）、Ｂ（ＢＬＵＥ：青）の異なる色の蛍光体を用いた３色の電極を有し、それぞれの表示データ電極ラインを個別に駆動させることにより、カラー表示を行うことができる。

図７は従来のパネル表示用半導体回路装置の回路構成図であり、図８はその駆動波形図である。
このパネル表示用半導体回路装置において、ＤＡＴＡから順次シリアルに画像データを供給し、シフトレジスタ１０１でパラレルデータに変換されて、ラッチ回路１０２に出力される。ラッチ回路１０２に供給されるラッチイネーブル信号ＬＥＮがオンになると、シフトレジスタ１０１からの出力データをラッチして、ラッチされたデータＤＡＴＡ＿ＩＮ１〜ＤＡＴＡ＿ＩＮｍに対応するレベルシフタ１０３およびインバータ１０６にそれぞれ供給され、駆動バッファを構成するＰ型ＭＯＳトランジスタ１０４とＮ型ＭＯＳトランジスタ１０５のオン／オフを制御し、駆動バッファ出力ＯＵＴ１〜ＯＵＴｍとして０ＶかＶＤＤの電圧を出力し、それぞれに対応するアドレス電極にアドレスパルスを印加する。

しかし上記のパネル駆動用半導体回路装置では、図８に示すように、高電圧駆動出力が同時に変化し、ＥＭＩや電源ノイズの原因となるという問題があった。
この問題に対して、他のデータドライバ回路（例えば、特許文献１を参照）として、データ信号を発生する各出力バッファの入力側に、制御信号に応じて入力信号をラッチするラッチ回路を備え、奇数番目のデータ線に接続されたラッチ回路に供給する制御信号と、偶数番目のデータ線に接続されたラッチ回路に供給する制御信号とに、時間差を与えるように構成することにより、高電圧駆動出力の同時変化をなくし、ＥＭＩや電源ノイズの発生を抑えている。
特開２００２−２８７６９１号公報

しかしながら上記のような特許文献１に記載のデータドライバ回路では、奇数番目のデータ線に接続されたラッチ回路に供給する制御信号、および偶数番目のデータ線に接続されたラッチ回路に供給する制御信号の２つの制御信号が必要となるため、制御が複雑になるという問題点を有していた。また、各データ線にラッチ回路を配置するために回路規模が増大するという問題点もあった。

本発明は、上記従来の問題点を解決するもので、回路規模の増大を抑えることができ制御が簡単でかつＥＭＩや電源ノイズを低減させることができるパネル表示用半導体回路装置を提供する。

上記の課題を解決するために、本発明の請求項１記載のパネル表示用半導体回路装置は、高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子を成すＲ信号出力端子とＧ信号出力端子とＢ信号出力端子のそれぞれに遅延量の異なる遅延素子を備えた構成としたことを特徴とする。

以上により、簡易な回路構成および制御を用いて、Ｒ信号出力端子とＧ信号出力端子とＢ信号出力端子からの各信号を異なるタイミングで出力することができる。
また、本発明の請求項２記載のパネル表示用半導体回路装置は、高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子の奇数番目出力端子または偶数番目出力端子のいずれかに当該駆動信号の立ち上がりタイミングを制御する立ち上がりタイミング制御手段を備え、前記立ち上がりタイミング制御手段を備えていない出力端子に当該駆動信号の立下りタイミングを制御する立下りタイミング制御手段を備えた構成としたことを特徴とする。

また、本発明の請求項３記載のパネル表示用半導体回路装置は、請求項２に記載のパネル表示用半導体回路装置であって、前記立ち上がりタイミング制御手段は、画像データを遅延させるための遅延素子を有し、前記遅延素子によって遅延した画像データと遅延していない画像データとの論理積の結果信号により当該駆動信号の立ち上がりタイミングを遅延させ、前記立下りタイミング制御手段は、前記遅延素子を有し、前記遅延素子によって遅延した画像データと遅延していない画像データとの論理和の結果信号により当該駆動信号の立下りタイミングを遅延させるよう構成したことを特徴とする。

また、本発明の請求項４記載のパネル表示用半導体回路装置は、高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子の奇数番目出力端子または偶数番目出力端子のいずれかにラッチ可能信号の立ち上がりで画像データを保持する第１のラッチ回路を備え、前記第１のラッチ回路を備えていない出力端子に前記ラッチ可能信号の立下りで画像データを保持する第２のラッチ回路を備えた構成としたことを特徴とする。

以上により、簡易な回路構成および制御を用いて、奇数出力端子と偶数出力端子を、それぞれ異なる出力タイミングで駆動することができる。

以上のように本発明によれば、３種類の駆動出力に異なるタイミングを持たせることにより、簡易な回路構成および制御を用いて、Ｒ信号出力端子とＧ信号出力端子とＢ信号出力端子からの各信号を異なるタイミングで出力することができる。

また、奇数出力端子の立ち上がりと偶数出力端子の立下りの出力タイミングをそれぞれ遅らせることにより、簡易な回路構成および制御を用いて、奇数出力端子と偶数出力端子を、それぞれ異なる出力タイミングで駆動することができる。

また、ラッチ信号ＬＥＮを正論理の奇数出力用と論理を反転させた偶数出力用の２系統にし、奇数端子および偶数端子のそれぞれで画像入力信号ＬＥＮのパルス幅分だけタイミングをずらして駆動回路転送するように制御することにより、簡易な回路構成および制御を用いて、奇数出力端子と偶数出力端子を、それぞれ異なる出力タイミングで駆動することができる。

以上のため、回路規模の増大を抑えることができ制御が簡単でかつＥＭＩや電源ノイズを低減させることができる。

以下、本発明の実施の形態を示すパネル表示用半導体回路装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のパネル表示用半導体回路装置を説明する。

図１は本実施の形態１のパネル表示用半導体回路装置の構成ブロック図である。図１において、１０１はＣＬＫ信号によって入力画像データＤＡＴＡを転送するシフトレジスタ、１０２はシフトレジスタ１０１に転送されたＤＡＴＡを保持し、それぞれの出力に対応するＤＡＴＡ＿ＩＮ１〜ＤＡＴＡ＿ＩＮ３ｎ（ｎは自然数であり、以下、同様とする）に転送するラッチ回路、１０３はラッチ回路１０２に保持されたデータをＰＤＰ駆動のための電圧に昇圧するレベルシフタ、１０７はラッチ回路１０２に保持されるＤＡＴＡ＿ＩＮ３ｎ−１を遅延させるための遅延素子（１）、１０８はラッチ回路１０２に保持されるＤＡＴＡ＿ＩＮ３ｎを遅延させ、かつ遅延素子（１）１０７とは異なる遅延時間を持つ遅延素子（２）である。

次に、このパネル表示用半導体回路装置の動作を説明する。
ラッチ回路１０２に保持された画像データとして、パネル駆動出力ＯＵＴ３ｎ−２用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎ−２に対しては遅延素子を介さず直接入力させ、パネル駆動出力ＯＵＴ３ｎ−１用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎ−１に対しては遅延素子（１）１０７を介して入力させ、パネル駆動出力ＯＵＴ３ｎ用の駆動データ入力ＤＡＴＡ＿ＩＮ３ｎに対しては遅延素子（２）１０８を介して入力させることによって、図２に示すように、それぞれ異なったタイミングでパネル駆動出力ＯＵＴ３ｎ−２、ＯＵＴ３ｎ−１、ＯＵＴ３ｎを駆動させることができる。

以上のように本実施の形態１によれば、３種類の駆動信号を、それぞれ例えばＲ（ＲＥＤ：赤）、Ｇ（ＧＲＥＥＮ：緑）、Ｂ（ＢＬＵＥ：青）に対応させた場合には、それらの出力間に信号変化のタイミングにズレを持たせることができ、それにより、例えばカラー表示用ＰＤＰにおいても、ＥＭＩや電源ノイズを低減させることができる。
（実施の形態２）
本発明の実施の形態２のパネル表示用半導体回路装置を説明する。

図３は本実施の形態２のパネル表示用半導体回路装置の構成ブロック図である。なお、図１のパネル表示用半導体回路装置における要素と同一の要素については、同一の符号を付して、ここでの説明は省略する。図３において、３０１はラッチ回路１０２に保持されるＤＡＴＡ＿ＩＮ１〜ＤＡＴＡ＿ＩＮ２ｎを遅延させるための遅延素子、３０２は遅延素子３０１によって遅延したＤＡＴＡ＿ＤＬＹとＤＡＴＡ＿ＩＮとの論理積をとるためのＮＡＮＤ、３０３は遅延素子３０１によって遅延したＤＡＴＡ＿ＤＬＹとＤＡＴＡ＿ＩＮとの論理和をとるためのＮＯＲである。

次に、このパネル表示用半導体回路装置の動作を説明する。
ラッチ回路１０２に保持された画像データを基に、奇数端子においては、遅延素子３０１によって遅延したＤＡＴＡ＿ＤＬＹ２ｎ−１とＤＡＴＡ＿ＩＮ２ｎ−１をＮＡＮＤ３０２で論理積をとることにより、図４に示すように、パネル駆動出力ＯＵＴ２ｎ−１の立ち上がりのみを遅延素子３０１による遅延時間分だけ遅らせて駆動し、一方偶数端子においては、遅延素子３０１によって遅延したＤＡＴＡ＿ＤＬＹ２ｎとＤＡＴＡ＿ＩＮ２ｎをＮＯＲ３０３で論理和をとることにより、図４に示すように、パネル駆動出力ＯＵＴ２ｎの立下りのみを遅延素子３０１による遅延時間分だけ遅らせて駆動する。

以上のように本実施の形態２によれば、奇数出力端子の立ち上がりと偶数出力端子の立下りの出力タイミングをそれぞれ遅らせることで、ＰＤＰでのＥＭＩや電源ノイズを低減させることができる。
（実施の形態３）
本発明の実施の形態３のパネル表示用半導体回路装置を説明する。

図５は本実施の形態３のパネル表示用半導体回路装置の構成ブロック図である。図５において、５０２はラッチ回路５０１用のタイミング信号であるラッチイネーブル信号ＬＥＮを反転させるためのインバータである。

次にこのパネル駆動用半導体回路装置の動作を説明する。
ラッチイネーブル信号ＬＥＮを奇数出力用ラッチ回路に入力し、ラッチイネーブル信号ＬＥＮをインバータ５０２によって反転させた信号を偶数出力用ラッチ回路に入力することにより、奇数端子と偶数端子との間でラッチイネーブル信号ＬＥＮのパルス幅分だけタイミングをずらして、それぞれ駆動データ入力ＤＡＴＡ＿ＩＮｍへ転送するように制御する。

図６に示すように、奇数駆動出力ＯＵＴ２ｎ−１と偶数駆動出力ＯＵＴ２ｎを異なるタイミングで駆動し、ＰＤＰでのＥＭＩや電源ノイズを低減させることができる。

本発明にかかるパネル表示用半導体回路装置は、ＰＤＰでのＥＭＩや電源ノイズを低減させることができるという効果を有し、デジタルのＲＧＢカラー画像信号をＰＤＰを駆動可能な高電圧に変換するレベルシフタなどを含む半導体回路装置等として有用である。

本発明の実施の形態１のパネル表示用半導体回路装置の構成ブロック図同実施の形態１のパネル表示用半導体回路装置における動作波形図本発明の実施の形態２のパネル表示用半導体回路装置の構成ブロック図同実施の形態２のパネル表示用半導体回路装置における動作波形図本発明の実施の形態３のパネル表示用半導体回路装置の構成ブロック図同実施の形態３のパネル表示用半導体回路装置における動作波形図従来のパネル表示用半導体回路装置の構成ブロック図同従来例のパネル表示用半導体回路装置における動作波形図一般的なプラズマディスプレイパネルの概略構成図

符号の説明

１０１シフトレジスタ
１０２ラッチ回路
１０３レベルシフタ
１０４Ｐ型ＭＯＳトランジスタ
１０５Ｎ型ＭＯＳトランジスタ
１０６インバータ
１０７、１０８遅延素子
３０１遅延素子
３０２ＮＡＮＤ
３０３ＮＯＲ
５０１ラッチ回路
５０２インバータ
７００パネル駆動回路

Claims

高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子を成すＲ信号出力端子とＧ信号出力端子とＢ信号出力端子のそれぞれに遅延量の異なる遅延素子を備えたことを特徴とするパネル表示用半導体回路装置。
高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子の奇数番目出力端子または偶数番目出力端子のいずれかに当該駆動信号の立ち上がりタイミングを制御する立ち上がりタイミング制御手段を備え、前記立ち上がりタイミング制御手段を備えていない出力端子に当該駆動信号の立下りタイミングを制御する立下りタイミング制御手段を備えたことを特徴とするパネル表示用半導体回路装置。
前記立ち上がりタイミング制御手段は、画像データを遅延させるための遅延素子を有し、前記遅延素子によって遅延した画像データと遅延していない画像データとの論理積の結果信号により当該駆動信号の立ち上がりタイミングを遅延させ、前記立下りタイミング制御手段は、前記遅延素子を有し、前記遅延素子によって遅延した画像データと遅延していない画像データとの論理和の結果信号により当該駆動信号の立下りタイミングを遅延させるよう構成したことを特徴とする請求項２に記載のパネル表示用半導体回路装置。
高電圧信号で駆動して画像を表示するディスプレイパネルの画像データ電極に、前記高電圧の駆動信号を表示画像データに応じて変化させ印加する複数の出力端子を有するパネル表示用半導体回路装置において、前記複数の出力端子の奇数番目出力端子または偶数番目出力端子のいずれかにラッチ可能信号の立ち上がりで画像データを保持する第１のラッチ回路を備え、前記第１のラッチ回路を備えていない出力端子に前記ラッチ可能信号の立下りで画像データを保持する第２のラッチ回路を備えたことを特徴とするパネル表示用半導体回路装置。