KR20140029060A - 전원 선택 회로 - Google Patents
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Abstract
본 발명은 스위치에 존재하는 기생 트랜지스터에 역 바이어스를 인가하여 래치업을 방지하는 전원 선택 장치에 관한 것으로, 본 발명에 따른 전원 선택 장치는 제 1 전원 및 제 2 전원, 소스가 제 1 전원과 연결되고 게이트가 제 1 인에이블신호에 연결되는 제 1 PMOS트랜지스터, 및 소스가 제 2 전원과 연결되고 게이트가 제 2 인에이블신호에 연결되며 바디가 제 1 PMOS 트랜지스터의 바디와 연결되는 제 2 PMOS 트랜지스터를 포함하는 전원 선택부, 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 드레인이 서로 공통 연결된 출력노드를 포함하는 출력부, 제 1 및 제 2 전원 중 높은 전압을 갖는 전원을 제 1 PMOS 트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하거나, 제 1 및 제 2 전원의 전압이 동일한 경우 그 전압을 제 1 PMOS 트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어하는 바디전압 제어부를 포함한다
Description
본 발명은 다수의 전원 중 하나의 전원을 선택하는 전원 선택 회로에 관한 것으로, 래치업을 방지하는 기능을 포함한 전원 선택 회로에 관한 것이다.
최근 전자 기기의 소형화와 기술의 발달로 노트북 등의 전자 제품을 언제 어디서든 사용하기 위해, 각 장소에서 공급되는 여러 가지 다른 특성을 가진 전원이 모두 공급될 수 있어야 한다. 또한, 다수의 전원이 동시에 공급되는 경우에는 그 중 하나의 전원을 선택할 수 있어야 하며, 입력된 전원의 특성과 관계없이 안정적으로 전력을 공급하여야 한다.
휴대형 전자 기기 등의 경우, 전원으로서 AC 어댑터와 전지 등이 다수의 전원으로 동작하도록 설계되어 있는데, AC 어댑터가 충전식 전자 기기에 접속되면 AC 어댑터로부터 부하에 전력이 공급되고, AC어댑터가 충전식 전자 기기에 접속되지 않으면 전지 등의 전원 전압으로부터 부하에 전력이 공급되도록 만들어질 필요성이 있다.
상기와 같이, 외부 전원이 인가되지 않을 경우 내부 전원으로 동작하고, 외부 전원이 인가되면 외부 전원으로 동작하도록 설계되는 많은 전자 기기들의 경우, 하나의 전원을 선택할 수 있어야 한다.
도 1은 종래의 전원 선택 장치를 도시한 도면이다.
도 1을 참조하면, 종래의 전원 선택 장치는 전원 선택부(10)와 출력부(20)를 포함한다.
전원 선택부(10)는 제 1, 2 PMOS트랜지스터(P11, P12)를 포함한다. 제 1 인에이블신호(EN_1)이 게이트에 연결된 제 1 PMOS트랜지스터(P11)의 소스와 바디는 서로 연결되어 있고, 제 1 전원(VDD1)이 제 1 PMOS트랜지스터(P11)의 소스에 연결된다. 제 2 인에이블신호(EN_2)이 게이트에 연결된 제 2 PMOS트랜지스터(P12)의 소스와 바디도 서로 연결되어 있으며, 제 2 전원(VDD2)이 제 2 PMOS트랜지스터(P12)의 소스에 연결된다. 제 1 PMOS트랜지스터(P11)의 드레인과 제 2 PMOS트랜지스터(P12)의 드레인은 서로 연결된다.
출력부(20)는 출력노드(VOUT)를 포함하며, 출력노드(VOUT)을 통하여 외부로 선택된 전원을 공급한다. 제 1 PMOS트랜지스터(P11)와 제 2 PMOS트랜지스터(P12)의 공통 연결된 드레인은 출력노드(VOUT)과 연결된다.
상기의 구성에 따른 종래의 전원 선택 회로의 동작을 살펴보면, 제 1 PMOS트랜지스터(P11) 또는 제 2 PMOS트랜지스터(P12)의 게이트에 인가되는 제 1, 2 인에이블 신호(EN_1, EN_2)에 대응하여, 제 1, 2 전원(VDD1, VDD2) 중 하나의 전원을 선택하여 출력노드(VOUT)로 보낸다.
구체적으로, 제 1 PMOS트랜지스터(P11) 또는 제 2 PMOS트랜지스터(P12)의 게이트에 제 1, 2 인에이블 신호(EN_1, EN_2)로 접지 전압 또는 음의 전압인 로우 레벨의 신호가 입력되면, 로우 레벨의 신호에 대응하여 제 1 PMOS트랜지스터(P11) 또는 제 2 PMOS트랜지스터(P12) 중 하나가 턴-온(Turn-on)되어 제 1, 2 전원(VDD1, VDD2) 중 하나의 전원이 선택되어, 출력노드(VOUT)로 출력된다. 참고적으로, 제 1, 2 인에이블 신호(EN_1, EN_2)는 동시에 로우 레벨의 신호를 가질 수 없으며, 따라서 제 1 PMOS 트랜지스터(P11)와 제 2 PMOS 트랜지스터(P12)가 동시에 턴-온될 수 없다.
도 2는 일반적인 PMOS트랜지스터의 단면을 도시한 도면이다.
도 2를 참조하면, PMOS트랜지스터는 드레인 접속단(11_1), 게이트 접속단(11_2), 소스 접속단(11_3), 산화막(11_4), P형으로 도핑된 기판(11_5), 기판(11_5)내에 N형으로 도핑된 웰(11_6), 및 웰(11_6)내에 P형으로 도핑된 드레인(11_7)과 P형으로 도핑된 소스(11_8)를 포함한다.
PMOS트랜지스터는 제 1, 2, 3 기생 다이오드(11_A, 11_B, 11_C)를 형성하는데, N형으로 도핑된 웰(11_6)은 P형으로 도핑된 기판(11_5)내로 확산되어 N형으로 도핑된 웰(11_6)과 P형으로 도핑된 기판(11_5)간의 경계를 따라 제 1 기생 다이오드(11_A)를 형성하며, P형으로 도핑된 드레인(11_7) 및 P형으로 도핑된 소스(11_8)도 N형으로 도핑된 웰(11_6)로 확산되어, P형으로 도핑된 드레인(11_7)과 N형으로 도핑된 웰(11_6)간의 제 2 기생 다이오드(11_B) 및 P형으로 도핑된 소스(11_8)와 N형으로 도핑된 웰(11_6)간의 제 3 기생 다이오드(11_C)를 형성한다. 여기에서, 제 1, 2 기생 다이오드(11_A, 11_B)는 다시 기생 BJT(Bipolar junction transistor)트랜지스터를 형성하며, 제 1, 3 기생 다이오드(11_A, 11_C)는 다시 기생 BJT트랜지스터를 형성한다.
도 1과 2를 참조하면, 종래의 전원 선택 장치는 제 1 및 제 2 전원(VDD1, VDD2)의 파워-업 시퀀스(Power-Up Sequence)에서 지연이 발생할 경우 PMOS트랜지스터에서 래치업(Latch-up) - 기생 트랜지스터(Parasitic Transistor)가 턴온(Turn-On)되어 상호 증폭 작용에 의해 의도하지 않은 전류가 급격히 유입되는 것을 래치업이라고 한다 - 이 발생할 수 있다.
예를 들어, 제 1 및 제 2 전원(VDD1, VDD2) 중 제 2 전원(VDD2)에만 전압이 인가되고 나머지 제 1 전원(VDD1)에는 전압이 인가되지 않아 제 1 전원(VDD1)이 접지 상태라면, 제 1 전원(VDD1)에 연결된 제 1 PMOS 트랜지스터(P11)의 바디는 접지 전압 상태가 되고 드레인은 제 2 전원(VDD2)의 전압이 인가된 상태가 된다. 여기에서, 제 1 전원(VDD1)에 연결된 제 1 PMOS 트랜지스터(P11)의 바디와 드레인 사이의 전압 차이가 문턱 전압(Threshold Voltage)을 넘게 되면, 기생 트랜지스터(Parasitic Transistor)가 턴온(Turn-On)되어 래치업이 발생한다.
상기와 같이, 종래의 전원 선택 장치에서는 기생 트랜지스터에 의한 래치업이 발생하여 많은 전류가 집적 회로에 유입되고, 이에 따라 전체 반도체 칩의 전력 소비를 증가시키고, 회로를 과열시켜 반도체 칩을 파괴시킬 수 있는 문제점이 있다.
본 발명은 래치업을 방지하는 기능을 포함한 전원 선택 장치를 제공함에 그 목적이 있다.
본 발명에 따른 전원 선택 장치는 제 1 전원 및 제 2 전원, 소스가 제 1 전원과 연결되고 게이트가 제 1 인에이블신호에 연결되는 제 1 PMOS트랜지스터, 및 소스가 제 2 전원과 연결되고 게이트가 제 2 인에이블신호에 연결되며 바디가 제 1 PMOS 트랜지스터의 바디와 연결되는 제 2 PMOS 트랜지스터를 포함하는 전원 선택부, 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 드레인이 서로 공통 연결된 출력노드를 포함하는 출력부, 제 1 및 제 2 전원 중 높은 전압을 갖는 전원을 제 1 PMOS 트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하거나, 제 1 및 제 2 전원의 전압이 동일한 경우 그 전압을 제 1 PMOS 트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어하는 바디전압 제어부를 포함한다.
본 발명에 따른 전원 선택 장치는 기생 트랜지스터(Parasitic Transistor)가 항상 역 바이어스 상태를 유지하여 래치업을 방지한다.
도 1은 종래의 전원 선택 장치를 도시한 도면이다.
도 2는 일반적인 PMOS트랜지스터의 단면을 도시한 도면이다.
도 3a은 본 발명의 일실시예에 따른 전원 선택 장치를 도시한 도면이다.
도 3b은 본 발명의 다른 실시예에 따른 전원 선택 장치를 도시한 도면이다.
도 2는 일반적인 PMOS트랜지스터의 단면을 도시한 도면이다.
도 3a은 본 발명의 일실시예에 따른 전원 선택 장치를 도시한 도면이다.
도 3b은 본 발명의 다른 실시예에 따른 전원 선택 장치를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 전원 선택 장치를 도시한 도면이다.
도 3을 참조하면, 본 발명에 따른 전원 선택 장치는 전원 선택부(100), 출력부(200), 및 바디전압 제어부(300)를 포함한다.
전원 선택부(100)는 제 1 및 제 2 전원(VDD1, VDD2) 중에 하나를 선택하여 출력부(200)로 출력한다.
전원 선택부(100)은 소스가 제 1 전원(VDD1)에 연결되고 게이트가 제 1 인에이블 신호(EN_1)에 연결된 제 1 PMOS트랜지스터(P110), 및 소스가 제 2 전원(VDD2)과 연결되고 게이트가 제 2 인에이블 신호(En2)에 연결되며 바디가 제 1 PMOS 트랜지스터(P110)의 바디와 연결되는 제 2 PMOS트랜지스터(120)를 포함한다.
전원 선택부(100)는 제 1 PMOS트랜지스터(P110)의 게이트와 제 2 PMOS트랜지스터(P120)의 게이트에 각각 제 1 및 제 2 인에이블 신호(EN_1, EN_2)를 입력받아, 제 1 및 제 2 인에이블 신호(EN_1, EN_2)에 대응하여 제 1, 2 PMOS트랜지스터(P110, P120) 중에 하나를 선택적으로 완전히(Fully) 턴-온(turn-on)함으로써, 제 1 및 제 2 전원(VDD1, VDD2) 중 하나의 전원을 선택하여 출력부(200)로 출력하는 기능을 수행한다.
출력부(200)는 출력노드(VOUT)을 포함하는데, 출력노드(VOUT)은 제 1 PMOS트랜지스터(P110)의 드레인과 상기 제 2 PMOS트랜지스터(P120)의 드레인에 서로 공통으로 연결되어, 전원 선택부(100)로부터 선택된 전원을 출력하는 기능을 수행한다.
바디전압 제어부(300)는 다양한 실시예로 구성할 수 있으며, 이하에서 다양한 실시예를 나누어서 설명하기로 한다. 여기에서, 앞서 설명한 전원 선택부(100)과 출력부(200)의 구성과 기능은 바디전압 제어부(300)의 다양한 실시예에서 모두 동일하므로, 각 실시예의 전원선택부(100)와 출력부(200)에 대한 설명은 생략한다.
도 3b를 참조하면, 바디전압 제어부(300)는 제 1 전원 및 제 2 전원 중 높은 전압을 갖는 전원을 제 1 PMOS트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어한다. 여기에서, 전원 선택 장치의 전원 선택 과정에서 제 1 전원과 제 2 전원은 동일한 전압레벨을 갖지 않는다고 가정한다.
바디전압 제어부(300)은 소스가 제 1 전원(VDD1)에 연결되고 게이트가 제 2 전원(VDD2)에 연결되며 바디가 제 1 PMOS트랜지스터(P110)의 바디와 연결된 제 3 PMOS트랜지스터(P310)와, 소스가 제 2 전원(VDD2)에 연결되고 게이트가 제 1 전원(VDD1)에 연결되며 드레인이 제 3 PMOS트랜지스터(P310)의 드레인과 연결되고 바디가 제 1 PMOS트랜지스터(P110)의 바디와 연결된 제 4 PMOS트랜지스터(P320)을 포함한다.
바디전압 제어부(300)는 제 1 및 제 2 전원 중 높은 전압의 전원을 상기 제 1 PMOS 트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급하여 래치업을 방지하는 기능을 수행하는데, 상기 동작을 자세히 살펴 보면 다음과 같다.
첫번째로, 제 1 전원(VDD1)의 전압이 제 2 전원(VDD2)의 전압보다 높은 경우에, 바디전압 제어부(300)는 제 1 전원(VDD1)의 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
구체적으로 제 1 전원(VDD1)의 전압이 제 2 전원(VDD2)의 전압보다 높아서 제 3 PMOS트랜지스터(P310)의 게이트와 소스 간의 전압 차이가 제 3 PMOS트랜지스터(P310)의 문턱 전압을 넘는 경우, 제 3 PMOS트랜지스터(P310)는 턴-온(Turn-on)되고 제 4 PMOS트랜지스터(P320)는 턴-오프(Turn-off)되어 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 제 1 전원(VDD1)의 전압이 공급된다.
두번째로, 제 2 전원(VDD2)의 전압이 상기 제 1 전원(VDD1)의 전압보다 높은 경우에는, 바디전압 제어부(300)는 제 2 전원(VDD2)의 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
구체적으로, 제 2 전원(VDD2)의 전압이 제 1 전원(VDD1)의 전압보다 높고 제 4 PMOS트랜지스터(320)의 게이트와 소스간의 전압 차이가 제 4 PMOS트랜지스터(P320)의 문턱 전압을 넘는 경우, 제 3 PMOS트랜지스터(P310)는 턴-오프(Turn-off)되고 제 4 PMOS트랜지스터(P320)는 턴-온(Turn-on)되어 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에는 제 2 전원(VDD2)의 전압이 공급된다.
이와 같이, 바디전압 제어부(300)는 제 1 전원 및 제 2 전원 중 높은 전압을 갖는 전원을 제 1 PMOS트랜지스터의 바디와 제 2 PMOS트랜지스터의 바디에 인가하도록 제어하여, 전원 선태부(100)의 PMOS트랜지스터에서 발생할 수 있는 래치업을 방지한다.
도 3b를 참조하면, 바디전압 제어부(300)는 제 1 전원 및 제 2 전원 중에서 높은 전압 레벨 또는 동일한 전압 레벨 - 실제적인 기술상 구현의 어려움으로 동일한 전압 레벨에 가까운 전압 레벨일 수 있다 - 을 갖는 전원을 제 1 PMOS트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어한다. 여기에서, 전원 선택 장치의 전원 선택 과정에서 제 1 전원과 제 2 전원은 동일한 전압레벨을 가질 수 있다.
도 3b를 참조하면, 바디전압 제어부(300)는 소스가 제 1 전원(VDD1)에 연결되고 게이트가 제 2 전원(VDD2)에 연결되며 바디가 제 1 PMOS트랜지스터(P110)의 바디와 연결된 제 3 PMOS트랜지스터(P310), 소스가 제 2 전원(VDD2)에 연결되고 게이트가 제 1 전원(VDD1)에 연결되며 드레인이 제 3 PMOS트랜지스터(P310)의 드레인과 연결되고 바디가 제 1 PMOS트랜지스터(P110)의 바디와 연결된 제 4 PMOS트랜지스터(P320), 및 드레인과 게이트가 서로 공통 연결되고 소스가 제 1 PMOS 트랜지스터(P110)의 바디와 연결된 제 1 NMOS트랜지스터(N330)를 포함한다.
여기에서, 제 1 NMOS트랜지스터(N330)의 드레인은 제 1, 2 전원(VDD1, VDD2) 중 어느 하나에만 연결되어 있으면 되므로, 이하의 설명에서는 제 1 전원(VDD1)이 연결되어 있다고 가정하고 설명하기로 한다.
바디전압 제어부(300)는 제 1 및 제 2 전원 중 높은 전압의 전원을 상기 제 1 PMOS 트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급하여 래치업을 방지하는 기능을 수행하는데, 상기 동작을 자세히 살펴 보면 다음과 같다.
첫번째로, 제 1 전원(VDD1)의 전압이 제 2 전원(VDD2)의 전압보다 높은 경우에, 바디전압 제어부(300)는 제 1 전원(VDD1)의 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
구체적으로 제 1 전원(VDD1)의 전압이 제 2 전원(VDD2)의 전압보다 높아서 제 3 PMOS트랜지스터(P310)의 게이트와 소스 간의 전압 차이가 제 3 PMOS트랜지스터(P310)의 문턱 전압을 넘는 경우, 제 3 PMOS트랜지스터(P310)는 턴-온(Turn-on)되고 제 4 PMOS트랜지스터(P320)는 턴-오프(Turn-off)되어 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 제 1 전원(VDD1)의 전압이 공급된다. 여기에서 제 1 NMOS트랜지스터(N330)의 게이트, 드레인, 및 소오스에 모두 제 1 전원(VDD1)의 전압이 공급되므로, 턴-오프되어 있어 동작하지 않는다.
두번째로, 제 2 전원(VDD2)의 전압이 상기 제 1 전원(VDD1)의 전압보다 높은 경우에는, 바디전압 제어부(300)는 제 2 전원(VDD2)의 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
구체적으로, 제 2 전원(VDD2)의 전압이 제 1 전원(VDD1)의 전압보다 높고 제 4 PMOS트랜지스터(320)의 게이트와 소스간의 전압 차이가 제 4 PMOS트랜지스터(P320)의 문턱 전압을 넘는 경우, 제 3 PMOS트랜지스터(P310)는 턴-오프(Turn-off)되고 제 4 PMOS트랜지스터(P320)는 턴-온(Turn-on)되어 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에는 제 2 전원(VDD2)의 전압이 공급된다. 여기에서 제 1 NMOS트랜지스터(N330)의 게이트와 드레인에 제 1 전원(VDD1)의 전압이 공급되고, 소오스에 제 1 전원(VDD1)보다 높은 제 2 전원(VDD2)가 공급되므로, 턴-오프되어 있어 동작하지 않는다.
세번째로, 제 1 전원(VDD1)의 전압과 제 2 전원(VDD2)의 전압이 동일한 경우에는, 바디전압 제어부(300)는 제 1 전원(VDD1)의 전압에서 제 1 NMOS 트랜지스터(330) 자체의 문턱전압(Threshold voltage) 만큼 감소한 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
구체적으로, 제 1 전원(VDD1)의 전압과 제 2 전원(VDD2)의 전압이 동일하고 제 3 PMOS트랜지스터(P310)의 게이트와 소스간의 전압 차이가 제 3 PMOS 트랜지스터(P310)의 문턱 전압을 넘지 못하고, 제 4 PMOS 트랜지스터(P320)의 게이트와 소스간의 전압 차이가 제 4 PMOS트랜지스터(P320)의 문턱 전압을 넘지 못하면, 제 3, 4 PMOS트랜지스터(P310, P320)는 모두 턴오프(Turn-off)되어 동작하지 않는다. 여기에서, 드레인에 제 1 전원(VDD1)이 연결된 제 1 NMOS트랜지스터(N330)는 제 1 전원(VDD1)의 전압에서 제 1 NMOS트랜지스터(N330) 자체의 문턱 전압만큼 감소한 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급한다.
참고적으로, 제 1 전원(VDD1)의 전압과 제 2 전원(VDD2)의 전압이 동일한 경우에는, 제 1 NMOS트랜지스터(N330)의 드레인에 연결된 제 1 전원(VDD1)를 이용하면서도 최대한 높은 전압을 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 공급하기 위해서, 낮은 문턱 전압을 가지는 NMOS트랜지스터(N330)을 사용한다. 또한, 다른 실시예에 따라서는 제 1 NMOS트랜지스터(N330)의 드레인에 제 1 전원(VDD1)보다 제 1 NMOS트랜지스터(N330)의 문턴전압만큼 높은 제 3 전원을 연결하여, 제 1 PMOS트랜지스터(P110)의 바디와 제 2 PMOS트랜지스터(P120)의 바디에 제 1 전원(VDD1)과 동일한 전압 레벨의 전압을 공급할 수 있다.
상기와 같이, 본 발명의 다양한 실시예에 따른 전원 선택 장치에 의하면, 제 1 및 제 2 전원의 전압이 다른 경우에는 제 1 PMOS 트랜지스터의 바디와 제 2 PMOS 트랜지스터의 바디에는 제 1, 2 전원(VDD1, VDD2) 중에서 높은 전압의 전원이 인가되고, 제 1 및 제 2 전원(VDD1, VDD2)의 전압이 동일한 경우에는 제 1, 2 전원(VDD1, VDD2)의 전압에서 제 1 NMOS 트랜지스터(N330) 자체의 문턱전압만큼 감소한 전압 - 제 1 NMOS트랜지스터(N330)의 문턴전압보다 높은 전압을 제 1 NMOS트랜지스터(N330)의 드레인에 연결하는 경우에는 제 1, 2 전원(VDD1, VDD2)의 전압 레벨과 동일한 전압 - 이 인가된다. 따라서, 기생 트랜지스터(Parasitic tansistor)가 항상 턴오프(Turn-off)되어 래치업이 발생하지 않는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구 범위에 의하여 나타내어지며, 특허 청구 범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 전원 선택부
200 : 출력부
300 : 바디전압 제어부
200 : 출력부
300 : 바디전압 제어부
Claims (6)
- 제 1 전원 및 제 2 전원;
소스가 상기 제 1 전원과 연결되고 게이트가 제 1 인에이블신호에 연결되는 제 1 PMOS트랜지스터, 및 소스가 상기 제 2 전원과 연결되고 게이트가 제 2 인에이블신호에 연결되며 바디가 상기 제 1 PMOS 트랜지스터의 바디와 연결되는 제 2 PMOS트랜지스터를 포함하는 전원 선택부;
상기 제 1 PMOS트랜지스터의 드레인과 상기 제 2 PMOS트랜지스터의 드레인이 서로 공통 연결된 출력노드를 포함하는 출력부; 및
상기 제 1 및 제 2 전원 중 높은 전압을 갖는 전원을 상기 제 1 PMOS트랜지스터의 바디와 상기 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어하는 바디전압제어부
를 포함하는 것을 특징으로 하는 전원 선택 회로
- 제 1 항에 있어서,
상기 바디전압제어부는
소스가 상기 제 1 전원과 연결되고 게이트가 상기 제 2 전원에 연결되고, 드레인이 상기 제 1 PMOS트랜지스터의 바디에 연결되며, 게이트와 바디가 서로 공통 연결된 제 3 PMOS트랜지스터; 및
소스가 상기 제 2 전원과 연결되고, 게이트가 상기 제 1 전원에 연결되고, 드레인이 상기 제 2 PMOS트랜지스터의 바디에 연결되며, 게이트와 바디가 서로 공통 연결된 제 4 PMOS트랜지스터
를 포함하는 것을 특징으로 하는 전원 선택 회로
- 제 1 항에 있어서,
상기 바디전압제어부는
상기 제 1 전원과 상기 제 2 전원이 동일 전압 레벨을 갖는 경우에, 상기 제 1 전원 또는 상기 제 2 전원 중에 어느 하나를 상기 제 1 PMOS 트랜지스터의 바디와 상기 제 2 PMOS 트랜지스터의 바디에 인가하도록 제어하는 특징을 더 포함하는 전원 선택 회로
- 제 2 항과 3 항에 있어서,
상기 바디전압제어부는
드레인이 상기 제 1 및 제 2 전원 중 어느 하나에 연결되고, 드레인과 게이트가 서로 공통 연결되고, 소스가 상기 제 1 PMOS트랜지스터의 바디와 상기 제 2 PMOS트랜지스터의 바디에 각각 공통 연결된 제 1 NMOS트랜지스터를 더 포함하는 것을 특징으로 하는 전원 선택 회로
- 제 4 항에 있어서,
상기 제 1 NMOS트랜지스터는 낮은 문턱 전압을 가지는 것을 특징으로 하는 전원 선택 회로
- 제 4 항에 있어서,
상기 바디전압 제어부의 상기 제 1 NMOS트랜지스터는
상기 제 1 전원 및 제 2 전원 중 어느 하나보다 상기 제 1 NMOS트랜지스터의 문턴전압만큼 높은 전압을 드레인에 연결한 것을 특징으로 하는 전원 선택 회로
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