KR20200001509A - 메모리 스토리지 시스템용 래치-업 방지 회로 - Google Patents

메모리 스토리지 시스템용 래치-업 방지 회로 Download PDF

Info

Publication number
KR20200001509A
KR20200001509A KR1020190074033A KR20190074033A KR20200001509A KR 20200001509 A KR20200001509 A KR 20200001509A KR 1020190074033 A KR1020190074033 A KR 1020190074033A KR 20190074033 A KR20190074033 A KR 20190074033A KR 20200001509 A KR20200001509 A KR 20200001509A
Authority
KR
South Korea
Prior art keywords
operating voltage
voltage signal
transistor
diode
maximum operating
Prior art date
Application number
KR1020190074033A
Other languages
English (en)
Other versions
KR102315578B1 (ko
Inventor
성치에 린
쿠오유안 수 (피터)
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200001509A publication Critical patent/KR20200001509A/ko
Application granted granted Critical
Publication of KR102315578B1 publication Critical patent/KR102315578B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

구성 가능한 메모리 저장 시스템의 다양한 실시예들이 개시된다. 구성 가능한 메모리 저장장치는, 다양한 동작 파라미터들을 동적으로 제어하기 위하여, 복수의 동작 전압 신호들 중으로부터 동작 전압 신호를 선택적으로 선택한다. 예컨대, 구성 가능한 메모리 저장 시스템은, 판독/기록 속도를 최대화하기 위하여 복수의 동작 전압 신호들 중으로부터 최대 동작 전압 신호를 선택적으로 선택한다. 또다른 예로서, 구성 가능한 메모리 저장 시스템은 전력 소비를 최소화하기 위하여, 복수의 동작 전압 신호들 중으로부터 최소 동작 전압 신호를 선택적으로 선택한다. 또한, 구성 가능한 메모리 저장 시스템은, 최대 동작 전압 신호를 그 트랜지스터들 중 일부의 벌크(B) 단자들에 선택적으로 제공하여, 이들 트랜지스터들의 래치-업을 방지한다. 일부 상황들에서, 구성 가능한 메모리 저장 시스템들은 최대 동작 전압 신호를 동적으로 조정하여, 최대 동작 전압 신호에서의 변동을 보상할 수 있다.

Description

메모리 저장 시스템용 래치-업 방지 회로{LATCH-UP PREVENTION CIRCUIT FOR MEMORY STORAGE SYSTEM}
관련 출원에 대한 상호 참조
본 출원은 그 내용이 본 명세서에 참조로 포함되는 2018년 6월 27일자 출원된 미국 특허 출원 제16/020,324호의 일부 계속 출원이다.
메모리 스토리지 시스템은 전자 데이터를 판독 및/또는 기록하기 위한 전자 장치이다. 메모리 스토리지 시스템은, 이의 저장된 정보를 유지하기 위하여 전력을 필요로 하는 랜덤-액세스 메모리(random-access memory(RAM)) 셀과 같은 휘발성 메모리 셀 또는 전력이 공급되지 않을 때에도 이의 저장된 정보를 유지할 수 있는 리드-온리 메모리(read-only memory(ROM)) 셀과 같은 비휘발성 메모리 셀로서 구현될 수 있는 메모리 셀 어레이를 포함한다. 전자 데이터는 다양한 제어 라인을 통해 액세스될 수 있는 메모리 셀 에레이로부터 판독될 수 있고 그리고/또는 그 내로 기록될 수 있다. 메모리 소자에 의해 수행되는 2개의 기본적인 동작은, 메모리 셀 어레이에 저장된 저자 데이터가 독출되는 "판독(read)"과, 전자 데이터가 메모리 셀 어레이 내에 기록될 수 있는 "기록(write)"이다.
본 개시 내용의 양태들은 첨부된 도면과 함께 숙독될 때 이어지는 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징들은 배율에 맞추어 작도되지 않은 것이 주목된다. 사실, 다양한 특징들의 치수는 논의의 명료성을 위하여 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템의 블록도이다.
도 2a는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템 내에 구현될 수 있는 제1의 예시적인 메모리 소자의 블록도를 도시한다.
도 2b는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템 내에 구현될 수 있는 제2의 예시적인 메모리 소자의 블록도를 도시한다.
도 3은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 소자 내에 구현될 수 있는 예시적인 SRAM(static random-access memory) 셀의 블록도를 도시한다.
도 4는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 소자 내에 구현될 수 있는 예시적인 선택 회로부의 블록도를 도시한다.
도 5는 본 개시 내용의 예시적인 실시예에 따른 예시적인 선택 회로부 내에 구현될 수 있는 p-형 금속 산화물 반도체(p-type metal-oxide-semiconductor(PMOS)) 트랜지스터의 단면도를 그래픽으로 도시한다.
도 6은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템의 예시적인 동작의 순서도를 도시한다.
다음의 개시 내용은 제공된 내용의 여러 가지 다른 특징부의 구현을 위한 복수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
개요
구성 가능한 메모리 스토리지 시스템을 위한 다양한 실시예들이 개시되다. 구성 가능한 메모리 스토리지는 다양한 동작 파라미터를 동적으로 제어하기 위하여 복수의 동작 전압 신호 중에서 동작 전압 신호를 선택적으로 고른다. 예를 들어, 구성 가능한 메모리 스토리지 시스템은 판독/기록 속도를 최대화하기 위하여 복수의 동작 전압 신호 중에서 최대 동작 전압 신호를 선택적으로 고른다. 다른 예로서, 구성 가능한 메모리 스토리지 시스템은 전력 소비를 최소화하기 위하여 복수의 동작 전압 신호 중에서 최소 동작 전압 신호를 선택적으로 고른다. 더욱이, 구성 가능한 메모리 스토리지 시스템은 이의 트랜지스터의 래치-업(latch-up)을 방지하기 위하여 이의 트랜지스터의 일부의 벌크(B) 단자로 최대 동작 전압 신호를 선택적으로 제공한다. 일부 상황에서, 구성 가능한 메모리 스토리지 시스템은 최대 동작 전압 신호에서의 변동을 보상하기 위하여 최대 동작 전압 신호를 동적으로 조정할 수 있다.
예시적인 메모리 스토리지 시스템
도 1은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템의 블록도이다. 도 1에 도시된 예시적인 실시예에서, 메모리 스토리지 시스템(100)은 동작을 동적으로 제어하기 위하여 복수의 동작 전압 신호를 선택적으로 고른다. 예를 들어, 메모리 스토리지 시스템(100)은, 메모리 스토리지 시스템(100)의 복수의 동작 파라미터 중에서, 전력 소비 및 판독/기록 속도와 같은 하나 이상의 동작 파라미터를 동적으로 제어하도록, 예를 들어, 이를 최소화하거나 최대화하도록, 메모리 스토리지 시스템(100)을 구성하기 위하여 복수의 동작 전압 신호 중에서 동작 전압 신호를 선택할 수 있다. 도 1에 도시된 바와 같이, 메모리 스토리지 시스템(100)은 전압 생성기 회로부(102), 선택 회로부(104.1 내지 104.x) 및 메모리 소자(106)를 포함한다.
전압 생성기 회로부(102)는 바이어싱(biasing) 제어 신호(150)에 따라 동작 전압 신호(V1 내지 Vm) 중에서의 최대 동작 전압 신호(VDDMAX)를 선택 회로부(104.1 내지 104.x)로 선택적으로 제공한다. 예를 들어, 최대 동작 전압 신호(VDDMAX)는 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호를 나타낼 수 있다. 일부 상황에서, 동작 전압 신호(V1 내지 Vm) 중에서 가장 큰 동작 전압 신호는 직관적으로 알려진 것이다. 예시적인 실시예에서, 전압 생성기 회로부(102)는 최대 동작 전압 신호(VDDMAX)로서 동작 전압 신호(V1 내지 Vm) 중에서 가장 큰 동작 전압 신호를 선택적으로 제공하기 위한 복수의 스위치를 포함한다. 이러한 예시적인 실시예에서, 바이어싱 제어 신호(150)는 하나 이상의 제어 비트의 다양한 조합이 동작 전압 신호(V1 내지 Vm) 중에서의 다양한 동작 전압 신호에 대응하는 하나 이상의 제어 비트를 포함한다. 이 예시적인 실시예에서, 바이어싱 제어 신호(150)는 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호를 최대 동작 전압 신호(VDDMAX)로서 선택 회로부(104.1 내지 104.x)에 선택적으로 제공하도록 전압 생성기 회로부(102)를 구성하기 위하여 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호에 대응하는 제어 비트의 조합으로 설정될 수 있다. 이 예시적인 실시예에서, 제어 비트의 이 조합은, 복수의 스위치 중에서의 나머지 스위치가 비활성화, 즉 개방되는 동안, 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호를 최대 동작 전압 신호(VDDMAX)로서 제공하기 위하여 복수의 스위치 중에서 하나 이상의 스위치를 활성화, 즉 닫는다.
도 1에 도시된 예시적인 실시예에서, 선택 회로부(104.1 내지 104.x)는 메모리 소자(106)의 하나 이상의 동작 파라미터를 제어하기 위하여 선택 제어 신호(152)에 응답하여 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)로서 동작 전압 신호(V1 내지 Vm) 중 하나를 선택적으로 제공한다. 선택 제어 신호(152)는 메모리 소자(106)는 메모리 소자(106)의 복수의 동작 파라미터를 동적으로 제어하기 위하여 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)로서 동작 전압 신호(V1 내지 Vm) 중 하나를 선택적으로 제공하기 위하여 하나 이상의 제어 비트의 다양한 조합으로 설정될 수 있다. 예를 들어, 하나 이상의 제어 비트는 메모리 소자(106)의 전력 소비를 동적으로 제어하기 위하여, 예를 들어 이를 최소화하기 위하여, 동작 전압 신호(V1 내지 Vm) 중에서 최소 동작 전압 신호를 선택하도록 제1 비트 조합으로 설정될 수 있다. 이 예에서, 최소 동작 전압 신호는 동작 전압 신호(V1 내지 Vm) 중에서의 다른 동작 전압 신호에 비교될 때 메모리 소자(106)의 다양한 트랜지스터 사이에서 더 적은 원하지 않는 누설(leakage)을 발생시킨다. 다른 예로서, 하나 이상의 제어 비트는 메모리 소자(106)의 판독/기록 속도를 동적으로 제어하기 위하여, 예를 들어 이를 최대화하기 위하여, 동작 전압 신호(V1 내지 Vm) 중에서 최대 동작 전압 신호를 선택하도록 제2 비트 조합으로 설정될 수 있다. 일부 상황에서, 선택 제어 신호(152)는 하나 이상의 동작 파라미터를 제어하기 위하여 온 더 플라이(on the fly)로 메모리 소자(106)를 동적으로 구성하도록 메모리 스토리지 시스템(100)의 동작 동안 스위칭될 수 있다. 이 다른 예에서, 최대 동작 전압 신호는 동작 전압 신호(V1 내지 Vm) 중에서의 다른 동작 전압 신호에 비교에 비교될 때 메모리 소자(106)의 메모리 셀의 다양한 트랜지스터가 더 빠른 속도(rate)로 턴온 및/또는 턴오프하게 할 수 있다. 또 다른 예로서, 선택 제어 신호(152)는 메모리 소자(106)의 판독/기록 속도를 최대화시키기 위하여 제2 비트 조합으로 설정되고 메모리 소자(106)의 판독/기록 속도를 감소시키기 위하여 상이한 비트 조합으로 온 더 플라이로 동적으로 재구성될 수 있다.
예시적인 실시예에서, 선택 회로부(104.1 내지 104.x)는 동작 전압 신호(V1 내지 Vm) 중 하나를 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)로서 선택적으로 제공하기 위한 복수의 스위치를 포함한다. 이 예시적인 실시예에서, 선택 제어 신호(152)는 하나 이상의 제어 비트의 다양한 조합이 동작 전압 신호(V1 내지 Vm) 중에서의 다양한 동작 전압 신호에 대응하는 하나 이상의 제어 비트를 포함한다. 이 예시적인 실시예에서, 선택 회로 신호(152)는 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호를 최대 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)로서 메모리 소자(106)에 선택적으로 제공하도록 선택 회로부(104.1 내지 104.x)를 구성하기 위하여 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호에 대응하는 제어 비트의 조합으로 설정될 수 있다. 이 예시적인 실시예에서, 제어 비트의 이 조합은, 복수의 스위치 중에서의 나머지 스위치가 비활성화, 즉 개방되는 동안, 동작 전압 신호(V1 내지 Vm) 중에서의 가장 큰 동작 전압 신호를 최대 동작 전압 신호(VDDMAX)로서 제공하기 위하여 복수의 스위치 중에서 하나 이상의 스위치를 활성화, 즉 닫는다. 이 예시적인 실시예에서, 복수의 스위치는 반도체 기판의 웰 영역 내에 형성된 소스, 드레인, 게이트 및 벌크(B) 단자를 갖는 p-형 금속 산화물 반도체(PMOS) 트랜지스터와 같은 트랜지스터를 이용하여 구현될 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, 선택 회로부(104.1 내지 104.x)는 이 트랜지스터의 소스(S) 단자 및 웰 영역 사이에 형성된 기생 다이오드가 반대로 바이어스되게, 즉 도전하지 않게 하여 이 트랜지스터의 래치-업을 방지하기 위하여 전압 생성기 회로(102)로부터 트랜지스터의 벌크(B) 단자로 최대 동작 전압 신호(VDDMAX)를 제공한다. 일부 상황에서, 최대 동작 전압 신호(VDDMAX)는, 예를 들어, 트랜지스터의 웰 영역과 반도체 기판 사이의 원하지 않는 전자기 커플링 및/또는 누설에 응답하여, 변동할 수 있다. 이 상황에서, 선택 회로부(104.1 내지 104.x)는 아래에서 더욱 상세히 논의되는 바와 같이 최대 동작 전압 신호(VDDMAX)에서의 이 변동을 보상하기 위하여 최대 동작 전압 신호(VDDMAX)를 동적으로 조정할 수 있다.
메모리 소자(106)는 동작 전압 신호(V1 내지 Vm) 중에서 선택적으로 고른 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)를 수신한다. 도 1에 도시된 예시적인 실시예에서, 메모리 소자(106)는 m개의 컬럼(column)과 n개의 로우(row)의 어레이로 배열된 메모리 셀을 포함한다. 이 예시적인 실시예에서, 메모리 소자(106)는 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x)의 각각을 동작 전압 신호(VDDM _ INT .1 내지 VDDM_INT.x)의 각각을 도 2a에서 아래에 더욱 상세히 논의되는 바와 같이 메모리 어레이의 m개 컬럼 중 대응하는 컬럼으로 그리고/또는 도 2b에서 아래에 더욱 상세히 논의되는 바와 같이 메모리 어레이의 n개 로우 중 대응하는 로우로 제공한다.
예시적인 메모리 스토리지 시스템 내에서 구현될 수 있는 예시적인 메모리 소자
도 2a는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템 내에 구현될 수 있는 제1의 예시적인 메모리 소자의 블록도를 도시한다. 도 2a에 도시된 예시적인 실시예에서, 선택 회로부(200.1 내지 200.m)는 도 1에서 전술된 선택 회로부(104.1 내지 104.x)와 실질적으로 유사한 방식으로 메모리 소자(202)의 동작을 구성하기 위하여 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)를 선택적으로 제공한다. 메모리 소자(202)는 도 1에서 전술된 메모리 소자(106)의 예시적인 실시예를 나타낼 수 있다. 예시적인 실시예에서, 선택 회로부(200.1 내지 200.m)는 메모리 소자(202)의 복수의 동작 파라미터 중에서, 전력 소비 및 판독/기록 속도와 같은 하나 이상의 동작 파라미터를 동적으로 제어하기 위하여, 예를 들어, 이를 최소화하기 위하여, 메모리 소자(202)를 구성하도록 복수의 동작 전압 신호 중에서 제1 동작 전압 신호를 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)로서 선택적으로 제공한다. 다른 예로서, 선택 회로부(200.1 내지 200.m)는 메모리 소자(202)의 하나 이상의 동작 파라미터를 동적으로 제어하기 위하여, 예를 들어, 이를 최대화하기 위하여, 메모리 소자(202)를 구성하도록 복수의 동작 전압 신호 중에서 제2 동작 전압 신호를 선택적으로 제공한다.
도 2a에 도시된 예시적인 실시예에서, 메모리 소자(202)는 메모리 어레이(204)를 포함한다. 도 2a에는 도시되지 않지만, 메모리 소자(202)는, 예를 들어, 감지 증폭기, 로우 어드레스 디코더 및/또는 컬럼 어드레스 디코더와 같은 다른 전자 회로부를 포함할 수 있고, 이는 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 것이다. 도 2a에 도시된 바와 같이, 메모리 어레이(204)는 m개의 컬럼과 n개의 로우의 어레이로 구성되고 배열되는 메모리 셀(210.1.1 내지 210.m.n)을 포함한다. 그러나, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 메모리 셀(210.1.1 내지 210.m.n)에 대한 다른 배열이 가능하다. 도 2a에 도시된 예시적인 실시예에서, 메모리 셀(210.1.1 내지 210.m.n)은 워드 라인(wordline(WL))(212.1 내지 212.n) 중에서의 대응하는 WL과 비트 라인(bitline(BL))(214.1 내지 214.m) 중에서의 대응하는 BL에 연결된다. WL(212.1 내지 212.n) 및/또는 BL(214.1 내지 214.m)은 동작의 "판독" 모드에서 메모리 어레이(204) 내에 저장된 전자 데이터를 판독하고 그리고/또는 동작의 "기록" 모드에서 메모리 어레이(204)에 전자 데이터를 기록하는데 사용될 수 있다. 동작의 "판독" 모드와 동작의 "기록" 모드는 통상적인 판독 및 기록 동작을 나타내고, 더 상세히 설명되지 않을 것이다.
도 2a에 도시된 바와 같이, 선택 회로부(200.1 내지 200.m)는 메모리 셀(210.1.1 내지 210.m.n)의 m개의 컬럼 중 하나 이상의 대응하는 컬럼에 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)를 선택적으로 제공한다. 예를 들어, 선택 회로부(200.1)는 메모리 셀(210.1.1 내지 210.1.n)의 제1 컬럼에 동작 전압 신호(VDDM_INT.1)를 선택적으로 제공하고, 선택 회로부(200.m)는 메모리 셀(210.m.1 내지 210.m.n)의 제m 컬럼에 동작 전압 신호(VDDM _ INT .m)를 선택적으로 제공한다. 도 2a에는 도시되지 않지만, 선택 회로부(200.1 내지 200.m)의 각각은 메모리 셀(210.1.1 내지 210.m.n)의 m개의 컬럼 중 2개 이상의 컬럼에 동작 전압 신호(VDDM _ INT .1 내지 VDDM_INT.m) 중에서 이의 대응하는 동작 전압 신호를 선택적으로 제공할 수 있다. 예시적인 실시예에서, 메모리 셀(210.m.1 내지 210.m.n)은 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 하나 이상의 p-형 금속 산화물 반도체(PMOS) 트랜지스터, 하나 이상의 n-형 금속 산화물 반도체(NMOS) 트랜지스터 또는 PMOS 트랜지스터와 NMOS 트랜지스터의 임의의 조합과 같은 하나 이상의 트랜지스터를 이용하여 구현될 수 있다. 이 예시적인 실시예에서, 선택 회로부(200.1 내지 200.m)는 메모리 셀(210.1.1 내지 210.m.n)의 m개의 컬럼 중에서 대응하는 컬럼 내의 트랜지스터의 벌크(B) 단자에 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)를 선택적으로 제공할 수 있다. 동작 전압 신호(VDDM_INT.1 내지 VDDM _ INT .m)는 효율적으로, 예를 들어, 이러한 트랜지스터의 소스(S) 단자와 웰 영역 사이에 형성된 기생 다이오드가 반대로 바이어스되게, 즉 도전하지 않게 하여, 도 3에서 아래에 더욱 상세히 논의되는 바와 같이, 이러한 트랜지스터의 래치-업을 방지한다.
도 2b는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템 내에 구현될 수 있는 제2의 예시적인 메모리 소자의 블록도를 도시한다. 도 2b에 도시된 예시적인 실시예에서, 선택 회로부(220.1 내지 220.n)는 도 1에서 전술된 선택 회로부(104.1 내지 104.x)와 실질적으로 유사한 방식으로 메모리 소자(222)의 동작을 구성하기 위하여 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .n)를 선택적으로 제공한다. 메모리 소자(222)는 도 1에서 전술된 메모리 소자(106)의 예시적인 실시예를 나타낼 수 있다. 예시적인 실시예에서, 선택 회로부(220.1 내지 220.n)는 메모리 소자(222)의 복수의 동작 파라미터 중에서, 전력 소비 및 판독/기록 속도와 같은 하나 이상의 동작 파라미터를 동적으로 제어하기 위하여, 예를 들어, 이를 최소화하기 위하여, 메모리 소자(222)를 구성하도록 복수의 동작 전압 신호 중에서 제1 동작 전압 신호를 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .n)로서 선택적으로 제공한다. 다른 예로서, 선택 회로부(220.1 내지 220.n)는 메모리 소자(222)의 하나 이상의 동작 파라미터를 동적으로 제어하기 위하여, 예를 들어, 이를 최대화하기 위하여, 메모리 소자(222)를 구성하도록 복수의 동작 전압 신호 중에서 제2 동작 전압 신호를 선택적으로 제공한다.
도 2b에 도시된 예시적인 실시예에서, 메모리 소자(222)는 메모리 어레이(224)를 포함한다. 도 2b에는 도시되지 않지만, 메모리 소자(222)는, 예를 들어, 감지 증폭기, 로우 어드레스 디코더 및/또는 컬럼 어드레스 디코더와 같은 다른 전자 회로부를 포함할 수 있고, 이는 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 것이다. 도 2b에 도시된 바와 같이, 메모리 어레이(224)는 m개의 컬럼과 n개의 로우의 어레이로 구성되고 배열되는 메모리 셀(226.1.1 내지 226.m.n)을 포함한다. 그러나, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 메모리 셀(226.1.1 내지 226.m.n)에 대한 다른 배열이 가능하다. 도 2b에 도시된 예시적인 실시예에서, 메모리 셀(226.1.1 내지 226.m.n)은 워드 라인(wordline(WL))(212.1 내지 212.n) 중에서 대응하는 WL과 비트 라인(bitline(BL))(214.1 내지 214.m) 중에서 대응하는 BL에 연결된다.
도 2b에 도시된 바와 같이, 선택 회로부(220.1 내지 220.n)는 메모리 셀(226.1.1 내지 226.m.n)의 n개의 로우 중 하나 이상의 대응하는 로우에 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .n)를 선택적으로 제공한다. 예를 들어, 선택 회로부(220.1)는 메모리 셀(226.1.1 내지 226.m.1)의 제1 로우에 동작 전압 신호(VDDM_INT.1)를 선택적으로 제공하고, 선택 회로부(200.n)는 메모리 셀(226.1.n 내지 226.m.n)의 제n 로우에 동작 전압 신호(VDDM _ INT .n)를 선택적으로 제공한다. 도 2b에는 도시되지 않지만, 선택 회로부(220.1 내지 220.n)의 각각은 메모리 셀(226.1.1 내지 226.m.n)의 n개의 로우 중 2개 이상에 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .n) 중에서 이의 대응하는 동작 전압 신호를 선택적으로 제공할 수 있다. 예시적인 실시예에서, 메모리 셀(226.1.1 내지 226.m.n)은 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 하나 이상의 p-형 금속 산화물 반도체(PMOS) 트랜지스터, 하나 이상의 n-형 금속 산화물 반도체(NMOS) 트랜지스터 또는 PMOS 트랜지스터와 NMOS 트랜지스터의 임의의 조합과 같은 하나 이상의 트랜지스터를 이용하여 구현될 수 있다. 이 예시적인 실시예에서, 선택 회로부(220.1 내지 220.n)는 메모리 셀(226.1.1 내지 226.m.n)의 m개의 컬럼 중에서 대응하는 컬럼 내의 트랜지스터의 벌크(B) 단자에 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)를 선택적으로 제공할 수 있다. 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m)는 효율적으로, 예를 들어, 이러한 트랜지스터의 소스(S) 단자와 웰 영역 사이에 형성된 기생 다이오드가 반대로 바이어스되게, 즉 도전하지 않게 하여, 도 3에서 아래에 더욱 상세히 논의되는 바와 같이, 이러한 트랜지스터의 래치-업을 방지한다.
예시적인 메모리 소자 내에서 구현될 수 있는 예시적인 메모리 셀
도 1, 도 2a 및 도 2b에서 전술된 바와 같이, 예를 들어, 도 1에서 전술된 메모리 소자(106), 도 2a에서 전술된 메모리 소자(202) 및/또는 도 2b에서 전술된 메모리 소자(222)와 같은 본 명세서에 설명된 예시적인 메모리 소자는, 예를 들어, 도 2a에서 전술된 메모리 셀(210.1.1 내지 210.m.n) 및/또는 도 2b에서 전술된 메모리 셀(226.1.1 내지 226.m.n)과 같은 메모리 셀의 어레이를 포함한다. 이어지는 도 3의 논의는 이러한 메모리 셀에 대한 다양한 실시예를 설명한다. 그러나, 관련 기술 분야(들)에서의 통상의 기술자는, 아래에서 설명되는 이러한 메모리 셀에 대한 다양한 실시예의 교시 내용이, 본 개시 내용의 사상 및 범위로부터 벗어나지 않으면서, 임의의 랜덤-액세스 메모리(RAM) 셀과 같은 임의의 적합한 휘발성 메모리 셀 및/또는 임의의 리드-온리 메모리(ROM) 셀과 같은 임의의 적합한 비휘발성 메모리 셀을 위하여 용이하게 수정될 수 있다는 것을 인식할 것이다. RAM 셀은, 예를 들어, DRAM(dynamic random-access memory) 셀, SDRAM(static random-access memory) 셀 및/또는 플래시 메모리 셀과 같은 NVRAM(non-volatile random-access memory) 셀로서 구현될 수 있다. ROM 셀은, 예를 들어, PROM(programmable read-only memory) 셀, OTP(one-time programmable) ROM 셀, EPROM(erasable programmable read-only memory) 셀 및/또는 EEPROM(erasable programmable read-only memory) 셀로서 구현될 수 있다.
도 3은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 소자 내에 구현될 수 있는 예시적인 SRAM(static random-access memory) 셀의 블록도를 도시한다. 도 3에 도시된 예시적인 실시예에서, SRAM 셀(300)은 도 1에서 전술된 메모리 소자(106)의 하나 이상의 메모리 셀, 도 2a에서 전술된 메모리 소자(202)의 메모리 셀(210.1.1 내지 210.m.n)의 하나 이상 및 도 2b에서 전술된 메모리 소자(222)의 메모리 셀(226.1.1 내지 226.m.n)의 하나 이상을 구현하는데 사용될 수 있다. 도 3에 도시된 바와 같이, SRAM 셀(300)은 p-형 금속 산화물 반도체(PMOS) 트랜지스터(P1, P2) 및 n-형 금속 산화물 반도체(NMOS) 트랜지스터(N1 내지 N4)를 포함한다.
도 3에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)가 제1 논리적 인버터 게이트를 형성하도록 배열되고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)가 제2 논리적 인버터 게이트를 형성하도록 배열된다. 제1 논리적 인버터 게이트는 도 3에 도시된 바와 같이 제2 논리적 인버터 게이트와 교차 결합(cross-coupled)된다. 예를 들어, 제1 논리적 인버터 게이트의 입력은 제2 논리적 인버터 게이트 출력에 결합되고, 제1 논리적 인버터 게이트의 출력은 제2 논리적 인버터 게이트의 입력에 결합된다. 이러한 교차 결합된 구성에서, 제1 논리적 인버터 게이트 및 제2 논리적 인버터 게이트는 협력하여 SRAM 셀(300)에 저장된 정보를 기능적으로 강화한다.
도 3에 도시된 예시적인 실시예에서, 제1 논리적 인버터 게이트 및 제2 논리적 인버터 게이트 내에 저장된 정보는, 동작 전압 신호(VDDM _ INT)와 같은, 논리적 0에서 논리적 1 사이에서 주기적으로 전이한다. 예시적인 실시예에서, 동작 전압 신호(VDDM _ INT)는 도 1에서 전술된 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .x) 중 하나, 도 2a에서 설명된 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .m) 중 하나 및/또는 도 2b에서 설명된 동작 전압 신호(VDDM _ INT .1 내지 VDDM _ INT .n) 중 하나의 예시적인 실시예를 나타낸다. 다른 예시적인 실시예에서, 제1 논리적 인버터 및 제2 논리적 인버터는, 예를 들어, 도 1에서 전술된 선택 회로부(104.1 내지 104.x) 중 하나, 도 2a에서 전술된 선택 회로부(200.1 내지 200.m) 중 하나 및/또는 도 2b에서 전술된 선택 회로부(220.1 내지 220.n) 중 하나와 같은 선택 회로로부터 동작 전압 신호(VDDM _ INT)를 수신할 수 있다.
"판독" 동작 동안, NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)는 워드 라인(WL)(350)을 어서트(assert)함으로써 활성화된다. NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)의 이 활성화는 제1 논리적 인버터 및 제2 논리적 인버터를 비트 라인(BL)(352)에 결합한다. 예시적인 실시예에서, WL(350)은 도 2a 및 도 2b에서 전술된 WL(212.1 내지 212.n) 중 하나를 나타낼 수 있고, BL(352)은 도 2a 및 도 2b에서 전술된 BL(214.1 내지 214.m) 중 하나를 나타낼 수 있다. 그 후에, 제1 논리적 인버터 및 제2 논리적 인버터 내에 저장된 정보는 비트 라인(BL)(352) 상으로 통과한다. 유사하게, "기록" 동작 동안, NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)는 제1 논리적 인버터 및 제2 논리적 인버터를 BL(352)에 결합하기 위하여 WL(350)을 어서트함으로써 활성화된다. 그 후에, BL(352)의 상태는 제1 논리적 인버터 및 제2 논리적 인버터 내에 정보로서 저장되도록 제1 논리적 인버터 및 제2 논리적 인버터 상으로 통과한다.
더욱이, 도 3에 도시된 바와 같이, 동작 전압 신호(VDDM _ INT)는 PMOS 트랜지스터(P1)의 제1 벌크(B) 단자 및 PMOS 트랜지스터(P2)의 제2 벌크(B) 단자에 결합된다. 도 3에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1)는 p-형 반도체 기판 내의 제1 n-웰 영역 내에 위치되고, PMOS 트랜지스터(P2)는 p-형 반도체 기판 내의 제2 n-웰 영역 내에 위치된다. 이 예시적인 실시예에서, 동작 전압 신호(VDDM_INT)는 PMOS 트랜지스터(P1)의 벌크(B) 단자 및 PMOS 트랜지스터(P2)의 벌크(B) 단자로부터, 각각, 제1 n-웰 영역 및 제2 n-웰 영역으로 전하를 이송한다.
예시적인 메모리 스토리지 시스템 내의 예시적인 선택 회로부
도 1에서 전술된 바와 같이, 선택 회로부(104.1 내지 104.x)는 메모리 소자(106)의 하나 이상의 동작 파라미터를 제어하기 위하여 동작 전압 신호(VDDM_INT.1 내지 VDDM _ INT .x)로서 전압 신호(V1 내지 Vm) 중 하나를 선택적으로 제공한다. 이어지는 도 4의 논의는 선택 회로부(104.1 내지 104.x) 중 하나에 대한 예시적인 실시예를 설명한다.
도 4는 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 소자 내에 구현될 수 있는 예시적인 선택 회로부의 블록도를 도시한다. 도 4에 도시된 예시적인 실시예에서, 선택 회로부(400 )는, 예를 들어, 메모리 소자(106)와 같은 메모리 소자의 하나 이상의 동작 파라미터를 제어하기 위하여 동작 전압 신호(VDD) 및 동작 전압 신호(VDDM) 중에서 동작 전압 신호(VDDM _ INT)를 선택적으로 제공한다. 예시적인 실시예에서, 동작 전압 신호(VDDM, VDD)는 도 1에서 전술된 동작 전압 신호(V1 내지 Vm) 중 2개의 예시적인 실시예를 나타낼 수 있다. 다른 예시적인 실시예에서, 동작 전압 신호(VDD)는 메모리 소자와 통신 가능하게 결합된 다른 디지털 회로부에 할당된 동작 전압 신호에 대응하고, 동작 전압 신호(VDDM)는 메모리 소자에 할당된 동작 전압 신호에 대응한다. 일부 상황에서, 동작 전압 신호(VDD)는 동작 전압 신호(VDDM)보다 더 크다; 그러나, 다른 상황에서, 동작 전압 신호(VDD)는 동작 전압 신호(VDDM)보다 더 작을 수 있다. 도 4에 도시된 예시적인 실시예에서, 선택 회로부(400)는, 메모리 소자(106)의 메모리 셀의. 도 2a에서 전술된 바와 같은 대응하는 컬럼 및/또는 도 2b에 전술된 바와 같은 대응하는 로우의 판독/기록 속도를 최대화하기 위하여, 동작 전압 신호(VDDM _ INT)로서 동작 전압 신호(VDDM, VDD) 중 더 큰 것을 선택한다. 아니면, 선택 회로부(400)는 메모리 소자(106)의 메모리 셀의 대응하는 컬럼 및/또는 대응하는 로우의 전력 소비를 최소화하기 위하여, 동작 전압 신호(VDDM _ INT)로서 동작 전압 신호(VDDM, VDD) 중 더 작은 것을 선택한다.
더욱이, 아래에서 더욱 상세히 논의되는 바와 같이, 선택 회로부(400)는 동작 전압 신호(VDDM _ INT)로서 동작 전압 신호(VDD) 또는 동작 전압 신호(VDDM)를 선택적으로 제공하기 위하여 복수의 스위치를 포함한다. 그리고, 아래에서 더욱 상세히 논의되는 바와 같이, 선택 회로부(400)는 복수의 스위치의 트랜지스터들의 벌크(B) 단자에 최대 동작 전압 신호(VDDM _MAX)를 제공하여, 이러한 트랜지스터들의 래치-업을 방지하기 위하여 이러한 트랜지스터들의 소스(S) 단자와 웰 영역 사이에 형성된 기생 다이오드가 반대로 바이어스되게, 즉 도전하지 않게 한다. 일부 상황에서, 최대 동작 전압 신호(VDDM _MAX)는, 예를 들어, 트랜지스터들의 웰 영역 및 반도체 기판 사이의 원하지 않는 전자기 커플링 및/또는 누설에 응답하여, 변동할 수 있다. 이러한 상황에서, 선택 회로부(400)는 아래에서 더욱 상세히 논의되는 바와 같이, 최대 동작 전압 신호(VDDM _MAX)에서의 이러한 변동을 보상하기 위하여 최대 동작 전압 신호(VDDM _MAX)를 동적으로 조정할 수 있다. 도 4에 도시된 예시적인 실시예에서, 선택 회로부(400)는 스위칭 회로(402) 및 래치-업 방지 회로(404)를 포함한다.
도 4에 도시된 예시적인 실시예에서, 스위칭 회로(402)는 메모리 소자의 하나 이상의 동작 파라미터를 제어하기 위하여 동작 전압 신호(VDD) 및 동작 전압 신호(VDDM) 중에서 동작 전압 신호(VDDM _ INT)를 선택적으로 제공한다. 도 4에 도시된 바와 같이, 스위칭 회로(402)는 p-형 금속 산화물 반도체(PMOS) 트랜지스터(P4, P5)를 포함한다. 도 4에 도시된 바와 같이, PMOS 트랜지스터(P4, P5)는 동작 전압 신호(VDDM_INT)로서 이들의 대응하는 동작 전압 신호(VDDM, VDD)를 선택적으로 제공한다. 예시적인 실시예에서, 바이어싱 제어 신호(452) 및 바이어싱 제어 신호(
Figure pat00001
)는, 예를 들어 논리적 0과 같은 제1 논리 레벨에 있을 때 PMOS 트랜지스터(P4, P5) 중 제1 트랜지스터를 활성화, 즉 닫고, 그리고/또는, 예를 들어 논리적 1과 같은 제2 논리 레벨에 있을 때 PMOS 트랜지스터(P4, P5) 중 제2 트랜지스터를 비활성화, 즉 연다. 이 예시적인 실시예에서, 바이어싱 제어 신호(452) 및 바이어싱 제어 신호(
Figure pat00002
)는 바이어싱 제어 신호(452)가 바이어싱 제어 신호(
Figure pat00003
)의 보수(complement)인 차동 바이어싱 제어 신호를 나타낸다. 이 예시적인 실시예에서, PMOS 트랜지스터(P4, P5)는, 활성화될 때, 동작 전압 신호(VDDM _ INT)로서 이들의 대응하는 동작 전압 신호(VDDM, VDD)를 선택적으로 제공한다. 또한, 이 예시적인 실시예에서, PMOS 트랜지스터(P4, P5)는, 비활성화될 때, 동작 전압 신호(VDDM, VDD)를 제공하는 것이 선택적으로 금지된다. 더하여, 도 4에 도시된 바와 같은 소스(S), 드레인(D), 게이트(G) 및 벌크(B) 단자를 갖는 PMOS 트랜지스터(P4, P5)가 구현될 수 있다. 도 4에 도시된 바와 같이, 소스(S), 드레인(D) 및 벌크(B) 단자는 반도체 기판의 웰 영역 내에 형성된다. 도 4에 도시된 예시적인 실시예에서, 스위칭 회로(402)는 PMOS 트랜지스터(P4, P5)의 벌크(B) 단자에 최대 동작 전압 신호(VDDM _MAX)를 제공하여, PMOS 트랜지스터(P4, P5)의 래치-업을 방지하기 위하여 PMOS 트랜지스터(P4, P5)의 소스(S) 단자와 n-웰 영역 사이에 형성된 기생 다이오드가 반대로 바이어스되게, 즉 도전하지 않게 할 수 있다.
도 4에 도시된 예시적인 실시예에서, 래치-업 방지 회로(404)는 최대 동작 전압 신호(VDDMAX)에서의 변동을 보상하기 위하여 최대 동작 전압 신호(VDDMAX)를 동적으로 조정할 수 있다. 이 변동은 다양한 트랜지스터의 다양한 영역들 사이의 원하지 않는 전자기 커플링 및/또는 누설에 의해 발생될 수 있다. 도 4에 도시된 바와 같이, 래치-업 방지 회로(404)는 p-형 금속 산화물 반도체(PMOS) 트랜지스터(P6, P7)를 포함한다. 도 4에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P6, P7)는 이들의 각각의 게이트(G) 단자에 결합된 이들의 각각의 소스(S) 단자를 갖는 다이오드 연결 트랜지스터(diode connected transistor)를 나타낸다. 동작 동안, 최대 동작 전압 신호(VDDMAX)는 통상적으로 동작 전압 신호(VDDM, VDD)보다 크거나 이와 같다. 그러나, 일부 상황에서, 최대 동작 전압 신호(VDDMAX)에서의 변동은 최대 동작 전압 신호(VDDMAX)가 동작 전압 신호(VDDM, VDD)보다 더 작게 할 수 있다. 이러한 상황에서, PMOS 트랜지스터(P6, P7)는 도 5에서 아래에 더욱 상세히 설명되는 바와 같이, 활성화, 즉 닫힐 수 있다. PMOS 트랜지스터(P6)는, 활성화될 때, 최대 동작 전압 신호(VDDMAX)를 조정, 즉 증가시키기 위하여, 동작 전압 신호(VDD)로부터 전류(IDD)를 얻는다(source). 유사하게, PMOS 트랜지스터(P7)는, 활성화될 때, 최대 동작 전압 신호(VDDMAX)를 조정, 즉 증가시키기 위하여, 동작 전압 신호(VDDM)로부터 전류(IDDM)를 얻는다. 래치-업 방지 회로(404)에 의한 최대 동작 전압 신호(VDDMAX)의 이 조정은 도 5에서 아래에 더욱 상세히 설명되는 바와 같이 최대 동작 전압 신호(VDDMAX)가 트랜지스터(P4, P5)의 래치-업을 방지하기에 충분한 것을 보장한다.
도 5는 본 개시 내용의 예시적인 실시예에 따른 예시적인 선택 회로부 내에 구현될 수 있는 p-형 금속 산화물 반도체(PMOS) 트랜지스터의 단면도를 그래픽으로 도시한다. 더욱 구체적으로는, 도 5는 벌크(B) 단자, 드레인(D) 단자, 게이트(G) 단자 및 소스(S) 단자를 갖는 제1 PMOS 트랜지스터(502)의 제1 단면도와, 벌크(B) 단자, 드레인(D) 단자, 게이트(G) 단자 및 소스(S) 단자를 갖는 제2 PMOS 트랜지스터(504)의 제2 단면도를 그래픽으로 도시한다. 도 5에 도시된 바와 같이, 제1 PMOS 트랜지스터(502)와 제2 PMOS 트랜지스터(504)는, 각각, 제1 n-웰 영역(506)과 제2 n-웰 영역(508) 내에 형성된다. 제1 PMOS 트랜지스터(502)는 소스(S)가 각각 VDD 또는 VDDM에 결합될 때 도 4에서 전술된 PMOS 트랜지스터(P4) 또는 PMOS 트랜지스터(P5)의 예시적인 실시예를 나타낸다. 또한, 제2 PMOS 트랜지스터(504)는 소스(S)가 각각 VDD 또는 VDDM에 결합될 때 도 4에서 전술된 PMOS 트랜지스터(P6) 또는 PMOS 트랜지스터(P7)의 예시적인 실시예를 나타낸다.
도 5에 도시된 예시적인 실시예에서, 도 4에서 전술된 바와 같이, 제1 PMOS 트랜지스터(502)의 벌크(B) 단자는 최대 동작 전압 신호(VDDMAX)에 전기적으로 결합되고, 제1 PMOS 트랜지스터(502)의 드레인(D) 단자는 동작 전압 신호(VDDM_INT)에 전기적으로 결합되고, 제1 PMOS 트랜지스터(502)의 게이트(G) 단자는 바이어싱 제어 신호(452) 또는 바이어싱 제어 신호(
Figure pat00004
)에 전기적으로 결합되고, 제1 PMOS 트랜지스터(502)의 소스(S) 단자는 동작 전압 신호(VDD) 또는 동작 전압 신호(VDDM)에 전기적으로 결합된다. 도 5에 도시된 바와 같이, 도 4에서 전술된 바와 같이, 제2 PMOS 트랜지스터(504)의 벌크(B) 단자, 제2 PMOS 트랜지스터(504)의 드레인(D) 단자 및 제2 PMOS 트랜지스터(504)의 게이트(G) 단자는 최대 동작 전압 신호(VDDMAX)에 전기적으로 결합되고, 제2 PMOS 트랜지스터(504)의 소스(S) 단자는 동작 전압 신호(VDD)에 전기적으로 결합된다. 더욱이, 도 5에 도시된 바와 같이, 제1 PMOS 트랜지스터(502)는 제1 PMOS 트랜지스터(502)의 소스(S) 단자와 제1 n-웰 영역(506) 사이에 위치된 기생 P-N 접합 다이오드(510)를 포함한다.
도 5에 도시된 예시적인 실시예에서, 제1 PMOS 트랜지스터(502)의 래치-업은 도 5에서 전압(VSNW)으로서 표시된 제1 PMOS 트랜지스터(502)의 소스(S) 단자와 제1 n-웰 영역(506) 사이의 전압이 기생 P-N 접합 다이오드(510)의 문턱 전압(VtPN)보다 더 클 때 발생할 수 있다. 기생 P-N 접합 다이오드(510)는 전압(VSNW)이 기생 P-N 접합 다이오드(510)의 문턱 전압(VtPN)보다 더 클 때 활성화되어, 제1 PMOS 트랜지스터(502)의 래치-업을 발생시킨다. 그러나, 아래에서 더욱 상세히 설명되는 바와 같이, 제2 PMOS 트랜지스터(504)는 최대 동작 전압 신호(VDDMAX)를 효율적으로 증가시키기 위하여 기생 P-N 접합 다이오드(510) 전에 활성화되고, 이는 전압(VSNW)을 효율적으로 감소시킨다. 전압(VSNW)의 이러한 감소는 제1 PMOS 트랜지스터(502)의 래치-업을 효율적으로 방지하기 위하여 기생 P-N 접합 다이오드(510)가 활성화되는 것을 방지한다.
도 4에서 전술된 바와 같이, 최대 동작 전압 신호(VDDMAX)는 동작 전압 신호(VDDM, VDD)보다 작도록 변동할 수 있다. 도 5에 도시된 예시적인 실시예에서, 제2 PMOS 트랜지스터(504)는 동작 전압 신호(VDDM) 또는 동작 전압 신호(VDD)와 최대 동작 전압 신호(VDDMAX) 사이의 차이의 절대값을 나타내는 절대 차이, 즉 제2 PMOS 트랜지스터(504)의 게이트-소스 전압(VGS)이 제2 PMOS 트랜지스터(504)의 문턱 전압(Vt504)보다 더 클 때 활성화된다. 예시적인 실시예에서, 제2 PMOS 트랜지스터(504)의 문턱 전압(Vt504), 예를 들어, 대략 0.2 V는 기생 P-N 접합 다이오드(510)의 문턱 전압(VtPN), 예를 들어 대략 0.7 V보다 더 작다. 제2 PMOS 트랜지스터(504)는, 활성화될 때, 즉 닫힐 때, 최대 동작 전압 신호(VDDMAX)를 효율적으로 증가시키기 위하여 제2 PMOS 트랜지스터(504)의 소스(S) 단자로부터 제2 PMOS 트랜지스터(504)의 드레인(D) 단자로 전류(IDD) 또는 전류(IDDM)를 얻는다. 최대 동작 전압 신호(VDDMAX)에서의 이 증가는 제1 n-웰 영역(506)의 전압에서의 유사한 증가가 기생 P-N 접합 다이오드(510)가 활성화하는 것을 방지하고 이에 따라 제1 PMOS 트랜지스터(502)의 래치-업을 방지하기 위하여 전압(VSNW)을 효율적으로 감소시키게 한다. 일부 실시예에서, 트랜지스터(504)는 이의 문턱 전압(Vt504)이 P-N 접합 다이오드(510)의 문턱 전압(VtPN)에 비하여 가능한 한 작게 되도록 설계된다. 그 결과, P-N 접합 다이오드(510)가 여전히 오프인 동안 트랜지스터(504)가 턴온될 가능성은 증가되고, 전술된 바와 같은 래치-업에 대한 가능성은 감소된다.
예시적인 메모리 스토리지 시스템의 예시적인 동작
도 6은 본 개시 내용의 예시적인 실시예에 따른 예시적인 메모리 스토리지 시스템의 예시적인 동작의 순서도를 도시한다. 본 개시 내용은 이 동작 설명에 한정되지 않는다. 오히려, 다른 동작 제어 흐름이 본 개시 내용의 범위 및 사상 내에 있다는 것은 관련 기술 분야(들)에서의 통상적인 기술자에게 명백할 것이다. 다음의 논의는, 예를 들어, 메모리 스토리지 시스템(100) 또는 메모리 스토리지 시스템(600)과 같은 메모리 스토리지 시스템의 예시적인 동작 흐름(600)을 설명한다.
동작(602)에서, 예시적인 동작 흐름(600)은 복수의 최대 동작 전압 신호 중에서 최대 동작 전압 신호를 선택한다. 예시적인 실시예에서, 동작(602)은 도 1에서 전술된 전압 생성기 회로부(102)에 의해 수행될 수 있다.
동작(604)에서, 예시적인 동작 흐름(600)은 전술된 최대 동작 전압 신호(VDDMAX)와 같은 최대 동작 전압 신호를 도 4에서 전술된 PMOS 트랜지스터(P4, P5, P6, P7)와 같은 메모리 스토리지 시스템의 적어도 하나의 트랜지스터의 적어도 하나의 벌크(B) 단자 및/또는 도 4에서 전술된 PMOS 트랜지스터(P6, P7)와 같은 메모리 스토리지 시스템의 적어도 하나의 트랜지스터의 적어도 하나의 게이트(G) 단자에 인가한다. 예시적인 실시예에서, 동작(604)은 도 1에서 전술된 선택 회로부(104.1 내지 104.x), 도 2a에서 전술된 선택 회로부(200.1 내지 200.m), 도 2b에서 전술된 선택 회로부(220.1 내지 220.n) 및/또는 도 4에서 전술된 선택 회로부(400)에 의해 수행될 수 있다.
동작(606)에서, 예시적인 동작 흐름(600)은 최대 동작 전압 신호가 복수의 동작 전압 신호 중에서 제1 동작 전압 신호 아래에서 변동할 때 최대 동작 전압 신호를 조정, 예를 들어, 증가시킨다. 예시적인 실시예에서, 동작(604)은 도 1에서 전술된 선택 회로부(104.1 내지 104.x), 도 2a에서 전술된 선택 회로부(200.1 내지 200.m), 도 2b에서 전술된 선택 회로부(220.1 내지 220.n) 및/또는 도 4에서 전술된 선택 회로부(400)에 의해 수행될 수 있다. 일부 상황에서, 최대 동작 전압 신호는 변동할 수 있다. 이 변동은 메모리 스토리지 시스템의 다양한 트랜지스터의 다양한 영역 사이의 원하지 않는 전자기 커플링 및/또는 누설에 의해 발생될 수 있다. 예시적인 동작 흐름(600)은 최대 동작 전압 신호가 제1 동작 전압 신호 아래에서 변동할 때 최대 동작 전압 신호를 증가시키기 위하여 전류가 제1 동작 전압 신호로부터 얻어지게 할 수 있다.
결론
전술한 발명을 실시하기 위한 구체적인 내용은 동작 전압 신호를 메모리 스토리지 시스템에 선택적으로 제공하기 위한 선택 회로부를 개시한다. 선택 회로부는 스위칭 회로와 래치-업 방지 회로를 포함한다. 트랜지스터를 갖는 스위칭 회로는 동작 전압 신호들 중에서 동작 전압 신호를 선택한다. 동작 전압 신호들 중 최대 동작 전압 신호는 트랜지스터의 벌크 단자에 선택적으로 인가된다. 래치-업 방지 회로는 최대 동작 전압 신호에서의 변동을 보상하기 위하여 최대 동작 전압 신호를 동적으로 조정한다.
또한, 전술한 발명을 실시하기 위한 구체적인 내용은 메모리 스토리지 시스템을 위한 래치-업 방지 회로부를 개시한다. 래치-업 방지 회로부는, 복수의 동작 전압 신호 중에서 선택된 최대 동작 전압 신호를 제1 다이오드 연결 트랜지스터의 제1 벌크 단자와 제2 다이오드 연결 트랜지스터의 제2 벌크 단자에 인가하도록, 제1 다이오드 연결 트랜지스터 및 제2 다이오드 연결 트랜지스터를 포함한다. 제1 다이오드 연결 트랜지스터 및 제2 다이오드 연결 트랜지스터는, 각각, 복수의 동작 전압 신호 중에서, 제2 동작 전압 신호 및 제3 동작 전압 신호에 결합된다. 제1 다이오드 연결 트랜지스터는 최대 동작 전압 신호에서의 변동을 보상하도록 최대 동작 전압 신호를 조정하기 위하여 활성화될 때 제2 동작 전압 신호로부터 제1 전류를 공급받는다. 제2 다이오드 연결 트랜지스터는 최대 동작 전압 신호에서의 변동을 보상하도록 최대 동작 전압 신호를 조정하기 위하여 활성화될 때 제3 동작 전압 신호로부터 제2 전류를 공급받는다.
전술한 발명을 실시하기 위한 구체적인 내용은 메모리 스토리지 시스템의 래치-업을 방지하기 위한 방법을 더 개시한다. 방법은, 메모리 스토리지 시스템의 적어도 하나의 트랜지스터의 적어도 하나의 벌크 영역, 적어도 하나의 트랜지스터의 적어도 하나의 게이트 영역 및 적어도 하나의 트랜지스터의 적어도 하나의 드레인 영역에 복수의 동작 전압 신호 중에서 선택된 제1 동작 전압 신호를 인가하는 단계, 적어도 하나의 트랜지스터의 적어도 하나의 소스 영역에 복수의 동작 전압 신호 중에서 선택된 제2 동작 전압 신호를 인가하는 단계 및 제1 동작 전압 신호 및 제2 동작 전압 신호 사이의 절대 차이가 적어도 하나의 트랜지스터의 문턱 전압보다 더 클 때, 제1 동작 전압 신호를 증가시키는 단계를 포함한다.
전술한 발명을 실시하기 위한 구체적인 내용은 본 개시 내용과 양립하는 예시적인 실시예를 도시하는 수반하는 도면을 참조한다. 전술한 발명을 실시하기 위한 구체적인 내용에서의 "예시적인 실시예(exemplary embodiment)"에 대한 언급은 예시적인 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 예시적인 실시예가 이러한 특정 특징, 구조 또는 특성을 필수적으로 포함하지 않을 수 있다는 것을 나타낸다. 더욱이, 이러한 어구는 반드시 동일한 예시적인 실시예를 지칭하고 있는 것은 아니다. 더하여, 예시적인 실시예와 관련하여 설명된 임의의 특징, 구조 또는 특성은, 명시적으로 설명되는지 여부에 관계없이, 다른 예시적인 실시예의 특징, 구조 또는 특성과 독립적으로 또는 임의의 조합으로 포함될 수 있다.
전술한 발명을 실시하기 위한 구체적인 내용은 한정하는 것으로 의도되지 않는다. 오히려, 본 개시 내용의 범위는 이어지는 청구범위와 이의 균등물에 따라서만 정의된다. 이어지는 요약서 부분이 아닌 전술한 발명을 실시하기 위한 구체적인 내용이 청구범위를 해석하는데 사용되도록 의도된다는 것이 이해되어야 한다. 요약서 부분은 하나 이상의 예시적인 실시예를 설명할 수 있지만 본 개시 내용의 모든 예시적인 실시예는 설명할 수 없고, 따라서, 어떠한 방식으로도 본 개시 내용과 이어지는 청구범위 및 이의 균등물을 제한하려고 의도되지 않는다.
전술한 발명을 실시하기 위한 구체적인 내용 내에 설명된 예시적인 실시예는 예시적인 목적을 위하여 제공되었고 한정하는 것으로 의도되지 않는다. 다른 예시적인 실시예가 가능하며, 본 개시 내용의 사상과 범위 내에서 남아 있는 동안 수정이 예시적인 실시예에 이루어질 수 있다. 전술한 발명을 실시하기 위한 구체적인 내용은 특정 기능들과 이들의 관계의 구현을 예시하는 기능적 구조 블록들의 도움으로 설명되었다. 이러한 기능적 구조 블록들의 경계는 설명의 편의를 위하여 본 명세서에서 임의로 정의되었다. 특정 기능들 및 이들의 관계가 적합하게 수행되는 한, 다른 경계가 정의될 수 있다.
본 개시 내용의 실시예는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 또한, 본 개시 내용의 실시예는 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는 기계 판독 가능한 매체에 저장된 명령어로서 구현될 수 있다. 기계 판독 가능한 매체는 기계(예를 들어, 컴퓨팅 회로부)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능한 매체는, 리드 온리 메모리(read only memory(ROM)); 랜덤 액세스 메모리(random access memory(RAM)); 자기 디스크 저장 매체; 광학적 저장 매체; 플래시 메모리 소자; 및 기타와 같은 비일시적인 기계 판독 가능한 매체를 포함할 수 있다. 다른 예로서, 기계 판독 가능한 매체는, 전파된 신호의 전기적, 광학적, 음향적 또는 기타 형태(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적인 기계 판독 가능한 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴 및 명령어는 본 명세서에서 소정의 동작들을 수행하는 것으로 본 명세서에서 설명될 수 있다. 그러나, 이러한 설명은 단지 편의를 위한 것이고 이러한 동작들이 사실상 컴퓨팅 장치, 프로세서, 컨트롤러 또는 기타 장치가 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하게 한다는 것이 이해되어야 한다.
전술한 발명을 실시하기 위한 구체적인 내용은, 본 개시 내용의 사상 및 범위로부터 벗어나지 않으면서 과도한 실험 없이 관련 기술 분야(들)에서의 통상의 기술자의 지식을 적용함으로써 다른 자가 다양한 실시예를 위하여 이러한 실시예들을 용이하게 수정 및/또는 조정할 수 있는 본 개시 내용의 일반적인 특성을 완전히 공개하였다. 따라서, 이러한 조정 및 수정은 본 명세서에서 제공된 교시 내용 및 안내에 기초하여 예시적인 실시예의 의미 및 이의 복수의 균등물 내에 있도록 의도된다. 본 명세서에서의 어구 및 용어는, 본 개시 내용의 용어 또는 어구가 본 명세서에서의 교시 내용에 비추어 관련 기술 분야(들)에서의 통상의 기술자에 의해 이해되도록, 제한이 아닌 설명의 목적을 위한 것이라는 점이 이해되어야 한다.

Claims (20)

  1. 동작 전압 신호를 메모리 스토리지 시스템에 선택적으로 제공하기 위한 선택 회로부로서,
    복수의 동작 전압 신호들 중에서 상기 동작 전압 신호를 선택하도록 구성되며, 복수의 트랜지스터들을 갖는 스위칭 회로로서, 상기 복수의 동작 전압 신호들 중 최대 동작 전압 신호가 상기 복수의 트랜지스터들의 벌크 단자들에 선택적으로 인가되는, 상기 스위칭 회로; 및
    상기 최대 동작 전압 신호에서의 변동을 보상하기 위하여, 상기 최대 동작 전압 신호를 동적으로 조정하도록 구성된 래치-업(latch-up) 방지 회로
    를 포함하는 선택 회로부.
  2. 제1항에 있어서, 상기 복수의 트랜지스터들은,
    상기 복수의 동작 전압 신호들 중에서 제1 동작 전압 신호를 선택적으로 제공하도록 구성된 제1 트랜지스터; 및
    상기 복수의 동작 전압 신호들 중에서 제2 동작 전압 신호를 선택적으로 제공하도록 구성된 제2 트랜지스터
    를 포함하고,
    상기 최대 동작 전압 신호는, 상기 제1 트랜지스터의 제1 벌크 단자 및 상기 제2 트랜지스터의 제2 벌크 단자에 선택적으로 인가되는 것인 선택 회로부.
  3. 제2항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    p-형 금속 산화물 반도체(p-type metal-oxide-semiconductor(PMOS)) 트랜지스터를 포함하는 것인 선택 회로부.
  4. 제2항에 있어서, 상기 제1 트랜지스터는, 바이어싱(biasing) 제어 신호가 제1 논리 레벨인 것에 응답하여 상기 제1 동작 전압 신호를 선택적으로 제공하도록 구성되고,
    상기 제2 트랜지스터는, 상기 바이어싱 제어 신호가 상기 제1 논리 레벨과 는 상이한 제2 논리 레벨인 것에 응답하여 상기 제2 동작 전압 신호를 선택적으로 제공하도록 구성되는 것인 선택 회로부.
  5. 제2항에 있어서, 상기 래치-업 방지 회로는, 제1 다이오드 연결 트랜지스터 및 제2 다이오드 연결 트랜지스터를 포함하고, 상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터는, 각각, 상기 복수의 동작 전압 신호들 중에서의 제1 동작 전압 신호 및 제2 동작 전압 신호에 결합되고,
    상기 제1 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호에서의 변동을 보상하기 위하여 상기 최대 동작 전압 신호를 조정하도록 활성화될 때, 상기 제1 동작 전압 신호로부터 제1 전류를 공급받도록(source) 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호에서의 변동을 보상하기 위하여 상기 최대 동작 전압 신호를 조정하도록 활성화될 때, 상기 제2 동작 전압 신호로부터 제2 전류를 공급받도록 구성되는 것인 선택 회로부.
  6. 제5항에 있어서, 상기 제1 다이오드 연결 트랜지스터의 제1 문턱 전압, 및 상기 제2 다이오드 연결 트랜지스터의 제2 문턱 전압은, 각각, 상기 제1 트랜지스터의 제1 소스 단자와 상기 제1 트랜지스터의 제1 웰(well) 영역 사이에 위치된 제1 기생 다이오드의 제3 문턱 전압, 및 상기 제2 트랜지스터의 제2 소스 단자와 상기 제2 트랜지스터의 제2 웰 영역 사이에 위치된 제2 기생 다이오드의 제4 문턱 전압보다 더 작은 것인 선택 회로부.
  7. 제6항에 있어서, 상기 제1 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호가 상기 제1 동작 전압 신호보다 적어도 상기 제1 문턱 전압만큼 작을 때, 활성화되도록 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호가 상기 제2 동작 전압 신호보다 적어도 상기 제2 문턱 전압만큼 작을 때, 활성화되도록 구성되는 것인 선택 회로부.
  8. 메모리 스토리지 시스템을 위한 래치-업 방지 회로부로서,
    제1 다이오드 연결 트랜지스터 및 제2 다이오드 연결 트랜지스터를 포함하고, 상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터는, 복수의 동작 전압 신호들 중에서 선택된 최대 동작 전압 신호를, 상기 제1 다이오드 연결 트랜지스터의 제1 벌크 단자와 상기 제2 다이오드 연결 트랜지스터의 제2 벌크 단자에 인가하도록 구성되고,
    상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터는, 각각, 상기 복수의 동작 전압 신호들 중에서 제2 동작 전압 신호 및 제3 동작 전압 신호에 결합되고,
    상기 제1 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호에서의 변동을 보상하도록 상기 최대 동작 전압 신호를 조정하기 위하여 활성화될 때, 상기 제2 동작 전압 신호로부터 제1 전류를 공급받도록 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호에서의 변동을 보상하도록 상기 최대 동작 전압 신호를 조정하기 위하여 활성화될 때, 상기 제3 동작 전압 신호로부터 제2 전류를 공급받도록 구성되는 것인 래치-업 방지 회로부.
  9. 제8항에 있어서, 상기 제1 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호가 상기 제1 동작 전압 신호보다 상기 제1 다이오드 연결 트랜지스터의 적어도 제1 문턱 전압만큼 작은 것에 응답하여 활성화되도록 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 상기 최대 동작 전압 신호가 상기 제2 동작 전압 신호보다 상기 제2 다이오드 연결 트랜지스터의 적어도 제2 문턱 전압만큼 작은 것에 응답하여 활성화되도록 구성되는 것인 래치-업 방지 회로부.
  10. 제9항에 있어서, 상기 제1 다이오드 연결 트랜지스터는, 활성화될 때, 상기 최대 동작 전압 신호를 증가시키기 위하여 제1 전류를 공급받도록 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 활성화될 때, 상기 최대 동작 전압 신호를 증가시키기 위하여 제2 전류를 공급받도록 구성되는 것인 래치-업 방지 회로부.
  11. 제1O항에 있어서, 상기 제1 다이오드 연결 트랜지스터는, 활성화될 때, 제1 소스 영역으로부터 제1 드레인 영역으로 상기 제1 전류를 공급받도록 구성되고,
    상기 제2 다이오드 연결 트랜지스터는, 활성화될 때, 제2 소스 영역으로부터 제2 드레인 영역으로 상기 제2 전류를 공급받도록 구성되는 것인 래치-업 방지 회로부.
  12. 제10항에 있어서, 상기 최대 동작 전압 신호는, 증가될 때, 상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터의 소스 단자들과, 상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터의 웰 영역들 사이에 위치된 기생 다이오드들에 걸친 전압들을 감소시켜, 상기 기생 다이오드들이 활성화하는 것을 방지하도록 구성되는 것인 래치-업 방지 회로부.
  13. 제12항에 있어서, 상기 최대 동작 전압 신호는, 증가될 때, 상기 기생 다이오드들에 걸친 전압들을 상기 기생 다이오드들의 문턱 전압들보다 더 작게 감소시키도록 구성되는 것인 래치-업 방지 회로부.
  14. 제13항에 있어서, 상기 기생 다이오드들의 문턱 전압들은, 상기 제1 다이오드 연결 트랜지스터의 제1 문턱 전압 및 상기 제2 다이오드 연결 트랜지스터의 제2 문턱 전압보다 더 큰 것인 래치-업 방지 회로부.
  15. 제8항에 있어서, 상기 제1 다이오드 연결 트랜지스터 및 상기 제2 다이오드 연결 트랜지스터는, 다이오드 연결 p-형 금속 산화물 반도체(p-type metal-oxide-semiconductor(PMOS)) 트랜지스터들을 포함하는 것인 래치-업 방지 회로부.
  16. 제8항에 있어서, 상기 제1 다이오드 연결 트랜지스터는:,
    상기 제2 동작 전압 신호에 결합된 제1 소스 단자;
    상기 최대 동작 전압 신호에 결합된 제1 게이트 단자; 및
    상기 최대 동작 전압 신호에 결합된 제1 드레인 단자
    를 포함하고,
    상기 제2 다이오드 연결 트랜지스터는:
    상기 제3 동작 전압 신호에 결합된 제2 소스 단자;
    상기 최대 동작 전압 신호에 결합된 제2 게이트 단자; 및
    상기 최대 동작 전압 신호에 결합된 제2 드레인 단자
    를 포함하는 것인 래치-업 방지 회로부.
  17. 메모리 스토리지 시스템의 래치-업을 방지하기 위한 방법으로서,
    상기 메모리 스토리지 시스템에 의해, 상기 메모리 스토리지 시스템의 적어도 하나의 트랜지스터의 적어도 하나의 벌크 영역, 상기 적어도 하나의 트랜지스터의 적어도 하나의 게이트 영역, 및 상기 적어도 하나의 트랜지스터의 적어도 하나의 드레인 영역에, 복수의 동작 전압 신호들 중에서 선택된 제1 동작 전압 신호를 인가하는 단계;
    상기 메모리 스토리지 시스템에 의해, 상기 적어도 하나의 트랜지스터의 적어도 하나의 소스 영역에, 상기 복수의 동작 전압 신호들 중에서 선택된 제2 동작 전압 신호를 인가하는 단계; 및
    상기 메모리 스토리지 시스템에 의해, 상기 제1 동작 전압 신호 및 상기 제2 동작 전압 신호 사이의 절대 차이가 상기 적어도 하나의 트랜지스터의 문턱 전압보다 더 클 때, 상기 제1 동작 전압 신호를 증가시키는 단계
    를 포함하는 메모리 스토리지 시스템의 래치-업을 방지하기 위한 방법.
  18. 제17항에 있어서, 상기 증가시키는 단계는,
    상기 절대 차이가 상기 적어도 하나의 트랜지스터의 문턱 전압보다 더 클 때, 상기 제1 동작 전압 신호를 증가시키도록 상기 적어도 하나의 소스 영역으로부터 상기 적어도 하나의 드레인 영역으로 전류를 공급받는 단계
    를 포함하는 것인 방법.
  19. 제17항에 있어서, 상기 제1 동작 전압 신호를 인가하는 단계는,
    상기 제1 동작 전압 신호가 되도록 상기 복수의 동작 전압 신호들 중에서 최대 동작 전압 신호들을 선택하는 단계를 포함하는 것인 방법.
  20. 제17항에 있어서, 적어도 하나의 제2 트랜지스터의 벌크 영역에 상기 증가된 제1 동작 전압 신호를 인가하여, 상기 적어도 하나의 제2 트랜지스터의 기생 다이오드가 활성화하는 것을 방지하는 단계를 더 포함하는 방법.
KR1020190074033A 2018-06-27 2019-06-21 메모리 스토리지 시스템용 래치-업 방지 회로 KR102315578B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201816020324A 2018-06-27 2018-06-27
US16/020,324 2018-06-27
US16/179,332 US10878852B2 (en) 2018-06-27 2018-11-02 Latch-up prevention circuit for memory storage system
US16/179,332 2018-11-02

Publications (2)

Publication Number Publication Date
KR20200001509A true KR20200001509A (ko) 2020-01-06
KR102315578B1 KR102315578B1 (ko) 2021-10-22

Family

ID=68886178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190074033A KR102315578B1 (ko) 2018-06-27 2019-06-21 메모리 스토리지 시스템용 래치-업 방지 회로

Country Status (4)

Country Link
US (2) US10878852B2 (ko)
KR (1) KR102315578B1 (ko)
CN (1) CN110648697B (ko)
DE (1) DE102019116576A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10878852B2 (en) 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention circuit for memory storage system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557643B1 (ko) * 2003-10-13 2006-03-10 매그나칩 반도체 유한회사 이에스디 보호회로
KR20100082850A (ko) * 2007-11-05 2010-07-20 퀄컴 인코포레이티드 선택가능한 전압 공급을 위한 방법 및 장치
KR20140029060A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 전원 선택 회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09297997A (ja) * 1996-05-02 1997-11-18 Toshiba Corp 不揮発性半導体記憶装置
DE60039027D1 (de) 2000-03-29 2008-07-10 St Microelectronics Srl Spannungsauswahlschaltung für nichtflüchtigen Speicher
KR100452323B1 (ko) 2002-07-02 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 기준전압 선택회로 및 그 방법
US7127622B2 (en) 2003-03-04 2006-10-24 Micron Technology, Inc. Memory subsystem voltage control and method
US7068024B1 (en) 2004-12-30 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage regulator having positive temperature coefficient for self-compensation and related method of regulating voltage
KR100811273B1 (ko) 2006-10-19 2008-03-07 주식회사 하이닉스반도체 반도체 메모리 소자의 외부전원 공급 장치
CN101325084B (zh) * 2007-09-06 2011-05-04 复旦大学 对交叉型存储阵列提供动态电压偏置的方法及其实现电路
US8174867B2 (en) 2009-01-22 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Negative-voltage generator with power tracking for improved SRAM write ability
CN101814321B (zh) * 2009-02-23 2015-11-25 台湾积体电路制造股份有限公司 存储器功率选通电路及方法
KR102261813B1 (ko) 2014-11-26 2021-06-07 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR101675573B1 (ko) 2016-03-21 2016-11-11 주식회사 이노액시스 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치
KR102509328B1 (ko) 2016-08-29 2023-03-15 에스케이하이닉스 주식회사 전압 스위치 장치 및 이를 구비하는 반도체 메모리 장치
US10204906B2 (en) * 2016-12-16 2019-02-12 Intel Corporation Memory with single-event latchup prevention circuitry
US10281502B2 (en) 2017-05-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Maximum voltage selection circuit
US10503421B2 (en) * 2017-06-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Configurable memory storage system
US10878852B2 (en) 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention circuit for memory storage system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557643B1 (ko) * 2003-10-13 2006-03-10 매그나칩 반도체 유한회사 이에스디 보호회로
KR20100082850A (ko) * 2007-11-05 2010-07-20 퀄컴 인코포레이티드 선택가능한 전압 공급을 위한 방법 및 장치
KR20140029060A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 전원 선택 회로

Also Published As

Publication number Publication date
DE102019116576A1 (de) 2020-01-02
KR102315578B1 (ko) 2021-10-22
US11145335B2 (en) 2021-10-12
US10878852B2 (en) 2020-12-29
CN110648697B (zh) 2021-12-31
CN110648697A (zh) 2020-01-03
US20210193191A1 (en) 2021-06-24
US20200005834A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
US6826074B2 (en) Semiconductor memory device
US10949100B2 (en) Configurable memory storage system
US9466357B2 (en) Circuit for mitigating write disturbance of dual-port SRAM
US7492206B2 (en) Level shifter with reduced leakage current and block driver for nonvolatile semiconductor memory device
US20110273940A1 (en) Level shifting circuit
EP3396672B1 (en) Memory cell and associated array structure
JPH02187994A (ja) 半導体記憶装置
US7200053B2 (en) Level shifter for low voltage operation
US10872644B2 (en) Boost bypass circuitry in a memory storage device
KR102315578B1 (ko) 메모리 스토리지 시스템용 래치-업 방지 회로
CN110660416B (zh) 存储装置及其写入驱动器和操作方法
US11675505B2 (en) Configurable memory storage system
US9449679B2 (en) Memory devices and control methods thereof
US7321505B2 (en) Nonvolatile memory utilizing asymmetric characteristics of hot-carrier effect
US7193888B2 (en) Nonvolatile memory circuit based on change in MIS transistor characteristics
TWI789860B (zh) 閂鎖預防電路、選擇電路以及用於預防閂鎖的方法
US9378807B2 (en) Non-volatile static random access memory circuits
JP2006059468A (ja) 半導体記憶装置
US7787313B2 (en) Bitline voltage driver
US10658026B2 (en) Word line pulse width control circuit in static random access memory

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)