JP2002026711A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】 スレッショルド電圧の低い素子および高い素
子が混在した半導体集積回路においてパワーダウン時の
低消費電流を実現し，誤動作を防止すること。 【解決手段】 ＬＶＴブロック１３０とＨＶＴブロック
１４０を有する半導体集積回路１００において，ＬＶＴ
ブロック１３０の電源をコントロールするパワースイッ
チ１２０と，ＬＶＴブロック１３０に電源を供給しない
時，ＬＶＴブロック１３０からの出力信号を所定のレベ
ルに固定する出力ラッパー１５０と，ＬＶＴブロック１
３０に電源を供給しない時，ＬＶＴブロック１３０への
入力電圧を所定のレベルに固定する入力ラッパー１６０
とを備えるように構成する。
子が混在した半導体集積回路においてパワーダウン時の
低消費電流を実現し，誤動作を防止すること。 【解決手段】 ＬＶＴブロック１３０とＨＶＴブロック
１４０を有する半導体集積回路１００において，ＬＶＴ
ブロック１３０の電源をコントロールするパワースイッ
チ１２０と，ＬＶＴブロック１３０に電源を供給しない
時，ＬＶＴブロック１３０からの出力信号を所定のレベ
ルに固定する出力ラッパー１５０と，ＬＶＴブロック１
３０に電源を供給しない時，ＬＶＴブロック１３０への
入力電圧を所定のレベルに固定する入力ラッパー１６０
とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路にか
かり，特に，携帯機器におけるシステムＬＳＩのよう
に，動作時はスピード性能を求められ，非動作時は低消
費電力を求められる半導体集積回路に関する。
かり，特に，携帯機器におけるシステムＬＳＩのよう
に，動作時はスピード性能を求められ，非動作時は低消
費電力を求められる半導体集積回路に関する。
【０００２】
【従来の技術】従来，半導体集積回路は，例えばＰＭＯ
Ｓ，ＮＭＯＳ等のトランジスタを組み合わせて実現して
いる。同一のトランジスタサイズで，このインバータ回
路を高速に動作させるためには，このトランジスタのス
レッショルド電圧を低い値，通常は約０．６Ｖ程度のス
レッショルド電圧に対して，例えば０．２Ｖ程度にする
ことが一番効果的である。
Ｓ，ＮＭＯＳ等のトランジスタを組み合わせて実現して
いる。同一のトランジスタサイズで，このインバータ回
路を高速に動作させるためには，このトランジスタのス
レッショルド電圧を低い値，通常は約０．６Ｖ程度のス
レッショルド電圧に対して，例えば０．２Ｖ程度にする
ことが一番効果的である。
【０００３】しかしながら，スレッショルド電圧を低い
値に設定すると，ゲートがオフの状態においてもリーク
電流が発生し，非動作時の消費電流が増加する。このた
め，次のような対策が従来提案されていた。
値に設定すると，ゲートがオフの状態においてもリーク
電流が発生し，非動作時の消費電流が増加する。このた
め，次のような対策が従来提案されていた。
【０００４】図１４は，従来の半導体集積回路１０の構
成図である。図１４に示すように，トランジスタ回路３
０の電源線に，電源供給用のスレッショルド電圧の高い
素子，すなわちゲートがオフの時であってもリーク電流
が流れない素子を用いたパワースイッチ２０を取り付け
る，ＭＴＣＭＯＳ（Ｍｕｌｔｉ Ｔｈｒｅｓｈｏｌｄ−
Ｖｏｌｔａｇｅ ＣＭＯＳ）構成とし，非動作時は電源
の供給を断つ方式である。
成図である。図１４に示すように，トランジスタ回路３
０の電源線に，電源供給用のスレッショルド電圧の高い
素子，すなわちゲートがオフの時であってもリーク電流
が流れない素子を用いたパワースイッチ２０を取り付け
る，ＭＴＣＭＯＳ（Ｍｕｌｔｉ Ｔｈｒｅｓｈｏｌｄ−
Ｖｏｌｔａｇｅ ＣＭＯＳ）構成とし，非動作時は電源
の供給を断つ方式である。
【０００５】
【発明が解決しようとする課題】しかしながら，スレッ
ショルド電圧の低い素子で構成されるブロック（以下Ｌ
ＶＴブロックと記載する）だけで構成されているＬＳＩ
の場合には特に問題はなかったが，システムＬＳＩのよ
うにスレッショルド電圧の高い素子で構成されるブロッ
ク（以下ＨＶＴブロックと記載する）とＬＶＴブロック
が混在するＬＳＩでは，ＬＶＴブロックに電源に供給し
ていない時，すなわちパワーダウン時にＬＶＴブロック
の出力がハイインピーダンスになることにより，動作し
ているＨＶＴブロックの入力信号もハイインピーダンス
になってしまい，ＨＶＴブロックにおいて誤動作や，多
大な電力を消費してしまうという問題があった。
ショルド電圧の低い素子で構成されるブロック（以下Ｌ
ＶＴブロックと記載する）だけで構成されているＬＳＩ
の場合には特に問題はなかったが，システムＬＳＩのよ
うにスレッショルド電圧の高い素子で構成されるブロッ
ク（以下ＨＶＴブロックと記載する）とＬＶＴブロック
が混在するＬＳＩでは，ＬＶＴブロックに電源に供給し
ていない時，すなわちパワーダウン時にＬＶＴブロック
の出力がハイインピーダンスになることにより，動作し
ているＨＶＴブロックの入力信号もハイインピーダンス
になってしまい，ＨＶＴブロックにおいて誤動作や，多
大な電力を消費してしまうという問題があった。
【０００６】本発明は，従来の半導体集積回路が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩ
においてパワーダウン時の低消費電流を実現することの
可能な，新規かつ改良された半導体集積回路を提供する
ことである。
上記問題点に鑑みてなされたものであり，本発明の目的
は，ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩ
においてパワーダウン時の低消費電流を実現することの
可能な，新規かつ改良された半導体集積回路を提供する
ことである。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，異なるスレッショル
ド電圧をもつ素子が混在する半導体集積回路において，
ＬＶＴブロックの電源をコントロールする手段と，ＬＶ
Ｔブロックに電源を供給しない時，ＬＶＴブロックから
の出力信号を所定のレベルに固定する手段と，ＬＶＴブ
ロックに電源を供給しない時，ＬＶＴブロックへの入力
電圧を所定のレベルに固定する手段とを有する半導体集
積回路が提供される。ここで，ＬＶＴブロックへの入力
電圧を所定のレベルに固定する手段は，ＬＶＴブロック
の回路構成によっては，省くことができる。
め，本発明の第１の観点によれば，異なるスレッショル
ド電圧をもつ素子が混在する半導体集積回路において，
ＬＶＴブロックの電源をコントロールする手段と，ＬＶ
Ｔブロックに電源を供給しない時，ＬＶＴブロックから
の出力信号を所定のレベルに固定する手段と，ＬＶＴブ
ロックに電源を供給しない時，ＬＶＴブロックへの入力
電圧を所定のレベルに固定する手段とを有する半導体集
積回路が提供される。ここで，ＬＶＴブロックへの入力
電圧を所定のレベルに固定する手段は，ＬＶＴブロック
の回路構成によっては，省くことができる。
【０００８】出力信号のレベルは，ＧＮＤ，ＶＤＤ，お
よびＬＶＴブロックへ供給していた電源を切る直前に出
力されていた値とすることができる。入力電圧は，ハイ
インピーダンスであることが好ましい。
よびＬＶＴブロックへ供給していた電源を切る直前に出
力されていた値とすることができる。入力電圧は，ハイ
インピーダンスであることが好ましい。
【０００９】また，本発明の第２の観点によれば，異な
るスレッショルド電圧をもつ素子が混在する半導体集積
回路において，ＬＶＴブロックの電源をコントロールす
る手段と，ＬＶＴブロックに電源を供給しない時，ＨＶ
Ｔブロックからの出力信号を所定のレベルに固定する手
段と，ＬＶＴブロックに電源を供給しない時，ＨＶＴブ
ロックへの入力電圧を所定のレベルに固定する手段とを
有する半導体集積回路が提供される。ここで，ＨＶＴブ
ロックからの出力信号を所定のレベルに固定する手段
は，ＬＶＴブロックの回路構成によっては，省くことが
できる。
るスレッショルド電圧をもつ素子が混在する半導体集積
回路において，ＬＶＴブロックの電源をコントロールす
る手段と，ＬＶＴブロックに電源を供給しない時，ＨＶ
Ｔブロックからの出力信号を所定のレベルに固定する手
段と，ＬＶＴブロックに電源を供給しない時，ＨＶＴブ
ロックへの入力電圧を所定のレベルに固定する手段とを
有する半導体集積回路が提供される。ここで，ＨＶＴブ
ロックからの出力信号を所定のレベルに固定する手段
は，ＬＶＴブロックの回路構成によっては，省くことが
できる。
【００１０】入力電圧のレベルは，ＧＮＤ，ＶＤＤ，お
よびＬＶＴブロックへ供給していた電源を切る直前にＨ
ＶＴブロックに入力されていた値とすることができる。
出力信号は，ハイインピーダンスであることが好まし
い。
よびＬＶＴブロックへ供給していた電源を切る直前にＨ
ＶＴブロックに入力されていた値とすることができる。
出力信号は，ハイインピーダンスであることが好まし
い。
【００１１】かかる構成によれば，ＬＶＴブロックへ供
給していた電源を切った状態でも，ＨＶＴブロックにお
いて誤動作や，多大な電力消費が起こることのない半導
体集積回路が提供される。
給していた電源を切った状態でも，ＨＶＴブロックにお
いて誤動作や，多大な電力消費が起こることのない半導
体集積回路が提供される。
【００１２】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
本発明にかかる半導体集積回路の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。
【００１３】（第１の実施の形態）図１は，本発明の第
１の実施形態にかかる半導体集積回路１００の構成図で
ある。図１に示すように，半導体集積回路１００は，パ
ワースイッチ１２０，ＬＶＴブロック１３０，ＨＶＴブ
ロック１４０，出力ラッパー１５０，入力ラッパー１６
０を有している。
１の実施形態にかかる半導体集積回路１００の構成図で
ある。図１に示すように，半導体集積回路１００は，パ
ワースイッチ１２０，ＬＶＴブロック１３０，ＨＶＴブ
ロック１４０，出力ラッパー１５０，入力ラッパー１６
０を有している。
【００１４】パワースイッチ１２０は，ＬＶＴブロック
１３０に電源を供給する。出力ラッパー１５０は，ＬＶ
Ｔブロックのパワーダウン時にＬＶＴブロックからの出
力レベルを固定する。入力ラッパー１６０は，ＬＶＴブ
ロックのパワーダウン時にＬＶＴブロックへレベルを入
力させず，ハイインピーダンスにする。このような構成
により，パワーダウン時のＨＶＴブロックの誤操作防止
および低消費電流化を可能にしている。
１３０に電源を供給する。出力ラッパー１５０は，ＬＶ
Ｔブロックのパワーダウン時にＬＶＴブロックからの出
力レベルを固定する。入力ラッパー１６０は，ＬＶＴブ
ロックのパワーダウン時にＬＶＴブロックへレベルを入
力させず，ハイインピーダンスにする。このような構成
により，パワーダウン時のＨＶＴブロックの誤操作防止
および低消費電流化を可能にしている。
【００１５】半導体集積回路１００の動作について，図
２を参照しながら説明する。図２は，半導体集積回路１
００におけるモード移行のシーケンスを示した図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
２を参照しながら説明する。図２は，半導体集積回路１
００におけるモード移行のシーケンスを示した図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
【００１６】パワースイッチ１２０のパワーコントロー
ル信号をＯＮ状態にし，ＬＶＴブロック１３０に電源を
供給する（時刻ｔ１１）。入力ラッパー１６０の入力コ
ントロール信号をＯＮ状態にし，ＬＶＴブロックへの入
力信号を受け付け可能にする（時刻ｔ１２）。
ル信号をＯＮ状態にし，ＬＶＴブロック１３０に電源を
供給する（時刻ｔ１１）。入力ラッパー１６０の入力コ
ントロール信号をＯＮ状態にし，ＬＶＴブロックへの入
力信号を受け付け可能にする（時刻ｔ１２）。
【００１７】ＬＶＴブロック１３０にパワーオンリセッ
ト動作が必要な場合はリセット動作を行う。その後，出
力ラッパー１５０のマスク信号をＯＦＦ状態にし，ＬＶ
Ｔブロック１３０への出力信号を伝達可能にする（時刻
ｔ１３）。この後は通常の動作となる。
ト動作が必要な場合はリセット動作を行う。その後，出
力ラッパー１５０のマスク信号をＯＦＦ状態にし，ＬＶ
Ｔブロック１３０への出力信号を伝達可能にする（時刻
ｔ１３）。この後は通常の動作となる。
【００１８】次に，パワーダウンモードへの移行動作の
説明を行う。出力ラッパー１５０のマスク信号をＯＮ状
態とし，ＬＶＴブロック１３０からの出力レベルを所定
のレベルに固定する（時刻ｔ１４）。
説明を行う。出力ラッパー１５０のマスク信号をＯＮ状
態とし，ＬＶＴブロック１３０からの出力レベルを所定
のレベルに固定する（時刻ｔ１４）。
【００１９】同時に入力ラッパー１６０の入力コントロ
ール信号をＯＦＦ状態にし，ＬＶＴブロック１３０への
入力信号をハイインピーダンスにする（時刻ｔ１５）。
その後，パワースイッチ１２０のパワーコントロール信
号をＯＦＦ状態にし，ＬＶＴブロック１３０への電源供
給を断つ（時刻ｔ１６）。
ール信号をＯＦＦ状態にし，ＬＶＴブロック１３０への
入力信号をハイインピーダンスにする（時刻ｔ１５）。
その後，パワースイッチ１２０のパワーコントロール信
号をＯＦＦ状態にし，ＬＶＴブロック１３０への電源供
給を断つ（時刻ｔ１６）。
【００２０】以上説明したように，本実施の形態によれ
ば，上述のように動作する入力ラッパー１６０と出力ラ
ッパー１５０をＬＶＴブロック１３０に接続することに
より，ＬＶＴブロック１３０へ電源を供給しないパワー
ダウン時もＬＶＴブロック１３０からの出力レベルを所
定のレベルに固定でき，かつＬＶＴブロック１３０への
入力信号をハイインピーダンスにできるため，パワーダ
ウン時も動作しているＨＶＴブロック１４０の誤動作を
防止できる。
ば，上述のように動作する入力ラッパー１６０と出力ラ
ッパー１５０をＬＶＴブロック１３０に接続することに
より，ＬＶＴブロック１３０へ電源を供給しないパワー
ダウン時もＬＶＴブロック１３０からの出力レベルを所
定のレベルに固定でき，かつＬＶＴブロック１３０への
入力信号をハイインピーダンスにできるため，パワーダ
ウン時も動作しているＨＶＴブロック１４０の誤動作を
防止できる。
【００２１】さらに，ＨＶＴブロック１４０の入力レベ
ルがハイインピーダンスになることにより入力部に電流
が流れないため，低消費電力化が可能である。またこの
電流はＬＳＩをラッチアップさせるトリガにもなりうる
ので，ラッチアップの防止にもつながる。
ルがハイインピーダンスになることにより入力部に電流
が流れないため，低消費電力化が可能である。またこの
電流はＬＳＩをラッチアップさせるトリガにもなりうる
ので，ラッチアップの防止にもつながる。
【００２２】（第２の実施の形態）図３は，第２の実施
の形態にかかる半導体集積回路２００を示す図である。
図３に示すように，半導体集積回路２００は，パワース
イッチ２２０，ＬＶＴブロック２３０，ＨＶＴブロック
２４０，出力ラッパー２５０，入力ラッパー２６０を有
しており，概略的な構成は，第１の実施形態にかかる半
導体集積回路１００と同一である。
の形態にかかる半導体集積回路２００を示す図である。
図３に示すように，半導体集積回路２００は，パワース
イッチ２２０，ＬＶＴブロック２３０，ＨＶＴブロック
２４０，出力ラッパー２５０，入力ラッパー２６０を有
しており，概略的な構成は，第１の実施形態にかかる半
導体集積回路１００と同一である。
【００２３】半導体集積回路２００においては，パワー
スイッチ２２０をＰＭＯＳ２２２およびインバータ回路
２２４で，ＬＶＴブロック２３０からの出力ラッパー２
５０を２入力ＡＮＤゲート２５４およびインバータ回路
２５２で，ＬＶＴブロックへの入力ラッパー２６０をト
ライステートバッファ２６２でおのおの構成することに
より，パワーダウン時のＨＶＴブロックの誤操作防止お
よび低消費電流化を可能にしている。
スイッチ２２０をＰＭＯＳ２２２およびインバータ回路
２２４で，ＬＶＴブロック２３０からの出力ラッパー２
５０を２入力ＡＮＤゲート２５４およびインバータ回路
２５２で，ＬＶＴブロックへの入力ラッパー２６０をト
ライステートバッファ２６２でおのおの構成することに
より，パワーダウン時のＨＶＴブロックの誤操作防止お
よび低消費電流化を可能にしている。
【００２４】ＬＶＴブロック２３０からの出力ラッパー
２５０を，２入力ＡＮＤゲート２５４およびインバータ
回路２５２で構成すると，マスク信号をＯＮ状態にした
際，ＬＶＴブロック２３０からの出力をＧＮＤレベルに
固定できる。
２５０を，２入力ＡＮＤゲート２５４およびインバータ
回路２５２で構成すると，マスク信号をＯＮ状態にした
際，ＬＶＴブロック２３０からの出力をＧＮＤレベルに
固定できる。
【００２５】また，ＬＶＴブロック２３０への入力ラッ
パー２６０をトライステートバッファ２６２で構成する
と，入力コントロール信号がＯＦＦ状態のときには，出
力がハイインピーダンスになる。よって第１の実施の形
態と同様の効果を得られる。
パー２６０をトライステートバッファ２６２で構成する
と，入力コントロール信号がＯＦＦ状態のときには，出
力がハイインピーダンスになる。よって第１の実施の形
態と同様の効果を得られる。
【００２６】（第３の実施の形態）図４は，第３の実施
の形態にかかる出力ラッパー３５０を示す図である。図
４に示すように，本実施の形態では，第２の実施形態に
かかる半導体集積回路２００におけるＬＶＴブロック２
３０からの出力ラッパー２５０に替えて，２入力ＯＲゲ
ート３５２で構成する出力ラッパー３５０を用いる。
の形態にかかる出力ラッパー３５０を示す図である。図
４に示すように，本実施の形態では，第２の実施形態に
かかる半導体集積回路２００におけるＬＶＴブロック２
３０からの出力ラッパー２５０に替えて，２入力ＯＲゲ
ート３５２で構成する出力ラッパー３５０を用いる。
【００２７】すなわち，ＬＶＴブロック２３０の出力端
子２３２からの出力を２入力ＯＲゲート３５２の入力端
子３５６に，マスク信号を，入力端子３５４に入力す
る。また，２入力ＯＲゲート３５２の出力端子３５８か
らの出力をＨＶＴブロック２４０の入力端子２４４に入
力する。
子２３２からの出力を２入力ＯＲゲート３５２の入力端
子３５６に，マスク信号を，入力端子３５４に入力す
る。また，２入力ＯＲゲート３５２の出力端子３５８か
らの出力をＨＶＴブロック２４０の入力端子２４４に入
力する。
【００２８】本実施の形態は，ＬＶＴブロックからの出
力ラッパー３５０の構成以外は第２の実施形態と同様な
ため，ＬＶＴブロックの出力ラッパー３５０が２入力Ｏ
Ｒゲート３５２で構成可能であることのみ説明する。
力ラッパー３５０の構成以外は第２の実施形態と同様な
ため，ＬＶＴブロックの出力ラッパー３５０が２入力Ｏ
Ｒゲート３５２で構成可能であることのみ説明する。
【００２９】ＬＶＴブロックからの出力ラッパーを２入
力ＯＲゲートで構成した場合，マスク信号をＯＮ状態に
すると，ＬＶＴブロックからの出力をＶＤＤレベルに固
定できるため，パワーダウン時のＨＶＴブロックの誤操
作防止および低消費電流化が可能になる。よって，本構
成をとることにより，第１および第２の実施形態と同様
の効果を得られる。
力ＯＲゲートで構成した場合，マスク信号をＯＮ状態に
すると，ＬＶＴブロックからの出力をＶＤＤレベルに固
定できるため，パワーダウン時のＨＶＴブロックの誤操
作防止および低消費電流化が可能になる。よって，本構
成をとることにより，第１および第２の実施形態と同様
の効果を得られる。
【００３０】（第４の実施の形態）図５は，本発明の第
４の実施形態にかかる半導体集積回路４００の構成図，
図６は，パワーダウン時も状態保持可能なフリップフロ
ップ回路を示す図である。図５に示すように，半導体集
積回路４００は，パワースイッチ４２０，ＬＶＴブロッ
ク４３０，ＨＶＴブロック４４０，出力ラッパー４５
０，入力ラッパー４６０を有しており，概略的な構成
は，第１の実施形態にかかる半導体集積回路１００と同
一である。
４の実施形態にかかる半導体集積回路４００の構成図，
図６は，パワーダウン時も状態保持可能なフリップフロ
ップ回路を示す図である。図５に示すように，半導体集
積回路４００は，パワースイッチ４２０，ＬＶＴブロッ
ク４３０，ＨＶＴブロック４４０，出力ラッパー４５
０，入力ラッパー４６０を有しており，概略的な構成
は，第１の実施形態にかかる半導体集積回路１００と同
一である。
【００３１】半導体集積回路４００においては，パワー
スイッチ４２０をＰＭＯＳ４２２およびインバータ回路
４２４で，ＬＶＴブロック４３０への入力ラッパー４６
０をトライステートバッファ４６２でおのおの構成す
る。
スイッチ４２０をＰＭＯＳ４２２およびインバータ回路
４２４で，ＬＶＴブロック４３０への入力ラッパー４６
０をトライステートバッファ４６２でおのおの構成す
る。
【００３２】また，図６のようなＬＶＴブロック内のラ
ッチやフリップフロッブ回路等のデータ保持回路に，パ
ワーダウン時もデータが保持可能な構成のものを使用
し，ＬＶＴブロック４３０からの出力ラッパー４５０を
ラッチ回路４５２で構成することにより，パワーダウン
時のＨＶＴブロックの誤操作防止および低消費電流化を
可能にしている。
ッチやフリップフロッブ回路等のデータ保持回路に，パ
ワーダウン時もデータが保持可能な構成のものを使用
し，ＬＶＴブロック４３０からの出力ラッパー４５０を
ラッチ回路４５２で構成することにより，パワーダウン
時のＨＶＴブロックの誤操作防止および低消費電流化を
可能にしている。
【００３３】次に，半導体集積回路４００の動作の説明
を行う。図１１はモード移行のシーケンスを示す図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
を行う。図１１はモード移行のシーケンスを示す図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
【００３４】パワースイッチ４２０のパワーコントロー
ル信号をＯＮ状態にし，ＬＶＴブロック４３０に電源を
供給する（時刻ｔ４１）。この時，フリップフロップ等
の状態保持回路は図６の一例のようにパワーダウン時も
パワーダウン前の状態を保持可能となっている。
ル信号をＯＮ状態にし，ＬＶＴブロック４３０に電源を
供給する（時刻ｔ４１）。この時，フリップフロップ等
の状態保持回路は図６の一例のようにパワーダウン時も
パワーダウン前の状態を保持可能となっている。
【００３５】入力ラッパー４６０の入力コントロール信
号をＯＮ状態にし，ＬＶＴブロック４３０への入力信号
を受け付け可能にする（時刻ｔ４２）。出力ラッパー４
５０のマスク信号をＯＦＦ状態にし，ＬＶＴブロック４
３０の出力信号を伝達可能にする（時刻ｔ４３）。この
出力ラッパ４５０もＬＶＴブロック４３０のパワーダウ
ン前の出力状態を保持している。よって，リセット動作
なしに，容易にパワーダウン前の状態に復帰可能であ
る。この後は通常の動作となる。
号をＯＮ状態にし，ＬＶＴブロック４３０への入力信号
を受け付け可能にする（時刻ｔ４２）。出力ラッパー４
５０のマスク信号をＯＦＦ状態にし，ＬＶＴブロック４
３０の出力信号を伝達可能にする（時刻ｔ４３）。この
出力ラッパ４５０もＬＶＴブロック４３０のパワーダウ
ン前の出力状態を保持している。よって，リセット動作
なしに，容易にパワーダウン前の状態に復帰可能であ
る。この後は通常の動作となる。
【００３６】次に，パワーダウンモードへの移行動作の
説明を行う。出力ラッパー４５０のマスク信号をＯＮ状
態とし，ＬＶＴブロック４３０からの出力レベルをパワ
ーダウン前最終レベルに固定する（時刻ｔ４４）。
説明を行う。出力ラッパー４５０のマスク信号をＯＮ状
態とし，ＬＶＴブロック４３０からの出力レベルをパワ
ーダウン前最終レベルに固定する（時刻ｔ４４）。
【００３７】入力ラッパー４６０の入力コントロール信
号をＯＦＦ状態にし，ＬＶＴブロック４３０への入力信
号をハイインピーダンスにする（時刻ｔ４５）。パワー
スイッチ４２０のパワーコントロール信号をＯＦＦ状態
にし，ＬＶＴブロック４３０への電源供給を断つ（時刻
ｔ４６）。この時，フリップフロップ等の状態保持回路
は図６の一例のように，パワーダウン時もパワーダウン
前の状態が保持可能となっている。
号をＯＦＦ状態にし，ＬＶＴブロック４３０への入力信
号をハイインピーダンスにする（時刻ｔ４５）。パワー
スイッチ４２０のパワーコントロール信号をＯＦＦ状態
にし，ＬＶＴブロック４３０への電源供給を断つ（時刻
ｔ４６）。この時，フリップフロップ等の状態保持回路
は図６の一例のように，パワーダウン時もパワーダウン
前の状態が保持可能となっている。
【００３８】かかる構成をとることにより，第１の実施
の形態と同様の効果を得られる上に，ＬＶＴブロック４
３０内のデータ保持回路はパワーダウンの前後でデータ
に変化がなく，ＬＶＴブロック４３０からの出力ラッパ
ー４５０によって出力レベルもパワーダウンの前後で変
化ないので，パワーダウン前後で，同じ状況にすること
ができる。
の形態と同様の効果を得られる上に，ＬＶＴブロック４
３０内のデータ保持回路はパワーダウンの前後でデータ
に変化がなく，ＬＶＴブロック４３０からの出力ラッパ
ー４５０によって出力レベルもパワーダウンの前後で変
化ないので，パワーダウン前後で，同じ状況にすること
ができる。
【００３９】（第５の実施の形態）図８は，第５の実施
形態にかかる半導体集積回路５００の構成図である。図
５に示すように，半導体集積回路５００はパワースイッ
チ５２０，ＬＶＴブロック５３０，ＨＶＴブロック５４
０，出力ラッパー５５０を有している。
形態にかかる半導体集積回路５００の構成図である。図
５に示すように，半導体集積回路５００はパワースイッ
チ５２０，ＬＶＴブロック５３０，ＨＶＴブロック５４
０，出力ラッパー５５０を有している。
【００４０】本実施の形態にかかる半導体集積回路５０
０は，ＬＶＴブロック５３０への入力ラッパーのコント
ロールが不要な以外は第１の実施の形態と同様なため，
ＬＶＴブロック５３０への入力ラッパーが省略できる理
由のみ説明する。
０は，ＬＶＴブロック５３０への入力ラッパーのコント
ロールが不要な以外は第１の実施の形態と同様なため，
ＬＶＴブロック５３０への入力ラッパーが省略できる理
由のみ説明する。
【００４１】ＬＶＴブロック５３０の入力ピンの状態が
電気的に電源線とつながっていない，いわゆる絶縁され
た状態であるとき，ＬＶＴブロック５３０への電源供給
が絶たれた状態下において，ＬＶＴブロック５３０の入
力ピンへ信号レベルが印可されても，電源線と電気的に
接続されていないため，ラッチアップや消費電流の増大
等の問題が発生しない。よって本条件が満たせた場合
は，ＬＶＴブロック５３０への入力ラッパーは省略で
き，第１の実施形態と同様の効果が得られる。
電気的に電源線とつながっていない，いわゆる絶縁され
た状態であるとき，ＬＶＴブロック５３０への電源供給
が絶たれた状態下において，ＬＶＴブロック５３０の入
力ピンへ信号レベルが印可されても，電源線と電気的に
接続されていないため，ラッチアップや消費電流の増大
等の問題が発生しない。よって本条件が満たせた場合
は，ＬＶＴブロック５３０への入力ラッパーは省略で
き，第１の実施形態と同様の効果が得られる。
【００４２】このとき，パワースイッチ５２０，出力ラ
ッパー５５０の例としては，第２，３および第４の実施
形態において示した回路構成を用いることができる。
ッパー５５０の例としては，第２，３および第４の実施
形態において示した回路構成を用いることができる。
【００４３】（第６の実施の形態）図９は，本発明の第
６の実施形態にかかる半導体集積回路６００の構成図で
ある。図９に示すように，半導体集積回路６００は，パ
ワースイッチ６２０，ＬＶＴブロック６３０，ＨＶＴブ
ロック６４０，出力ラッパー６５０，入力ラッパー６６
０を有している。
６の実施形態にかかる半導体集積回路６００の構成図で
ある。図９に示すように，半導体集積回路６００は，パ
ワースイッチ６２０，ＬＶＴブロック６３０，ＨＶＴブ
ロック６４０，出力ラッパー６５０，入力ラッパー６６
０を有している。
【００４４】パワースイッチ６２０は，ＬＶＴブロック
６３０に電源を供給する。入力ラッパー６６０は，ＬＶ
Ｔブロックがパワーダウン時にＨＶＴブロック６４０へ
入力するレベルを固定する。出力ラッパー６５０は，Ｌ
ＶＴブロック６３０がパワーダウン時にＨＶＴブロック
６４０から出力するレベルをハイインピーダンスにす
る。このように構成することにより，パワーダウン時の
ＨＶＴブロック６４０の誤操作防止および低消費電流化
を可能にしている。
６３０に電源を供給する。入力ラッパー６６０は，ＬＶ
Ｔブロックがパワーダウン時にＨＶＴブロック６４０へ
入力するレベルを固定する。出力ラッパー６５０は，Ｌ
ＶＴブロック６３０がパワーダウン時にＨＶＴブロック
６４０から出力するレベルをハイインピーダンスにす
る。このように構成することにより，パワーダウン時の
ＨＶＴブロック６４０の誤操作防止および低消費電流化
を可能にしている。
【００４５】次に半導体集積回路６００の動作の説明を
行う。図１０はモード移行のシーケンスを示す図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
行う。図１０はモード移行のシーケンスを示す図であ
る。まず，パワーダウンモードからの復帰動作について
説明する。
【００４６】パワースイッチ６２０のパワーコントロー
ル信号をＯＮ状態に，ＬＶＴブロック６３０に電源を供
給する（時刻ｔ６１）。出力ラッパー６５０の出力コン
トロール信号をＯＮ状態にし，ＨＶＴブロック６４０か
ら信号レベルを出力する（時刻ｔ６２）。
ル信号をＯＮ状態に，ＬＶＴブロック６３０に電源を供
給する（時刻ｔ６１）。出力ラッパー６５０の出力コン
トロール信号をＯＮ状態にし，ＨＶＴブロック６４０か
ら信号レベルを出力する（時刻ｔ６２）。
【００４７】ＬＶＴブロック６３０にパワーオンリセッ
ト動作が必要な場合はリセット動作を行う。その後，入
力ラッパー６６０のマスク信号をＯＦＦ状態にし，ＨＶ
Ｔブロック６４０への入力信号を受け付け可能な状態と
する（時刻ｔ６３）。この後は通常の動作となる。
ト動作が必要な場合はリセット動作を行う。その後，入
力ラッパー６６０のマスク信号をＯＦＦ状態にし，ＨＶ
Ｔブロック６４０への入力信号を受け付け可能な状態と
する（時刻ｔ６３）。この後は通常の動作となる。
【００４８】次に，パワーダウンモードへの移行動作の
説明を行う。入力ラッパー６６０のマスク信号をＯＮ状
態とし，ＨＶＴブロック６４０への入力信号を所定のレ
ベルに固定する（時刻ｔ６４）。
説明を行う。入力ラッパー６６０のマスク信号をＯＮ状
態とし，ＨＶＴブロック６４０への入力信号を所定のレ
ベルに固定する（時刻ｔ６４）。
【００４９】出力ラッパー６５０の出力コントロール信
号をＯＦＦにし，ＨＶＴブロック６４０からの出力をハ
イインピーダンスにする（時刻ｔ６５）。パワースイッ
チ６２０のパワーコントロール信号をＯＦＦ状態にし，
ＬＶＴブロック６３０への電源の供給を断つ（時刻ｔ６
６）。
号をＯＦＦにし，ＨＶＴブロック６４０からの出力をハ
イインピーダンスにする（時刻ｔ６５）。パワースイッ
チ６２０のパワーコントロール信号をＯＦＦ状態にし，
ＬＶＴブロック６３０への電源の供給を断つ（時刻ｔ６
６）。
【００５０】このように動作する入力ラッパー６６０と
出力ラッパー６５０をＨＶＴブロック６４０に接続する
ことにより，ＬＶＴブロック６３０へ電源を供給しない
パワーダウン時もＨＶＴブロック６４０への入力レベル
を所定のしべルに固定できる。
出力ラッパー６５０をＨＶＴブロック６４０に接続する
ことにより，ＬＶＴブロック６３０へ電源を供給しない
パワーダウン時もＨＶＴブロック６４０への入力レベル
を所定のしべルに固定できる。
【００５１】さらに，ＨＶＴブロック６４０からの出力
信号をハイインピーダンスにできるため，パワーダウン
時も動作しているＨＶＴブロック６４０の誤動作を防止
し，かつＨＶＴブロック６４０の入力レベルがハイイン
ピーダンスになることによる入力部への電流が流れない
ため，低消費電力化が実現できる。またこの電流はＬＳ
Ｉをラッチアップさせるトリガにもなりうるので，ラッ
チアップの防止にもつながる。
信号をハイインピーダンスにできるため，パワーダウン
時も動作しているＨＶＴブロック６４０の誤動作を防止
し，かつＨＶＴブロック６４０の入力レベルがハイイン
ピーダンスになることによる入力部への電流が流れない
ため，低消費電力化が実現できる。またこの電流はＬＳ
Ｉをラッチアップさせるトリガにもなりうるので，ラッ
チアップの防止にもつながる。
【００５２】（第７の実施の形態）図１１は，第７の実
施の形態にかかる半導体集積回路７００を示す図であ
る。図１１に示すように，半導体集積回路７００は，パ
ワースイッチ７２０，ＬＶＴブロック７３０，ＨＶＴブ
ロック７４０，出力ラッパー７５０，入力ラッパー７６
０を有しており，概略的な構成は，第６の実施形態にか
かる半導体集積回路６００と同一である。
施の形態にかかる半導体集積回路７００を示す図であ
る。図１１に示すように，半導体集積回路７００は，パ
ワースイッチ７２０，ＬＶＴブロック７３０，ＨＶＴブ
ロック７４０，出力ラッパー７５０，入力ラッパー７６
０を有しており，概略的な構成は，第６の実施形態にか
かる半導体集積回路６００と同一である。
【００５３】半導体集積回路７００においては，パワー
スイッチ７２０をＰＭＯＳ７２２およびインバータ回路
７２４で，ＨＶＴブロック７４０への入力ラッパー７６
０を２入力ＡＮＤゲート７６４およびインバータ回路７
６２で，ＨＶＴブロック７４０からの出力ラッパー７５
０をトライステートバッファ７５２でおのおの構成する
ことにより，パワーダウン時のＨＶＴブロックの誤操作
防止および低消費電流化を可能にしている。
スイッチ７２０をＰＭＯＳ７２２およびインバータ回路
７２４で，ＨＶＴブロック７４０への入力ラッパー７６
０を２入力ＡＮＤゲート７６４およびインバータ回路７
６２で，ＨＶＴブロック７４０からの出力ラッパー７５
０をトライステートバッファ７５２でおのおの構成する
ことにより，パワーダウン時のＨＶＴブロックの誤操作
防止および低消費電流化を可能にしている。
【００５４】ＨＶＴブロック７４０への入力ラッパー７
６０を，２入力ＡＮＤゲート７６４およびインバータ回
路７６２で構成すると，マスク信号をＯＮ状態にした
際，ＨＶＴブロック７４０への入力をＧＮＤレベルに固
定できる。
６０を，２入力ＡＮＤゲート７６４およびインバータ回
路７６２で構成すると，マスク信号をＯＮ状態にした
際，ＨＶＴブロック７４０への入力をＧＮＤレベルに固
定できる。
【００５５】また，ＨＶＴブロック７４０からの出力ラ
ッパー７６０をトライステートバッファ７５２で構成す
ると，出力コントロール信号がＯＦＦ状態のときには，
出力がハイインピーダンスになる。よって第６の実施の
形態と同様の効果を得られる。
ッパー７６０をトライステートバッファ７５２で構成す
ると，出力コントロール信号がＯＦＦ状態のときには，
出力がハイインピーダンスになる。よって第６の実施の
形態と同様の効果を得られる。
【００５６】（第８の実施の形態）図１２は，第８の実
施の形態にかかる入力ラッパー８６０を示す図である。
図１２に示すように，本実施の形態では，第７の実施形
態のＨＶＴブロック７４０への入力ラッパー７６０に替
えて，２入力ＯＲゲート８６２で構成する入力ラッパー
８６０を用いる。
施の形態にかかる入力ラッパー８６０を示す図である。
図１２に示すように，本実施の形態では，第７の実施形
態のＨＶＴブロック７４０への入力ラッパー７６０に替
えて，２入力ＯＲゲート８６２で構成する入力ラッパー
８６０を用いる。
【００５７】すなわち，ＬＶＴブロック７３０の出力端
子７３２からの出力を２入力ＯＲゲート８６２の入力端
子８６４に，マスク信号を，入力端子８６６に入力す
る。また，２入力ＯＲゲート８６２の出力端子８６８か
らの出力をＨＶＴブロック７４０の入力端子７４４に入
力する。
子７３２からの出力を２入力ＯＲゲート８６２の入力端
子８６４に，マスク信号を，入力端子８６６に入力す
る。また，２入力ＯＲゲート８６２の出力端子８６８か
らの出力をＨＶＴブロック７４０の入力端子７４４に入
力する。
【００５８】本実施の形態は，ＨＶＴブロックへの入力
ラッパー８６０の構成以外は第７の実施形態と同様なた
め，ＨＶＴブロックの入力ラッパー８６０が２入力ＯＲ
ゲート８６２で構成可能であることのみ説明する。
ラッパー８６０の構成以外は第７の実施形態と同様なた
め，ＨＶＴブロックの入力ラッパー８６０が２入力ＯＲ
ゲート８６２で構成可能であることのみ説明する。
【００５９】ＨＶＴブロック７４０への入力ラッパー８
６０を２入力ＯＲゲート８６２で構成した場合，マスク
信号をＯＮ状態にすると，ＨＶＴブロックへの入力をＶ
ＤＤレベルに固定できるため，パワーダウン時のＨＶＴ
ブロックの誤操作防止および低消費電流化が可能にな
る。よって，本構成をとることにより，第６および第７
の実施形態と同様の効果を得られる。
６０を２入力ＯＲゲート８６２で構成した場合，マスク
信号をＯＮ状態にすると，ＨＶＴブロックへの入力をＶ
ＤＤレベルに固定できるため，パワーダウン時のＨＶＴ
ブロックの誤操作防止および低消費電流化が可能にな
る。よって，本構成をとることにより，第６および第７
の実施形態と同様の効果を得られる。
【００６０】また，本実施の形態にかかる入力ラッパー
８６０に替えて，例えば第４の実施形態にかかるラッチ
回路４５２を用いると，ＨＶＴブロックへの入力レベル
をパワーダウン前の最終レベルに固定でき，第６，７お
よび８の実施形態と同様の効果が得られる。
８６０に替えて，例えば第４の実施形態にかかるラッチ
回路４５２を用いると，ＨＶＴブロックへの入力レベル
をパワーダウン前の最終レベルに固定でき，第６，７お
よび８の実施形態と同様の効果が得られる。
【００６１】（第９の実施の形態）図１３は，第９の実
施形態にかかる半導体集積回路９００の構成図である。
図１３に示すように，半導体集積回路９００はパワース
イッチ９２０，ＬＶＴブロック９３０，ＨＶＴブロック
９４０，入力ラッパー９６０を有している。
施形態にかかる半導体集積回路９００の構成図である。
図１３に示すように，半導体集積回路９００はパワース
イッチ９２０，ＬＶＴブロック９３０，ＨＶＴブロック
９４０，入力ラッパー９６０を有している。
【００６２】本実施の形態にかかる半導体集積回路９０
０は，ＨＶＴブロック９４０からの出力ラッパーのコン
トロールが不要な以外は第７の実施の形態と同様なた
め，ＨＶＴブロック９４０からの出力ラッパーが省略で
きる理由のみ説明する。
０は，ＨＶＴブロック９４０からの出力ラッパーのコン
トロールが不要な以外は第７の実施の形態と同様なた
め，ＨＶＴブロック９４０からの出力ラッパーが省略で
きる理由のみ説明する。
【００６３】ＬＶＴブロック９３０の入力ピンの状態が
電気的に電源線とつながっていない，いわゆる絶縁され
た状態であるとき，ＬＶＴブロック９３０への電源供給
が絶たれた状態下において，ＬＶＴブロック９３０の入
力ピンへ信号レベルが印可されても，電源線と電気的に
接続されていないため，ラッチアップや消費電流の増大
等の問題が発生しない。よって本条件が満たせた場合
は，ＨＶＴブロック９４０からの出力ラッパーは省略で
き，第７の実施形態と同様の効果が得られる。
電気的に電源線とつながっていない，いわゆる絶縁され
た状態であるとき，ＬＶＴブロック９３０への電源供給
が絶たれた状態下において，ＬＶＴブロック９３０の入
力ピンへ信号レベルが印可されても，電源線と電気的に
接続されていないため，ラッチアップや消費電流の増大
等の問題が発生しない。よって本条件が満たせた場合
は，ＨＶＴブロック９４０からの出力ラッパーは省略で
き，第７の実施形態と同様の効果が得られる。
【００６４】このとき，パワースイッチ９２０，入力ラ
ッパー９６０の例としては，第７および第８の実施形態
における回路構成を用いることができる。
ッパー９６０の例としては，第７および第８の実施形態
における回路構成を用いることができる。
【００６５】以上，添付図面を参照しながら本発明にか
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
かる半導体集積回路の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。
【００６６】例えば，入力ラッパーと出力ラッパーは，
同一のブロックに設ける例を示したが，必ずしも同一の
ブロックに設ける必要はない。また，第２，３，４，７
および８に示した，パワースイッチ，入力ラッパー，出
力ラッパーの回路構成の例は，これに限定されるもので
はない。実質的に同一の機能を有するものであれば，使
用可能である。
同一のブロックに設ける例を示したが，必ずしも同一の
ブロックに設ける必要はない。また，第２，３，４，７
および８に示した，パワースイッチ，入力ラッパー，出
力ラッパーの回路構成の例は，これに限定されるもので
はない。実質的に同一の機能を有するものであれば，使
用可能である。
【００６７】
【発明の効果】以上説明したように，本発明によれば，
ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩにお
いてパワーダウン時の低消費電流を実現するとともに，
ＨＶＴブロックの誤動作を防止することができる。
ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩにお
いてパワーダウン時の低消費電流を実現するとともに，
ＨＶＴブロックの誤動作を防止することができる。
【図１】本発明の第１の実施形態にかかる半導体集積回
路１００の構成図である。
路１００の構成図である。
【図２】本発明の第１の実施形態にかかるモード移行の
シーケンスを示した図である。
シーケンスを示した図である。
【図３】本発明の第２の実施形態にかかる半導体集積回
路２００の構成図である。
路２００の構成図である。
【図４】本発明の第３の実施形態にかかる出力ラッパー
３５０を示した図である。
３５０を示した図である。
【図５】本発明の第４の実施形態にかかる半導体集積回
路４００の構成図である。
路４００の構成図である。
【図６】パワーダウン時も状態保持可能なフリップフロ
ップ回路の構成図である。
ップ回路の構成図である。
【図７】本発明の第４の実施形態にかかるモード移行の
シーケンスを示した図である。
シーケンスを示した図である。
【図８】本発明の第５の実施形態にかかる半導体集積回
路５００の構成図である。
路５００の構成図である。
【図９】本発明の第６の実施形態にかかる半導体集積回
路６００の構成図である。
路６００の構成図である。
【図１０】本発明の第６の実施形態にかかるモード移行
のシーケンスを示した図である。
のシーケンスを示した図である。
【図１１】本発明の第７の実施形態にかかる半導体集積
回路７００の構成図である。
回路７００の構成図である。
【図１２】本発明の第８の実施形態にかかる入力ラッパ
ー８６０を示した図である。
ー８６０を示した図である。
【図１３】本発明の第９の実施形態にかかる半導体集積
回路９００の構成図である。
回路９００の構成図である。
【図１４】ＭＴＣＭＯＳ回路１０の構成図である。
１００ 半導体集積回路 １２０ パワースイッチ １３０ ＬＶＴブロック １４０ ＨＶＴブロック １５０ 出力ラッパー １６０ 入力ラッパー
Claims (12)
- 【請求項１】 異なるスレッショルド電圧をもつ素子が
混在する半導体集積回路において，低いスレッショルド
電圧を持つ素子で構成されるブロックの電源をコントロ
ールする手段と，前記低いスレッショルド電圧を持つ素
子で構成されるブロックの電源を供給しない時，前記低
いスレッショルド電圧を持つ素子で構成されるブロック
からの出力信号を所定のレベルに固定する手段と，前記
低いスレッショルド電圧を持つ素子で構成されるブロッ
クに電源を供給しない時，前記低いスレッショルド電圧
を持つ素子で構成されるブロックへの入力電圧を所定の
レベルに固定する手段とを有することを特徴とする半導
体集積回路。 - 【請求項２】 異なるスレッショルド電圧をもつ素子が
混在する半導体集積回路において，低いスレッショルド
電圧を持つ素子で構成されるブロックの電源をコントロ
ールする手段と，前記低いスレッショルド電圧を持つ素
子で構成されるブロックに電源を供給しない時，前記低
いスレッショルド電圧を持つ素子で構成されるブロック
からの出力信号を所定のレベルに固定する手段とを有す
ることを特徴とする半導体集積回路。 - 【請求項３】 前記入力電圧のレベルは，ハイインピー
ダンスであることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項４】 前記出力信号のレベルは，接地電位（Ｇ
ＮＤ）であることを特徴とする請求項１，２および３に
記載の半導体集積回路。 - 【請求項５】 前記出力信号のレベルは，電源電位（Ｖ
ＤＤ）であることを特徴とする請求項１，２および３に
記載の半導体集積回路。 - 【請求項６】 前記出力信号のレベルは，前記低いスレ
ッショルド電圧を持つ素子で構成されるブロックへ供給
していた電源を切る直前に出力されていた値を保持する
ことを特徴とする請求項１，２および３に記載の半導体
集積回路。 - 【請求項７】 異なるスレッショルド電圧をもつ素子が
混在する半導体集積回路において，低いスレッショルド
電圧を持つ素子で構成されるブロックの電源をコントロ
ールする手段と，前記低いスレッショルド電圧を持つ素
子で構成されるブロックに電源を供給しない時，高いス
レッショルド電圧を持つ素子で構成されるブロックから
の出力信号を所定のレベルに固定する手段と，前記低い
スレッショルド電圧を持つ素子で構成されるブロックに
電源を供給しない時，前記高いスレッショルド電圧を持
つ素子で構成されるブロックへの入力電圧を所定のレベ
ルに固定する手段とを有することを特徴とする半導体集
積回路。 - 【請求項８】 異なるスレッショルド電圧をもつ素子が
混在する半導体集積回路において，低いスレッショルド
電圧を持つ素子で構成されるブロックの電源をコントロ
ールする手段と，前記低いスレッショルド電圧を持つ素
子で構成されるブロックに電源を供給しない時，高いス
レッショルド電圧を持つ素子で構成されるブロックへの
入力電圧を所定のレベルに固定する手段とを有すること
を特徴とする半導体集積回路。 - 【請求項９】 前記出力信号のレベルは，ハイインピー
ダンスであることを特徴とする請求項７に記載の半導体
集積回路。 - 【請求項１０】 前記入力電圧のレベルは，接地電位
（ＧＮＤ）であることを特徴とする請求項７，８および
９に記載の半導体集積回路。 - 【請求項１１】 前記入力電圧のレベルは，電源電位
（ＶＤＤ）であることを特徴とする請求項７，８および
９に記載の半導体集積回路。 - 【請求項１２】 前記入力電圧のレベルは，前記低いス
レッショルド電圧を持つ素子で構成されるブロックへ供
給していた電源を切る直前に前記高いスレッショルド電
圧を持つ素子で構成されるブロックへ入力されていた値
を保持することを特徴とする請求項７，８および９に記
載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000210762A JP3587299B2 (ja) | 2000-07-12 | 2000-07-12 | 半導体集積回路 |
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