JPH0536906A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0536906A JPH0536906A JP3190487A JP19048791A JPH0536906A JP H0536906 A JPH0536906 A JP H0536906A JP 3190487 A JP3190487 A JP 3190487A JP 19048791 A JP19048791 A JP 19048791A JP H0536906 A JPH0536906 A JP H0536906A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- current
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】大電流を流すトランジスタは、充放電のたびに
Ｖｃｃ，ＧＮＤを揺らしてしまう為、トランジスタの応
答スピードを遅らさずにＶｃｃ，ＧＮＤの揺れをなく
す。 【構成】Ｐ型トランジスタ１６及びＮ型トランジスタ１
７のソース側に能力の異なるトランジスタ１８，１９及
び２０，２１を並列に付け、能力の小さいトランジスタ
１８及び２０の方を早めに動作させ、一定の遅延度能力
の大きいトランジスタ１９，２１を動作させる。
Ｖｃｃ，ＧＮＤを揺らしてしまう為、トランジスタの応
答スピードを遅らさずにＶｃｃ，ＧＮＤの揺れをなく
す。 【構成】Ｐ型トランジスタ１６及びＮ型トランジスタ１
７のソース側に能力の異なるトランジスタ１８，１９及
び２０，２１を並列に付け、能力の小さいトランジスタ
１８及び２０の方を早めに動作させ、一定の遅延度能力
の大きいトランジスタ１９，２１を動作させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に大電流を流すことが出来るＭＯＳトランジスタから
なる出力回路に関する。
特に大電流を流すことが出来るＭＯＳトランジスタから
なる出力回路に関する。
【０００２】
【従来の技術】図３は従来の出力回路の回路図である。
【０００３】図３において、本出力回路は、電源５とＧ
ＮＤ１２との間に、抵抗６，Ｐチャネル（ｃｈ）トラン
ジスタ３，Ｎｃｈトランジスタ４，抵抗１１の直列体を
接続し、トランジスタ３のゲートを入力端子１に、トラ
ンジスタ４のゲートを入力端子２にそれぞれ接続し、内
部接点８を出力端子９に接続する。出力端子９には、負
荷容量１３が負荷されている。
ＮＤ１２との間に、抵抗６，Ｐチャネル（ｃｈ）トラン
ジスタ３，Ｎｃｈトランジスタ４，抵抗１１の直列体を
接続し、トランジスタ３のゲートを入力端子１に、トラ
ンジスタ４のゲートを入力端子２にそれぞれ接続し、内
部接点８を出力端子９に接続する。出力端子９には、負
荷容量１３が負荷されている。
【０００４】図４は図３の回路の動作状態を示す特性図
である。
である。
【０００５】図４のうち、（ａ）は出力レベルが高→低
の時、（ｂ）は出力レベルが低→高の時の特性である。
の時、（ｂ）は出力レベルが低→高の時の特性である。
【０００６】図３の従来回路は、入力端子１及び２の入
力信号レベルにより２つの動作状態があるため分けて説
明する。
力信号レベルにより２つの動作状態があるため分けて説
明する。
【０００７】（１）入力端子１が低（Ｌｏｗ）レベル
（以下‘Ｌ’と略す）、入力端子２がＬｏｗレベル（以
下‘Ｌ’と略す）の場合。
（以下‘Ｌ’と略す）、入力端子２がＬｏｗレベル（以
下‘Ｌ’と略す）の場合。
【０００８】この場合、Ｐｃｈトランジスタ３はＯＮ状
態、Ｎｃｈトランジスタ４はＯＦＦ状態となり、電源５
から電流が出力端子９に向って流れるが、抵抗６を介し
ているために、負荷容量１３に充電するまでに時間がか
かり、出力端子９は、ゆっくり高レベルになる。
態、Ｎｃｈトランジスタ４はＯＦＦ状態となり、電源５
から電流が出力端子９に向って流れるが、抵抗６を介し
ているために、負荷容量１３に充電するまでに時間がか
かり、出力端子９は、ゆっくり高レベルになる。
【０００９】（２）入力端子が高（Ｈｉｇｈ）レベル
（以下‘Ｈ’と略す）、入力端子２が‘Ｈ’の場合。
（以下‘Ｈ’と略す）、入力端子２が‘Ｈ’の場合。
【００１０】この場合は、Ｐｃｈトランジスタ３はＯＦ
Ｆ状態、Ｎｃｈトランジスタ４はＯＮ状態となり、負荷
容量１３から放電電流が接地（ＧＮＤ）１２に向って流
れるが、この場合も前記（１）と同様に抵抗１１を介し
ており、負荷容量１３を放電するまでに時間がかかり、
出力端子９は、ゆっくりと‘Ｌ’になる。
Ｆ状態、Ｎｃｈトランジスタ４はＯＮ状態となり、負荷
容量１３から放電電流が接地（ＧＮＤ）１２に向って流
れるが、この場合も前記（１）と同様に抵抗１１を介し
ており、負荷容量１３を放電するまでに時間がかかり、
出力端子９は、ゆっくりと‘Ｌ’になる。
【００１１】以上、２つの動作状態について説明した
が、Ｐｃｈトランジスタ３及びＮｃｈトランジスタ４が
各々ＯＮ状態になる時に抵抗６又は、１１を介すること
で充放電電流をゆっくり行なわせ、Ｖｃｃから急激に大
電流を流したり、ＧＮＤに急激に大電流を流すことを防
ぎ、ＧＮＤ，Ｖｃｃを揺れない様に対策している。
が、Ｐｃｈトランジスタ３及びＮｃｈトランジスタ４が
各々ＯＮ状態になる時に抵抗６又は、１１を介すること
で充放電電流をゆっくり行なわせ、Ｖｃｃから急激に大
電流を流したり、ＧＮＤに急激に大電流を流すことを防
ぎ、ＧＮＤ，Ｖｃｃを揺れない様に対策している。
【００１２】
【発明が解決しようとする課題】前述した図３の従来回
路は、大電流を流すトランジスタのソース側に抵抗を入
れることで、Ｖｃｃ又はＧＮＤの揺れを防ぐ対策を取っ
ているが、負荷容量１３の充放電電流を全体的にゆっく
り流す為、当然前記トランジスタの動作スピードが遅れ
るという欠点がある。
路は、大電流を流すトランジスタのソース側に抵抗を入
れることで、Ｖｃｃ又はＧＮＤの揺れを防ぐ対策を取っ
ているが、負荷容量１３の充放電電流を全体的にゆっく
り流す為、当然前記トランジスタの動作スピードが遅れ
るという欠点がある。
【００１３】本発明の目的は、前記欠点を解決し、トラ
ンジスタの動作スピードを速くした半導体集積回路を提
供することにある。
ンジスタの動作スピードを速くした半導体集積回路を提
供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、入力信号が高レベルから低レベルまたは低レ
ベルから高レベルに移行する過渡期のうち前半にゆっく
り電流を流し、後半に急激に電流を流すように、半導体
スイッチを設け、前記過渡期の時間を短縮したことを特
徴とする。
の構成は、入力信号が高レベルから低レベルまたは低レ
ベルから高レベルに移行する過渡期のうち前半にゆっく
り電流を流し、後半に急激に電流を流すように、半導体
スイッチを設け、前記過渡期の時間を短縮したことを特
徴とする。
【００１５】
【実施例】図１は本発明の一実施例の半導体集積回路を
示す回路図である。図２は図１の出力動作を示す特性図
である。
示す回路図である。図２は図１の出力動作を示す特性図
である。
【００１６】図１において、本実施例の半導体集積回路
は、Ｐｃｈトランジスタ１６，１８，１９と、Ｎｃｈト
ランジスタ１７，２０，２１と、入力端子１４，１５
と、ディレイ回路２３，２４と、２入力ＯＲ回路２２
と、２入力ＡＮＤ回路２５と、出力端子２７とを備え、
負荷容量２６が出力端子２７に付加されている。
は、Ｐｃｈトランジスタ１６，１８，１９と、Ｎｃｈト
ランジスタ１７，２０，２１と、入力端子１４，１５
と、ディレイ回路２３，２４と、２入力ＯＲ回路２２
と、２入力ＡＮＤ回路２５と、出力端子２７とを備え、
負荷容量２６が出力端子２７に付加されている。
【００１７】次に本実施例が従来例と異なる点につい
て、図１，図２を参照して説明する。
て、図１，図２を参照して説明する。
【００１８】本実施例についても、従来例の説明と同様
に、２つの動作について説明する。
に、２つの動作について説明する。
【００１９】（１）入力端子１４が‘Ｌ’，出力端子１
５が‘Ｌ’の場合。
５が‘Ｌ’の場合。
【００２０】この場合、Ｐｃｈトランジスタ１８及び１
６はＯＮ状態となり、負荷容量２６に充電を開始する
が、Ｐｃｈトランジスタ１８はＰｃｈトランジスタ１６
より能力の小さいトランジスタを使用するため、電流供
給が少なく、ゆっくり負荷容量２６に充電する。この
間、出力端子２７のレベルは、図２の（ｂ）に示すよう
に、ゆっくりと‘Ｈ’レベルに向う。ここで、Ｐｃｈト
ランジスタ１９はＯＦＦ状態であるが、２入力ＯＲ回路
２２の１つの入力レベルは‘Ｌ’，もう片方はディレイ
回路２３によりＴ１だけ遅れて‘Ｌ’になり、２入力Ｏ
Ｒ回路２２は‘Ｌ’を出力し、Ｐｃｈトランジスタ１９
がＯＮ状態に変化する。Ｐｃｈトランジスタ１９は、能
力が大きいために、負荷容量２６の充電時間は、速くな
る。又出力端子２７のレベルは、（ｂ）に示すように、
Ｔ１の遅れ後急激に‘Ｈ’に向うため、スピードの遅れ
は少ない。又電流に関しも〔Ｔ１＋Ｔ２〕間で充電され
るため、急激に大電流を流さなくてすみ、Ｖｃｃの揺れ
も防ぐことができる。
６はＯＮ状態となり、負荷容量２６に充電を開始する
が、Ｐｃｈトランジスタ１８はＰｃｈトランジスタ１６
より能力の小さいトランジスタを使用するため、電流供
給が少なく、ゆっくり負荷容量２６に充電する。この
間、出力端子２７のレベルは、図２の（ｂ）に示すよう
に、ゆっくりと‘Ｈ’レベルに向う。ここで、Ｐｃｈト
ランジスタ１９はＯＦＦ状態であるが、２入力ＯＲ回路
２２の１つの入力レベルは‘Ｌ’，もう片方はディレイ
回路２３によりＴ１だけ遅れて‘Ｌ’になり、２入力Ｏ
Ｒ回路２２は‘Ｌ’を出力し、Ｐｃｈトランジスタ１９
がＯＮ状態に変化する。Ｐｃｈトランジスタ１９は、能
力が大きいために、負荷容量２６の充電時間は、速くな
る。又出力端子２７のレベルは、（ｂ）に示すように、
Ｔ１の遅れ後急激に‘Ｈ’に向うため、スピードの遅れ
は少ない。又電流に関しも〔Ｔ１＋Ｔ２〕間で充電され
るため、急激に大電流を流さなくてすみ、Ｖｃｃの揺れ
も防ぐことができる。
【００２１】（２）入力端子１４が‘Ｈ’，入力端子１
５が‘Ｈ’の場合。
５が‘Ｈ’の場合。
【００２２】これについては、（ａ）に示すように、前
記（１）と同様の変化を行う回路がＮｃｈトランジスタ
１７，２０，２１になり、出力端子２７のレベルが
‘Ｈ’から‘Ｌ’に変化する違いだけであるため説明を
省略する。
記（１）と同様の変化を行う回路がＮｃｈトランジスタ
１７，２０，２１になり、出力端子２７のレベルが
‘Ｈ’から‘Ｌ’に変化する違いだけであるため説明を
省略する。
【００２３】以上、本実施例は、スピード遅れの原因と
なる従来の回路の欠点を除去するために、大電流を流す
トランジスタのソース側に半導体スイッチ回路を付け、
電流を流す時間を２つの領域に分け、前半にゆっくり電
流を流し、後半は急激に電流を流すことでスピード遅れ
を防ぐ半導体回路を有している。
なる従来の回路の欠点を除去するために、大電流を流す
トランジスタのソース側に半導体スイッチ回路を付け、
電流を流す時間を２つの領域に分け、前半にゆっくり電
流を流し、後半は急激に電流を流すことでスピード遅れ
を防ぐ半導体回路を有している。
【００２４】即ち、大電流を流すことのできるＭＯＳト
ランジスタの電源側又は、ＧＮＤ側接地点（以下、ソー
ス側と称す）において、前記ＭＯＳトランジスタから流
れる電流を半導体スイッチ回路を用い、電流の流れる時
間を２つの時間域に分けることにより、流れる電流量を
調整可能にした。
ランジスタの電源側又は、ＧＮＤ側接地点（以下、ソー
ス側と称す）において、前記ＭＯＳトランジスタから流
れる電流を半導体スイッチ回路を用い、電流の流れる時
間を２つの時間域に分けることにより、流れる電流量を
調整可能にした。
【００２５】
【発明の効果】以上説明した様に、本発明は、大電流を
流すトランジスタのソース側に半導体スイッチ回路を付
け、電流の充放電時間を２つの時間域に分けることによ
り、従来回路の欠点であったスピード遅れを小さくでき
る効果がある。
流すトランジスタのソース側に半導体スイッチ回路を付
け、電流の充放電時間を２つの時間域に分けることによ
り、従来回路の欠点であったスピード遅れを小さくでき
る効果がある。
【図１】本発明の一実施例の半導体集積回路を示す回路
図である。
図である。
【図２】（ａ），（ｂ）はいずれも図１の半導体集積回
路の出力の特性図である。
路の出力の特性図である。
【図３】従来例の半導体集積回路の回路図である。
【図４】（ａ），（ｂ）はいずれも従来例の半導体集積
回路の出力の特性図である。
回路の出力の特性図である。
１，２，１４，１５ 入力端子 ３，１６，１８，１９ Ｐｃｈトランジスタ ４，１７，２０，２１ Ｎｃｈトランジスタ ５，２８ 電源 １２，２９ ＧＮＤ ６，１１ 抵抗 ７，８，１０ 内部接点 ９，２７ 出力端子 １３，２６ 負荷容量 ２２ ２入力ＯＲ回路 ２５ ２入力ＡＮＤ回路 ２３，２４ ディレイ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/017 6959−5Ｊ 6959−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力信号が高レベルから低レベルまたは
低レベルから高レベルに移行する過渡期のうち前半にゆ
っくり電流を流し、後半に急激に電流を流すように、半
導体スイッチを設け、前記過渡期の時間を短縮したこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190487A JPH0536906A (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190487A JPH0536906A (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536906A true JPH0536906A (ja) | 1993-02-12 |
Family
ID=16258917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190487A Pending JPH0536906A (ja) | 1991-07-31 | 1991-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536906A (ja) |
-
1991
- 1991-07-31 JP JP3190487A patent/JPH0536906A/ja active Pending
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