KR0157317B1

KR0157317B1 - 전 출력 전압 스윙을 갖는 고성능 bicmos 논리회로

Info

Publication number: KR0157317B1
Application number: KR1019900006821A
Authority: KR
Inventors: 케이. 차우 퀵; 디. 갈리아 제임스; 에이치. 샤 에쉬윈
Original assignee: 엔. 라이스 머레트; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1989-05-15
Filing date: 1990-05-14
Publication date: 1999-02-18
Also published as: EP0403075B1; EP0403075A3; DE69026534D1; KR900019382A; DE69026534T2; JPH0394517A; EP0403075A2

Abstract

본 발명은 새로운 개량된 논리 회로를 제공하기 위한 것이다.

본 발명에서 제1 풀-업 디바이스 및 제1 풀-다운 디바이스는 바이폴라 트랜지스터를 포함한다. 제2 풀-업 디바이스는 최소한 1개의 전계 효과 트랜지스터를 포함한다. 제1 및 제2 트랜지스들은 전계 효과 트랜지스터를 포함한다. 트랜지스터는 최소한 1개의 전계효과 트랜지스터를 포함한다. 부수적으로, 제2 풀-다운 디바이스는 제1 트랜지스터에 접속된다. 제2 풀-다운 디바이스는 제1 트랜지스터와 협력하여 제1 풀-업 디바이스의 단자를 방전시키도록 동작한다.

Description

전 출력 전압 스윙을 갖는 고성능 BiCMOS 논리 회로

제1도는 본 발명의 제1의 양호한 실시에의 개략도.

제2도는 입력(IN1 및 IN2)에서 각각 1 또는 0에 대응하는 논리 하이 또는 논리 로우 입력에 응답하여 제1도내의 트랜지스터의 온 및 오프 상태를 도시한 도면.

제3도 및 제4도는 제1도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션에 다양한 입력을 인가하였을 때 전압 대 시간도.

제5도는 제1도의 회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간대 팬아웃(fanout)도.

제6a도는 제4도와 관련하여 상술한 컴퓨터 시뮬레이션에 대한 지연 대 팬아웃도.

제6b도는 회로 지연 및 통과전류에 대한 트랜지스터의 크기 조정(transistor sizing)의 효과를 도시한 도면.

제7도는 본 발명의 제2의 양호한 실시예를 도시한 개략도.

제8도는 입력(IN1 및 IN2)에서 각각 1또는 0에 대응하는 논리 하이 또는 논리 로우에 응답하여 제7도의 트랜지스터의 온 및 오프 상태를 도시한 도면.

제9도 및 제10도는 제7도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션에 다수의 입력을 인가하였을 때의 전압대 시간도.

제11도는 본 발명의 제2 실시예를 사용하는 논리 회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간 대 팬아웃도.

제12a도는 제11도와 관련하여 상술한 컴퓨터 시뮬레이션에 대한 지연대 팬아웃 도.

제12b도는 본 발명의 제2 실시예의 관하여 지연 및 통과 전류에 대한 트랜지스터 크기 조정의 효과를 도시한 도면.

제13도는 본 발명의 제3의 양호한 실시예의 개략도.

제14도는 압력(IN1 및 IN2)에서 각각 1 또는 0에 대응하는 제13도의 논리 하이 또는 논리 로우 입력에 응답하여 제13도의 트랜지스터의 온 및 오프 상태를 도시한 도면.

제15도 및 제 16도는 제7도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션에 다수의 입력을 인가하였을 때의 전압 대 시간도.

제17도는 본 발명의 제3 실시예에 사용하는 논리회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간 대 팬아웃 도.

제18a도는 제17도와 관련하여 상술한 컴퓨터 시뮬레이션에 대한 상승/하강 시간대 팬아웃 도.

제18b도는 트랜지스터 크기와 회로지연 및 통과 전류에 대한 그 효과를 도시한 도면.

제19도는 본 발명의 제4의 양호한 실시예의 개략도.

제20도 회로 지연 및 통과 전류에 대한 트랜지스터 크기 조정의 효과를 도시한 도면.

제21도 및 제22도는 각각 본 발명의 제5 및 제6의 양호한 실시예의 개략도.

* 도면의 주요부분에 대한 부호의 설명

2 : NAND 게이트 논리 회로 4: 인버터

Q1 : n-형 바이폴라 트랜지스터 PB : P-채널 트랜지스터

NB: N-채널 트랜지스터 IN1,IN2 : 입력

OUT : 출력

고속으로 동작되면서도 저전원을 소모하는 논리 회로가 바람직하다. 이러한 특성들을 나타내는 회로는 초고속도 마이크로프로세서 및 컴퓨터 시스템을 크게 향상시킨다. 저전력 소모의 제한 요인하에서 최적의 속도를 수행할 수 있는 회로로서 오늘날의 전자 관련 분야(electronic environmet)의 요구사항을 만족시킬만한 회로는 존재하지 않았다.

본 발명의 목적은 새로운 개량된 논리 회르를 제공하기 위한 것이다.

본 발명의 다른 목적은 전력 소모가 낮고 고속 동작 가능한 새로운 개량된 논리 회로를 제공하기 위한 것이다. 본 발명의 특징 및 장점과 함께 상기 목적 및 다른 목적들은 식별가능한 참조번호 및 기호들이 함께 사용될 첨부도면과 함께 아래의 상세한 설명을 읽음으로써 명백해 질 것이다.

종래의 동일한 논리 동작을 수행하는 회로에 비해, 넓은 범위의 로딩 조건(loading conditions)에서 상대적으로 빠른 속도로 동작하는 논리 회로가 개시되었다.

이 논리 회로는 실제로 전 출력 전압 스윙(full output voltage swing)을 제공할 수 있다. 또한, 이 논리 회로는 실질적으로 정지 전력(static power)을 소모하지 않는다.

특히, 본 발명은 논리 회로의 출력에서 제1 풀-업 디바이스(pull-up device)의 단자들 양단에 접속된 제1 트랜지스터를 제공한다. 제1 풀-업 디바이스는 회로 출력이 선정된 제1 전압 값으로 되도록 동작한다. 또한, 제1 트랜지스터는 제1 트랜지스터와 함께 회로의 출력을 제1 선정된 전압 값으로 도달하는 출력에 관련하여 제2 선정된 전압값으로 되도록 동작가능한 제2 풀-업 디바이스에 접속된다. 제1 트랜지스터는 회로의 출력이 제2 선정된 전압값에 도달하면 제1 풀-업 디바이스를 차단한다.

또한, 회로의 출력은 제1 풀-다운 디바이스(pull-down device) 및 제2 트랜지스터에 접속된다. 스위치는 출력이 제 1 풀-다운 디바이스를 턴온시켜 출력이 제3의 선정된 전압으로 되도록 하고, 제2 트랜지스터가 출력을 제4의 선정된 전압 값으로 되게 하도록 하기 위해 제공된다.

본 발명의 제1 양호한 실시예에 있어서, 이 소자들은 아래와 같이 특정된다. 제1 풀-업 디바이스 및 제1 풀-다운 디바이스는 바이폴라 트랜지스터를 포함한다. 제2 풀-업 디바이스는 최소한 1개의 전계 효과 트랜지스터를 포함한다. 제1 및 제2 트랜지스터들을 전계 효과 트랜지스터를 포함한다. 트랜지스터는 최소한 1개의 전계효과 트랜지스터를 포함한다. 부수적으로, 제2 풀-다운 디바이스는 제1 트랜지스터에 접속된다. 제2 풀-다운 디바이스는 제1 트랜지스터와 협력하여 제1 풀-업 디바이스의 단자를 방전시키도록 동작한다.

본 발명의 제2의 양호한 실시예는 제1 트랜지스터가 제2 풀-다운 디바이스의 전압을 풀-다운시키려는 노력을 요하지 않을 정도로 충분히 크다는 사실로 인해 제2 풀-다운 디바이스가 포함되지 않는다는 것을 제외하면 본 발명의 제1 양호한 실시예와 동일하다.

본 발명의 제3의 양호한 실시예는 본 발명의 제1실시예와 동일하되, 제1트랜지스터의 게이트와 회로 출력 사이에 접속된 인버터를 추가되어 있다. 제1 및 제2트랜지터의 게이트는 상호 접속되어 있고 인버터의 한 단자에 접속되어 있다.

본 발명의 제4의 양호한 실시예는 제1 및 제2 트랜지스터의 게이트가 별개의 전압 공급원에 접속된다는 것을 제외하면 본 발명의 제3 양호한 실시예와 동일하다.

본 발명의 제5의 양호한 실시예는 제1 트랜지스터가 제1 풀-업 디바이스의 바이폴라 트랜지스터의 콜렉터와 에미터 단자 사이에 접속된다는 것을 제외하면 본 발명의 제3 양호한 실시예와 동일하다.

본 발명의 제6의 양호한 실시예는 제1 및 제2의 트랜지스터들의 게이트들이 별개의 전력 공급원에 접속된다는 것을 제외하면 본 발명의 제5의 양호한 실시예와 동일하다.

제1도는 본 발명의 제1의 양호한 실시예의 개략도이다. 전체적으로 참조번호(2)로 나타낸 NAND 게이트 논리회로에 있어서, n-형 바이폴라 트랜지스터(Q1)로 구성된 제1 폴-업 디바이스는 출력(OUT)에 접속된다. p-채널 트랜지스터들(P1 및 P2)로 구성된 제2 풀-업 디바이스는 드레인에 의해 트랜지스터(Q1)의 베이스에 접속된다. 트랜지스터(P1 및 P2)의 소오스 뿐만 아니라 트랜지스터(Q1)의 콜렉터가 공급 전압(Vcc)에 접속된다. p-채널 트랜지스터(PB)는 트랜지스터(Q1)의 베이스와 에미터 사이에 접속되고 PB의 게이트는 전압(Vee)에 접속되어 있다. 선택적으로, 출력(OUT)에 의해 그 동작이 제어되는 스위치로 트랜지스터(PB)가 대체될 수 있다. 예를 들어, 이 스위치는 MOS 트랜지스터, n-채널 트랜지스터, p-채널 트랜지스터, 다수의 n-채널 및/또는 p-채널 트랜지스터, 바이폴라 트랜지스터 또는 다수의 바이폴라 트랜지스터 또는 상기 트랜지스터의 조합으로 구성된다. 본 발명의 설명 전체를 통해 Vee는 회로 접지를 나타낸다. 그러나 Vee에 대한 다른 값도 예측가능하다. N-채널 트랜지스터(NB) 및 n-형 바이폴라 트랜지스터(Q2)로 구성된 제1 풀-다운 디바이스는 회로(2)의 출력에 접속된다. 서로 접속된 n-채널 트랜지스터(N1B 및 N2B)를 포함하는 스위치는 회로 출력(2)과 트랜지스터(NB 및 Q2)사이에 접속된다. N-채널 트랜지스터(N1 및 N2)는 INI 및 IN2에서의 회로입력들 사이에 접속되고 또한 제1 및 제2 풀-업 디바이스 트랜지스터들에 접속된다.

제2도는 각각 입력(IN1 및 IN2)에서 1 또는 0에 대응하는 논리 하이 또는 논리 로우 입력에 응답하여 제1도 내의 트랜지스터의 온 및 오프 상태를 도시한 것이다. 제2도에서 오프(OFF) 다음의 프러스(+)표시는 트랜지스터가 초기에는 오프되고 정상 상태(steady)에서 결국 턴 온된다는 것을 나타낸다. 온 다음의 마이너스(-) 표시는 트랜지스터가 초기에는 온상태이고 정상 상태에서 결국은 턴 오프된다는 것을 나타낸다.

IN1 및 IN2(IN1=IN2=0)가 로우 입력일 때 동작에 있어서 트랜지스터(P1 및 P2) 모두가 온이고 회로 출력(OUT)을 전압(Vcc-VBE)[VBE는 트랜지스터(Q1)의 베이스-에미터 접합(junction) 강하(drop)를 나타냄]으로 만들기 위해 트랜지스터(Q1)에 베이스 전류를 제공한다. 트랜지스터(PB)는 출력(OUT)를 결국 Vcc로 끌어올리므로 트랜지스터(Q1)를 턴 오프시킨다. 트랜지스터(PB)를 턴온시키기 위해 게이트-소오스 간의 전압은 관련된 임계 전압보다 낮아야 한다는 것에 유의하여야 한다. 이 게이트-소오스간의 전압은 출력(OUT)에서의 출력 전압에 의존한다. 입력(IN1)이 로우이고 입력(IN2)가 하이 입력(IN1=0, IN2=1)인 경우에는, 트랜지스터(P1)가 온 상태이고 출력(OUT)을 전압(Vcc-VBE)로 끌어올리기 위해 베이스 전류를 트랜지스터(Q1)에 제공한다. 앞의 경우에서와 같이, 트랜지스터(PB)는 결국 출력을 Vcc로 끌어올리고 Q1을 턴 오프시킨다. IN1이 하이이고 IN2가 로우(IN1=1, IN2=0)인 경우, 트랜지스터(P2)가 온이고 트랜지스터(P1)이 오프인 것을 제외하고는 IN1이 로우이고, IN2가 하이인 경우와 같은 유사한 결과를 발생시킨다. 입력들 모두가 하이이고 초기 출력 전압이 Vcc라고 가정하면, 트랜지스터(N1B 및 N2B)는 출력(OUT)으로부터 트랜지스터(Q2)로 베이스 전류를 제공하기 위해 온상태이다. 트랜지스터(Q2)는 출력을 VBE로 끌어내린다(pull down). 이와 동시에, 트랜지스터(N1, N2 및 PB)는 트랜지스터(Q1)의 베이스를 방전시켜서, 트랜지스터(Q1)을 턴오프시킨다. 트랜지스터(N1B, N2B 및 NB)는 출력(OUT)을 접지로 끌어내려 트랜지스터(Q2)를 턴 오프한다.

제3도 및 제4도는 제1도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션에 다양한 입력을 인가할 경우 전압 대 시간을 도시한 것이다. 바이폴라 트랜지스터(Q1 및 Q2)사이의 대부분의 통과 전류(through current) (Vcc로부터 회로 접지로 흐르는 전류로 정의됨. 회로 접지는 모든 도면에 대해 이미 언급된 바와 같이 Vee로 도시되어 있음. 단 회로접지 이외의 전압이 Vee로 사용될 수 있음) 는 출력 하강 연부(output falling edge)에서 발생한다. 통과 전류는 누설 전류(leakage)와 같은 것이다. 이 Q1, Q2의 통과 전류는 트랜지스터(Q1)의 비교적 느린 턴 오프로 인한 것이다. 트랜지스터(Q1)이 베이스와 에미터 사이에 트랜지스터(PB)를 배치함으로써 트랜지스터(Q1)의 베이스 전하가 초기에 트랜지스터(N2B 및 N1B)를 통하여 또한 트랜지스터(Q2)를 통하여 배출하도록(drain) 돕는다. 트랜지스터(N1 및 N2)은 출력이 트랜지스터(PB)의 임계전압 이하로 하강할 때 잔류 베이스 전하를 계속 배출시킨다. 트랜지스터(PB)가 클수록, 트랜지스터(Q1)이 신속하게 턴 오프된다. 한편, 트랜지스터(PB)가 클수록 트랜지스터(Q1)의 베이스 전류가 감소되어 출력(OUT)충전 시간(charging time)을 느리게 한다. 출력 하강 연부에서 턴 온되는 트랜지스터(Q2)는 트랜지스터(PB)를 통해 트랜지스터(Q1)의 베이스 전하를 드레인 하는데 중요한 역할을 한다. 트랜지스터(NB)는 트랜지스터(Q2)로의 베이스 전류를 증가시키기 위해 의도적으로 작게 한다. 그러므로, 트랜지스터(N2B, N1B 및 NB)를 통과하는 방전 경로는 중요하지 않다. 트랜지스터(N1 및 N2)는 트랜지스터(Q1)의 베이스 내의 잔류 전하를 방전하여 Q1이 확실히 오프되도록 하는 것이므로 클 필요는 없다. 트랜지스터(N1 및 N2)는 최소한의 크기로 충분하다. 트랜지스터(Q1)의 베이스 전압은 제3도에 도시한 바와 같이 트랜지스터(Q1)이 출력(OUT)의 하강 연부 중에 턴온 되는 것을 방지하기 위해 출력(OUT)의 전압 만큼 신속히 하강해야 한다. 결국 트랜지스터(PB)는 출력(OUT)의 전압이 풀다운 되는 시간 동안 트랜지스터(Q1)이 턴온되지 않도록 트랜지스터(Q1)이 베이스 및 에미터 전압을 유지한다. 제4도에 도시한 바와 같이 출력이 상승하는 경우에, 트랜지스터(Q1)의 베이스 및 출력(OUT)의 전압은 초기적으로 접지전위와 매우 가깝다. 트랜지스터(PB)는 Q1의 베이스가 충전될 때까지 턴온 되지 않으므로, 보다 큰 전류가 출력(OUT)이 아닌 Q1의 베이스 내로 흐르게 된다. 출력(OUT)에서 전압 상승 속도는 완만해진다. 하강이 완만해지는 효과(slow-down effect)가 발생하는 지점은 상술한 바와 같이 트랜지스터(PB)의 크기에 의해 조절될 수 있다. 그러나, 최적의 성능을 내기 위해, 상이한 기능 (예를 들어, NAND 대 NOR)용 트랜지스터(PB)의 크기를 정확히 선택할 필요가 있다. 다시 말하면, 트랜지스터(P1)또는 트랜지스터(P2)대 트랜지스터(PB)의 비 뿐만 아니라 바이폴라 크기 조정도 논리 회로의 전체 성능을 결정하기 위한 중요한 파라미터이다. N1 또는 N2 및 PB의 트랜지스터 크기들간에 트레이드오프할 수 있다. 트랜지스터(N1 및 N2)의 크기는 트랜지스터(Q1)의 베이스 전하를 보다 양호하게 드레인하도록 증가될 수 있다. 그러므로, 트랜지스터(N1 및 N2)의 크기의 조절을 통해 트랜지스터(PB)의 크기는 감소될 수 있다. 제1도내의 회로는 입력(IN1)의 신호가 늦게 도달되도록 구성되었다는 것을 인지해야 한다. 회로의 최대 성능을 제공하기 위해 전압 입력(IN2)는 IN1에서의 전압 이전에 안정 되어야 한다. 입력(IN1)이 바이폴라 베이스에 가장 인접한 n-채널 트랜지스터에 접속된다는 것을 인지해야 한다. 이 구성에 따르면 입력(IN1)은 트랜지스터(Q1)를 방전시키는 것으로부터 또는 트랜지스터(Q2)에 베이스 전류를 제공하는 것으로부터 하나의 n-채널 트랜지스터만큼만 떨어져 있도록 배치된다.

제5도는 제1도의 회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간 대 팬아웃도를 도시한 것이다. 점선은 출력의 상승 시간 대 회로의 팬아웃을 나타내고, 실선은 출력의 하강시간 대 회로의 팬아웃을 나타낸다.

제6a도는 상술한 제5도에 관련하여 언급된 컴퓨터 시뮬레이션에 대한 지연대 팬아웃 도를 도시한 것이다. 점선은 출력의 상승 지연 대 회로의 팬아웃을 나타내고 실선은 출력의 하강 지연 시간 대 회로이 팬아웃을 나타낸다.

제6b도는 회로 지연 및 통과 전류에 대한 트랜지스터 크기의 효과를 도시한 도해 도면이다. 통과 전류가 에너지를 소모하기 때문에 통과 전류를 제거하거나 최소로 하는 것이 바람직하다는 것을 인지해야 한다.

제7도는 본 발명의 제2 양호한 실시예를 도시한 개략도이다. 이 도면은 트랜지스터(N1 및 N2)가 제거된 것을 제외하면 제1도에 도시한 바와 동일하다.

제8도는 각각 입력(IN1 및 IN2)에서 1 또는 0에 대응하는 논리 하이 또는 로우 입력에 응답하여 제7도의 트랜지스터의 온 및 오프 상태를 도시한 것이다. 제8도내의 오프 바로뒤의 프러스 표시는 트랜지스터가 초기적으로 오프이고 정상상태(steady state)에서 결국 턴온된다는 것을 나타내는 것이다. 온 바로뒤의 마이너스표시는 트랜지스터가 초기적으로 온이고 정상상태에서 결국 턴 오프된다는 것을 나타낸다.

제9도 및 제10도는 제7도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션의 다수의 입력에 대한 전압 대 시간 도를 도시한 것이다.

제7도, 제8도, 제9도 및 제10도를 참조하면, 본 발명의 제2 양호한 실시예의 동작은 본 발명의 제1의 양호한 실시예와 유사하다. 그러나, 출력(OUT)의 하강 연부중에 트랜지스터(Q1)을 턴 오프하는 일은 통상적으로 트랜지스터(PB)에만 의존한다. 트랜지스터(Q1)을 턴 오프하는 트랜지스터(PB)의 효율은 출력(OUT)의 전압이 강하함에 따라 감소된다. 본 발명의 제2 실시예는 본 발명의 제1 실시예와 같이 잡음의 영향을 받을 염려가 없지는 않는데 그 이유는 트랜지스터(Q1)를 오프 상태로 유지할, 베이스로부터 회로 접지까지의 직접 경로가 없기 때문이다. 그러나, 본 발명의 제2 실시예는 본 발명의 제1 실시예에 비해 최소한 2개의 트랜지스터가 덜 필요하므로 논리 회로가 경제적이게 된다는 것을 인지해야 한다.

제11도는 본 발명의 제2 실시예를 사용하는 논리 회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간 대 팬 아웃도를 도시한 것이다. 점선은 출력의 상승 시간 대 회로의 팬아웃을 나타내고, 실선은 출력의 하강 시간 대 팬아웃을 나타낸다.

제12a도는 상술한 제11도에 관련하여 언급된 컴퓨터 시뮬레이션에 대한 지연 대 팬 아웃 도를 도시한 것이다. 점선은 출력의 상승 지연대 회로의 팬아웃을 도시한 것이고, 실선은 출력의 하강 지연 시간대 회로의 팬아웃을 도시한 것이다.

제12b도는 본 발명의 제2 실시예에 관하여 회로 지연 및 통과 전류에 대한 트랜지스터 크기의 효과를 도시한 도해 도면이다.

제13도는 본 발명의 제3의 양호한 실시예를 도시한 개략도이다. 본 발명의 실시예는 인버터(4)가 추가되고 트랜지스터(NB 및 PB)의 게이트가 더 이상 전력 레일(power rail)로 하드와이어(hardwire)되어 있지 않다는 것을 제외하면 본 발명의 제1실시예와 동일하다. 인버터(4)는 트랜지스터(PB)의 게이트와 드레인 사이에 접속된다. 트랜지스터(NB 및 PB)의 게이트들은 서로 접속된다.

제14도는 각각 입력(IN1 및 IN2)에서 1 또는 0에 대응하는 논리적 하이 또는 로우에 응답하여 제13도내의 트랜지스터의 온 및 오프 상태를 도시한 것이다. 제2도내의 오프 바로 뒤의 프러스 표시는 트랜지스터가 초기적으로 오프이고, 정상 상태에서 결국 턴온된다는 것을 나타낸다. 온 바로 뒤의 마이너스 표시는 트랜지스터가 초기적으로 온이고 정상 상태에서 결국 턴 오프된다는 것을 나타낸다. 인버터 출력 뒤의 HL은 인버터 출력상의 하이로부터 로우로의 전이를 나타내고 인버터 출력 뒤의 LH는 인버터 출력상의 로우로부터 하이로의 전이를 나타낸다.

제15도 및 제16도는 제7도에 개략적으로 도시한 회로의 컴퓨터 시뮬레이션으로의 다수의 입력에 대한 전압 대 시간 도를 도시한 것이다.

제13도, 제14도, 제15도, 및 제16도를 참조함으로써, 본 발명의 제3의 양호한 실시예의 동작이 본 발명의 제1 실시예와 유사하다는 것을 알 수 있다. 그러나, 이재 트랜지스터(PB 및 NB)의 동작은 인버터(4)에 의해 제어된다. 인버터(4)의 크기는 작게할 수 있고 출력(OUT)에 의해 제어된다. 인버터(4)는 출력(OUT)이 인버터(4)의 입력 임계 전압보다 커질 때까지 트랜지스터(PB)를 턴 온하지 않는다. 이에 따라 출력(OUT)의 상승 연부 동안 트랜지스터(Q1)내로 보다 많은 베이스 전류가 흐르게 된다. 또한 출력(OUT)을 충전하기 위해 트랜지스터(Q1)가 보다 오래 턴온 되었기 때문에, 나중에 트랜지스터(PB)를 턴온하는 것에 의해 출력 상승 연부의 곡부(knee)가 제2 실시예에 비해 높은 전압으로 이동된다. (제16도와 제10도를 비교 참조) 유사하게, 인버터(4)는 초기적으로 트랜지스터(NB)를 오프로 유지하고 출력(OUT)전압을 풀 다운한다. 이로 인해 트랜지스터(Q2)의 베이스로 보다 많은 베이스 전류가 이동된다. 결국, 출력(OUT)은 인버터 입력 임계 전압 이하의 전압으로 강하한다. 그다음, 트랜지스터(NB)는 턴온되어 출력(OUT)을 접지로 끌어내린다. 따라서, 트랜지스터(PB 및 NB)의 레벨 복귀 특성(level restore characteristic)으로 인한 베이스 전류 손실을 최소화하는 레일-대-레일(rail-to-rail)출력 스위칭이 제공된다.

제17도는 본 발명의 제3의 실시예를 구비하는 논리회로의 컴퓨터 시뮬레이션에 대한 상승/하강 시간 대 회로의 팬아웃을 나타낸다. 점선은 출력의 상승시간 대 회로의 팬아웃을 나타내며, 실선은 출력의 하강시간 대 회로의 팬아웃을 나타낸다.

제18a는 상술한 제17도와 관련하여 언급된 컴퓨터 시뮬레이션의 지연 대 팬아웃 도를 도시한 것이다. 점선은 출력의 상승 지연 시간 대 회로의 팬아웃을 나타내고 실선은 출력의 지연 시간 시간 대 회로의 팬아웃을 나타낸다.

제18b도는 트랜지스터 크기 및 회로 지연과 통과 전류에 대한 효과를 도시한 것이다. WIP 및 WIN은 각각 제13도의 인버터(4)내의 p-채널 및 n-채널 트랜지스터의 크기를 나타낸다.

제19도는 본 발명의 제4의 양호한 실시예의 개략도를 도시한 것이다. 본 발명의 이 실시예는 트랜지스터(PB)의 소오스 및 드레인 Vcc 및 출력(OUT)사이에 접속된다는 것을 제외하고 본 발명의 제3의 실시예와 동일하다. 본 발명의 이 실시예는 트랜지스터(P2+PB)의 직렬저항값에 따라서는 본 발명의 제3의 실시예보다 빠를 수 있다. 부수적으로, Q1을 통해 출력(OUT)을 충전하는 한편, 트랜지스터(PB)를 통해 트랜지스터(Q1)으로부터 베이스 전류를 드레인 하지 않는다는 것을 알 수 있다. 본 발명의 제3의 실시예와 관련하여 제16도에 도시한 것과는 달리, 트랜지스터(PB)에 의한 실제적인 회로의 속도 저하(slow down)가 없기 때문에, 출력 상승 파형의 곡부는 대략 Vcc-Vbe에 있다. 한편, 트랜지스터(N1, N2)는 과도한 크로우바(crowbar)전류를 방지하기 위해, 출력(OUT)을 방전시키는 동안 트랜지스터(Q1)를 턴오프하도록 크기를 주의깊게 조정할 필요가 있다.

제20도는 회로 지연 및 통과 전류에 대한 트랜지스터 크기의 효과를 도시한 것이다.

제21도 및 제22도는 각각 본 발명의 제5 및 제6의 양호한 실시예를 도시한 개략도이다. 제21도는 트랜지스터(NB)의 게이트가 전압(Vcc)에 연결되어 있는 것을 제외하면 제19도와 동일하다. 제22도는 트랜지스터(NB)의 게이트가 마찬가지로 전압(Vcc)에 연결되어 있다는 것을 제외하면 제13도와 동일하다. 그러므로, 양 실시예에 있어서, 트랜지스터(NB)는 항상 턴온된다. 트랜지스터(Q2)의 베이스와 Vee사이에 DC(직류) 경로가 설정된다. (Vee는 회로 접지의 을 갖는 것으로 도시되었고 다른 전압값을 가질 수도 있다) 이 실시예에서는 트랜지스터(Q2)의 베이스가 부동하지(float)않는다. 또한, 이 실시예에서는 트랜지스터(Q2)의 베이스가 Vbe가 아니라 회로 접지에 매우 근사하게 유지된다. 그러므로 회로내의 다른 동작들이 트랜지스터(Q2)의 베이스에 결합될 때 트랜지스터(Q2)의 오동작(misfiring)이 발생할 가능성이 감소된다.

본 발명이 상세히 설명되었을지라도, 이 설명이 단지 예시적인 것이며, 본 발명을 제한하는 것으로 해석되어서는 안된다는 것을 이해하여야 한다. 또한, 본 발명의 실시예들의 상세부에 대한 다수의 변형, 및 본 발명의 부수적인 실시예들은 이 설명을 참조한 본 분야에 숙련된 기술자들에게 명백하고, 상기 기술자들이 상기 변형 및 실시예를 만들 수 있다는 것을 이해하여야 한다. 예를 들어, p-형 바이폴라 트랜지스터들은 n-형 트랜지스트들로 대체될 수 있다. 또한, p-채널 트랜지스터들은 n-채널 트랜지스터로 대체될 수 있고 그 반대도 마찬가지이다. 부수적으로 모든 논리적 표현이 NAND 또는 NOR 게이트들만으로 실행될 수 있기 때문에, 도면에는 NAND 게이트 논리 회로만을 도시하였다. 이 회로들은 NOR, OR, 및 AND 논리 기능을 수행하도록 용이하게 응용될 수 있다. 모든 변형, 추가 및 응용이 아래에 청구된 본 발명의 정신 및 진정한 범위내에 있는 것으로 해석된다. 따라서 본 발명은 첨부된 청구의 범위에 의해서만 한정된다.

Claims

제1 기준 전위(Vcc)에 접속되어 있는 콜렉터, 베이스, 및 출력 단자(OUT)에 접속되어 있는 에미터를 갖는 제1 바이폴라 트랜지스터(Q1), 상기 출력 단자(OUT)에 접속되어 있는 콜렉터, 베이스, 및 제2 기준 전위(Vee)에 접속되어 있는 에미터를 갖는 제2 바이폴라 트랜지스터(Q2), 상기 제1 기준 전위에 접속되어 있는 제1 전류 처리 단자(current handling terminal)와 상기 제1 바이폴라 트랜지스터의 상기 베이스에 접속되어 있는 제2 전류 처리 단자를 갖고, 입력 단자(IN1)에 접속되어 있는 게이트를 갖는 제1 전계 효과 트랜지스터(P1), 상기 입력 단자에 접속되어 있는 게이트와, 상기 출력 단자와 상기 제2 바이폴라 트랜지스터의 상기 베이스 사이에 삽입되어 있는 (interposed) 제1 및 제2 전류처리 단자를 갖는 제2 전계 효과 트랜지스터(NIB), 및 상기 제1 바이폴라 트랜지스터의 상기 베이스에 접속되어 있는 제1 전류 처리 단자와, 상기 출력 단자에 접속되어 있는 제2 전류 처리 단자를 갖고, 상기 제2 기준 전위에 접속되어 있는 게이트를 갖는 제3 전계 효과 트랜지스터(PB)를 포함하는 회로.
제1 기준 전위(Vcc)에 접속되어 있는 콜렉터, 베이스, 및 출력 단자(OUT)에 접속되어 있는 에미터를 갖는 제1 바이폴라 트랜지스터(Q1), 상기 출력 단자(OUT)에 접속되어 있는 콜렉터, 베이스, 및 제2 기준 전위(Vcc)에 접속되어 있는 에미터를 갖는 제2 바이폴라 트랜지스터(Q2), 상기 제1 기준 전위에 접속되어 있는 제1 전류 처리 단자(current handling terminal)와, 상기 제1 바이폴라 트랜지스터의 상기 베이스에 접속되어 있는 제2 전류 처리 단자를 갖고, 입력 단자(IN1)에 접속되어 있는 게이트를 갖는 제1 전계 효과 트랜지스터(P1), 상기 입력 단자에 접속되어 있는 게이트와, 상기 출력 단자와 상기 제2 바이폴라 트랜지스터의 상기 베이스 사이에 삽입되어 있는 제1 및 제2 전류 처리 단자를 갖는 제2 전계 효과 트랜지스터(N1B), 상기 제1 바이폴라 트랜지스터의 상기 베이스에 접속되어 있는 제1 전류 처리 단자, 상기 출력 단자에 접속되어 있는 제2 전류 처리 단자, 및 게이트를 갖는 제3 전계 효과 트랜지스터(PB), 및 상기 출력 단자(OUT)에 접속되어 있는 입력부와 상기 제3 전계 효과 트랜지스터(PB)의 상기 게이트에 접속되어 있는 출력부를 갖는 인버터(4)를 포함하는 회로.
제1항에 있어서, 적어도 상기 제1 전계 효과 트랜지스터(P1)에 대한 상기 제3 전계gyrhk 트랜지스터(PB)의 크기는 상기 제1 바이폴라 트랜지스터의 베이스를 충전시키고 방전시키는 것을 최적화하도록(새 optimize the charging and discharging of the base of the first bipolar transistor) 되어 있는 회로.
제1항에 있어서, 제2 입력 단자(IN2), 상기 제1 기준 전위(Vcc)에 접속되어 있는 제1 전류 처리 단자, 상기 제1 바이폴라 트랜지스터(Q1)의 상기 베이스에 접속되어 있는 제2 전류 처리 단자를 갖고, 상기 제2 입력단자(IN2)에 접속되어 있는 게이트를 갖는 제4 전계 효과 트랜지스터(P2), 및 상기 제2 입력단자 (IN2)에 접속되어 있는 게이트, 및 상기 제2 바이폴라 트랜지스터(Q2)의 베이스와 상기 출력 단자(OUT)간에 상기 제2 전계 효과 트랜지스터(N1B)의 상기 제1 및 제2 전류 처리 단자와 직렬 경로로 접속되어 있는 (connected in a series path)제1 및 제2 전류 처리 단자를 갖는 제5 전계 효과 트랜지스터(N2B)를 포함하는 회로.
제4항에 있어서, 상기 입력 단자(IN1) 및 제2 입력 단자(IN2)에 각각 접속되어 있는 게이트를 갖고, 상기 제1 바이폴라 트랜지스터(Q1)의 상기 베이스로부터 상기 제2 기준 전위(Vee)로 직렬 경로로 접속되어 있는(connected in a series path) 제1 및 제2 전류 처리 단자를 갖는 제6 및 제7 전계 효과 트랜지스터(N1, N2)를 더 포함하는 회로.
제1항에 있어서, 상기 제2 바이폴라 트랜지스터(Q2)의 상기 베이스에 접속되어 있는 제1 전류처리 단자, 상기 제2 기준 전위(Vee)에 접속되어 있는 제2 전류 처리 단자, 및 상기 제1 기준 전위(Vcc)에 접속되어 있는 게이트를 갖는 제8 전계 효과 트랜지스터(NB)를 더 포함하는 회로.
제2항에 있어서, 상기 제2 바이폴라 트랜지스터(Q2)의 상기 베이스에 접속되어 있는 제1 전류처리 단자, 상기 제2 기준 전위(Vee)에 접속되어 있는 제2 전류 처리 단자, 및 상기인버터(4)의 상기 출력에 접속되어 있는 게이트를 갖는 부가의 전계 효과 트랜지스터(NB)를 포함하는 회로.
제5항에 있어서, 상기 제2 바이폴라 트랜지스터(Q2)의 상기 베이스에 접속되어 있는 제1 전류 처리 단자, 상기 제2 기준 전위(Vee)에 접속되어 있는 제2 전류 처리 단자, 및 상기 제1 기준 전위(Vcc)에 접속되어 있는 게이트를 갖는 제8 전계 효과 트랜지스터(NB)를 더 포함하는 회로.