KR20150070339A - 코발트 기반 상호접속부 및 그 제조 방법 - Google Patents

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KR20150070339A
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크리스토퍼 제이. 제제우스키
제임스 에스. 클라크
테자스위 케이. 인더커리
플로리안 지스트레인
다니엘 제이. 지에라스
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Abstract

코발트를 포함하는 금속 상호접속부 및 코발트를 포함하는 금속 상호접속부의 형성 방법을 설명한다. 일 실시형태에서, 코발트를 포함하는 금속 상호접속부는 기판 상에 배치된 유전체 층, 기판이 노출되도록 유전체 층에 형성된 개구부를 포함한다. 실시형태는 기판 위에 배치된 시드 층, 및 개구부의 내부 및 시드 층의 표면 상에 형성된 코발트를 포함하는 충진 재료를 추가로 포함한다.

Description

코발트 기반 상호접속부 및 그 제조 방법{COBALT BASED INTERCONNECTS AND METHODS OF FABRICATION THEREOF}
본 발명의 실시형태들은 일반적으로 금속 상호접속 구조물들 및 그들의 제조 방법에 관한 것이다. 더 구체적으로, 본 발명의 실시형태들은 코발트 기반 상호접속 구조물들 및 그들의 제조 방법에 관한 것이다.
집적 회로(IC) 소자들은 통상적으로 반도체 기판 내에 또는 반도체 기판 상에 형성된, 트랜지스터들, 캐패시터들 및 저항기들과 같은 회로 요소들을 포함한다. 개별 회로 요소들을 기능 회로들에 전기적으로 연결 또는 접속하기 위해 상호접속 구조물들이 사용된다. 통상적인 금속 상호접속부들은 라인(line) 부분 및 비아(via) 부분을 포함할 수 있다.
현재는, 상호접속 구조물들은 구리로 제조되며 질화 탄탈룸 또는 질화 티타늄과 같은 티타늄 또는 탄탈룸 또는 질화물 재료들, 또는 그의 조합(예를 들어, 질화 탄탈룸/탄탈룸(TNT))과 같은 배리어 층을 포함할 수 있다. 구리 상호접속 구조물들을 이용할 경우의 문제는 보이드 형성 및 불량을 초래할 수 있는 일렉트로마이그레이션(electromigration)에 이들이 매우 민감하다는 것이다.
텅스텐 금속화(tungsten metallization)는 프론트 엔드 콘택들(front end contacts)을 제조하기 위해 성공적으로 사용되었으며, 따라서, 상호접속부 제조를 위한 백 엔드(back end) 금속화물을 위해 제안되었다. 텅스텐 금속화를 이용할 경우 바람직한 장점은 유해한 일렉트로마이그레이션 효과에 대해 매우 저항력이 있다는 것이다. 하지만, 텅스텐 금속화를 이용할 경우의 단점은 비저항(electrical resistivity)이 구리보다 더 높다는 것이다. 더 구체적으로, 텅스텐 라인 저항은 구리 상호접속부들보다 4 내지 6배 더 높으며, 비아 저항들은 20% 정도 더 높을 수 있다. 이들 고 저항은 집적 회로 성능을 심각하게 저하시키며 따라서 바람직하지 않다.
도 1a-1e는 본 발명의 일 실시형태에 따른, 시드 층을 갖는 코발트 상호접속부들을 형성하는 방법의 단면 측면도 예시들이다.
도 2는 본 발명의 일 실시형태에 따른, 시드 층들을 갖는 코발트 상호접속부들을 갖고 형성된 다중 금속화 층들을 갖는 집적 회로의 단면 측면도 예시이다.
도 3은 본 발명의 일 실시형태에 따른, 시드 층을 갖는 코발트 상호접속부들을 형성하는 방법을 예시하는 흐름도이다.
도 4a-4f는 본 발명의 일 실시형태에 따른, 코발트 플러그를 갖는 코발트 상호접속부들을 형성하는 방법의 단면 측면도 예시들이다.
도 5a-5f는 본 발명의 일 실시형태에 따른, 코발트 플러그 및 시드 층을 갖는 코발트 상호접속부들을 형성하는 방법의 단면 측면도 예시들이다.
도 6은 본 발명의 일 실시형태에 따른, 코발트 플러그를 갖는 코발트 상호접속부들을 형성하는 방법을 예시하는 흐름도이다.
도 7은 본 발명의 일 실시형태에 따른, 코발트 기반 금속 게이트 전극을 포함하는 MOS-FET(metal oxide semiconductor field effect transistor)을 묘사한다.
도 8은 본 발명의 한 구현에 따른 컴퓨팅 디바이스를 예시한다.
본 발명의 실시형태들은 코발트 상호접속부들 및 코발트 상호접속부들을 제조하는 방법에 관한 것이다. 각종 실시형태들에서 설명은 도면들을 참조로 이루어짐을 주목해야 한다. 하지만, 특정 실시형태들은 이들 특정 상세사항들 중 하나 이상이 없이 또는 다른 공지된 방법들 및 구성들과 조합하여 실시될 수 있다. 후속하는 설명에서, 본 발명의 완전한 이해를 제공하기 위해, 특정 구성들, 치수들 및 공정들 등과 같은 다수의 특정 상세사항들이 서술된다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않기 위해, 공지된 반도체 공정들 및 제조 기술들은 특별히 상세히 설명하지 않았다. 본 명세서 전반에 걸쳐 "한 실시형태", "일 실시형태" 등으로 지칭하는 것은 그 실시형태와 관련하여 설명된 특정 피처, 구조, 구성 또는 특성이 본 발명의 적어도 한 실시형태에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 문구 "한 실시형태에서", "일 실시형태" 등의 문구가 보일 경우 반드시 본 발명의 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정 피처들, 구조들, 구성들 또는 특성들은 하나 이상의 실시형태들에서 임의의 적절한 방식으로 조합될 수 있다.
본 명세서에 사용된 용어 "~ 위에", "~에", "~간에" 및 "~상에"는 다른 층들에 대한 한 층의 상대적인 위치를 지칭할 수 있다. 다른 층 "위" 또는 "상"의 한 층 또는 다른 층"에" 접합된 한 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 층들 "간"의 한 층은 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다.
본 발명의 한 실시형태는 코발트 시드 층 및 코발트 충진 재료를 포함하는 코발트 상호접속부이다. 시드 층은 코발트 충진 재료를 형성하기 위해 사용된 것과 상이한 조성 및/또는 상이한 공정에 의해 형성된다. 다른 실시형태는 코발트 플러그 층 및 코발트 충진 재료를 포함하는 코발트 상호접속부이다. 플러그 층은 코발트 충진 재료를 형성하기 위해 사용된 것과 상이한 조성 및/또는 상이한 공정에 의해 형성된다. 그러한 코발트 상호접속부들은 낮은 저항(예를 들어, 텅스텐보다 더 낮음)을 가지며 일렉트로마이그레이션에 대해 매우 저항력이 있어서(예를 들어, 일렉트로마이그레이션에 대해 구리보다 더 저항력이 있음), 고성능 상호접속 구조물들의 제조를 가능하게 하므로 유리하다. 다른 장점은 코발트 상호접속부들은, 그렇지 않을 경우 구리 마이그레이션(migration)을 방지하기 위해 사용되는 배리어 층들을 필요로 하지 않는다는 것이다. 종래의 상호접속부 가공에서 치수들이 크기조정됨에 따라, 그러한 배리어 층들의 높은 저항은 종래의 구리 상호접속부들의 성능에 더 큰 정도로 영향을 미칠 수 있다.
제1 양태에서, 유전체 층의 개구부에 등각 코발트 기반 시드 층이 형성된다. 이어서, 코발트 기반 시드 층 상에 코발트 기반 충진 재료를 퇴적하거나 성장시켜 코발트 상호접속부를 형성한다.
예를 들어, 도 1a-1e는 본 발명의 실시형태들에 따라 코발트-포함 시드 층 및 코발트-포함 충진 층을 갖는 코발트 상호접속부를 형성하는 방법을 예시한다. 도 1a는 코발트 상호접속부가 위에 형성될 수 있는 기판으로서 사용될 수 있는 상부 표면(118)을 갖는 기판(106)을 예시한다. 기판(106)은 최종적으로 코발트 상호접속부가 위에 제조된, 부분적으로 제조된 집적 회로(IC)의 임의의 부분을 포함할 수 있다. 예를 들어, 기판(106)은 통상적으로 능동 및 수동 소자들을 포함하거나 이들을 그 위에 형성할 것이다. 도 1a에 묘사된 바와 같이, 기판(106)에 도전성 영역(150)이 포함되며, 그 위에 코발트 상호접속부가 최종적으로 형성된다. 그러한 한 실시형태에서, 기판(106)은 FEOL(front end of line)을 통해 가공되었고, 도전성 영역(150)은 결정성 반도체 기판 또는 층에 형성된 확산 영역이고, 예를 들어, 도전성 영역은 트랜지스터의 소스 또는 드레인 영역이다. 그러한 다른 실시형태에서, 도전성 영역(150)은, 하기에 도 2와 관련하여 더 상세히 설명된 바와 같이, BEOL(back end of line) 금속화 구조물의 하부 금속 라인이다. 비록 실시형태들은, 이에 제한되지는 않지만 마이크로프로세서들, 메모리들, CCD들(charge-coupled devices), SoC(system on chip) IC들 또는 기저대역 프로세서들과 같은 반도체 집적 회로들을 제조하는 데 이상적으로 적합할 수 있지만, 다른 응용들은 또한 마이크로 전자 머신들, MEMS, 레이저들, 광학 소자들, 패키징 층들 등을 포함할 수도 있다. 실시형태들은 또한 개별 반도체 소자들을 제조하기 위해 사용될 수 있으며, 예를 들어 본 발명에 설명된 코발트 구조물이 MOS(metal oxide semiconductor) 트랜지스터의 게이트 전극을 제조하기 위해 사용될 수 있다.
다시 도 1a에 있어서, 기판(106) 위에 유전체 층(102)이 형성된다. 유전체 층(102)은, 이에 제한되지는 않지만 실리콘 이산화물, SiOF, 탄소-도핑 산화물, 유리 또는 중합체 재료와 같은 임의의 적절한 유전체 또는 절연 재료로 구성될 수 있다. 유전체 층에 개구부가 형성된다. 개구부는 코발트 상호접속부에 의한 접촉이 최종적으로 이루어지는 도전성 영역(150)을 노출시킨다. 한 실시형태에서, 도 1a에 묘사된 바와 같이, 개구부는, 이중 다마신 공정에서 통상적인 바와 같이, 측벽들(116)을 갖는 하부 개구부(114)(예를 들어, 비아 홀 또는 슬롯) 및 측벽들(112)을 갖는 상부 개구부(110)(예를 들어, 금속 라인 트랜치)를 포함한다. 비록 2개의 개구부가 묘사되지만, 예를 들어 단일 동작에서 라인과 비아 모두가 아닌, 라인 또는 비아만 제조되는 단일 다마신 접근법에 사용된 바와 같이, 대신에 단일 개구부가 유전체 층(102)에 형성될 수 있음이 이해될 것이다. 다마신 및 이중 다마신 타입 제조에 통상적으로 사용된 공지된 리소그래피 및 식각 가공 기술들에 의해 유전체 층(102)에 개구부 또는 개구부들이 제조될 수 있다. 비록 단일 유전체 층(102)만 묘사되지만, 예를 들어 그 안에 개구부(114)를 갖는 제1 유전체 층 및 그 안에 개구부(110)를 갖는 제2 유전체 층과 같은, 동일하거나 상이한 유전체 재료들의 다중 층들이 대신 사용될 수 있다. 또한, 일 실시형태에서, 및 도 1a에 묘사된 바와 같이, 기판(106)상에 배치된 식각 정지 층(104)상에 유전체 층(102)이 형성된다. 식각 정지 층(104)은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료로 구성될 수 있다.
도 1b에 있어서, 코발트 시드 층(120)이 퇴적된다. 시드 층(120)을 퇴적하기 전에, 예를 들어 질화 탄탈룸/탄탈룸(TNT) 층 또는 질화 티타늄/티타늄층과 같은 접합/배리어 층이 형성될 수 있음이 이해될 수 있다. 하지만, 다른 실시형태에서는, 접합 및/또는 배리어 층이 사용되지 않고, 유전체 층(102) 바로 위에 및 도전성 영역(150) 바로 위에 시드 층(120)이 형성된다. 시드 층(120)은 유전체 층(102)의 상부 표면(108) 상에 뿐만 아니라 기판(106)의 노출된 상부 표면(118) 상에(예를 들어, 도전성 영역(150) 상에) 형성될 수 있다. 코발트 시드 층(120)은 또한 하부 개구부(114)의 측벽들(116) 및 상부 개구부(110)의 측벽들(112) 상에 형성된다.
시드 층(120)은 코발트를 포함하는 재료로 구성된 등각 층일 수 있다. 한 실시형태에서, 코발트 시드 층(120)은 3 nm 미만 및 통상적으로는 1 nm 내지 3 nm의 두께까지 형성된다. 시드 층(120)은 이후의 충진 재료들의 성장을 위한 핵 형성 층으로서 작용할 수 있다. 한 실시형태에서, 시드 층(120)은, 전부가 아닐 경우, 실질적으로 코발트로 구성된다. 예를 들어, 그러한 특정 실시형태에서, 시드 층은 적어도 50%의 코발트로 구성된다. 본 명세서에 사용된 바와 같이, 조성의 %는 원자%(atomic %)를 지칭한다. 특정 실시형태에서, 시드 층은 적어도 90%의 코발트로 구성된다. 그러한 임의의 경우에서, 시드 층 조성의 나머지 비-코발트 부분은, 존재할 경우, Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re 또는 Pd 중 하나 이상을 포함할 수 있다. 다른 실시형태에서, 시드 층(120)은 코발트 기반 화합물 또는 합금 재료로 구성된다. 예를 들어, 한 실시형태에서, 시드 층(120)은, 위에서 제시된 것들과 같은 약 0.25-5%의 비-코발트 원소 및 나머지 약 95+%의 코발트로 구성된 희박 합금(dilute alloy)으로 구성된 것이 사용된다. 이러한 희박 합금은 퇴적 동안 또는 퇴적 이후의 가공 동안, 코발트의 표면들 또는 계면들로의 비-코발트 종들의 마이그레이션을 수반할 수 있다. 마이그레이션은 코발트를 위한 확산 배리어를 제공할 수 있고/있거나 다른 층들에 대한 코발트의 접착을 증가시키기 위해 사용될 수 있다. 코발트 내의 결정립계들(grain boundaries)은 또한 비-코발트 종들로 충진될 수 있다. 하지만, 다른 실시형태들에서, 시드 층(120)은 50% 미만의 코발트를 포함할 수 있지만, 여전히 코발트 기반 재료로 지칭될 수 있다. 코발트 기반 화합물 시드 층들의 예시적 실시형태들은 코발트 실리사이드 또는 코발트 저마나이드(cobalt germanide) 시드 층들을 포함한다. 그러한 특정 실시형태에서, 도전성 영역(150)은 적어도 일부의 게르마늄(예를 들어, 노출된 도핑 실리콘 게르마늄 또는 도핑 게르마늄 영역, 또는 금속 저마나이드 영역)을 포함하며, 시드 층(120)은 양립가능한 코발트 저마나이드 층이다. 다른 그러한 특정 실시형태에서, 도전성 영역(150)은 적어도 일부의 실리콘(예를 들어, 노출된 도핑 실리콘 영역 또는 금속 실리사이드 영역)을 포함하며, 시드 층(120)은 양립가능한 코발트 실리사이드 층이다. 코발트 기반 합금 시드 층들의 예시적 실시형태들은 하나 이상의 후속 원소와 합금된 코발트를 포함한다: Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re 또는 Pd. 상술한 실시형태들에서, 코발트 시드 층(120)은 작은 입도 구조를 가질 수 있다.
시드 층(120)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition), 전기 도금, 무-전해 도금 또는 등각 박막을 퇴적하는 다른 적절한 공정에 의해 퇴적 또는 성장될 수 있다. 일 실시형태에서, 코발트 시드 층(120)은 개구부들 내의 모든 노출된 표면들 및 상부 표면들을 충분히 고르게 덮는 고품질 등각 층을 형성하도록 퇴적된다. 고품질 시드 층은, 한 실시형태에서, 등각 시드 층을 고르게 지속적으로 퇴적하는 느린 퇴적 속도로 코발트 시드 재료를 퇴적함으로써 형성될 수 있다. 등각 방식으로 시드 층(120)을 형성함으로써, 이후에 형성된 충진 재료의 하부 구조물과의 양립성이 개선될 수 있다. 구체적으로, 시드 층(120)은 그 위에서의 퇴적을 위한 적절한 표면 에너지론(surface energetics)을 제공함으로써 퇴적 공정을 지원할 수 있다.
CVD, ALD 및 PVD와 같은 공정들을 이용한 박막의 퇴적 방안은 원하는 공정 시간, 두께, 및 등각 품질에 따라 변화할 수 있다. 예를 들어, 시드 층(120)을 퇴적하기 위해 CVD를 이용할 경우 동일한 층을 퇴적하기 위해 ALD 공정을 이용할 경우보다 등각 박막 층을 더 빨리 생성할 수 있지만; CVD 공정에 의해 퇴적된 박막의 품질은 ALD 공정에 의해 퇴적된 박막의 품질보다 더 낮을 수 있다. 다른 실시형태에서, 시드 층(120)은 PVD 공정에 의해 퇴적된다. 고도의 등각 박막을 형성하기 위해 PVD 공정은 수용 기판과 상응하는 스퍼터 타겟 간의 거리를 증가시켜 수행할 수 있다.
도 1c에 있어서, 충진 재료(122)가 개구부들(110 및 114)을 완전히 충진하고 유전체(102)의 상부 표면(108) 상의 코발트 시드 층(120)의 상부 표면 상에 형성되도록, 충진 재료(122)는 시드 층(120)의 노출된 표면들 상에 형성될 수 있다. 충진 재료(122)의 퇴적 동안 개구부들(110, 114) 내에 심(seam)(124)이 형성될 수 있다. 일 실시형태에서, 충진 재료(122)는 시드 층(120)과 합금될 수 있는 상술한 원소들 중 임의의 것으로 도핑되거나 합금될 수 있다. 예를 들어, 한 실시형태에서, 충진 재료(122)는, 위에서 제시된 것들과 같은 약 0.25-5%의 비-코발트 원소 및 나머지 약 95+%의 코발트로 구성된 희박 합금으로 구성된 것이 사용된다. 이러한 희박 합금은, 퇴적 동안 또는 퇴적 이후의 가공 동안, 코발트의 표면들 또는 계면들로의 비-코발트 종들의 마이그레이션을 수반할 수 있다. 마이그레이션은 코발트를 위한 확산 배리어를 제공할 수 있고/있거나 다른 층들에 대한 코발트의 접착을 증가시키기 위해 사용될 수 있다. 코발트 내의 결정립계들은 또한 비-코발트 종들에 의해 충진될 수 있다. 한 실시형태에서, 충진 재료(122)는 필수적으로 코발트로만 구성된다. 다른 실시형태에서, 충진 재료(122)는 적어도 90%의 코발트이다. 또 다른 실시형태에서, 충진 재료(122)는 적어도 50%의 코발트로 구성된다.
충진 재료(122)는 시드 층(120)과 상이한 조성을 가질 수 있다. 예를 들어, 시드 층(120)은 실리콘 및 코발트 모두로 구성될 수 있는 반면, 충진 재료(122)는 코발트로만 구성된다. 다른 예에서, 시드 층(120)은 제1 코발트 기반 합금(예를 들어 상술한 것들과 같음)으로 구성될 수 있는 반면, 충진 재료(122)는 제2의, 상이한 그러한 코발트 기반 합금으로 구성된다. 한 실시형태에서, 충진 재료(122)는 시드 층(120)과 상이한 입도 구조를 가질 수 있다. 예를 들어, 시드 층(120)은 충진 재료(122)의 입도 구조보다 더 작은 입도 구조를 가질 수 있다.
본 발명의 일 실시형태에서, 코발트 충진 재료(122)는, 이에 제한되지는 않지만, CVD, ALD, PVD, 전기도금 또는 무-전해 도금과 같은 공정에 의해 형성될 수 있다. 한 실시형태에서, 충진 재료(122)를 형성하기 위해 사용된 공정 방법은 시드 층(120)을 형성하기 위해 사용된 공정과 상이할 수 있다. 또한, 시드 층(120)은 등각으로 형성될 수 있는 반면, 충진 재료(122)는 비-등각 또는 상향식(bottom up) 접근법으로 형성된다. 예를 들어, 시드 층(120)은 수용 기판의 노출된 표면들 상에 등각 층을 형성하는 ALD 퇴적 공정에 의해 형성될 수 있는 반면, 충진 재료(122)는, 측벽 표면들 상에서와 대조적으로 평탄한 표면들 상에서 퇴적 속도를 더 크게 하여, 충진 재료를 시드 층(120)의 표면들 상에 방향성 스퍼터링하는(directionally sputter) PVD 공정에 의해 형성될 수 있다. 다른 예에서, 시드 층(120)은 수용 기판의 노출된 표면들 상에 등각 층을 형성하는 ALD 퇴적 공정에 의해 형성될 수 있는 반면, 충진 재료(122)는 시드 층(120)의 표면들로부터 충진 재료를 성장시키는 전기도금 공정에 의해 형성될 수 있다. 또 다른 예에서, 시드 층(120)은 CVD 퇴적 공정에 의해 형성될 수 있으며 충진 재료는 PVD 공정에 의해 형성될 수 있다.
다른 실시형태에서, 시드 층(120) 및 충진 재료(122)는, 압력, 퇴적 속도, 온도 등과 같은, 퇴적 파라미터들의 상이한 세트를 제외하고는 동일한 공정(예를 들어, ALD, CVD 또는 PVD)에 의해 퇴적될 수 있다. 예를 들어, 시드 층(120) 및 충진 재료(122)는 CVD 공정에 의해 퇴적될 수 있지만; 퇴적 압력 및 온도와 같은, 시드 층을 위한 CVD 공정에 사용된 파라미터들의 세트는 충진 재료(122)를 위한 CVD 공정에 사용된 파라미터들의 세트와 상이할 수 있다. 다른 예에서, 시드 층 및 충진 재료는 PVD 공정에 의해 형성되지만, 시드 층은, 충진 재료를 형성하기 위해 사용된 PVD 공정보다 타겟과 수용 기판 간의 거리가 더 먼 PVD 공정에 의해 형성될 수 있다. 다른 실시형태에서, 금속 충진 재료는 콜리메이티드(collimated) PVD 공정에 의해 형성되는 반면, 시드 층은 비-콜리메이티드 PVD 공정에 의해 형성된다. 또는 이와 달리, 시드 층(120)이 충진 재료(122)보다 더 등각으로 형성되도록, 충진 재료(122)를 형성하기 위해 사용된 ALD 공정의 퇴적 속도보다 더 느린 퇴적 속도의 ALD 공정에 의해 시드 층이 형성된다.
도 1d에 있어서, 어닐링 공정을 선택적으로 수행하여 퇴적된 상호접속 층을 리플로우(reflow) 시킬 수 있다. 도 1c로부터의 심(124)은 어닐링 공정 이후에 제거되어, 유전체 층(102) 내의 개구부들(110 및 114) 내에 빈틈없는(solid) 구조물을 형성할 수 있다. 어닐링 공정은 충진 재료(122) 내에 더 큰 입도 구조들을 성장시키는 것을 도와서, 저항률을 감소시키고 불량한 입도 구조들로부터의 불순물들을 배출시킬 수 있다. 한 실시형태에서, 어닐링 공정은, 이에 제한되지는 않지만 질소, 수소 및 아르곤을 포함하는 가스들과 같은 포밍 가스(forming gas)를 사용한다. 또한, 어닐링 공정은 백 엔드 구조물들의 열적 예산(thermal budget) 미만의 온도에서 수행될 수 있다. 예를 들어, 한 실시형태에서, 어닐링 공정은 300 ℃ 내지 400 ℃의 온도에서 수행된다. 다른 실시형태에서, 어닐링 공정은 충진 재료(122)의 융점보다 더 높지만 백 엔드 구조물들의 열적 예산보다 더 낮은 온도에서 수행된다.
또 다른 실시형태에서, 심(124) 없이 개구부들(114 및 110) 내에 상호접속 층(122)을 퇴적하기 위해 사이클링 기술(cycling technique)을 선택적으로 사용할 수 있다. 한 사이클은 한 번의 충진 재료(122) 퇴적과 한 번의 어닐링 공정을 수반할 수 있다. 한 사이클의 어닐링 동작은 스텝 커버리지(step coverage)를 개선하도록 충진 재료를 짧게(briefly) 리플로우하는 온도 및 지속 시간으로 설정될 수 있다. 비아 및 라인 개구부들(114 및 110)을 완전히 충진하기 위해 수 개의 동작들이 필요하도록, 한 사이클의 퇴적 동작은 더 적은 충진 재료를 퇴적하는 단기 퇴적(short deposition)일 수 있다. 한 실시형태에서, 심(124) 없이 충진 재료(122)를 퇴적하기 위해서는 5 미만의 사이클이 필요하다.
도 1e에 있어서, CMP(chemical mechanical planarization) 공정을 수행하여, 유전체 층(102)의 상부 표면(108) 위에 배치된 충진 재료(122) 및 시드 층(120)을 제거할 수 있다. 한 실시형태에서, CMP 공정은 라인 유전체 층의 상부 표면(108)에서 정지하도록 시간이 정해진 시한(timed) CMP 공정일 수 있다. 다른 실시형태에서, CMP 공정은 정지 층으로서 라인 유전체 층의 상부 표면(108)을 이용할 수 있다. 라인 유전체 층의 상부 표면 위에 퇴적된 충진 재료의 두께는 변화할 수 있으므로, 정지 층으로서 상부 표면(108)을 이용하는 것이 더 신뢰성있는 방법일 수 있다. 다른 실시형태에서, 유전체 층(102)의 상부 표면(108) 위에 배치된 충진 재료(122) 및 시드 층(120)을 제거하기 위해 식각 공정을 이용한다.
도 2는 본 발명의 일 실시형태에 따른 코발트 금속 상호접속부들을 갖는 IC 구조물의 일부의 단면(200)을 예시한다. 유전체 층들(102)의 스택은 시드 층들(120) 및 금속 충진 층들(124)을 갖는 금속 상호접속부들(124)을 포함한다. 도 2에 도시된 IC 구조물의 일부는 예를 들어 마이크로프로세서 다이 또는 메모리 다이에서 발견되는 것과 같은 BEOL 금속화 구조물의 일부일 수 있다.
도 3은 본 발명의 일 실시형태에 따른 코발트 금속 상호접속부의 형성 방법을 예시하는 흐름도(300)이다. 단계 302에서, 유전체 층에 개구부를 형성하여 기판의 도전성 영역을 노출시킨다. 단계 304에서, 도전성 영역과 접촉하여 기판 위에 뿐만 아니라 유전체 층 위 및 개구부의 측벽들 상에 코발트 시드 층이 형성된다. 단계 306에서, 시드 층 상에 충진 재료를 형성하고 개구부를 충진한다. 충진 재료는 코발트 기반 재료로 구성된다. 단계 308에서, 선택적인 실시형태에서, 열을 인가하여 충진 재료를 리플로우시킨다. 단계 310에서, 유전체 층의 상부 표면 위에 배치된 충진 재료 및 시드 층 재료가 제거된다. 그러한 한 실시형태에서, 충진 재료 및 시드 층은 모두 코발트를 포함하지만, 상이한 재료 조성들을 갖는다. 그러한 다른 실시형태에서, 충진 재료 및 시드 층은 모두 코발트를 포함하지만, 상이한 퇴적 또는 성장 기술들에 의해 형성된다. 또 다른 그러한 실시형태에서, 충진 재료 및 시드 층은 모두 코발트를 포함하지만, 상이한 재료 조성들을 가지며 상이한 퇴적 또는 성장 기술들에 의해 형성된다.
제2 양태에서, 유전체 층의 개구부의 하부 부분(예를 들어, 비아 홀 또는 슬롯)에 코발트 기반 플러그가 형성된다. 이어서, 개구부의 상부 부분(예를 들어, 금속 라인 트랜치)에서, 코발트 기반 플러그 상에 코발트 기반 도전성 라인을 형성하여 코발트 상호접속부를 형성한다.
예를 들어, 도 4a-4f는 본 발명의 일 실시형태에 따른 코발트 금속 상호접속부를 형성하는 다른 방법을 예시한다. 도 4a에 묘사된 바와 같이, 방법은 도 1a와 관련하여 예시 및 설명된 것과 동일한 구조물로 시작한다.
도 4b에 있어서, 기판(106)의 도전성 영역(150) 상에 플러그(420)가 형성된다. 일 실시형태에서, 묘사된 바와 같이, 하부 개구부(114)가 플러그 재료(420)로 완전히 충진되도록 유전체 층(102)의 하부 개구부(114) 내에만 플러그(420)가 형성된다. 하지만, 다른 실시형태에서, 플러그(420)의 상부 표면은 하부 개구부(114)의 상부 표면과 평면이 아닐 수 있다. 예를 들어, 플러그(420)의 상부 표면은 하부 개구부의 상부 표면보다 더 높거나 더 낮을 수 있다. 다른 실시형태에서, 플러그(420)의 상부 표면은 플러그(420)의 형성 동안 성장 프로파일의 결과로서 버섯-형 돔을 형성할 수 있다.
일 실시형태에서, 플러그(420)는 상향식 접근법으로 형성된다. 즉, 플러그(420)는 도 4a의 구조물 위에서의 등각 퇴적에 의해 형성되지 않는다. 예를 들어, 한 실시형태에서, 플러그(420)의 형성은, 도전성 영역(150)의 표면 상에 선택적으로 퇴적한 다음 도전성 영역(150)의 표면으로부터 성장시킴으로써 수행된다. 특정 실시형태에서, 도전성 영역(150)의 노출되고 양립가능한 표면 상에 플러그 재료를 무-전해 도금함으로써 플러그(420)가 형성된다. 예로서, 도전성 영역(150)은 코발트(Co), 구리(Cu) 또는 텅스텐(W)과 같은, 상부 금속화 또는 금속-포함 표면을 갖고, 코발트 기반 플러그(420)는 도전성 영역(150)의 금속화 또는 금속-포함 표면으로부터의 상향식 성장을 수반하는 무-전해 퇴적에 의해 형성된다. 이러한 공정들에서, 도전성 영역(150)의 금속화 또는 금속-포함 표면은 플러그(420)의 재료를 위한 핵 형성 사이트로서 사용된다. 다른 실시형태들에서, 이에 제한되지는 않지만, 전기도금과 같은 다른 적절한 상향식 충진 및 성장 퇴적 접근법들을 사용할 수 있다. 상향식 충진 접근법은 수직 측벽 표면들에서보다 평면 또는 평탄 표면들 상에서 퇴적 속도가 더 빠른 것이다.
플러그(420)는 적어도 50%의 코발트로 구성된 코발트 기반 플러그일 수 있다. 본 명세서에 사용된 바와 같이, 조성의 %는 원자%를 지칭한다. 특정 실시형태에서, 플러그(420)는 적어도 90%의 코발트로 구성된다. 그러한 임의의 경우에, 플러그(420) 조성의 나머지 비-코발트 부분은, 존재할 경우, Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re 또는 Pd 중 하나 이상을 포함할 수 있다. 다른 실시형태에서, 플러그(420)는 코발트 기반 화합물 또는 합금 재료로 구성된다. 예를 들어, 한 실시형태에서, 플러그(420)는, 위에서 제시된 것들과 같은 약 0.25-5%의 비-코발트 원소 및 나머지 약 95+%의 코발트로 구성된 희박 합금으로 구성된 것이 사용된다. 그러한 희박 합금은 퇴적 동안 또는 퇴적 이후의 가공 동안, 코발트의 표면들 또는 계면들로의 비-코발트 종들의 마이그레이션을 수반할 수 있다. 마이그레이션은 코발트를 위한 확산 배리어를 제공할 수 있고/있거나 다른 층들에 대한 코발트의 접착을 증가시키기 위해 사용될 수 있다. 코발트 내의 결정립계들은 또한 비-코발트 종들로 충진될 수 있다. 하지만, 다른 실시형태들에서, 플러그(420)는 50% 미만의 코발트를 포함할 수 있지만, 여전히 코발트 기반 재료로 지칭될 수 있다. 코발트 기반 화합물 플러그(420) 재료들의 예시적 실시형태들은 코발트 실리사이드 또는 코발트 저마나이드 플러그 재료들을 포함한다. 그러한 특정 실시형태에서, 도전성 영역(150)은 적어도 일부의 게르마늄(예를 들어, 노출된 도핑 실리콘 게르마늄 또는 도핑 게르마늄 영역, 또는 금속 저마나이드 영역)을 포함하며, 플러그(420) 재료는 양립가능한 코발트 저마나이드 층이다. 다른 그러한 특정 실시형태에서, 도전성 영역(150)은 적어도 일부의 실리콘(예를 들어, 노출된 도핑 실리콘 영역 또는 금속 실리사이드 영역)을 포함하며, 플러그(420) 재료는 양립가능한 코발트 실리사이드 층이다. 코발트 기반 합금 플러그(420) 재료들의 예시적 실시형태들은 하나 이상의 후속 원소와 합금된 코발트를 포함한다: Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re 또는 Pd. 상술한 실시형태들에서, 코발트 플러그(420)는 작은 입도 구조를 가질 수 있다.
도 4c에 있어서, 플러그(420)의 노출된 상부 표면 및 유전체 층(102)의 상부 표면(108) 상에 전처리(422)가 선택적으로 수행될 수 있다. 플라즈마 공정 또는 이온 충격(ion bombardment)에 의해 전처리를 수행하여 처리된 표면에 대한 이후 형성된 화합물의 접착을 증가시킬 수 있다. 한 실시형태에서, 전처리는 예를 들어 H2/He 플라즈마 또는 Ar 플라즈마를 이용하여 약 20 내지 60 초 동안 실온 내지 약 300 ℃까지 범위의 온도로 플라즈마 챔버에서 수행될 수 있다. 다른 실시형태에서, 전처리는 아르곤 이온 충격을 포함할 수 있다. 이러한 전처리는 공정 흐름의 다른 단계들에서, 예를 들어 시드 층들 및/또는 플러그 재료들을 형성하기 이전에 수행될 수 있음이 이해될 것이다.
도 4d에 있어서, 상부 개구부(110) 내에서 플러그(420) 상에 및 유전체 층(102)의 상부 표면(108) 상에 충진 재료(424)가 형성된다. 충진 재료(424)의 퇴적 이후에 상부 개구부(110) 내에 심(426)이 형성될 수 있다. 한 실시형태에서, 충진 재료(424)는 코발트를 포함하는 재료로 구성된다. 예를 들어, 충진 재료는 충진 재료(122)에 대해 상술한 재료들 및 공정들로 구성될 수 있고 퇴적될 수 있다. 또한, 충진 재료(424)는, 시드 층(120)과 충진 재료(122) 간의 선택적인 차이점들에 대해 상술한 것들과 유사한 방식으로 조성 및/또는 퇴적 기술이 플러그(420) 재료와 상이할 수 있다.
도 4e에 있어서, 어닐링 공정을 선택적으로 수행하여 퇴적된 충진 재료(424)를 리플로우 시킬 수 있다. 도 4d로부터의 심(426)은 어닐링 공정 이후에 제거되어, 유전체 층(102) 내의 개구부들(110 및 114) 내에 빈틈없는 구조물이 형성될 수 있다. 어닐링 공정은 충진 재료(424) 내에 더 큰 입도 구조들이 성장하는 것이 가능하도록 할 수 있어서, 저항률을 감소시키고, 그렇지 않으면 불량한 입도 구조들로부터의 불순물들을 배출시킨다. 한 실시형태에서, 어닐링 공정은, 이에 제한되지는 않지만, 질소, 수소 또는 아르곤과 같은 포밍 가스의 사용을 수반한다. 또한, 어닐링 공정은 백 엔드 구조물들의 열적 예산 미만의 온도에서 수행될 수 있다. 예를 들어, 한 실시형태에서, 어닐링 공정은 300 ℃ 내지 400 ℃의 온도에서 수행된다. 다른 실시형태에서, 어닐링 공정은 충진 재료(424)의 융점보다 더 높지만 백 엔드 구조물들의 열적 예산보다 더 낮은 온도에서 수행된다.
또 다른 실시형태에서, 심(426) 없이 개구부(110) 내에 충진 재료(424)를 퇴적하기 위해 사이클링 기술이 선택적으로 사용된다. 한 사이클은 한 번의 충진 재료(424) 퇴적 및 한 번의 어닐링 공정을 수반할 수 있다. 한 사이클의 어닐링 동작은 스텝 커버리지를 개선하기 위해 충진 재료(424)를 짧게 리플로우시키는 온도 및 지속 시간으로 설정될 수 있다. 한 사이클의 퇴적 공정은, 상부 개구부(110)를 완전히 충진하기 위해 수 개의 동작들이 필요하도록, 더 적은 충진 재료(424)를 퇴적하는 단기 퇴적일 수 있다. 한 실시형태에서, 심(426) 없이 충진 재료(424)를 퇴적하기 위해 5 미만의 사이클이 필요하다.
도 4f에 있어서, CMP 공정을 수행하여 유전체 층(102)의 상부 표면(108) 위의 충진 재료(424)를 제거하여 코발트 기반 구조물(428)을 제공할 수 있다. 한 실시형태에서, CMP 공정은 라인 유전체 층의 상부 표면(108)에서 정지하도록 시간이 정해진 시한 CMP 공정일 수 있다. 다른 실시형태에서, CMP 공정은 정지 층으로서 유전체 층(102)의 상부 표면(108)을 이용할 수 있다. 유전체 층(102)의 상부 표면(108) 위에 퇴적된 충진 재료의 두께는 변화할 수 있으므로, 정지 층으로서 상부 표면(108)을 이용하는 것이 더 신뢰성있는 방법일 수 있다. 다른 실시형태에서, 유전체 층(102)의 상부 표면(108) 위의 충진 재료(424)를 제거하기 위해 식각 공정을 이용한다.
제3 양태에서, 유전체 층의 개구부의 하부 부분(예를 들어, 비아 홀 또는 슬롯)에 코발트 기반 플러그가 형성된다. 이어서, 코발트 기반 플러그 위에, 개구부의 상부 부분(예를 들어, 금속 라인 트랜치)에 코발트 기반 시드 층이 형성된다. 이어서, 개구부의 상부 부분을 충진하도록 코발트 기반 시드 층상에 코발트 기반 도전성 라인을 형성하여 코발트 상호접속부를 형성한다.
예를 들어, 도 5a-5f는 본 발명의 일 실시형태에 따른, 코발트-포함 시드 층 및 코발트-포함 충진 층을 갖는 코발트 상호접속부를 형성하는 방법을 예시한다. 도 5a에 묘사된 바와 같이, 방법은 도 1a와 관련하여 예시 및 설명된 것과 동일한 구조물로 시작한다. 이어서, 도 5b에 있어서, 기판(106)의 도전성 영역(150) 상에, 유전체 층(102)의 하부 개구부(114)에 도 4b와 관련하여 설명된 코발트 기반 플러그(420)가 형성된다. 따라서, 수득된 도 5b의 구조물은 도 4b의 구조물에 대해 상기 설명된 바와 같을 수 있다.
도 5c에 있어서, 코발트 기반 시드 층(524)은 도 5b의 구조물과 등각으로 퇴적된다. 예를 들어, 한 실시형태에서, 코발트 기반 시드 층(524)은 유전체 층(102)의 상부 개구부(110)에 및 노출된 플러그(420) 상에 형성된다. 시드 층(524)의 조성 및 형성 방법은 도 1b의 시드 층(120)에 대해 설명된 바와 같을 수 있다. 또한, 도 1b와 관련하여 또한 설명된 바와 같이, 시드 층(524)을 퇴적하기 전에, 배리어 층이 형성될 수 있다.
도 5d에 있어서, 상부 개구부(110) 내에 및 유전체 층(102)의 상부 표면(108) 상에서, 시드 층(524) 상에 충진 재료(526)가 형성된다. 충진 재료(526)의 퇴적 이후에 개구부(110) 내에 심(528)이 형성될 수 있다. 충진 재료 층(526)의 조성 및 형성 방법은 도 1c의 충진 재료(122)에 대해 설명된 바와 같을 수 있다. 또한, 충진 재료(526)는, 충진 재료(122)와 시드 층(120) 간의 선택적인 차이들에 대해 상기 설명된 것들과 유사한 방식으로 조성 및/또는 퇴적 기술이 시드 층(524) 재료와 상이할 수 있다. 또한, 비록 일 실시형태에서 플러그(420), 시드 층(524) 및 충진 재료(526)가 모두 코발트 기반이지만, 이들은 모두, 충진 재료(122)와 시드 층(120) 간 및 충진 재료(424)와 플러그(420) 간의 선택적인 차이들에 대해 상기 설명된 바와 같이, 조성 및/또는 퇴적 기술이 서로 상이할 수 있다.
도 5e에 있어서, 어닐링 공정을 선택적으로 수행하여, 퇴적된 충진 재료(526)를 리플로우 시킬 수 있다. 어닐링 공정 이후에 도 5d로부터의 심(528)을 제거하여, 유전체 층(102)의 개구부(110) 내에 빈틈없는 구조물을 형성할 수 있다. 어닐링 공정은 충진 재료(526) 내에 더 큰 입도 구조들을 성장시키는 것을 가능하게 할 수 있어서, 저항률을 감소시키고 불량한 입도 구조들로부터의 불순물들을 배출시킬 수 있다. 한 실시형태에서, 어닐링 공정은, 이에 제한되지는 않지만, 질소, 수소 또는 아르곤과 같은 포밍 가스의 사용을 수반한다. 또한, 어닐링 공정은 백 엔드 구조물들의 열적 예산 미만의 온도에서 수행될 수 있다. 예를 들어, 한 실시형태에서, 어닐링 공정은 300 ℃ 내지 400 ℃의 온도에서 수행된다. 다른 실시형태에서, 어닐링 공정은 충진 재료(526)의 융점보다 더 높지만 백 엔드 구조물들의 열적 예산보다 더 낮은 온도에서 수행된다.
또 다른 실시형태에서, 심(528) 없이 개구부(110) 내에 충진 재료(526)를 퇴적하기 위해 사이클링 기술을 사용할 수 있다. 한 사이클은 한 번의 충진 재료(526) 퇴적 및 한 번의 어닐링 공정을 수반할 수 있다. 한 사이클의 어닐링 동작은 스텝 커버리지를 개선하기 위해 충진 재료를 짧게 리플로우시키는 온도 및 지속 시간으로 설정될 수 있다. 한 사이클의 퇴적 동작은, 개구부(110)를 완전히 충진하기 위해 수 개의 동작들이 필요하도록, 더 적은 충진 재료를 퇴적하는 단기 퇴적일 수 있다. 한 실시형태에서, 심(528) 없이 충진 재료(526)를 퇴적하기 위해 5 미만의 사이클이 필요하다.
도 5f에 있어서, CMP 공정을 수행하여 유전체 층(102)의 상부 표면(108) 위에 배치된 충진 재료(526) 및 시드 층(524)을 제거하여 코발트 기반 구조물(530)을 제공할 수 있다. 한 실시형태에서, CMP 공정은 유전체 층(102)의 상부 표면(108)에서 정지하도록 시간이 정해진 시한 CMP 공정일 수 있다. 다른 실시형태에서, CMP 공정은 정지 층으로서 유전체 층(102)의 상부 표면(108)을 이용할 수 있다. 유전체 층(102)의 상부 표면(108) 위에 퇴적된 충진 재료의 두께는 변화할 수 있으므로, 정지 층으로서 상부 표면(108)을 이용하는 것이 더 신뢰성있는 방법일 수 있다. 다른 실시형태에서, 유전체 층(102)의 상부 표면(108) 위에 배치된 충진 재료(526) 및 시드 층(524)을 제거하기 위해 식각 공정을 이용한다.
도 6은 본 발명의 일 실시형태에 따른 코발트 금속 상호접속부를 형성하는 방법을 예시하는 흐름도(600)이다. 단계 602에서, 유전체 층에 개구부를 형성하여 기판의 도전성 영역을 노출시킨다. 단계 604에서, 도전성 영역과 접촉하도록, 개구부의 하부 부분에 코발트 플러그가 형성된다. 단계 606에서, 플러그 상에 충진 재료를 형성하고 개구부를 충진한다. 충진 재료는 코발트 기반 재료로 구성된다. 단계 608에서, 선택적인 실시형태에서, 열을 인가하여 충진 재료를 리플로우시킨다. 단계 610에서, 유전체 층의 상부 표면 위에 배치된 충진 재료가 제거된다. 그러한 한 실시형태에서, 충진 재료 및 플러그는 모두 코발트를 포함하지만, 상이한 재료 조성들을 갖는다. 그러한 다른 실시형태에서, 충진 재료 및 코발트는 모두 코발트를 포함하지만, 상이한 퇴적 또는 성장 기술들에 의해 형성된다. 그러한 또 다른 실시형태에서, 충진 재료 및 플러그는 모두 코발트를 포함하지만, 상이한 재료 조성들을 갖고 상이한 퇴적 또는 성장 기술들에 의해 형성된다. 다른 실시형태에서, 플러그와 충진 재료 사이에 시드 층이 형성된다. 시드 층은 또한 코발트 기반 층일 수 있다.
제4 양태에서, 반도체 디바이스의 금속 게이트 전극은 적어도 부분적으로 코발트로 구성된다. 즉, 본 발명의 실시형태들은 코발트 기반 상호접속부들을 형성하는 것으로 제한될 필요가 없다.
일 예에서, 도 7은 본 발명의 일 실시형태에 따른, 기판(702) 상에 제조된 MOS-FET(metal oxide semiconductor field effect transistor)(700)을 묘사한다. 채널 영역(706) 위에 게이트 유전체 층(704)이 배치되고, 게이트 유전체 층(704) 위에 게이트 전극(708)이 배치된다. 게이트 유전체 층(704) 및 게이트 전극(708)은 게이트 분리 스페이서들(710)에 의해 분리될 수 있다. 기판(702)에 도펀트 원자들을 주입함으로써 팁 연장부들(tip extensions)(712)이 형성될 수 있다. 소스 및 드레인 영역들, 예를 들어 변형-유도(strain-inducing) 소스/드레인 영역들(720)은, 기판(702)의 식각-제거된(etched-out) 부분들에 에피택셜 막을 선택적으로 성장시킴으로써 형성될 수 있으며 인 시튜(in-situ)로 또는 에피택셜 막 성장 후에, 또는 둘 모두로 도핑된다. 일 실시형태에서, 소스 및 드레인 영역들과 동시에 팁 연장부들(712)을 형성하여 "에피" 팁 연장부들을 생성할 수 있다. 통상적인 MOS-FET에서, 채널 영역(706)은 단결정 실리콘과 같은 반도체 재료로 구성된다. 일 실시형태에서, 게이트 전극(708)은 금속 게이트 전극이며, 예를 들어 게이트 전극(708)의 일함수는 금속 또는 금속-포함 층을 기반으로 한다. 그러한 한 실시형태에서, 금속 게이트 전극은 적어도 다소간은 코발트로 구성된다. 예를 들어, 특정 실시형태에서, 금속 게이트 전극(708)은, 도 7에 묘사된 바와 같이, 코발트 기반 일함수 설정 층(708A) 및 그 위의 추가 충진 금속(708B)을 포함한다. 다른 특정 실시형태에서, 전체 게이트 전극(708)은 단일 코발트 기반 재료로 구성된다. 또 다른 특정 실시형태에서, 게이트 전극(708)의 충진 재료(708B)만 코발트 기반이고, 일함수 설정 층(708A)은 코발트를 포함하지 않는다. 이들 임의의 경우들에서, 코발트 기반 재료 또는 막은 상술한 방법에 의해 형성된다. 예를 들어, 코발트 기반 재료 또는 막은 적어도 90%의 코발트로 구성된다. 그러한 특정 실시형태에서, 코발트 기반 재료 또는 막은 약 0.25-5%의 비-코발트 원소 및 나머지 약 95+%의 코발트를 갖는 희박 합금으로 구성된다.
또한, MOS-FET(700)은 평면 소자일 수 있거나, 예를 들어 이중-게이트, 핀펫(fin-fet), 트리-게이트 또는 게이트-올-어라운드(gate-all-around) 트랜지스터에서와 같은 3차원 몸체를 포함할 수 있는 것이 이해될 것이다. 상기와 같이, 기판(702)은 평면 기판일 수 있거나, 3차원 몸체의 단면도를 나타낸다. 또한, 한 실시형태에서, 게이트 전극(708) 및 구체적으로 금속 게이트 전극은, 평탄화 공정에 의해 더미 게이트(예를 들어, 다결정 실리콘 또는 유전체 더미 게이트)가 노출된 다음 제거되어 개구부를 형성하는 대체 게이트 공정을 이용하여 제조될 수 있다. 이어서, 개구부는 금속 게이트(예를 들어, 코발트를 포함하는 금속 게이트 전극)로 충진된다. 그러한 충진 동안 층간 유전체 층(740) 위에 형성된 임의의 재료는 이후에 CMP(chemical mechanical polishing)에 의해 제거될 수 있다. 그러한 대체 게이트 공정 흐름에서, 게이트 유전체 층도 또한 대체되어, 도 7에 묘사된 바와 같이, 게이트 전극(708)과 스페이서들(710) 간에 형성된 측벽 부분들을 갖는 게이트 유전체 층을 수득할 수 있음이 이해될 것이다. 최종적으로, 명료성을 위해 MOS-FET(700)의 수 개의 피처들만 묘사됨이 이해될 것이다. 관련 기술 분야에 잘 알려진 바와 같이, 분리 층들, 예를 들어 층간 유전체 층(740), 및 MOS-FET(700)을 예를 들어 집적 회로에 통합시키기 위해 사용된 금속화 라우팅 층들도 또한 포함될 수 있음이 이해될 것이다.
도 8은 본 발명의 한 구현에 따른 컴퓨팅 디바이스(800)를 예시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 이에 제한되지는 않지만 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(806)은 또한 보드(802)에 물리적 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기("AMP"), GPS(global positioning system) 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시형태들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(806)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 하나 이상의 코발트 상호접속부들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 또한 통신 칩(806) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 하나 이상의 코발트 상호접속부들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 구성요소는 본 발명의 구현들에 따라 구축된 하나 이상의 코발트 상호접속부들을 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 각종 양태들의 이용에 있어서, 코발트를 포함하는 금속 상호접속부를 형성하는 것 및 코발트를 포함하는 금속 상호접속부를 형성하는 방법에 대해 상기 실시형태들의 조합들 또는 변형들이 가능함이 통상의 기술자에게 명백하게 될 것이다. 비록 본 발명은 구조적 피처들 및/또는 방법론적 행위들에 특정된 용어로 설명되었지만, 첨부 청구항들에 정의된 본 발명이 반드시 설명된 특정 피처들 또는 행위들로 한정되지는 않음이 이해될 것이다. 대신, 개시된 특정 피처들 및 행위들은 본 발명의 예시에 유용한 청구된 발명의 특히 적절한 구현들로서 이해될 것이다.

Claims (30)

  1. 금속 상호접속 구조물로서,
    기판 상에 배치된 유전체 층;
    상기 유전체 층의 개구부 - 상기 개구부는 측벽들을 갖고 상기 기판의 도전성 영역을 노출시킴 -;
    상기 기판의 도전성 영역의 위 및 상기 개구부의 측벽들 상에 배치된 시드 층 - 상기 시드 층은 코발트를 포함함 -; 및
    상기 개구부의 내부 및 상기 시드 층의 표면 상의 충진 재료(fill material) - 상기 충진 재료는 코발트를 포함하며 상기 시드 층과는 상이한 입도(grain) 구조 또는 조성을 가짐 -
    를 포함하는 금속 상호접속 구조물.
  2. 제1항에 있어서, 상기 충진 재료는 적어도 50 원자%의 코발트(50 atomic % cobalt)로 구성된 금속 상호접속 구조물.
  3. 제1항에 있어서, 상기 시드 층과 상기 기판의 도전성 영역과 상기 개구부의 측벽들 간에 형성된, 티타늄, 탄탈룸 및 질소로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 배리어 층을 추가로 포함하는 금속 상호접속 구조물.
  4. 제3항에 있어서, 상기 시드 층은 실리콘 및 게르마늄으로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 추가로 포함하는 금속 상호접속 구조물.
  5. 제3항에 있어서, 상기 시드 층 및 상기 충진 재료는 상이한 입도 구조들을 갖는 금속 상호접속 구조물.
  6. 제3항에 있어서, 상기 시드 층 및 상기 충진 재료는 상이한 재료들인 금속 상호접속 구조물.
  7. 제2항에 있어서, 상기 시드 층은 배리어 층의 상부의 시드 층을 포함하고, 상기 시드 층, 배리어 층 및 충진 재료는 상이한 재료들인 금속 상호접속 구조물.
  8. 제4항에 있어서, 상기 충진 재료는 본질적으로 코발트로 구성된 금속 상호접속 구조물.
  9. 금속 상호접속 구조물의 형성 방법으로서,
    기판 상에 배치된 유전체 층에 개구부를 형성하는 단계 - 상기 개구부는 상기 기판의 도전성 영역을 노출시킴 -;
    제1 세트의 파라미터들을 포함하는 제1 방법에 의해, 상기 기판의 도전성 영역 위에서, 상기 개구부에 코발트를 포함하는 시드 층을 형성하는 단계;
    제2 세트의 파라미터들을 포함하는 제2 방법에 의해 상기 시드 층의 표면 상에 코발트를 포함하는 충진 재료를 형성하는 단계 - 상기 제1 세트의 파라미터들은 상기 제2 세트의 파라미터들과 상이하고, 상기 충진 재료는 상기 시드 층과는 상이한 입도 구조 또는 조성을 가짐 -; 및
    상기 유전체 층의 상부 표면 위에 배치된 상기 충진 재료 및 상기 시드 층의 부분들을 제거하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 제1 방법 및 제2 방법은 동일한 방법들인 방법.
  11. 제9항에 있어서, 상기 제1 방법 및 제2 방법은 상이한 방법들인 방법.
  12. 제9항에 있어서, 상기 제1 방법은 CVD(chemical vapor deposition), ALD(atomic layer deposition) 및 PVD(physical vapor deposition)로 구성된 그룹으로부터 선택된 방법을 포함하는 방법.
  13. 제9항에 있어서, 상기 제2 방법은 CVD, ALD, PVD, 전기도금 및 무-전해 도금으로 구성된 그룹으로부터 선택된 방법을 포함하는 방법.
  14. 제9항에 있어서, 상기 제거하는 단계는 CMP(chemical-mechanical polishing)를 포함하는 방법.
  15. 제9항에 있어서, 상기 시드 층과 상기 기판의 도전성 영역과 상기 개구부의 측벽들 간에, 티타늄, 탄탈룸 및 질소로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 배리어 층을 형성하는 단계를 추가로 포함하는 방법.
  16. 제9항에 있어서, 상기 시드 층은 실리콘 및 게르마늄으로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 추가로 포함하는 방법.
  17. 제9항에 있어서, 상기 제1 방법은 등각(conformal)이고 상기 제2 방법은 비-등각(non-conformal)인 방법.
  18. 제9항에 있어서, 상기 제1 방법은 저속 퇴적(slow deposition)이고 상기 제2 방법은 고속 퇴적(fast deposition)인 방법.
  19. 제9항에 있어서, 상기 개구부가 완전히 충진될 때까지 상기 충진 재료를 리플로우시키고 또한 상기 충진 재료를 형성하는 것을 반복하는 단계를 추가로 포함하는 방법.
  20. 제19항에 있어서, 상기 반복하는 단계는 적어도 3회 수행되는 방법.
  21. 금속 상호접속 구조물로서,
    기판 상에 배치된 유전체 층;
    상기 유전체 층에 배치되고 상기 기판의 도전성 영역을 노출시키는 개구부 - 상기 개구부는 하부 부분 및 상부 부분을 가짐 -;
    상기 개구부의 하부 부분에 배치된, 코발트를 포함하는 플러그; 및
    상기 플러그의 위 및 상기 개구부의 상부 부분에 배치된, 코발트를 포함하는 충진 재료 - 상기 충진 재료는 시드 층과 상이한 입도 구조 또는 조성을 가짐 -
    를 포함하는 금속 상호접속 구조물.
  22. 제21항에 있어서, 상기 플러그는 인 및 붕소로 구성된 그룹으로부터 선택된 적어도 하나의 원소를 추가로 포함하는 금속 상호접속 구조물.
  23. 제21항에 있어서, 상기 플러그 및 충진 재료는 상이한 입도 구조들을 갖는 금속 상호접속 구조물.
  24. 제21항에 있어서, 상기 플러그 및 충진 재료는 상이한 조성들을 갖는 금속 상호접속 구조물.
  25. 제21항에 있어서, 상기 플러그의 위 및 상기 개구부의 적어도 상부 부분의 표면 상에 배치된, 코발트를 포함하는 시드 층을 추가로 포함하는 금속 상호접속 구조물.
  26. 제25항에 있어서, 상기 시드 층, 상기 플러그 및 상기 충진 재료는 상이한 입도 구조 또는 조성을 갖는 금속 상호접속 구조물.
  27. 금속 상호접속 구조물의 형성 방법으로서,
    기판 상에 배치된 유전체 층에 개구부를 형성하여, 상기 기판의 도전성 영역을 노출시키는 단계 - 상기 개구부는 상부 부분 및 하부 부분을 가짐 -;
    제1 세트의 파라미터들을 포함하는 제1 방법에 의해 상기 기판의 도전성 영역의 위 및 상기 개구부의 적어도 하부 부분의 내부에 코발트를 포함하는 플러그를 형성하는 단계;
    제2 세트의 파라미터들을 포함하는 제2 방법에 의해 상기 플러그 및 상기 유전체 층의 위 및 상기 개구부의 적어도 상부 부분의 내부에 코발트를 포함하는 충진 재료를 형성하는 단계 - 상기 제1 세트의 파라미터들은 상기 제2 세트의 파라미터들과 상이하고, 상기 충진 재료는 상기 플러그와 상이한 입도 구조 또는 조성을 가짐 -; 및
    상기 유전체 층의 상부 표면 위에 배치된 충진 재료의 부분들을 제거하는 단계
    를 포함하는 방법.
  28. 제27항에 있어서, 상기 제1 방법은 CVD(chemical vapor deposition), ALD(atomic layer deposition) 및 PVD(physical vapor deposition)로 구성된 그룹으로부터 선택된 방법을 포함하고, 상기 제2 방법은 전기도금 및 무-전해 도금으로 구성된 그룹으로부터 선택된 방법을 포함하는 방법.
  29. 제27항에 있어서, 상기 제1 방법 및 제2 방법은 동일한 방법들인 방법.
  30. 제27항에 있어서, 상기 제1 방법 및 제2 방법은 상이한 방법들인 방법.
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