KR20210016280A - 다층 전도성 특징부를 갖는 반도체 디바이스 구조물 및 이의 제조 방법 - Google Patents

다층 전도성 특징부를 갖는 반도체 디바이스 구조물 및 이의 제조 방법 Download PDF

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쳉-치 추앙
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치-하오 왕
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Abstract

본 개시는, 반도체 디바이스 구조물을 형성하는 방법을 제공한다. 상기 방법은, 반도체 기판 상의 유전체 층에 트렌치를 형성하는 단계; 선택적 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속의 하부 금속 특징부를 형성하는 단계; 상기 트렌치의 상부 부분에 배리어 층을 퇴적하는 단계 - 상기 배리어 층은 상기 하부 금속 특징부의 상부 표면과 상기 유전체 층의 측벽 둘 다에 직접 접촉함 - ; 및 상기 배리어 층 상에 상기 트렌치의 상부 부분을 채우는 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부를 형성하는 단계를 포함한다.

Description

다층 전도성 특징부를 갖는 반도체 디바이스 구조물 및 이의 제조 방법 {SEMICONDUCTOR DEVICE STRUCTURE HAVING A MULTI-LAYER CONDUCTIVE FEATURE AND METHOD MAKING THE SAME}
본 출원은 2019년 7월 31일 출원된 미국 가특허 출원 번호 제62/880,806호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(예컨대, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 특징부(feature) 크기(예컨대, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트 또는 라인)는 감소하였다.
재료 및 제조 기술에 있어서의 발전에도 불구하고, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field effect transistor) 디바이스와 같은 평면형 디바이스의 스케일링은 어려운 것으로 입증되었다. 이 난제를 극복하기 위해, 비-평면형(non-planar) 트랜지스터가 개발되었으며, 예로는 핀형 전계 효과 트랜지스터(FinFET; fin-like field effect transistor) 및 GAA(gate-all-around) 트랜지스터가 있다. 비-평면형 트랜지스터의 이점은 감소된 단채널 효과, 감소된 전류 누설, 및 더 높은 전류 흐름을 포함한다. 이러한 비-평면형 트랜지스터의 성능을 더 개선하기 위해, 고이동도 채널의 사용을 향한 추진이 이루어져 왔다. 예로서, 실리콘 게르마늄 합금은 그의 높은 캐리어 모빌리티 때문에 유망한 채널 재료이다. 트랜지스터 스케일링은 또한, 저항 및 RC 지연을 포함한, 상호접속 구조물에서의 난제를 갖는다. 예를 들어, 상호접속 구조물의 콘택, 비아 또는 금속 라인과 같은 다양한 전도성 특징부(conductive feature)는 더 작은 치수를 가지며, 높은 접촉 저항을 야기한다. 종래의 전도성 특징부는 또한 배리어 층을 포함하는데, 이는 콘택 홀의 치수를 더 감소시킨다. 또한, 금속 충전이, 보이드 또는 다른 결함과 같은, 우려하는 또다른 난제이다.
따라서, 기존의 디바이스 및 상호접속 구조물이 전반적으로 그의 의도한 목적에는 충분하였지만, 모든 면에서 완전히 만족스럽지는 못하였다.
본 개시는, 반도체 디바이스 구조물을 형성하는 방법을 제공한다. 상기 방법은, 반도체 기판 상의 유전체 층에 트렌치를 형성하는 단계; 선택적 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속의 하부 금속 특징부를 형성하는 단계; 상기 트렌치의 상부 부분에 배리어 층을 퇴적하는 단계 - 상기 배리어 층은 상기 하부 금속 특징부의 상부 표면과 상기 유전체 층의 측벽 둘 다에 직접 접촉함 - ; 및 상기 배리어 층 상에 상기 트렌치의 상부 부분을 채우는 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부를 형성하는 단계를 포함한다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 실시예에 따른 반도체 디바이스 구조물의 3차원 도면을 예시한다.
도 2a 및 도 2b는 다양한 실시예에 따라 각각 게이트 스택 구조물 및 이층(bilayer) 전도성 특징부의 단면도를 도시한다.
도 3은 다양한 실시예에 따른 이층 콘택 특징부의 단면도를 도시한다.
도 4a, 도 4b, 및 도 5, 도 6, 및 도 7은 실시예에 따른 반도체 디바이스 구조물의 단면도를 도시한다.
도 8은 다양한 실시예에 따라 반도체 디바이스 구조물을 제조하는 방법의 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 이어지는 본 개시에서 또 다른 특징부 상의, 이에 접속되고, 그리고/또는 이에 연결되는 특징부의 형성은, 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 특징부가 직접 접촉하지 않도록 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어 “하부”, “상부”, “수평”, “수직”, “위에”, “위의”, “아래에”, “밑에”, “위로”, “아래로”, “상부”, “바닥” 등 뿐만 아니라 이들의 파생어(예컨대, “수평적으로”, “아래쪽으로”, “위쪽으로” 등)는 하나의 특징부의 또다른 특징부에 대한 관계의 설명을 용이하게 하기 위해 사용된다. 공간적으로 상대적인 용어는 특징을 포함한 디바이스의 상이한 배향을 커버하도록 의도된다. 또한, 숫자 또는 숫자 범위가 “약”, “대략” 등으로 기재될 때, 이 용어는 기재된 숫자의 +/- 10% 또는 당해 기술분야에서의 숙련자가 이해하는 다른 값 내와 같은, 기재된 숫자를 포함한 합당한 범위 내에 있는 숫자를 망라하도록 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 망라한다.
IC 제조 프로세스 흐름은 통상적으로 3가지 주요 카테고리로 나누어진다: FEOL(front-end-of-line), MEOL(middle-end-of-line), 및 BEOL(back-end-of-line). FEOL은 일반적으로 트랜지스터와 같은 IC 디바이스를 제조하는 것에 관련된 프로세스를 망라한다. 예를 들어, FEOL 프로세스는, 아이솔레이션 특징부, 게이트 구조물, 및 소스 및 드레인 특징부(일반적으로 소스/드레인 특징부로 지칭됨)를 형성하는 것을 포함할 수 있다. MEOL은 일반적으로, 게이트 구조물 및/또는 소스/드레인 특징부에의 콘택과 같이, IC 디바이스의 전도성 특징부(또는 전도성 영역)에의 콘택을 제조하는 것에 관련된 프로세스를 망라한다. BEOL은 일반적으로, IC 디바이스의 동작을 가능하게 하기 위해, FEOL 프로세스(여기에서 FEOL 특징부 또는 구조물로 지칭됨) 및 MEOL 프로세스(여기에서 MEOL 특징부 또는 구조물로 지칭됨)에 의해 제조된 IC 특징부들을 상호접속시키는 상호접속 구조물을 제조하는 것에 관련된 프로세스를 망라한다. 예를 들어, BEOL 프로세스는, IC 디바이스의 동작을 용이하게 하는 다층 상호접속 특징부를 형성하는 것을 포함할 수 있다. 이러한 다층 상호접속 특징부는, 콘택, 절연 층(유전체), 금속 레벨, 및 칩-패키지 접속을 위한 본딩 사이트를 포함할 수 있다. 본 개시는, 개선된 IC 디바이스 성능을 위해 상호접속 요소의 구조물 및 MEOL 프로세스 및/또는 BEOL 프로세스 동안 상호접속 요소를 형성하는 방법을 탐구한다. 구체적으로, 본 개시는 금속-0(M0)의 구조물 및 이의 제조 방법을 제안한다. 상호접속 구조물은, 수평 라우팅을 제공하기 위해 복수의 금속 층(아래에서부터 위로, M0, M1, M2,...)에 분포된 금속 라인, 수직 라우팅을 제공하기 위해 금속 층들 사이에 분포된 비아, 및 위의 전도성 특징부(예컨대, 비아)와 디바이스 특징부(예컨대, 트랜지스터의 게이트, 소스 및 드레인) 사이의 접속을 제공하기 위한 콘택을 포함한다. 상호접속 구조물의 효과는 감소된 저항, 증가된 접착 및 배리어 효과, 그리고 개선된 가스 충전을 갖는다.
도 1은 실시예에 따른 반도체 디바이스 구조물(100)의 3차원 도면을 예시한다. 도 1의 예에서, 반도체 디바이스 구조물(100)은 핀형 전계 효과 트랜지스터(FinFET) 디바이스 및 FinFET 디바이스 상에 형성된 상호접속 구조물(120)을 포함한다. 상호접속 구조물(120)은 FinFET 디바이스 및 다른 디바이스(예컨대, 다른 FinFET 디바이스 및/또는 커패시터)를 기능 회로로 전기적으로 접속한다. 상호접속 구조물(120)은 다양한 전도성 특징부, 특히 이층(bilayer) 전도성 특징부(126)를 포함한다. 이층 전도성 특징부(126)는 아래의 전도성 특징부(예컨대, 콘택 및 비아)를 통해 FinFET 디바이스의 디바이스 특징부에 전기적으로 접속되고 위의 전도성 특징부(예컨대, 금속 라인 및 비아)에 전기적으로 접속되어 대응하는 S/D 특징부(114)에 전기 신호 또는 전력을 제공한다. 명확하고 단순하게 하기 위해 상호접속 구조물(120)의 다른 전도성 특징부는 도 1에 도시되어 있지 않다. 도 1의 FinFET 디바이스는 FEOL 프로세스로 제조될 수 있지만, 콘택 특징부는 MEOL 프로세스로 형성될 수 있다. 일부 실시예에서, 반도체 디바이스 구조물(100)은 집적 회로(IC; integrated circuit) 디바이스에 포함될 수 있거나 또는 집적 회로(IC) 디바이스의 일부일 수 있다. 예시적인 IC 디바이스는 정적 랜덤 액세스 메모리(SRAM; static random-access memory) 및/또는 다른 로직 회로를 포함한다. 반도체 디바이스 구조물(100)은, 수동 컴포넌트(예컨대, 저항, 커패시터, 및/또는 인덕터) 및/또는 다른 능동 컴포넌트(예컨대, p-타입 전계 효과 트랜지스터(pFET), n-타입 FET(nFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field effect transistors), 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 및/또는 기타 메모리 셀)에 전기적으로 그리고/또는 통신가능하게 커플링될 수 있다. 본 개시는 임의의 특정 수의 디바이스 또는 디바이스 영역에, 또는 임의의 특정 디바이스 구성에 한정되지 않는다.
반도체 디바이스 구조물(100)은 기판(102)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수 있다. 대안으로서 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 또는 인듐 인화물과 같은 화합물 반도체로 제조된다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 일부 실시예에서, 기판(102)은 에피텍셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위의 에피텍셜 층을 갖는다. 기판(102)은 일부 예에서, SOI(Si-on-insulator), SGOI(SiGe-on-insulator), GOI(Ge-on-insulator) 기판과 같은 반도체-온-절연체 기판을 포함할 수 있다.
반도체 디바이스 구조물(100)은 또한, 기판(102)으로부터 연장하는 하나 이상의 핀 구조물(104)(예컨대, Si 핀)을 포함한다. 명확하고 단순하게 하기 위해 하나의 핀 구조물(104)만 도 1에 도시되어 있다. 핀 구조물(104)은 임의의 적합한 방법을 사용하여 형성될 수 있다. 예를 들어, 핀 구조물(104)은 더블 패터닝 또는 멀티 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 다이렉트 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 만들어질 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여, 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다. 패터닝은 건식 에칭 및/또는 습식 에칭을 포함할 수 있는 복수의 에칭 프로세스를 이용할 수 있다. 핀 구조물(104)이 형성되는 영역은, 후속 프로세싱을 통해 활성 디바이스를 형성하는데 사용될 수 있으며, 따라서 활성 영역이라 지칭된다.
반도체 디바이스 구조물(100)은, 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부일 수 있는 아이솔레이션 특징부(106)를 포함한다. 일부 예에서, 아이솔레이션 특징부(106)의 형성은, 활성 영역들 사이에 기판(102) 안으로 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료로 트렌치를 채우는 것을 포함한다. 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 원자층 증착(ALD; atomic layer deposition) 프로세스, 물리적 기상 증착(PVD; physical vapor deposition) 프로세스, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD) 프로세스, 플라즈마 강화 ALD(PEALD; plasma-enhanced ALD) 프로세스, 및/또는 이들의 조합과 같은 임의의 적합한 방법이 아이솔레이션 특징부(203)를 퇴적하는데 사용될 수 있다. 아이솔레이션 특징부(106)는, 기판(102) 위의 열 산화물 라이너 층 및 열 산화물 라이너 층 위의 충전 층(예컨대, 실리콘 질화물 또는 실리콘 산화물)과 같은 다층 구조물을 가질 수 있다. 대안으로서, 아이솔레이션 특징부(106)는 임의의 다른 아이솔레이션 형성 기술을 사용하여 형성될 수 있다. 도 1에 예시된 바와 같이, 핀 구조물(104)의 하부 부분은 아이솔레이션 특징부(106)에 의해 둘러싸이며, 핀 구조물(104)의 상부 부분은 아이솔레이션 특징부(106)로부터 돌출한다. 다르게 말하자면, 핀 구조물(104)의 일부가 아이솔레이션 특징부(106)에 매립된다. 아이솔레이션 특징부(106)는 인접한 트랜지스터 디바이스들 사이의 전기적 간섭 또는 크로스토크를 막는다.
반도체 디바이스 구조물(100)은, 핀 구조물(104)의 채널 영역과 맞물리는(engage) 게이트 스택 구조물을 더 포함한다. 게이트 스택 구조물은 게이트 유전체 층(108) 및 게이트 전극(110)을 포함한다. 스페이서(112)가 게이트 스택 구조물의 대향 측벽 상에 형성된다. 하나의 예에서, 게이트 전극(110)은 금속 함유 게이트 전극이고, 게이트 유전체 층(108)은 높은 하이-k 유전체 재료이다.
부가의 예에서, 게이트 전극(110)은 금속 게이트 전극이고, 게이트 유전체 층(108)은 하이-k 유전체 재료 층이다. 이러한 실시예에서, 게이트 스택 구조물은, 도 2a에 보이는 바와 같이, 캡핑 층(202), 일함수 층(204), 시드 층(206), 및 충전 금속(208)을 더 포함할 수 있다. 도 2a는 도 1에 도시된 라인 A-A’을 따라 취한 단면도임을 유의하여야 한다. 도 2a는 또한, 게이트 스택 구조물의 대향 측벽 상에 형성된 스페이서(112)를 도시한다. 도 2a의 예에서, 게이트 유전체 층(108)은, 대략 3.9인 SiO2의 유전 상수보다 큰 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 게이트 유전체 층(108)은 약 18 내지 약 40 범위 내의 유전 상수를 갖는 하프늄 산화물(HfO2)을 포함할 수 있다. 다양한 다른 예로서, 게이트 유전체 층(108)은, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체 층(108)은 분자 빔 증착(MBD; molecular beam deposition), CVD, PECVD, PVD, ALD, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 형성될 수 있다. 게이트 유전체 층(108)은, 핀 구조물(104)의 채널 영역과 하이-k 유전체 층 사이에 형성된, 실리콘 산화물과 같은 계면 층을 더 포함할 수 있다.
캡핑 층(202)은 게이트 유전체 층(108) 상에 형성되고, 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 재료가 대안으로서 이용될 수 있다. 캡핑 층(202)은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다.
일함수 층(204)은 캡핑 층(202) 위에 형성된다. p-타입 FinFET 디바이스에서, p-타입 일함수 층이 사용될 수 있으며, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-타입 일함수 재료, 또는 이들의 조합을 포함할 수 있다. n-타입 FinFET 디바이스에서, n-타입 일함수 층이 사용될 수 있으며, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n-타입 일함수 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 일 함수 층(204)은 생략될 수 있다.
시드 층(206)은 일 함수 층(204) 위에 형성될 수 있다. 시드 층(206)은 구리(Cu), 티타늄(Ti), 탄탈럼(Ta), 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등, 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, 물리적 기상 증착(PVD) 등에 의해 퇴적될 수 있다.
충전 금속 층(208)은 시드 층(206) 위에 형성될 수 있다. 충전 금속 층(208)은 알루미늄, 텅스텐, 구리 또는 다른 적합한 금속을 포함한다. 충전 금속 층(208)은 도금, PVD, CVD 또는 ALD와 같은 적합한 기술에 의해 퇴적된다. 게이트 스택 구조물이 하이 k 유전체 층 위에 금속 게이트 전극을 포함하는 서술된 예에서, 충전 금속(208)은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈럼 알루미나이드(TaAl), 탄탈럼 알루미늄 질화물(TaAlN), 탄탈럼 알루미늄 탄화물(TaAlC), 탄탈럼 탄화질화물(TaCN), 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 니켈(Ni), 플래티늄(Pt), 또는 이들의 조합과 같은 임의의 적합한 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 스페이서(112)가 게이트 스택 구조물의 대향 측벽 상에 형성된다. 스페이서(112)는 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON), 실리콘 산화탄화질화물(SiOCN), 탄소 도핑된 산화물, 질소 도핑된 산화물, 다공성 산화물, 또는 이들의 조합을 포함할 수 있다. 스페이서(112)는 단층 또는 다층 구조물을 포함할 수 있다. 일부 실시예에서, 스페이서(112)는, 게이트 전극(110) 위에 스페이서 층(유전체 재료를 함유함)을 퇴적한 다음, 게이트 전극(110)의 상부 표면으로부터 스페이서 층의 일부를 제거하기 위한 이방성 에칭 프로세스에 의해 형성될 수 있다. 에칭 프로세스 후에, 게이트 전극(110)의 측벽 표면 상의 스페이서 층의 일부가 실질적으로 남으며 스페이서(112)가 된다. 일부 실시예에서, 이방성 에칭 프로세스는 건식(예컨대, 플라즈마) 에칭 프로세스이다. 추가적으로 또는 대안으로서, 스페이서(112)의 형성은 또한, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적합한 방법을 수반할 수 있다.
반도체 디바이스 구조물(100)은 게이트 스택 구조물의 대향측에 배치된 소스/드레인(S/D) 특징부(114)를 더 포함한다. S/D 특징부(114)는 임의의 적합한 반도체 재료를 포함할 수 있고 임의의 적합한 프로세스에 의해 형성될 수 있다. 예를 들어, S/D 특징부(114)는 핀 구조물(104)의 S/D 영역을 적합하게 도핑함으로써 형성될 수 있다. 도핑 프로세스는 이온 주입 프로세스 및/또는 확산 프로세스를 포함할 수 있다. 추가적으로 또는 대안으로서, S/D 특징부(114)는 에피텍셜 프로세스에 의해 형성될 수 있다. 예를 들어, n-타입 FinFET 디바이스에서의 S/D 특징부(114)는 Si, SiC, SiP, SiAs, SiPC, 또는 이들의 조합을 포함할 수 있으며, p-타입 FinFET 디바이스에서의 S/D 특징부(114)는 Si, SiGe, Ge, SiGeC, 또는 이들의 조합을 포함할 수 있다. S/D 특징부(114)는 인시추로(in-situ) 또는 엑스시추로(ex-situ) 도핑될 수 있다. 예를 들어, 에피텍셜 성장된 실리콘 S/D 특징부(114)는, 실리콘/탄소(Si:C) S/D 특징부(114)를 형성하도록 탄소로 도핑되거나, 실리콘:인(Si:P) S/D 특징부(114)를 형성하도록 인으로 도핑되거나, 또는 실리콘 탄소 인(SiCP) S/D 특징부(114)를 형성하도록 탄소와 인 둘 다로 도핑될 수 있고, 에피텍셜 성장된 SiGe S/D 특징부(114)는 붕소로 도핑될 수 있다. S/D 특징부(114)에서의 도펀트를 활성화하도록 하나 이상의 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 급속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링 프로세스를 포함할 수 있다.
일부 실시예에서, S/D 특징부(114)는 향상된 캐리어 모빌리티 및 디바이스 성능을 갖는 변형 효과를 위해 선택적 에피텍셜 성장에 의해 형성된 상승된 S/D 특징부를 포함할 수 있다. 상승된 S/D 특징부(114)는 하나 이상의 에피텍셜(에피) 프로세스에 의해 형성되며, 그에 의해 Si 특징부, SiGe 특징부, SiC 특징부, 및/또는 다른 적합한 특징부가 핀 활성 영역(104) 상에 결정질 상태로 성장된다. 대안으로서, 에피텍셜 성장 전에 S/D 영역을 리세싱하도록 에칭 프로세스가 적용된다. 적합한 에피텍셜 프로세스는 CVD 퇴적 기술(예컨대, 기상 에피텍시(VPE; vapor-phase epitaxy) 및/또는 초고진공 CVD(HV-CVD; ultra-high vacuum CVD)), 분자 빔 에피텍시, 및/또는 다른 적합한 프로세스를 포함한다. 에피텍셜 프로세스는 핀 구조물(104)의 조성과 상호작용하는 기상 및/또는 액상 전구체를 사용할 수 있다. 일부 실시예에서, 인접한 소스/드레인들은, 증가된 접촉 영역을 제공하고 접촉 저항을 감소시키기 위해, 함께 합쳐지도록 성장될 수 있다. 이는 에피텍셜 성장 프로세스를 제어함으로써 달성될 수 있다. 게이트 스택(게이트 유전체 층(108) 및 게이트 전극(110)을 포함함), S/D 특징부(114) 및 게이트 스택 아래의 활성 영역(104)의 채널 영역은 FET 디바이스(116)를 형성한다.
도 2b는 도 1에 도시된 라인 A-A’을 따라 취한 단면도이다. 도 2b에 도시된 바와 같이, 다양한 전도성 특징부가 S/D 특징부(114) 상에 형성된다. 콘택 특징부(210)가 S/D 특징부(114) 상에 형성된다. 콘택 특징부(210)는, CVD, ALD 또는 PVD와 같은 적합한 기술에 의해 퇴적된, 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 임의의 적합한 전도성 재료와 같은 적합한 전도성 재료를 포함한다. 콘택 특징부(210)는, 리소그래피 프로세스 및 에칭에 의해 유전체 층에 콘택 홀을 형성하고, 콘택 홀에 하나 이상의 전도성 재료를 퇴적하며, 화학 기계적 연마(CMP; chemical mechanical polishing)를 수행하는 것을 포함하는 절차에 의해 형성될 수 있다.
콘택 특징부(210)는 실리사이드 층 및 배리어 층을 포함한다. 콘택 홀에 전도성 코어를 채우기 전에, 접촉 저항을 더 감소시키도록 실리사이드 층이 소스/드레인 특징부(212) 상에 형성될 수 있다. 실리사이드는 실리콘과 금속, 예컨대 티타늄 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드를 포함한다. 실리사이드는 자가 정렬 실리사이드(self-aligned silicide)(또는 살리사이드(salicide))로 지칭되는 프로세스에 의해 형성될 수 있다. 프로세스는, 금속 퇴적, 금속을 실리콘과 반응시키기 위한 어닐링, 및 반응되지 않은 금속을 제거하기 위한 에칭을 포함한다. 전도성 재료를 주변 유전체 재료로부터 분리시키기 위해 콘택 홀에 배리어 층이 퇴적될 수 있다. 배리어 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN) 등과 같은 전기 전도성 재료를 포함할 수 있고, PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다. 배리어 층은 1 nm와 5 nm 사이 범위의 두께를 가질 수 있다.
일부 실시예에서, 유전체 층이 핀 구조물(104) 및 아이솔레이션 특징부(106) 위에 형성될 수 있으며, 그에 의해 게이트 스택 구조물, S/D 특징부(114) 및 콘택 특징부(210)를 봉지한다(encapsulate). 단순하고 명확하게 하기 위해 유전체 층은 도 1 및 도 2b에 도시되지 않는다. 유전체 층은 실리콘 산화물, 로우-k 유전체 재료(예컨대, 대략 3.9인 SiO2의 유전 상수보다 작은 유전 상수를 갖는 재료) 또는 다른 적합한 유전체 재료를 포함할 수 있다. 다른 적합한 유전체 재료의 일부 예는, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), USG(undoped silicate glass) 등을 포함한다. 유전체 층은 CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 상기에 서술된 바와 같이, 콘택 특징부(210)는 MEOL 프로세스로 형성될 수 있으며, 반도체 디바이스 구조물(100)의 다른 특징부는 FEOL 프로세스로 형성될 수 있다.
비아 특징부(214)가 콘택 특징부(210) 상에 형성되고 콘택 특징부(210)를 통해 S/D 특징부(114)에 전기적으로 접속된다. 비아 특징부(214)는 콘택 특징부(210)와 유사한 기하형상, 예컨대 하부 표면의 폭보다 더 큰 상부 표면의 폭을 가질 수 있다. 비아 특징부(214)는, CVD, ALD 또는 PVD와 같은 적합한 기술에 의해 퇴적된, 텅스텐(W); 코발트(Co); 루테늄(Ru); 지르코늄(Zr), 주석(Sn), 은(Ag), 구리(Cu), 금 알루미늄(AuAl), 칼슘(Ca), 베릴륨(Be), 마그네슘(Mg), 로듐(Rh), 나트륨(Na), 이리듐(Ir), 텅스텐(W), 몰리브덴(Mo), 아연(Zn), 니켈(Ni), 칼륨(K), 카드뮴(Cd), 인듐(In), Ru, Co, 오스뮴(Os), 실리콘(Si), 게르마늄(Ge), 및 망간(Mn)과 같은 다른 원소로 도핑된 Co, W 또는 Ru-기반의 화합물 또는 합금; 또는 다른 적합한 전도성 재료와 같은 적합한 전도성 재료를 포함한다. 비아 특징부(214)의 형성은, 콘택 에칭 정지 층(CESL; contact-etch-stop layer)(216)을 퇴적하고, 층간 유전체(ILD; interlayer dielectric) 층(218)을 형성하며, ILD 층(218)에 개구를 형성하고, 개구에 비아 특징부(214)를 형성하는 것을 포함할 수 있다. CESL(216)은 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산화탄화물(SiOC), 실리콘 산화탄화질화물(SiOCN), 및/또는 다른 재료를 포함할 수 있다. CESL(216)은 CVD, ALD 또는 다른 적합한 퇴적 기술에 의해 형성될 수 있다. ILD 층(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 산화물, 실리콘 탄소 산질화물, 로우-k 유전체 재료 또는 다른 적합한 유전체 재료를 포함할 수 있다. ILD 층(218)은 퇴적 및 CMP에 의해 형성될 수 있다. ILD 층(218)의 퇴적은 유동가능 CVD(FCVD; flowable CVD)와 같은 적합한 퇴적 기술을 포함할 수 있다. 비아 특징부(214)는, 비아 특징부를 주변 ILD 층으로부터 분리시키도록 비아 개구에 퇴적된 배리어 층(예컨대, 탄탈럼 질화물, 탄탈럼, 티타늄 질화물, 티타늄 또는 이들의 조합)을 더 포함할 수 있다. 배리어 층은 1 nm 내지 5 nm 사이 범위의 두께를 가질 수 있다. 일부 예에서, 비아 특징부(214)는 5 nm 내지 30 nm 사이 범위의 비아 높이 및 5 nm 내지 30 nm 사이 범위의 비아 폭을 갖는다.
이층 전도성 특징부(126)가 비아 특징부(214) 상에 더 형성되고, 콘택 특징부(210) 및 비아 특징부(214)를 통해 S/D 특징부(114)에 전기적으로 접속된다. 이층 전도성 특징부(126)는 단면도로 도 3에 예시된 바와 같이 상부 표면 및 하부 표면에 상이한 폭을 갖는 기하형상을 가질 수 있다. 일부 실시예에서, 이층 전도성 특징부(126)는 상부 폭(Wt) 및 상부 폭보다 작은 하부 폭(Wb)을 포함한다. 예를 들어, 비(Wt/Wb)는 1.1보다 더 크다. 일부 예에서, 비(Wt/Wb)는 1.1과 1.3 사이 범위이다. 이 예에 더하여, Wt는 5 nm와 150 nm 사이 범위이다. 이층 전도성 특징부(126)는 10 nm 내지 60 nm 사이 범위의 두께를 가질 수 있다. 본 실시예에서, 이층 전도성 특징부(126)는 BEOL 프로세스 동안 형성되는 최하 금속 층(M0으로도 지칭됨)의 금속 라인이다. 이층 전도성 특징부(126)는, 조성 및 형성에 관련하여 ILD 층(218)과 유사한, 또다른 ILD 층(220)에 형성된다. 일부 실시예에서, ILD 층(220)을 퇴적하기 전에 에칭 정지 층(ESL; etch-stop layer)(222)이 퇴적될 수 있다. ESL(222)은 일부 예에 따라 조성 및 형성에 관련하여 CESL(216)과 유사하다. 이층 전도성 특징부(126)는 ILD 층(220)의 트렌치에 형성되고 이층 구조를 갖는다.
이층 전도성 특징부(126)는 ILD 층(220)의 트렌치에 형성되고, 도 2b 또는 도 3에 예시된 바와 같이 동일 트렌치에 형성된, 하부 금속 특징부(232), 배리어 층(234) 및 상부 금속 특징부(236)를 포함한다. 이층 전도성 특징부(126)에 대한 트렌치는 반도체 디바이스 구조물(100)을 제조하는 방법으로 나중에 더 기재될 것이다. 트렌치는 하부 부분 및 상부 부분을 포함한다. 하부 금속 특징부(232)는 트렌치의 하부 부분에 형성되며, 상부 금속 특징부(236) 및 배리어 층(234)은 트렌치의 상부 부분에 형성된다. 트렌치의 하부 부분 및 상부 부분은 상이한 치수를 가질 수 있다. 그러나, 하부 금속 특징부(232), 배리어 층(234) 및 상부 금속 특징부(236)가 동일 트렌치에서 형성되므로, 배리어 층(234)의 하부 표면 및 하부 금속 특징부(232)의 상부 표면은 완전히 정렬된다. 특히, 배리어 층(234) 및 하부 금속 특징부(232)의 측벽은 연속적인 측벽 경사를 갖는 연속 프로파일을 형성하며, 이는 배리어 층(234)으로부터 하부 금속 특징부(232)로 연장할 때 경사가 급격한 변화를 갖지 않음을 의미한다. 일부 실시예에서, 측벽 경사는 배리어 층(234)에서부터 하부 금속 특징부(232)까지 실질적으로 일정하다. 이 실시예에 더하여, 측벽 경사는 75도와 90도 사이 범위이다.
하부 금속 특징부(232) 및 상부 금속 특징부(236)는 각각 갭 충전 능력 및 전도성을 조정하도록 상이한 금속 조성을 갖는다. 단층 전도성 특징부와 비교하면, 구리와 같은 하나의 금속이 트렌치를 채우며 상부로부터 하부로 연장하고, 이는 진보된 기술 노드에서 트렌치의 높은 종횡비로 인해 갭 충전 문제와 저항 문제 둘 다를 경험한다. 더 나은 갭 충전 능력을 갖도록 하나의 금속이 선택된다면, 이는 전도성을 희생할 것이며, 높은 저항으로 이어질 것이다.
또한, 하부 금속 특징부(232)는 배리어가 없고, ILD 층(220) 및 ESL(222)의 유전체 재료와 직접 접촉하며, 이는 배리어 층에 의한 트렌치 치수의 감소를 없앤다. 특히, 트렌치의 하부 부분이 좁은 개구를 가질 때 더 유리하다. 이 경우, 하부 금속 특징부(232)의 금속 재료는 높은 갭 충전 능력을 갖도록 그리고 유전체 재료로 확산하는 금속 재료의 확산 우려가 없도록 선택된다.
그러나, 상부 금속 특징부(236)의 금속 재료는, 확산으로부터 금속 재료를 보호하기 위한 배리어를 가지면서 더 높은 전도성을 갖도록 선택된다. 트렌치의 상부 부분은 감소된 종횡비 및 더 큰 개구를 가지므로, 배리어 층의 추가는 상부 금속 특징부(236)의 갭 충전에 그리 많이 영향을 미치지 않는다. 또한, 배리어 층(234)은 그 위에 형성된 상부 금속 층에 대한 습윤 표면(wetting surface) 및 접착 강도를 제공하기 위한 라이너로서도 기능하도록 설계된다. 따라서, 배리어 층(234)은 집합 배리어 층(collective barrier layer)(234)으로도 지칭된다. 배리어 층은, 상부 금속 특징부(236)의 금속 재료가 주변 유전체 재료 안으로 확산하는 것을 충분히 막을 배리어 기능 없이 습윤 표면 및 접착 강도를 제공하도록 기능하기만 하는 라이너로 대체할 수 없다는 것을 유의하여야 한다. 집합 배리어 층(234)은 배리어 및 라이너 둘 다로 기능할 하나의 막을 포함할 수 있고, 또는 대안으로서, 실질적으로 배리어 기능을 위한 하나의 막 및 실질적으로 접착 기능을 위한 또다른 막을 갖는 2개의 상이한 막을 포함할 수 있다. 상기의 분석, 고려 및 설계로써, 하부 금속 특징부(232), 집합 배리어 층(234) 및 상부 금속 특징부(236)의 재료가 상세하게 더 기재된다.
일부 실시예에서, 하부 금속 특징부(232)는 루테늄(Ru); 코발트(Co); 텅스텐(W); Co-W-Ru 기반의 합금, 다른 적합한 전도성 재료 또는 이들의 조합을 포함한다. 하부 금속 특징부(232)는 1 nm와 30 nm 사이 범위의 두께를 가질 수 있다. 하부 금속 특징부(232)는 바텀 업(bottom-up) 퇴적과 같은 선택적 퇴적에 의해 형성된다. 적어도 하나의 실시예에 더하여, Ru의 하부 금속 특징부(232)를 형성하기 위한 바텀 업 퇴적은, 100 ℃와 200 ℃ 사이 범위의 퇴적 온도로 Ru 함유 전구체를 사용하여 화학적 기상 증착(CVD)을 수행함으로써 Ru를 퇴적하는 것을 포함한다. 일부 실시예에서, 전구체는 C10H10Ru, C7H9RuC7H9, Ru3CO12, Ru(C5(CH3)5)2, 등 또는 이들의 조합을 포함하며, 일부 예에서 아르곤 및/또는 질소와 같은 캐리어 가스를 갖는다.
본 실시예에서, 배리어 층(234)은 탄탈럼 질화물 막 및 탄탈럼 질화물 막 상의 탄탈럼 막과 같은 이중막 방식을 포함한다. 이 경우에, 탄탈럼 질화물 막은 실질적으로 금속이 유전체 재료 안으로 확산하는 것을 막을 배리어로서 기능하며, 탄탈럼 막은 실질적으로 접착을 위한 습윤 표면을 제공하기 위한 라이너로서 기능한다. 일부 실시예에서, 배리어 층(234)은 탄탈럼 질화물, 탄탈럼, 티타늄 질화물, 티타늄 또는 이들의 조합을 포함한다. 일부 실시예에서, 배리어 층(234)은 루테늄(Ru), 코발트(Co), 티타늄(Ti), 탄탈럼(Ta), 및 이들의 조합을 포함할 수 있다. 배리어 층(234)은 1 nm와 5 nm 사이 범위의 두께를 가질 수 있다.
일부 실시예에서, 상부 금속 특징부(236)는 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 또는 다른 적합한 전도성 재료를 포함한다. 상부 금속 특징부(236)는 5 nm와 30 nm 사이 범위의 두께를 가질 수 있다. 상부 금속 특징부(228)는 퇴적 및 CMP를 포함하는 절차에 의해 형성될 수 있다. 일부 실시예에서, 퇴적은 도금을 포함한다. 이 실시예에 더하여, 도금 프로세스 전에, 시드 층(236A)(예컨대, Cu)이 PVD 또는 ALD와 같은 적합한 퇴적 방법에 의해 형성된다. 그 다음, 벌크 금속(예컨대, Cu)이 도금에 의해 트렌치의 상부 부분에 채워진다. 그 후에, 과도한 금속을 제거하고 상부 표면을 평탄화하도록 CMP 프로세스가 적용된다.
일부 실시예에서, 하부 금속 특징부(232)는 제1 두께(T1)를 갖고, 상부 금속 특징부(236)는 제2 두께(T2)를 가지며, 배리어 층은 제3 두께(T3)를 갖는다. 이 실시예에 더하여, 제1 두께(T1)에 대한 제2 두께(T2)의 비(T2/T1)는 5와 1.2 사이 범위이고, 제1 두께(T1)에 대한 제3 두께(T3)의 비(T3/T1)는 0.2와 0.5 사이 범위이다.
도 4a, 도 4b, 및 도 5 내지 도 7은 일부 실시예에 따라 구성되는 다양한 제조 단계에서의 반도체 디바이스 구조물(100)의 단면도들이다. 도 8은 반도체 디바이스 구조물(100), 특히 이층 전도성 특징부(126)를 제조하는 방법(800)의 흐름도이다. 이층 전도성 특징부(126)의 형성은 도 4 내지 도 8에 관련하여 상세하게 더 기재된다.
도 8을 참조하면, 방법(800)은 이층 전도성 특징부(126)를 형성하기 위한 동작 820을 포함하며, 이는 서브동작들 832 내지 838을 더 포함한다. 방법(800)은 이층 전도성 특징부(126)를 형성하기 위해 동작 820 전에, 동작 820 동안 또는 동작 820 후에 동작을 더 포함할 수 있다. 예를 들어, 방법(800)은 FEOL 프로세스 동안 핀 활성 영역(104), 아이솔레이션 특징부(106), S/D 특징부(114) 및 금속 게이트 스택을 형성하기 위한 동작 802 내지 814를 포함한다. 방법(800)은 또한 MEOL 프로세스 동안 콘택 특징부(210) 및 비아 특징부(214)를 형성하기 위한 동작 816 및 818을 포함한다. 방법(800)은 또한, 듀얼 다마신 프로세스와 같은 적절한 기술을 사용하여, 다양한 금속 층(예컨대, M1, M2, M3 등)에서의 금속 라인 및 인접한 금속 층들 사이의 비아 특징부를 포함하는, BEOL 프로세스 동안의 상호접속 구조물(120)의 다른 전도성 특징부를 형성하기 위한 822와 같은 다른 동작을 포함한다. 특히, 방법(800)은, 이층 전도성 특징부(126)를 형성하기 위한 동작 820을 포함하며, 이는 서브동작들 831 내지 838을 더 포함하고 아래에 상세하게 기재된다.
도 4a를 참조하면, 방법(800)은 적합한 절차에 의해 ILD 층(220)을 형성하는 동작 831을 포함한다. ILD 층(220)은 에칭 정지 층(ESL)(222)을 추가적으로 포함할 수 있다. ILD 층(220)은, CVD 또는 ALD에 의해 ESL(222)을 퇴적하고, CVD, 유동가능 CVD(FCVD), 또는 다른 적합한 퇴적 기술에 의해 ILD 층(220)을 퇴적하며, 상부 표면을 평탄화하기 위한 CMP 프로세스를 포함하는 절차에 의해 형성될 수 있다. ESL(222)은 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 유전체 재료 또는 이들의 조합을 포함할 수 있다. ILD 층(220)은 실리콘 산화물, 로우 k 유전체 재료, 다른 적합한 유전체 재료 또는 이들의 조합을 포함할 수 있다.
도 4a를 계속 참조하면, 방법(800)은 리소그래피 프로세스 및 에칭에 의해 ILD 층(220)에 트렌치(402)를 형성하는 동작 832를 포함한다. 비아 특징부(214)와 같은 아래의 전도성 특징부가 트렌치(402) 내에서 노출된다. 일부 실시예에서, 도 4b에 예시된 바와 같이, 트렌치(402)는 경사진(tilted) 측벽을 가지며, 상부에서 하부로 균등하지 않은 폭, 예컨대 상부 폭(Wt) 및 상부 폭보다 작은 하부 폭(Wb)을 갖는다. 이는 에칭 프로세스를 변경함으로써 조정될 수 있다. 에칭 프로세스(예컨대, 플라즈마 에칭)가 보다 이방성이고 더 적은 측방향 에칭 바이어스를 가질 때, 상부 폭(Wt)과 하부 폭(Wb) 간의 차이가 감소된다. 예를 들어, 에칭 프로세스가 이방성이고 방향성일 때, 도 4a에 예시된 바와 같이, 비(Wt/Wb)는 1이다. 에칭 프로세스(예컨대, 습식 에칭)가 등방성 에칭에 가깝고 더 많은 측방향 에칭 바이어스를 가질 때, 상부 폭(Wt)과 하부 폭(Wb) 간의 차이가 증가된다. 예를 들어, 비(Wt/Wb)는 1.1보다 더 크다. 일부 예에서, 비(Wt/Wb)는 1.1과 1.3 사이 범위이다. 이 예에 더하여, Wt는 5 nm와 150 nm 사이 범위이다. 일부 예에서, 트렌치(402)는 10 nm 내지 60 nm 사이 범위의 높이(H)를 가질 수 있다.
동작 832는 패터닝을 위한 하드 마스크를 더 사용할 수 있다. 이 경우, 하드 마스크는 ILD 층(220) 상에 퇴적되고, 패터닝된 레지스트 층이 리소그래피 프로세스에 의해 하드 마스크 상에 형성되며, 패터닝된 레지스트 층의 개구를 하드 마스크에 전사하도록 에칭 프로세스가 적용되고, 트렌치(402)를 형성하기 위해 ILD 층(220)에 또다른 에칭 프로세스가 적용된다. 그 후에, 하드 마스크가 제거될 수 있다.
도 5를 참조하면, 방법(800)은 바텀 업 퇴적을 사용하여 트렌치(402)에 하부 금속 특징부(232)를 형성하는 동작 834를 포함한다. 바텀 업 퇴적은 하부 표면 상에 선택적으로 퇴적한다. 하부 금속 특징부(232)는 배리어 층 없이 형성되고 따라서 ILD 층(220)(및 ESL(222))의 측벽과 같은 유전체 표면에 직접 접촉한다는 것을 유의하여야 한다. 본 경우에, 바텀 업 퇴적은 전도성 표면 상에 금속 재료를 선택적으로 퇴적하지만 유전체 표면 상에는 그렇지 않다. 보다 구체적으로, 하부 금속 특징부(232)의 금속은 본 실시예에 따라 Ru 막이고, 이는 100 ℃와 200 ℃ 사이 범위의 퇴적 온도로 Ru3CO12를 포함하는 전구체를 사용하여 CVD 프로세스를 포함하는 바텀 업 퇴적에 의해 형성된다. 다른 실시예에서, 하부 금속 특징부(232)는 Co, W, Ru, 또는 이들의 조합, 예컨대 Co-W-Ru 기반의 합금을 포함할 수 있다. 실시예에서, 하부 금속 특징부(232)는 향상된 높은 종횡비 충전 및 감소된 접촉 저항을 위해 조성이 아래의 금속 특징부(214)와는 상이하다.
도 6을 참조하면, 방법(800)은 ALD, PVD 또는 CVD와 같은 적합한 퇴적을 사용하여 트렌치(402) 내의 하부 금속 특징부(232) 상에 배리어 층(234)을 형성하는 동작 836을 포함한다. 배리어 층(234)은 하부 금속 특징부(232) 및 ILD 층(220)의 측벽 상에 컨포멀하게 퇴적된다. 배리어 층(234)은 또한, ILD 층(220)의 상부 표면 상에 퇴적될 수 있지만, CMP와 같은 추후의 단계에서 제거될 것이다.
도 7을 참조하면, 방법(800)은 ALD, PVD, CVD, 도금, 다른 적합한 퇴적 또는 이들의 조합과 같은 적합한 퇴적을 사용하여 트렌치(402)를 채우도록 배리어 층(234) 상에 상부 금속 특징부(236)를 형성하는 동작 838을 포함한다. 예를 들어, 시드 층(236A)이 ALD 또는 PVD에 의해 트렌치(402)에 퇴적될 수 있으며, 그 다음 시드 층 상에 상부 금속 특징부를 퇴적하여 트렌치(402)를 채우도록 도금 프로세스가 적용된다. 과도한 금속을 제거하고 상부 표면을 평탄화하도록 CMP 프로세스가 더 적용될 수 있다.
그에 따라 형성된 이층 전도성 특징부(126)에서, 상부 금속 특징부(236) 및 하부 금속 특징부(232)는 배리어 층(234)에 의해 분리된다. 상부 금속 특징부(236)는 유전체 재료로부터 분리되는 반면에, 하부 금속 특징부(232)는 ILD 층(220) 및 ESL(222)에 직접 접촉한다. 상부 금속 특징부(236) 및 하부 금속 특징부(232)가 연속적인 측벽을 갖는 동일 트렌치에 형성됨에 따라, 도 7 및 도 3b에 예시된 바와 같이, 배리어 층(234)의 하부 표면은 하부 금속 특징부(232)의 상부 표면과 매칭되며 정렬된다. ILD 층(220)의 측벽은 연속적이고 경사진 프로파일을 가질 수 있다. 따라서, 배리어 층(234) 및 하부 금속 특징부(232)의 측벽은, ILD 층(220) 및 ESL(222)의 측벽을 따라 연장하며 연속적인 표면을 형성한다.
본 실시예에서, 그리 형성된 이층 전도성 특징부(126)는 S/D 특징부(114)에 전기적으로 접속된다. 대안으로서, 이층 전도성 특징부(126)는 비아 특징부(214)를 통해 하이-k 금속 게이트 스택의 게이트 전극(110)에 전기적으로 접속되도록 구성된다. 일부 다른 실시예에서, 이층 전도성 특징부(126)의 구조물 및 방법은, 비아 특징부 또는 위의 금속 층에서의 금속 라인과 같은 상호접속 구조물(120)의 다른 부분을 형성하도록 적용될 수 있다. 다른 실시예에서, 이층 전도성 특징부(126)는 GAA(gate-all-around) 구조물과 같이 수직 적층 채널을 갖는 반도체 디바이스 구조물에 사용될 수 있다.
본 개시는, 이층 전도성 특징부(126)를 갖는 반도체 디바이스 구조물 및 이의 제조 방법을 제공한다. 이층 전도성 특징부(126)는 ILD 층(220)의 트렌치에 형성되고, 동일 트렌치(402)에 형성되는, 하부 금속 특징부(232), 배리어 층(234) 및 상부 금속 특징부(236)를 포함한다. 다양한 실시예에서 이층 전도성 특징부(126)를 갖는 개시된 반도체 디바이스 구조물 및 이의 제조 방법(900)을 구현함으로써, 아래의 기재되는 이점 중의 일부가 존재할 수 있다. 그러나, 여기에 개시된 상이한 실시예들은 상이한 이점들을 제공하며 어떠한 특정 이점도 모든 실시예에 반드시 요구되는 것은 아님을 이해하여야 한다. 이층 전도성 특징부(126)의 구조는, 더 높은 갭 충전 능력을 갖는 하부 금속 특징부(232)의 재료를 선택하고 더 낮은 저항을 갖는 상부 금속 특징부(236)의 재료를 별개로 선택할 수 있는 자유를 더 많이 제공한다. 또한, 하부 금속 특징부(232)는 배리어가 없고, ILD 층(220) 및 ESL(222)의 유전체 재료에 직접 접촉하며, 이는 배리어 층으로부터의 트렌치 치수 감소를 없앤다. 특히, 이는 트렌치의 하부 부분이 더 좁은 개구를 가질 때 더 유리하다. 이 경우, 하부 금속 특징부(232)의 금속 재료는, 높은 갭 충전 능력을 갖도록 그리고 유전체 재료로 확산하는 금속 재료의 확산 우려가 없도록 선택된다.
하나의 예시적인 양상에서, 본 개시는 반도체 제조 방법을 제공한다. 방법은, 반도체 기판 상의 유전체 층에 트렌치를 형성하는 단계; 선택적 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속의 하부 금속 특징부를 형성하는 단계; 상기 트렌치의 상부 부분에 배리어 층을 퇴적하는 단계 - 상기 배리어 층은 상기 하부 금속 특징부의 상부 표면과 상기 유전체 층의 측벽 둘 다에 직접 접촉함 - ; 및 상기 배리어 층 상에 상기 트렌치의 상부 부분을 채우는 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부를 형성하는 단계를 포함한다.
본 개시의 다른 하나의 양상은 반도체 제조 방법에 관한 것이다. 방법은, 위에 형성되어 있는 전계 효과 트랜지스터 및 상기 전계 효과 트랜지스터에 전기적으로 접속된 아래의 전도성 스택을 갖는 반도체 기판을 수용하는 단계; 상기 반도체 기판 상에 유전체 층을 퇴적하는 단계; 전도성 특징부가 트렌치 내에서 노출되도록 상기 유전체 층에 상기 트렌치를 형성하는 단계 - 상기 트렌치는 하부 부분 및 상기 하부 부분으로부터 연속으로 연장하는 상부 부분을 포함함 - ; 바텀 업 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속 - 상기 제1 금속은 상기 아래의 전도성 스택의 금속과는 상이한 것임 - 의 하부 금속 특징부를 형성하는 단계; 상기 하부 금속 특징부 상에 그리고 상기 트렌치의 상부 부분 내의 상기 유전체 층의 측벽을 따라 배리어 층을 퇴적하는 단계; 및 상기 트렌치의 상부 부분에 제2 금속을 채우도록, 상기 배리어 층 상에 상기 제2 금속의 상부 금속 특징부를 형성하는 단계를 포함한다.
본 개시의 또 다른 양상은 반도체 디바이스 구조물에 관한 것이다. 반도체 디바이스 구조물은, 반도체 기판 상에 형성된 전계 효과 트랜지스터 - 상기 전계 효과 트랜지스터는, 상기 반도체 기판의 활성 영역 상에 배치된 게이트 스택, 및 상기 활성 영역 상에 형성되며 상기 게이트 스택에 의해 개재된 소스/드레인(S/D) 특징부들을 포함함 - ; 및 유전체 층에 형성되며 상기 게이트 전극과 상기 S/D 특징부 중의 적어도 하나에 전기적으로 접속된 전도성 특징부를 포함한다. 상기 전도성 특징부는, 상기 유전체 층에 직접 접촉하는 제1 금속의 하부 금속 특징부; 상기 하부 금속 특징부 위의 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부; 및 상기 상부 금속 특징부를 둘러싸며 상기 상부 금속 특징부로부터 상기 하부 금속 특징부를 분리하는 배리어 층을 포함한다.
전술한 바는 당해 기술 분야에서의 통상의 지식을 가진 자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
반도체 기판 상의 유전체 층에 트렌치를 형성하는 단계;
선택적 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속의 하부 금속 특징부(feature)를 형성하는 단계;
상기 트렌치의 상부 부분에 배리어 층을 퇴적하는 단계 - 상기 배리어 층은 상기 하부 금속 특징부의 상부 표면과 상기 유전체 층의 측벽 둘 다에 직접 접촉함 - ; 및
상기 배리어 층 상에 상기 트렌치의 상부 부분을 채우는 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부를 형성하는 단계
를 포함하는, 반도체 디바이스 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 하부 금속 특징부를 형성하는 단계는 상기 유전체 층에 직접 접촉하는 상기 제1 금속을 퇴적하는 단계를 포함하고,
상기 상부 금속 특징부를 형성하는 단계는, 상기 상부 금속 특징부가 상기 배리어 층에 의해 상기 유전체 층으로부터 분리되도록 상기 배리어 층 상에 상기 제2 금속을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서, 상기 배리어 층을 퇴적하는 단계는, 상기 트렌치의 상부 부분에서의 상기 유전체 층의 측벽 상에 상기 배리어 층을 퇴적하는 단계를 포함하고, 상기 배리어 층은 상기 트렌치의 하부 부분 내의 상기 유전체 층의 부분에는 없는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 하부 금속 특징부를 형성하는 단계는 루테늄(Ru)의 상기 하부 금속 특징부를 형성하는 단계를 포함하고,
상기 배리어 층을 퇴적하는 단계는 탄탈럼 질화물(TaN) 막 및 상기 TaN 막 상의 탄탈럼(Ta) 막을 퇴적하는 단계를 포함하고,
상기 상부 금속 특징부를 형성하는 단계는 구리(Cu)의 상기 상부 금속 특징부를 형성하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 5. 실시예 4에 있어서, 상기 하부 금속 특징부를 형성하는 단계는, 100 ℃와 200 ℃ 사이 범위의 퇴적 온도로 Ru-함유 전구체를 사용하여 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스를 수행함으로써 Ru를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 6. 실시예 4에 있어서, 상기 상부 금속 특징부를 형성하는 단계는,
원자층 증착(ALD; atomic layer deposition)과 물리적 기상 증착(PVD; physical vapor deposition) 중의 하나에 의해 상기 배리어 층 상에 Cu의 시드 층을 형성하는 단계;
도금에 의해 상기 트렌치의 상부 부분에서의 상기 시드 층 상에 Cu를 채우는 단계; 및
화학 기계적 연마(CMP; chemical-mechanical polishing) 프로세스를 수행하는 단계
를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 7. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
위에 형성되어 있는 전계 효과 트랜지스터 및 상기 전계 효과 트랜지스터에 전기적으로 접속된 아래의 전도성 스택을 갖는 반도체 기판을 수용하는 단계;
상기 반도체 기판 상에 유전체 층을 퇴적하는 단계;
전도성 특징부가 트렌치 내에서 노출되도록 상기 유전체 층에 상기 트렌치를 형성하는 단계 - 상기 트렌치는 하부 부분 및 상기 하부 부분으로부터 연속으로 연장하는 상부 부분을 포함함 - ;
바텀 업 퇴적(bottom-up deposition)에 의해 상기 트렌치의 하부 부분에 제1 금속 - 상기 제1 금속은 상기 아래의 전도성 스택의 금속과는 상이한 것임 - 의 하부 금속 특징부를 형성하는 단계;
상기 하부 금속 특징부 상에 그리고 상기 트렌치의 상부 부분 내의 상기 유전체 층의 측벽을 따라 배리어 층을 퇴적하는 단계; 및
상기 트렌치의 상부 부분에 제2 금속을 채우도록, 상기 배리어 층 상에 상기 제2 금속의 상부 금속 특징부를 형성하는 단계
를 포함하는, 반도체 디바이스 구조물을 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 하부 금속 특징부를 형성하는 단계는, 상기 유전체 층 및 상기 아래의 전도성 스택의 상부 표면에 직접 접촉하는 상기 제1 금속을 퇴적하는 단계를 포함하고,
상기 상부 금속 특징부를 형성하는 단계는, 상기 제2 금속이 상기 배리어 층에 의해 상기 유전체 층 및 상기 하부 금속 특징부로부터 분리되도록, 상기 배리어 층 상에 상기 제2 금속을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 9. 실시예 8에 있어서, 상기 배리어 층을 퇴적하는 단계는, 상기 트렌치의 상부 부분에서의 상기 유전체 층의 제1 부분 바로 상에 상기 배리어 층을 퇴적하는 단계를 포함하며, 상기 트렌치의 하부 부분에서의 상기 유전체 층의 제2 부분에는 상기 배리어 층이 없는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 10. 실시예 7에 있어서, 상기 제1 금속은 루테늄(Ru)을 포함하고, 상기 바텀 업 퇴적은 상기 아래의 전도성 스택의 전도성 표면 상에 Ru를 선택적으로 퇴적하며, 상기 아래의 전도성 스택은 상기 전계 효과 트랜지스터 상에 놓이는 콘택 특징부 및 상기 콘택 특징부 상에 놓이는 비아 특징부를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 11. 실시예 10에 있어서, 상기 하부 금속 특징부를 형성하는 단계는, 100 ℃와 200 ℃ 사이 범위의 퇴적 온도로 루테늄-함유 전구체를 사용하여 화학적 기상 증착(CVD) 프로세스를 수행함으로써 Ru를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 12. 실시예 7에 있어서,
상기 제1 금속은 루테늄(Ru), 텅스텐(W) 및 코발트(Co) 중의 적어도 하나를 포함하고,
상기 제2 금속은 구리(Cu) 및 알루미늄(Al) 중의 적어도 하나를 포함하며,
상기 배리어 층은 루테늄(Ru), 코발트(Co), 티타늄(Ti) 및 탄탈럼(Ta) 중의 적어도 하나를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 13. 실시예 12에 있어서, 상기 아래의 전도성 스택은,
상기 전계 효과 트랜지스터의 소스/드레인 특징부 상에 놓이는 콘택 특징부 - 상기 콘택 특징부는 텅스텐(W), 코발트(Co), 탄탈럼(Ta), 및 루테늄(Ru) 중의 적어도 하나를 포함함 - ; 및
상기 콘택 특징부 상에 놓이는 비아 특징부 - 상기 비아 특징부는 텅스텐(W), 코발트(Co), 탄탈럼(Ta) 및 루테늄(Ru) 중의 적어도 하나를 포함함 -
를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
실시예 14. 반도체 디바이스 구조물에 있어서,
반도체 기판 상에 형성된 전계 효과 트랜지스터 - 상기 전계 효과 트랜지스터는, 상기 반도체 기판의 활성 영역 상에 배치된 게이트 스택, 및 상기 활성 영역 상에 형성되며 상기 게이트 스택에 의해 개재된 소스/드레인(S/D) 특징부들을 포함함 - ; 및
유전체 층에 형성되며 상기 게이트 전극과 상기 S/D 특징부 중의 적어도 하나에 전기적으로 접속된 전도성 특징부
를 포함하고,
상기 전도성 특징부는,
상기 유전체 층에 직접 접촉하는 제1 금속의 하부 금속 특징부;
상기 하부 금속 특징부 위의 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부; 및
상기 상부 금속 특징부를 둘러싸며 상기 상부 금속 특징부로부터 상기 하부 금속 특징부를 분리하는 배리어 층
을 포함하는 것인, 반도체 디바이스 구조물.
실시예 15. 실시예 14에 있어서, 상기 배리어 층은 제1 폭에 걸쳐 있는 하부 표면을 포함하고, 상기 하부 금속 특징부는 상기 제1 폭과는 실질적으로 동일한 제2 폭에 걸쳐 있는 상부 표면을 포함하며, 상기 배리어 층의 하부 표면은 상기 하부 금속 특징부의 상부 표면과 완전히 정렬되는 것인, 반도체 디바이스 구조물.
실시예 16. 실시예 14에 있어서,
상기 하부 금속 특징부는 상부 표면을 포함하고,
상기 배리어 층은 하부 표면을 포함하며,
상기 배리어 층의 하부 표면 및 상기 하부 금속 특징부의 상부 표면은 연속적인 측벽 표면을 형성하도록 완전히 정렬되는 것인, 반도체 디바이스 구조물.
실시예 17. 실시예 16에 있어서, 상기 연속적인 측벽 표면은 상기 배리어 층에서부터 상기 하부 금속 특징부로 연장하는 연속 경사를 갖는 것인, 반도체 디바이스 구조물.
실시예 18. 실시예 14에 있어서,
상기 하부 금속 특징부는 제1 두께 T1를 갖고,
상기 상부 금속 특징부는 제2 두께 T2를 가지며,
상기 제1 두께 T1에 대한 제2 두께 T2의 비는 5와 1.2 사이 범위인 것인, 반도체 디바이스 구조물.
실시예 19. 실시예 18에 있어서,
상기 전도성 특징부는 아래의 전도성 스택을 통해 상기 S/D 특징부에 전기적으로 접속되고,
상기 아래의 전도성 스택은, 상기 전계 효과 트랜지스터의 소스/드레인 특징부 상에 놓이는 수직 상호접속 구조물, 및 상기 수직 상호접속 구조물 상에 놓이는 수평 상호접속 구조물을 포함하며,
상기 수직 상호접속 구조물은 텅스텐(W), 코발트(Co), 탄탈럼(Ta), 및 루테늄(Ru) 중의 적어도 하나를 포함하고,
상기 수평 상호접속 구조물은 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 및 루테늄(Ru) 중의 적어도 하나를 포함하는 것인, 반도체 디바이스 구조물.
실시예 20. 실시예 14에 있어서,
상기 하부 금속 특징부는 1 nm와 30 nm 사이 범위의 두께를 갖고,
상기 상부 금속 특징부는 5 nm와 30 nm 사이 범위의 두께를 가지며,
상기 전도성 특징부는 5 nm와 150 nm 사이 범위의 폭을 갖는 것인, 반도체 디바이스 구조물.

Claims (10)

  1. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
    반도체 기판 상의 유전체 층에 트렌치를 형성하는 단계;
    선택적 퇴적에 의해 상기 트렌치의 하부 부분에 제1 금속의 하부 금속 특징부(feature)를 형성하는 단계;
    상기 트렌치의 상부 부분에 배리어 층을 퇴적하는 단계 - 상기 배리어 층은 상기 하부 금속 특징부의 상부 표면과 상기 유전체 층의 측벽 둘 다에 직접 접촉함 - ; 및
    상기 배리어 층 상에 상기 트렌치의 상부 부분을 채우는 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부를 형성하는 단계
    를 포함하는, 반도체 디바이스 구조물을 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 하부 금속 특징부를 형성하는 단계는 상기 유전체 층에 직접 접촉하는 상기 제1 금속을 퇴적하는 단계를 포함하고,
    상기 상부 금속 특징부를 형성하는 단계는, 상기 상부 금속 특징부가 상기 배리어 층에 의해 상기 유전체 층으로부터 분리되도록 상기 배리어 층 상에 상기 제2 금속을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
  3. 청구항 1에 있어서, 상기 배리어 층을 퇴적하는 단계는, 상기 트렌치의 상부 부분에서의 상기 유전체 층의 측벽 상에 상기 배리어 층을 퇴적하는 단계를 포함하고, 상기 배리어 층은 상기 트렌치의 하부 부분 내의 상기 유전체 층의 부분에는 없는 것인, 반도체 디바이스 구조물을 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 하부 금속 특징부를 형성하는 단계는 루테늄(Ru)의 상기 하부 금속 특징부를 형성하는 단계를 포함하고,
    상기 배리어 층을 퇴적하는 단계는 탄탈럼 질화물(TaN) 막 및 상기 TaN 막 상의 탄탈럼(Ta) 막을 퇴적하는 단계를 포함하고,
    상기 상부 금속 특징부를 형성하는 단계는 구리(Cu)의 상기 상부 금속 특징부를 형성하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
  5. 청구항 4에 있어서, 상기 하부 금속 특징부를 형성하는 단계는, 100 ℃와 200 ℃ 사이 범위의 퇴적 온도로 Ru-함유 전구체를 사용하여 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스를 수행함으로써 Ru를 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
  6. 청구항 4에 있어서, 상기 상부 금속 특징부를 형성하는 단계는,
    원자층 증착(ALD; atomic layer deposition)과 물리적 기상 증착(PVD; physical vapor deposition) 중의 하나에 의해 상기 배리어 층 상에 Cu의 시드 층을 형성하는 단계;
    도금에 의해 상기 트렌치의 상부 부분에서의 상기 시드 층 상에 Cu를 채우는 단계; 및
    화학 기계적 연마(CMP; chemical-mechanical polishing) 프로세스를 수행하는 단계
    를 포함하는 것인, 반도체 디바이스 구조물을 형성하는 방법.
  7. 반도체 디바이스 구조물을 형성하는 방법에 있어서,
    위에 형성되어 있는 전계 효과 트랜지스터 및 상기 전계 효과 트랜지스터에 전기적으로 접속된 아래의 전도성 스택을 갖는 반도체 기판을 수용하는 단계;
    상기 반도체 기판 상에 유전체 층을 퇴적하는 단계;
    전도성 특징부가 트렌치 내에서 노출되도록 상기 유전체 층에 상기 트렌치를 형성하는 단계 - 상기 트렌치는 하부 부분 및 상기 하부 부분으로부터 연속으로 연장하는 상부 부분을 포함함 - ;
    바텀 업 퇴적(bottom-up deposition)에 의해 상기 트렌치의 하부 부분에 제1 금속 - 상기 제1 금속은 상기 아래의 전도성 스택의 금속과는 상이한 것임 - 의 하부 금속 특징부를 형성하는 단계;
    상기 하부 금속 특징부 상에 그리고 상기 트렌치의 상부 부분 내의 상기 유전체 층의 측벽을 따라 배리어 층을 퇴적하는 단계; 및
    상기 트렌치의 상부 부분에 제2 금속을 채우도록, 상기 배리어 층 상에 상기 제2 금속의 상부 금속 특징부를 형성하는 단계
    를 포함하는, 반도체 디바이스 구조물을 형성하는 방법.
  8. 반도체 디바이스 구조물에 있어서,
    반도체 기판 상에 형성된 전계 효과 트랜지스터 - 상기 전계 효과 트랜지스터는, 상기 반도체 기판의 활성 영역 상에 배치된 게이트 스택, 및 상기 활성 영역 상에 형성되며 상기 게이트 스택에 의해 개재된 소스/드레인(S/D) 특징부들을 포함함 - ; 및
    유전체 층에 형성되며 상기 게이트 전극과 상기 S/D 특징부 중의 적어도 하나에 전기적으로 접속된 전도성 특징부
    를 포함하고,
    상기 전도성 특징부는,
    상기 유전체 층에 직접 접촉하는 제1 금속의 하부 금속 특징부;
    상기 하부 금속 특징부 위의 제2 금속 - 상기 제2 금속은 상기 제1 금속과는 조성이 상이함 - 의 상부 금속 특징부; 및
    상기 상부 금속 특징부를 둘러싸며 상기 상부 금속 특징부로부터 상기 하부 금속 특징부를 분리하는 배리어 층
    을 포함하는 것인, 반도체 디바이스 구조물.
  9. 청구항 8에 있어서, 상기 배리어 층은 제1 폭에 걸쳐 있는 하부 표면을 포함하고, 상기 하부 금속 특징부는 상기 제1 폭과는 동일한 제2 폭에 걸쳐 있는 상부 표면을 포함하며, 상기 배리어 층의 하부 표면은 상기 하부 금속 특징부의 상부 표면과 완전히 정렬되는 것인, 반도체 디바이스 구조물.
  10. 청구항 8에 있어서,
    상기 하부 금속 특징부는 상부 표면을 포함하고,
    상기 배리어 층은 하부 표면을 포함하며,
    상기 배리어 층의 하부 표면 및 상기 하부 금속 특징부의 상부 표면은 연속적인 측벽 표면을 형성하도록 완전히 정렬되는 것인, 반도체 디바이스 구조물.
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