KR20060063129A - 이중 플러그를 갖는 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이중 플러그, 화학적 다운스트림 식각

Description

이중 플러그를 갖는 반도체 장치의 제조 방법 {Method for manufacturing semiconductor device having dual plug}
도 1 내지 도 3는 종래 기술에서의 문제점을 설명하기 위한 단면도들이다.
도 4는 화학적 다운스트림 식각 방법에 있어서 CF4와 O2의 유량에 따른 폴리실리콘의 식각율과 산화막 및 질화막과의 선택비를 도시한 그래프이다.
도 5는 화학적 다운스트림 식각 방법에 있어서 마이크로웨이브 파워 변화에 따른 폴리실리콘의 식각율과 산화막 및 질화막과의 선택비를 도시한 그래프이다.
도 6은 화학적 다운스트림 식각 방법에 있어서 콘택 홀내에 하부 플러그를 형성한 모습을 나타내는 SEM (scanning electron microscopy) 이미지이다.
도 7a 내지 도 7l은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 이중 플러그 형성 과정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부 구조물, 200 : 불순물층, 300 : 층간 절연막, 300' : 층간 절연막 패턴, 400 : 콘택 홀, 500 : 질화막, 500' : 질화막 스페이서, 600 : 폴리실리콘막, 600' : 하부 플러그, 700 : 제 1 배리어 금속막, 800 : 텅스텐 금속층, 800' : 상부 플러그, 900 : 제 2 배리어 금속막, 1000 : 비트 라인 금속층, 1000' : 비트 라인, 1100 : 이중 플러그.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간을 플러그(plug)라고 불리는 중간 도전체막을 따라서 전기적 접속을 시키는 경우, 해당 중간 도전체막의 형성 과정에 있어서, 이것을 부분적으로 식각하기 위한 식각 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 있어서 배선층은 전기적 신호를 전달하는 역할을 하는데, 배선층과 배선층을 연결하기 위하여 콘택 플러그(contact plug)를 형성한다. 반도체 장치에서는 신호의 동작 지연 현상을 방지하고 전기적 특성을 향상시키기 위하여 폴리실리콘 플러그를 이용하여 왔다.
일반적으로, 반도체 장치의 제조 방법은 절연체막에 콘택 홀을 형성하고, 상기 콘택 홀을 폴리실리콘으로 채운 다음 비트 라인 형성을 위하여 배리어 금속층과 비트라인 금속층을 순차적으로 적층한 후 식각 공정을 진행한다. 또한, 상기 반도체 장치의 제조 방법에 있어서, 절연체막에 콘택 홀을 형성한 다음 선택적으로 질화막을 일정 두께 증착한 후 콘택 홀 내의 측벽에만 질화막이 남도록 식각함으로써 질화막 스페이서를 형성한 후 폴리실리콘으로 콘택 홀을 채우는 공정을 포함한다.
도 1은 종래 기술의 일 예에 따른 방법에 의하여 제조된 반도체 장치의 단면도로서, 콘택 홀을 폴리실리콘으로 채운 다음 비트 라인 형성을 위하여 배리어 금속층과 비트라인 금속층을 순차적으로 적층한 후 식각 공정을 진행한 모습을 보여주는 것이다.
먼저, 반도체 기판상에 형성된 도전층(20)을 구비하는 소정의 하부 구조물(10), 예를 들어 소자분리 산화막과 모스전계효과 트랜지스트(Metal Oxide Semiconductor Filed Effect Transistor; 이하 MOSFET이라 칭함, 도시되지 않음) 등을 형성하고, 상기 구조물(10)의 전 표면에 제 2 층간 절연막(30)을 형성한다.
그 다음 상기 반도체 기판상에 비트라인 콘택으로 예정되어 있는 부분상의 제 2층간 절연막(30)을 제거하여 콘택 홀을 형성하고, 폴리실리콘으로 상기 콘택 홀을 메우는 비트라인 콘택 플러그(60)를 형성한다.
또한, 상기 비트라인 콘택 플러그(60)를 형성하는 과정에 있어서, 제 2 층간 절연막(30)에 콘택 홀을 형성한 다음 선택적으로 질화막을 일정 두께 증착한 후 콘택 홀 내의 측벽에만 질화막이 남도록 식각함으로써 질화막 스페이서(50)를 형성한 후 폴리실리콘으로 콘택 홀을 채우는 공정을 포함할 수 있다.
상기 비트라인 콘택 플러그(60)가 형성된 구조의 전 표면에 배리어 금속층(90)과 비트라인 금속층을 순차적으로 적층 한 후, 식각 공정을 진행하여 비트라인(110)을 형성한다.
그러나, 배리어 금속층(90)과 폴리실리콘간의 선택비 부족 및 미세 패턴에서의 공정 마진 감소에 의한 마스크 정렬시의 오배열 등이 발생할 경우 하부 콘택 홀내의 폴리실리콘 손실(120)이 발생하여 플러그의 저항이 증가하는 등 소자 동작의 신뢰성이 저하되는 문제점이 있다.
최근에는, 콘택 홀을 폴리실리콘으로 채운 후 에치백 공정을 통하여 콘택 홀내의 폴리실리콘의 일부를 남긴 다음 배리어 금속막과 텅스텐 금속막을 연속적으로 적층함으로써 이중 플러그를 형성하는 방법이 널리 채용되고 있다.
상기와 같은 에치백 공정에서는 건식 식각 방법과 습식 식각 방법 등이 이용된다. 건식 식각 방법에 있어서 폴리실리콘과 절연체막을 형성하는 산화막간의 저선택비 공정을 적용할 경우 하부 질화막이나 산화막의 손실을 가져옴으로써 반도체장치의 전기적 특성의 저하를 초래할수 있다. 반면, 상기 건식 식각 방법에 있어서 폴리실리콘과 절연체막을 형성하는 산화막간의 고선택비 공정을 적용할 경우 하부 질화막이나 산화막의 손실은 발생하지 않지만 비등방성 식각의 특징에 의해 콘택 홀 중심부위의 폴리실리콘이 측벽 부위의 폴리실리콘보다 빨리 식각되어 역삼각형 형태의 식각 프로파일을 형성함으로써 후속 배리어 금속막 증착이 불가능해지게 된다.
도 2는 종래 기술의 다른 예에 따른 방법에 의해 제조된 반도체 장치의 단면도로서, 상기 에치백 공정으로서 고선택비 건식 식각 방법을 적용할 경우 역삼각형 형태의 식각 프로파일을 형성하는 모습을 보여주는 단면도이다.
또한, 상기 습식 식각 방법을 적용할 경우에 있어서, 암모니아수와 같은 폴리실리콘 대 산화막의 고선택비 식각 용액을 사용할 경우 폴리실리콘의 식각 속도가 빨라 식각량을 조절하기 힘들어 잔여 폴리실리콘 표면의 균일성을 확보하기 어 렵고, 과산화수소소와 플루오르화수소 등 저선택비 혼합 식각 용액을 사용할 경우 폴리실리콘의 식각 속도가 느려 과다한 공정 시간이 요구되며, 산화막과의 선택비가 낮아 산화막 손실 및 손상을 초래하게 되어 반도체 장치의 전기적 특성 및 신뢰성을 저하시키는 문제점이 있다.
도 3은 종래 기술의 또 다른 예에 따른 방법에 의해 제조된 반도체 장치의 단면도로서, 상기 에치백 공정으로서 저선택비 습식 식각 방법을 적용할 경우 하부 질화막 및 산화막의 손실이 발생하는 모습을 보여주는 단면도이다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서, 이중 플러그 형성 공정시 폴리실리콘 대 질화막, 그리고 폴리실리콘 대 산화막의 선택비가 높은 화학적 건식 식각 공정을 채용함으로써 질화막 스페이서와 층간 절연막인 산화막의 손실없이 폴리실리콘을 선택적으로 식각함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성이 향상된 반도체 장치의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명은 화학적 다운스트림 식각 방법을 제공한다.
상기 화학적 다운스트림 식각 방법은 폴리실리콘과 질화막 및 폴리실리콘과 산화막과의 선택비가 높고, 등방성 식각에 의하여 식각 표면이 균일하여, 질화막 스페이서와 층간 절연막인 산화막의 손실없이 상기 이중 플러그의 일부를 구성하는 폴리실리콘을 선택적으로 식각하는 것을 특징으로 하고 있다. 바람직하게는, 상기 화학적 다운스트림 식각 방법은 폴리실리콘과 산화막 및 폴리실리콘과 질화막의 선택비가 각각 30대 1 이상 및 25대 1 이상인 것을 특징으로 한다. 또한, 바람직하게는 상기 화학적 다운스트림 식각 방법은 상기 폴리실리콘의 식각 표면이 3% 이내의 균일도를 가지는 것을 특징으로 하고 있다.
도 4는 상기 화학적 다운스트림 식각 방법에 있어서 사용될 수 있는 식각 가스의 일 예인 CF4와 O2의 혼합 가스의 유량에 따른 폴리실리콘의 식각율과 산화막 및 질화막과의 선택비를 도시한 그래프이다. 도 4를 참조하면, CF4대 O2의 유량비가 증가함에 따라 폴리실리콘의 식각율은 지수 함수적으로 증가하고 있으며, 산화막 및 질화막의 선택비는 서로 다른 기울기를 가지고 직선적으로 증가함을 알 수 있다.
도 5는 상기 화학적 다운스트림 식각 방법에 있어서 마이크로웨이브 파워 변화에 따른 폴리실리콘의 식각율과 산화막 및 질화막과의 선택비를 도시한 그래프이다. 도 5를 참조하면, 마이크로웨이브 파워가 증가함에 따라 폴리실리콘의 식각율과 산화막 및 질화막과의 선택비가 서로 다른 기울기를 가지고 증가하고 있으며, 550W 이상에서 폴리실리콘과 산화막 및 질화막과의 선택비가 각각 50대 1 이상 및 25대 1 이상임을 알 수 있다.
도 6은 상기 화학적 다운스트림 식각 방법에 의하여 폴리실리콘이 식각되어 콘택 홀내에 하부 플러그를 형성한 모습을 나타내는 SEM (scanning electron microscopy) 이미지이다. 도 6을 참조하면, 콘택 홀 주위의 층간 절연막 및 측벽의 질화막 스페이서 손실이 없이 식각 표면이 균일한 폴리실리콘 하부 플러그가 형성됨을 확인할 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치 제조 방법에서는 소정의 하부 구조물이 형성되어 있는 반도체 기판상에 층간 절연막을 형성한다. 상기 층간 절연막의 일부를 제거하여 상기 하부 구조물을 노출시키는 콘택 홀을 형성한다. 상기 콘택 홀을 포함하는 상기 층간 절연막의 전면에 하부 플러그 물질을 적층한다. 화학적 다운스트림 식각 방법에 의하여 상기 하부 플러그 물질의 일부를 제거하여 하부 플러그를 형성한다. 그리고, 상기 하부 플러그 위에 상부 플러그를 형성한다.
상기 화학적 다운스트림 식각 방법에 의하여 하부 플러그를 형성하기 위하여, 상기 하부 플러그 물질을 상기 콘택 홀내 일정 부분만 남기고 제거한다.
바람직하게는, 상기 상부 플러그를 형성하는 단계는 제 1 배리어 금속막을 증착하는 단계와, 상기 제 1 배리어 금속막 위에 상부 플러그 물질을 증착하는 단계와, 상기 콘택 홀내에만 상기 상부 플러그 물질을 남기고 상기 층간 절연막상의 상기 상부 플러그 물질을 제거함으로써 상기 하부 플러그와 접촉하는 상부 플러그를 형성하는 단계를 포함한다. 그리고, 상부 플러그가 형성된 구조의 전 표면에 제 2 배리어 금속막과 도전층을 순차적으로 증착하고, 패터닝하여 상기 상부 플러그와 접촉하는 비트 라인을 형성한다.
또한, 상기 비트 라인 콘택 플러그를 형성하는 과정에 있어서, 층간 절연막 에 콘택 홀을 형성한 다음 선택적으로 질화막을 일정 두께 증착한 후 콘택 홀 내의 측벽에만 질화막이 남도록 식각함으로써 질화막 스페이서를 형성하는 단계를 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명에 따른 반도체 장치의 제조 방법에 대하여 상세히 설명을 하기로 한다.
도 7a 내지 도 7l은 본 발명의 일 실시예를 설명하기 위한 도면들로서, 이중 플러그만이 도시되는 방향의 절단면에 해당하는 단면도들이다.
먼저, 도 7a를 참조하면, 실리콘 웨이퍼 등의 반도체 기판상에 소자분리 산화막과 게이트 산화막을 형성하고, 상기 게이트 산화막상에 서로 적층되어있는 게이트 전극과 마스크 산화막 패턴을 형성하고, 상기 게이트 전극과 마스크 산화막 패턴의 측벽에 산화막 재질의 스페이서를 형성한 후, 상기 게이트 전극 양측의 반도체기판에 소오스/드레인 영역을 형성하여 MOSFET (metal oxide semiconductor field effect transistor) (도시되지 않음)을 포함하는 하부 구조물(100)을 형성한다. 도 7a에서, 도면 참조 부호 "200"은 상기 하부 구조물(100)에 구비되어 있는 불순물층을 나타낸다.
그 후, 상기 불순물층(200)을 구비하는 하부 구조물(100)의 전 표면에 층간 절연막(300)을 약 10,000Å의 두께로 형성한다.
도 7b를 참조하면, 상기 하부 구조물(100)에서 비트 라인 콘택으로 예정되어있는 부분상의 층간 절연막(300)을 제거하여 상기 하부 구조물(100)의 불순물층(200)을 노출시키는 콘택 홀(400)이 형성된 층간 절연막 패턴(300')을 형성한다.
도 7c를 참조하면, 상기 구조의 전 표면에 실리콘 질화막(500)을 약 105Å의 두께로 증착한다.
도 7d를 참조하면, 에치백 공정을 진행하여 상기 층간 절연막 패턴(300')의 상부 표면 및 콘택 홀(400)내 바닥 부분의 질화막(500)을 제거하여, 상기 하부 구조물(100)의 불순물층(200)을 노출시킴과 동시에 상기 콘택 홀(400)내 층간 절연막 패턴(300')의 측벽에 질화막 스페이서(500')를 형성한다.
도 7e를 참조하면, 상기 콘택 홀(400)이 채워지도록 하부 플러그 도전 물질, 예를 들어 폴리실리콘막(600)을 약 3,000Å의 두께로 형성한다.
도 7f를 참조하면, 상기 폴리실리콘막(600)을 에치백 등의 공정을 통하여 상기 콘택 홀(400) 내부에서 일정 부분만 남기고 상기 콘택 홀(400)의 상단으로부터 소정 두께, 바람직하게는 약 2,000Å내지 3,000Å의 두께를 제거함으로써 하부 구조물(100)의 불순물층(200)과 접촉되는 하부 플러그(600')를 형성한다.
상기 폴리실리콘막(600) 제거 공정에 있어서, 상기 콘택 홀(400) 주위의 층간 절연막 패턴(300') 및 측벽의 질화막 스페이서(500') 손실이 없이 식각 표면이 균일한 폴리실리콘 하부 플러그(600')를 형성하기 위해서는 폴리실리콘과 산화막 및 폴리실리콘과 질화막의 선택비가 각각 30대 1 이상 및 25대 1 이상인 것이 바람직하다. 또한, 상기 폴리실리콘막(600)의 제거 공정에 있어서, 식각 표면의 균일도는 3%이내인 것이 바람직하다.
상기 폴리실리콘막(600)의 제거 공정은 폴리실리콘과 산화막, 그리고 폴리실리콘과 질화막의 선택비가 높고 등방성 식각에 의하여 폴리실리콘이 균일하게 식각 될 수 있도록 하기 위하여 화학적 다운스트림 식각 방법에 의해 수행되는 것을 특징으로 한다. 상기 화학적 다운스트림 식각 방법에 있어서 식각 가스로는 CF4와 O2 혼합 가스를 사용할 수 있으며, CF4와 O2의 유량은 각각 150sccm 및 60sccm 이상인 것이 바람직하다. 특히 바람직하게는, CF4와 O2의 유량비는 1.5대 1 이상 10대 1 이하이다. CF4와 O2의 유량비가 10:1을 초과하게 되면 폴리실리콘의 식각율이 떨어져 공정 속도가 감소되고, 산화막의 손실을 초래하는 문제점이 있다.
또한, 상기 화학적 다운스트림 식각 방법에 있어서, 초고주파 전력의 세기는 550W 이상 1,200W 이하인 것이 바람직하다. 상기 화학적 다운스트림 식각 방법에 의한 폴리실리콘의 식각 결과, 콘택 홀(400) 주위의 층간 절연막 패턴(300') 및 측벽의 질화막 스페이서(500') 손실이 없이 식각 표면이 균일한 폴리실리콘 하부 플러그(600')가 형성된다.
도 7g를 참조하면, 상기 하부 플러그(600')가 형성된 구조의 전 표면에 배리어 금속 물질, 예를 들어 Ti/TiN을 각각 75Å과 120Å의 두께로 순차적으로 증착하여 제 1 배리어 금속막(700)을 형성한다.
도 7h를 참조하면, 상기 콘택 홀(400)의 상부 잔여 부분이 상부 플러그 도전물질로 채워지도록 텅스텐 금속층(800)을 형성한다.
도 7i를 참조하면, 상기 콘택 홀(400)내에만 상기 텅스텐 금속층(800)을 남기고 상기 층간 절연막 패턴(300') 상의 상부 플러그 물질을 제거함으로써 상기 하부 플러그(600')와 접촉하는 상부 플러그(800')를 형성한다. 상기 층간 절연막 패 턴(300') 상의 상기 상부 플러그 물질 제거를 위하여 상기 텅스텐 금속층(800)이 적층된 기판을 화학 기계적 연마 방법에 의하여 콘택 홀(400) 상단으로부터 약 2,000Å 내지 3,000Å까지 연마한다.
도 7j를 참조하면, 상기 상부 플러그(800')가 형성된 구조의 전 표면에 배리어 금속 물질, 예를 들어 Ti/TiN을 각각 75Å과 120Å의 두께로 순차적으로 증착하여 제 2 배리어 금속막(900)을 형성한다.
도 7k를 참조하면, 상기 제 2 배리어 금속막(900) 위에 비트 라인 금속 물질, 예를 들어 텅스텐을 약 1,000Å의 두께로 증착하여 비트 라인 금속층(1000)을 형성한다.
도 7l을 참조하면, 상기 비트라인 금속층(1000)을 감광막 패턴(도시되지 않음)을 식각 마스크로 하여 식각함으로써 최종적으로 이중 플러그의 상면과 접촉하는 비트 라인(1000')를 형성한다.
화학적 다운스트림 식각 방법에 있어서 본 공정은 단지 참고예이며 상기에 한정되는 것은 아니고 식각 가스도 CF4와 O2 혼합 가스에 한정되는 것은 아니다. 또한, 본 실시 형태에서는 하부 막질로서 산화막 및 질화막을 갖는 반도체 장치의 제조 방법에 대해서 설명하였지만 상기에 한정되는 것은 아니다.
또한, 상기 반도체 장치의 제조 방법을 DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), 마이크로 컴퓨터 혹은 시스템 LSI 등에 사용하는 것이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법은, 절연체막에 개구되는 콘택 홀을 통하여 폴리실리콘과 텅스텐으로 이루어진 이중 플러그를 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법으로 화학적 다운스트림 식각 방법을 이용한다. 이로써 폴리실리콘과 질화막, 그리고 폴리실리콘과 산화막간 고선택비 식각을 가능하게 함과 동시에, 콘택 홀의 중심 및 측벽 부위의 폴리실리콘의 균일한 식각을 가능하게 한다. 또한, 콘택 홀 주위의 층간 절연막 및 측벽의 질화막 스페이서 손실이 없이 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성할 수 있다. 따라서, 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 잇점이 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (10)

  1. 이중 플러그 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    소정의 하부 구조물이 형성되어 있는 반도체 기판상에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막의 일부를 제거하여 상기 하부 구조물을 노출시키는 콘택 홀을 형성하는 단계와,
    상기 콘택 홀을 포함하는 상기 층간 절연막의 전면에 하부 플러그 물질을 적층하는 단계,
    화학적 다운스트림 식각 방법에 의하여 하부 플러그 물질을 일부 제거하여 하부 플러그를 형성하는 단계 및
    상기 하부 플러그 위에 상부 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 콘택 홀 형성후 콘택 홀 내의 측벽에 질화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 층간 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 하부 플러그 물질은 폴리실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 상부 플러그는 텅스텐을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 하부 플러그 형성 단계에서는 상기 화학적 다운스트림 식각 방법에 의하여 상기 하부 플러그 물질을 상기 콘택 홀내 일정 부분만 남기고 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서, 상기 화학적 다운스트림 식각 방법에 의하여 상기 하부 플러그를 형성하는 단계에서는 CF4와 O2 혼합 가스를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 화학적 다운스트림 식각 방법은 CF4와 O2 혼합 가스의 유량비 1.5대 1 이상 10대 1 이하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서, 상기 화학적 다운스트림 식각 방법은 초고주파 전력의 세기 550W 이상 1,200W 이하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서, 상기 상부 플러그를 형성하는 단계는
    제 1 배리어 금속막을 증착하는 단계와,
    상기 제 1 배리어 금속막 위에 상부 플러그 물질을 증착하는 단계와,
    상기 콘택 홀내에만 상기 상부 플러그 물질이 남도록 상기 층간 절연막상의 상기 상부 플러그 물질을 제거함으로써 상기 하부 플러그와 접촉하는 상부 플러그를 형성하는 단계를 포함하고,
    상기 상부 플러그가 형성된 구조의 전 표면에 제 2 배리어 금속막과 도전층을 순차적으로 증착하고, 패터닝하여 상기 상부 플러그와 접촉하는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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