KR100358122B1 - 반도체 소자의 자기정렬 콘택홀 형성방법 - Google Patents

반도체 소자의 자기정렬 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 자기정렬 콘택홀 형성방법에 관한 것이며, 질화막과 산화막의 식각 선택비를 이용한 자기정렬 콘택 공정시 오정렬에 의한 콘택홀 측벽에의 전도라인 노출을 방지할 수 있는 반도체 소자의 자기정렬 콘택홀 형성방법을 제공하는데 그 목적이 있다. 본 발명은 반도체 소자의 자기정렬 콘택홀 형성방법에 있어서, 소정의 공정을 마친 기판 상에 그 측벽 및 상부에 각각 스페이서 절연막 및 마스크 절연막을 구비하는 다수의 전도라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 절연막을 증착하되, 상기 전도라인 사이의 간극에서 슬릿 보이드가 형성되도록 하는 제2 단계; 비콘택 영역의 상기 제1 절연막을 제거하고 상기 전도라인 간극을 통해 침투한 에천트에 의해 상기 콘택 영역의 상기 슬릿 보이드가 확장되도록 하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 제2 절연막을 형성하는 제4 단계; 확장된 상기 보이드가 노출되도록 상기 제2 절연막 및 상기 제1 절연막을 전체적으로 리세스시키는 제5 단계; 및 세정 공정을 실시하여 상기 콘택 영역의 상기 전도라인 간극에 잔류하는 제1 및 제2 절연막을 제거하는 제6 단계를 포함하여 이루어진다.

Description

반도체 소자의 자기정렬 콘택홀 형성방법{A method for forming self-aligned contact hole in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 자기정렬 콘택홀 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진 즉, 콘택홀과 하부 패턴간의 정렬 마진이 줄어들고 있다. 이러한 정렬 마진을 확보하기 위하여 자기정렬 콘택 공정을 진행하고 있다. 자기정렬 콘택 공정은 전도층을 둘러싼 질화막과 산화막(층간절연막) 간의 식각 선택비를 이용하는 기술이다.
첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 전하저장전극 콘택홀 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 워드라인(본 단면에는 도시되지 않음), 랜딩 플러그 콘택(11) 등을 형성하고, 그 과정에서 형성된 층간절연막(12) 상에 비트라인(13)을 형성한다. 비트라인(13)은 그 상부에 마스크 질화막(14)을 구비하며, 그 측면에 스페이서 질화막(15)을 구비한다.
다음으로, 도 1b에 도시된 바와 같이 기판 전체 구조 상부에 층간절연막(16)을 증착하고, 전하저장전극 콘택 마스크를 사용한 사진 공정을 통해 층간절연막(16) 상에 포토레지스트 패턴(17)을 형성한다.
이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(17)을 사용하여 층간절연막(16)을 건식 식각하여 랜딩 플러그 콘택(11)을 노출시키는 전하저장 전극 콘택홀을 형성한다. 이때, 산화막으로 이루어진 층간절연막(16)과 질화막으로 이루어진 마스크 질화막(14) 및 스페이서 질화막(15)의 선택비를 이용한 자기정렬 식각 조건으로 콘택홀을 형성하는데, 포토레지스트 패턴(17) 형성을 위한 마스크 공정시 정렬 상태가 양호하다면 별 문제가 없지만, 오정렬이 발생하면 질화막에서 식각 정지 작용이 일어나지 않는 경우가 발생하며, 이 경우 스페이서 질화막(15)이 식각되어 비트라인(13)이 노출되는 현상(A)이 발생한다. 현재, 통상적인 마스크 공정시 오버레이 마진을 50nm 정도로 제어하고 있으며, 그 이하로 정밀하게 오버레이를 제어하는 것은 현재의 장비로는 거의 불가능하다. 실제로 이처럼 비트라인(13)이 노출되는 현상(A)은 빈번하게 발생하고 있으며, 특정 생산라인에서는 그 발생 비율이 50%에 육박하고 있다.
첨부된 도면 도 2는 전하저장전극 콘택 플러그 형성 후의 주사전자현미경(SEM) 사진을 나타낸 것으로, 비트라인의 노출에 의해 전하저장전극 콘택 플러그와 비트라인 간에 단락(B)이 발생한 상태를 도시하고 있다. 이러한 단락(B)은 소자의 신뢰도 및 수율을 저하시키는 직접적인 원인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 질화막과 산화막의 식각 선택비를 이용한 자기정렬 콘택 공정시 오정렬에 의한 콘택홀 측벽에의 전도라인 노출을 방지할 수 있는 반도체 소자의 자기정렬 콘택홀형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 전하저장전극 콘택홀 형성 공정도.
도 2는 전하저장전극 콘택 플러그 형성 후의 주사전자현미경(SEM) 사진.
도 3은 비트라인과 전하저장전극 콘택의 레이아웃도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전하저장전극 콘택홀 형성 공정도.
도 5는 상기 도 4c의 좌측 도면에 대응하는 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
43 : 비트라인
46 : PE-TEOS막
C : 슬릿 보이드
C' : 확장된 보이드
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 소자의 자기정렬 콘택홀 형성방법에 있어서, 소정의 공정을 마친 기판 상에 그 측벽 및 상부에 각각 스페이서 절연막 및 마스크 절연막을 구비하는 다수의 전도라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 절연막을 증착하되, 상기 전도라인 사이의 간극에서 슬릿 보이드가 형성되도록 하는 제2 단계; 비콘택 영역의 상기 제1 절연막을 제거하고 상기 전도라인 간극을 통해 침투한 에천트에 의해 상기 콘택 영역의 상기 슬릿 보이드가 확장되도록 하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 제2 절연막을 형성하는 제4 단계; 확장된 상기 보이드가 노출되도록 상기 제2 절연막 및 상기 제1 절연막을 전체적으로 리세스시키는 제5 단계; 및 세정 공정을 실시하여 상기 콘택 영역의 상기 전도라인 간극에 잔류하는 제1 및 제2 절연막을 제거하는 제6 단계를 포함하여 이루어진다.
바람직하게, 상기 제3 단계는, 적어도 상기 콘택 영역의 상기 전도라인 간극을 덮는 포토레지스트 패턴을 형성하는 제7 단계; 상기 포토레지스트 패턴을 사용하여 상기 비콘택 영역의 상기 슬릿 보이드가 노출되도록 건식 식각을 수행하는 제8 단계; 등방성 식각 공정을 실시하여 상기 비콘택 영역에 잔류하는 상기 제1 절연막을 제거하고 상기 콘택 영역의 상기 슬릿 보이드를 확장시키는 제9 단계; 및 상기 포토레지스트 패턴을 제거하는 제10 단계를 포함하여 이루어진다.
바람직하게, 상기 포토레지스트 패턴은, 상기 전도라인과 직교하는 방향으로 상기 콘택 영역을 잇는 라인 패턴으로 형성한다.
바람직하게, 상기 포토레지스트 패턴은, 상기 콘택 영역만을 덮는 고립 패턴으로 형성한다.
바람직하게, 상기 등방성 식각 공정은, 건식 식각 또는 습식 식각으로 실시한다.
바람직하게, 상기 제5 단계에서, 화학적·기계적 평탄화(CMP) 공정 또는 에치백 공정을 실시한다.
바람직하게, 상기 제1 절연막으로 PE-TEOS(plasma enhanced-tetraethyl ortho silicon)막을 사용한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 비트라인과 전하저장전극 콘택의 레이아웃을 도시한 것으로, 비트라인(30) 사이에는 전하저장전극 콘택(31)이 존재하는 영역과 전하저장전극 콘택(31)이 존재하지 않는 영역이 존재하게 된다.
첨부된 도면 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전하저장전극 콘택홀 형성 공정을 도시한 것이며, 각 도면은 좌측도면과 우측 도면으로 이루어지는 바, 좌측도면은 도 3의 A-A' 절단면에 따른 단면을 도시한 것이며, 우측도면은B-B' 절단면에 따른 단면을 도시한 것이다.
본 실시예에 따른 전하저장전극 콘택홀 형성 공정은, 우선 도 4a에 도시된 바와 같이 실리콘 기판(40) 상에 워드라인(본 단면에는 도시되지 않음), 랜딩 플러그 콘택(41) 등을 형성하고, 그 과정에서 형성된 층간절연막(42) 상에 비트라인(43)을 형성한다. 비트라인(43)은 그 상부에 마스크 질화막(44)을 구비하며, 그 측면에 스페이서 질화막(45)을 구비한다. 이어서, 기판 전체 구조 상부에 PE-TEOS(plasma enhanced-tetraethyl ortho silicon)막(46)을 3000Å 두께로 증착한다. 이때, PE-TEOS막(46)은 층덮힘 특성이 열악하기 때문에 비트라인(43) 사이의 간극을 모두 매립하지 못하고, 슬릿 보이드(slit void)(C)를 형성하게 된다. 계속하여, 전하저장콘택 영역을 덮는 포토레지스트 패턴(도시되지 않음)을 PE-TEOS막(46) 상에 형성하고, 이를 식각 장벽으로 사용하여 PE-TEOS막(46)의 일부를 건식 식각한다. 이때, 건식 식각은 전하저장전극 콘택이 형성되지 않는 비트라인(13) 간극에서 슬릿 보이드(C)가 오픈되고 마스크 질화막(45)이 손상되지 않을 정도의 범위내에서 실시하며, 포토레지스트 패턴은 비트라인(13)과 직교하는 방향으로 전하저장전극 콘택 영역을 잇는 라인 패턴으로 형성할 수 있으며, 전하저장전극 콘택 영역만을 덮는 고립 패턴으로 형성할 수 있다.
다음으로, 도 4b에 도시된 바와 같이 PE-TEOS막(46)에 대해 등방성 식각을 실시하여 전하저장전극 콘택이 형성되지 않는 비트라인 간극에 잔류하는 PE-TEOS막(46)을 제거하고, 전하저장전극 콘택 영역의 슬릿 보이드(C)를 확장시킨다. 여기서, 등방성 식각은 건식 또는 습식 식각 모두 적용 가능하며, 전하저장전극 콘택이 형성되지 않는 비트라인 간극 쪽에서 간극을 따라 에천트가 침투하여 전하저장전극 콘택 영역에 확장된 보이드(C')를 형성한다. 한편, 습식 식각을 적용하는 경우, 300:1 BOE(buffered oxide etchant)를 사용하며, 딥핑(dipping) 시간은 200~600초 범위에서 조절하여 스페이서 질화막(44)가 노출되도록 한다.
계속하여, 도 4c에 도시된 바와 같이 포토레지스트 패턴을 제거하고, 기판 전체 구조 상부에 층간절연막(47)을 증착한다. 이때, 층간절연막(47)은 전하저장전극 콘택이 형성되지 않은 영역의 비트라인 간극을 보이드 없이 매립할 수 있도록 층덮힘이 우수한 산화막을 증착하며, 비트라인 간극을 따라 확장된 보이드(C') 내에도 일부가 증착된다. 첨부된 도면 도 5는 상기 도 4c의 좌측 도면에 대응하는 SEM 사진으로서, 비트라인 간극에 보이드가 형성된 상태를 확인할 수 있다.
이어서, 도 4d에 도시된 바와 같이 토폴로지를 평탄화시키고 확장된 보이드(C') 상부를 오픈시킬 수 있도록 화학적·기계적 평탄화(CMP) 공정 또는 에치백 공정을 실시하고, 전하저장전극 콘택 영역에 잔류하는 층간절연막(47)을 습식 세정을 통해 제거함으로써 콘택을 완전히 오픈시킨다. 이때, CMP 공정 또는 에치백 공정은 하부층에 손상을 주지 않도록 확장된 보이드(C') 오픈 이후 700Å 타겟 이상을 진행하지 않도록 한다.
이후, 기판 전체 구조 상부에 폴리실리콘막을 증착하고, 에치백 공정을 실시하여 폴리실리콘막을 콘택 영역별로 분리하여 전하저장 전극 콘택 플러그를 형성한다.
이상과 같은 공정을 진행하는 경우, 보이드 구조와 비트라인 간극 구조를 이용함으로써 직접적인 마스크 공정 및 식각 공정을 실시하지 않으면서 전하저장 콘택 영역을 오픈시킬 수 있으며, 이에 따라 오정렬에 따른 비트라인의 노출을 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 전하저장 전극 콘택홀을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 자기정렬 콘택홀 형성 공정에도 적용할 수 있다.
또한, 전술한 실시예에서는 보이드를 유발하는 층간절연막으로 PE-TEOS막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 층덮힘 특성이 떨어지는 다른 층간절연막을 사용하는 경우에도 적용할 수 있다.
전술한 본 발명은 콘택 마스크 공정시의 오정렬에 따른 전도라인과 콘택 간의 단락을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율 향상을 기대할 수 있다. 한편, 본 발명은 스페이서 질화막 및 마스크 질화막의 손실을 최소화하여 기생 캐패시턴스의 영향을 감소시킴으로써 리프레쉬 특성 등의 캐패시터 관련 특성의 향상을 기대할 수 있다.

Claims (7)

  1. 반도체 소자의 자기정렬 콘택홀 형성방법에 있어서,
    소정의 공정을 마친 기판 상에 그 측벽 및 상부에 각각 스페이서 절연막 및 마스크 절연막을 구비하는 다수의 전도라인을 형성하는 제1 단계;
    상기 제1 단계를 마친 전체 구조 상부에 제1 절연막을 증착하되, 상기 전도라인 사이의 간극에서 슬릿 보이드가 형성되도록 하는 제2 단계;
    비콘택 영역의 상기 제1 절연막을 제거하고 상기 전도라인 간극을 통해 침투한 에천트에 의해 상기 콘택 영역의 상기 슬릿 보이드가 확장되도록 하는 제3 단계;
    상기 제3 단계를 마친 전체 구조 상부에 제2 절연막을 형성하는 제4 단계;
    확장된 상기 보이드가 노출되도록 상기 제2 절연막 및 상기 제1 절연막을 전체적으로 리세스시키는 제5 단계; 및
    세정 공정을 실시하여 상기 콘택 영역의 상기 전도라인 간극에 잔류하는 제1 및 제2 절연막을 제거하는 제6 단계
    를 포함하여 이루어진 반도체 소자의 자기정렬 콘택홀 형성방법.
  2. 제1항에 있어서,
    상기 제3 단계는,
    적어도 상기 콘택 영역의 상기 전도라인 간극을 덮는 포토레지스트 패턴을 형성하는 제7 단계;
    상기 포토레지스트 패턴을 사용하여 상기 비콘택 영역의 상기 슬릿 보이드가 노출되도록 건식 식각을 수행하는 제8 단계;
    등방성 식각 공정을 실시하여 상기 비콘택 영역에 잔류하는 상기 제1 절연막을 제거하고 상기 콘택 영역의 상기 슬릿 보이드를 확장시키는 제9 단계; 및
    상기 포토레지스트 패턴을 제거하는 제10 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
  3. 제2항에 있어서,
    상기 포토레지스트 패턴은,
    상기 전도라인과 직교하는 방향으로 상기 콘택 영역을 잇는 라인 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
  4. 제2항에 있어서,
    상기 포토레지스트 패턴은,
    상기 콘택 영역만을 덮는 고립 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
  5. 제3항 또는 제4항에 있어서,
    상기 등방성 식각 공정은,
    건식 식각 또는 습식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
  6. 제1항에 있어서,
    상기 제5 단계에서,
    화학적·기계적 평탄화(CMP) 공정 또는 에치백 공정을 실시하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 절연막은,
    PE-TEOS(plasma enhanced-tetraethyl ortho silicon)막인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택홀 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653160A (ja) * 1992-07-31 1994-02-25 Nec Corp セルフアラインコンタクト形成法
JPH07115044A (ja) * 1993-10-15 1995-05-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20010058679A (ko) * 1999-12-30 2001-07-06 윤종용 자기정합 콘택을 갖는 반도체 메모리장치의 제조방법

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