TWI538144B - 含鈷互連及其製造方法 - Google Patents

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TWI538144B
TWI538144B TW102147529A TW102147529A TWI538144B TW I538144 B TWI538144 B TW I538144B TW 102147529 A TW102147529 A TW 102147529A TW 102147529 A TW102147529 A TW 102147529A TW I538144 B TWI538144 B TW I538144B
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克里斯多夫 傑西
詹姆斯 克拉克
泰亞斯威 英道
弗羅瑞恩 格斯坦
丹尼爾 席洛斯
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英特爾股份有限公司
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Description

含鈷互連及其製造方法
本發明之實施例整體而言係關於金屬互連結構及其製造方法。更特定言之，本發明之實施例係關於含鈷互連結構及其製造方法。
積體電路(IC)裝置通常包含電路元件，諸如形成在一半導體基板中或其上的電晶體、電容器及電阻器。互連結構係使用電耦合或連接離散電路元件至功能電路。典型金屬互連可包含一線部分及一通孔部分。
目前，互連結構係由銅製造，而且可包含一障壁層，諸如鈦或鉭；或氮化物材料，諸如氮化鉭或氮化鈦或其一組合(例如氮化鉭/鉭(TNT))。使用銅互連結構的問題係在於其高度易受到電遷移，這會導致空洞形成及失效。
鎢金屬化已經成功地使用於製造前端接點，且因此已被建議用於互連製造之後端金屬化。使用鎢金屬化的可行優點係在於其可高度抵抗不利的電遷移影響。然而，使用鎢金屬化的缺點係其電阻率高於銅。更具體言之，鎢線電 阻係比銅互連高4至6倍，且通孔電阻更可高達20%以上。這些高電阻嚴重降低積體電路效能，因此係不適當的。
102‧‧‧介電層
104‧‧‧蝕刻中止層
106‧‧‧基板
108‧‧‧頂部表面
110‧‧‧上方開口
112‧‧‧側壁
114‧‧‧下方開口
116‧‧‧側壁
118‧‧‧頂部表面
120‧‧‧鈷晶種層
122‧‧‧填充材料
124‧‧‧接縫
124‧‧‧金屬互連
124‧‧‧金屬填充層
150‧‧‧導電區域
200‧‧‧橫截面
300‧‧‧流程圖
420‧‧‧插塞
422‧‧‧預處理
424‧‧‧填充材料
426‧‧‧接縫
428‧‧‧含鈷結構
510‧‧‧開口
524‧‧‧含鈷晶種層
526‧‧‧填充材料
528‧‧‧接縫
530‧‧‧含鈷結構
600‧‧‧流程圖
700‧‧‧MOS-FET
700A‧‧‧功函數設定層
700B‧‧‧填充金屬
702‧‧‧基板
704‧‧‧閘極介電層
706‧‧‧通道區域
708‧‧‧閘極電極
710‧‧‧閘極隔離間隔物
712‧‧‧末端延伸部
720‧‧‧源極/汲極區域
740‧‧‧層間介電層
770B‧‧‧填充材料
800‧‧‧運算裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通信晶片
圖1A至1E係依照本發明之一實施例形成具有一晶種層之鈷互連之一方法的截面側視圖。
圖2係依照本發明之一實施例之一積體電路之截面側視圖，該積體電路具有形成有鈷互連及晶種層之多個金屬化層。
圖3係依照本發明之一實施例之形成具有一晶種層之鈷互連之一方法的流程圖。
圖4A至4F係依照本發明之一實施例之形成具有一鈷插塞之鈷互連之一方法的截面側視圖。
圖5A至5F係依照本發明之一實施例之形成具有一鈷插塞及一晶種層之鈷互連之一方法的截面側視圖。
圖6係依照本發明之一實施例之形成具有一鈷插塞之鈷互連之一方法的流程圖。
圖7描繪依照本發明之一實施例之包含一含鈷金屬閘極電極的一金屬氧化物半導體場效電晶體(MOS-FET)。
圖8繪示依照本發明之一個實施方案之一運算裝置。
【發明內容與實施方式】
本發明之實施例係針對鈷互連及製造鈷互連之方法。 應瞭解，在各種實施例中係參考圖式來說明。然而，部份實施例可在沒有這些具體細節之一或多者或與其他已知方法及組態之組合來實現。在以下的說明中，為了提供本發明之徹底瞭解，將闡述許多具體細節，諸如具體組態、尺寸及製程等等。在其他實例中，為免不必要地混淆本發明，並未詳細描述熟知的半導體製程及製造技術。在整個本說明書中提及「一個實施例」、「一實施例」等時，意謂著該實施例有關描述之一特定特徵、結構、組態或特性係包含在本發明之至少一個實施例中。因此，在整個本說明書的不同段落中，用語「在一個實施例中」、「一實施例」等等的出現並不一定指稱本發明之相同實施例。再者，特定特徵、結構、組態或特性可在一或多個實施例中以任何適當的方式來組合。
在本文中所用之術語「之上」、「至」、「之間」及「上」係指稱一層相對於其他層之一相對位置。一層在另一層「之上」或「上」或結合「至」另一層係可直接地接觸其他層或可具有一或多個中介層。層與層「之間」之一層可直接地接觸層或可具有一或多個中介層。
本發明之一實施例係一鈷互連，其包含一鈷晶種層及一鈷填充材料。該晶種層係由與用於形成鈷填充材料之不同組成物及/或藉由不同製程而形成。另一個實施例係一鈷互連，其包含一鈷插塞層及一鈷填充材料。該插塞層係由不同於用於形成鈷填充材料之不同組成物及/或藉由不同製程而形成。由於其具有低電阻(例如低於鎢)而且係 高度阻抗電遷移(例如比銅更能阻抗電遷移)，可製作出高效能互連結構，因此這種鈷互連係有利的。另一個優點係在於鈷互連不需要另外用於防止銅遷移之障壁層。由於在習知互連處理中的尺寸比例，此障壁層之高電阻會更大程度地影響習知銅互連之效能。
在一第一態樣中，一保形含鈷晶種層係形成在一介電層中之一開口中。一含鈷填充材料接著沈積或生長在含鈷晶種層上以形成一鈷互連。
例如，圖1A至1F展示依照本發明之實施例之形成具有一含鈷晶種層及一含鈷填充層之一鈷互連的方法。圖1A展示一基板106，其具有頂部表面118可用來作為一基板，且在其上可以形成一鈷互連。基板106可包含一部分地製造的積體電路(IC)之最終將於其上製造一鈷互連的任何部分。例如，基板106通常包含或具有形成在其上的主動及被動裝置。如圖1A中所描繪，一導電區域150係包含在基板106中，一鈷互連最終將被形成於其上。在一此類實施例中，基板106已經透過前段製程(FEOL)被處理，而且該導電區域150係被形成在一晶體半導體基板或層中之一擴散區域，例如該導電區域係一電晶體之一源極或汲極區域。在另一此類實施例中，導電區域150係在後端製程(BEOL)金屬化結構中之一下層金屬線，如將結合圖2在下文中詳述者。雖然實施例可理想地適於製造半導體積體電路，諸如微處理器、記憶體、電荷耦合裝置(CCD)、系統單晶片(SoC)IC或基帶處理器，但不以 此為限，其他應用亦可以包含微電子機器、MEMS、雷射、光學裝置、封裝層等等。實施例亦可用於製造個別半導體裝置，例如在本文中所述之一鈷結構可用於製造一金屬氧化物半導體(MOS)電晶體之一閘極電極。
再次參考圖1A，一介電層102係形成在基板106之上。該介電層102可任何適當的介電或絕緣材料構成，諸如二氧化矽、SiOF、摻碳氧化物、玻璃或聚合物材料，但不以此為限。一開口被形成在該介電層中。該開口曝露該導電區域150，最終鈷互連將接觸該導電區域150。在一實施例中，如圖1A中所描繪，該開口包含具有側壁116之一下方開口114(例如一通孔或槽口)及具有側壁112之一上方開口110(例如一金屬線溝槽)，如在雙鑲嵌製程中係常見的。雖然描繪兩個開口，但應可理解，在介電層102中亦可替代地形成一單一開口，例如在單鑲嵌方法中所使用，其中只有一線或一通孔(但不是兩者)係在單一操作中被製造。可藉由通常在鑲嵌或雙鑲嵌類型製造中熟知的微影及蝕刻處理技術在介電層102中製造一開口或多個開口。雖然只有描繪單一介電層102，但可替代地使用相同或不同介電材料之多個層，例如在其中具有開口114之一第一介電層及在其中具有開口112之一第二介電層。此外，在一實施例中，如圖1A中所描繪，介電層102被形成在設置在基板106上之一蝕刻中止層104上。該蝕刻中止層104可由一材料(諸如氮化矽或氮氧化矽)所構成。
請參考圖1B，一鈷晶種層120被沈積。應瞭解，在沈積晶種層120前，可形成一附著/障壁層，例如一氮化鉭/鉭(TNT)層或一氮化鈦/鈦層。然而，在另一個實施例中，沒有使用附著及/或障壁層，而且晶種層120係直接被形成在介電層102及導電區域150上。該晶種層120可被形成在介電層102之一頂部表面108上以及基板106之曝露的頂部表面118上(例如在導電區域150上)。鈷晶種層120亦被形成在上方開口114之側壁116上及下方開口110之側壁112上。
晶種層120可以係由包含鈷之一材料構成之一保形層。在一實施例中，鈷晶種層120被形成一厚度小於3nm，而且通常係1nm至3nm。晶種層120對於後續填充材料的生長可充當一成核層。在一實施例中，晶種層120實質上係由鈷構成，若不完全由鈷構成。例如，在此一特定實施例中，該晶種層至少由50%的鈷構成。如在本文中所用之，組成物之百分比係指原子百分比。在一特定實施例中，晶種層由至少90%的鈷構成。在任何此情況下，若有任何晶種層組成物之非鈷餘料，則該餘料可以包含Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、O、Be、Ca、Zr、Nb、Mo、Ir、Re或Pd之一或多者。在另一實施例中，晶種層120係由一含鈷化合物或合金材料構成。例如，在一實施例中，晶種層120係由大約0.25至5%的非鈷元素(諸如上述所列者)構成之 稀釋合金與其餘使用大約95+%的鈷所構成。在此一稀釋合金沈積或在沈積後處理之任一期間，非鈷物種會遷移至鈷的表面或介面。該遷移對於鈷可以提供一擴散障壁及/或被用於增強鈷附著至其他層。在鈷中之微粒邊界亦可由非鈷物種來填充。然而，在其他實施例中，晶種層120可包含小於50%的鈷，但仍可被稱為一含鈷(cobalt-based)材料。含鈷化合物晶種層之例示性實施例包含矽化鈷或鍺化鈷晶種層。在一特別如此的實施例中，導電區域150包含至少一些鍺(例如一曝露之摻雜矽鍺或摻雜鍺區域或一金屬鍺化物區域)，而且晶種層120係一相容性鍺化鈷層。在另一特別如此的實施例中，導電區域150包含至少一些矽(例如一曝露之摻雜矽區域或一金屬矽化物區域)，而且晶種層120係一相容性矽化鈷層。含鈷合金晶種層之例示性實施例包含鈷與下列元素之一或多者合金化：Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、O、Be、Ca、Zr、Nb、Mo、Ir、Re或Pd。在上面所述實施例中，鈷晶種層120可具有小微粒結構。
晶種層120可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、電鍍、無電電鍍或其他適於沈積保形薄膜之製程而沈積或生長。在一實施例中，鈷晶種層120被沈積以形成一高品質保形層，其充分且均勻地覆蓋在開口中之所有曝露表面及頂部表面。在一 實施例中，該高品質晶種層可藉由以一緩慢沈積速率沈積鈷晶種材料以均勻且一致地沈積保形晶種層而形成。藉由以一保形方式來形成晶種層120，可提升後續形成的填充材料與下層結構之相容性。詳言之，晶種層120可藉由提供其上之沈積之適當的表面能量來協助一沈積製程。
使用諸如CVD、ALD及PVD之製程的薄膜沈積製法係可取決於所要的製程時間、厚度及品質一致性而改變。例如，利用CVD來沈積晶種層120比起採用ALD製程來沈積相同層可更快速地產生一保形薄膜層；然而，藉由CVD製程沈積之薄膜品質可能低於藉由ALD製程沈積之薄膜品質。在另一實施例中，晶種層120係藉由一PVD製程而沈積。PVD製程可以在接受基板及對應濺鍍靶材之間具有一增加的距離的情況下來執行以形成一高度保形薄膜。
請參考圖1C，一填充材料122可被形成在晶種層120之曝露表面上，使得該填充材料122完全填充開口110及114，而且被形成在介電層102之頂部表面108上之鈷晶種層120之頂部表面上。在填充材料122沈積期間可在開口110、114中形成一接縫124。在一實施例中，填充材料122可與任何上述可以與晶種層120合金化的元素摻雜或合金化。例如，在一個實施例中，該填充材料122可由大約0.25至5%的非鈷元素(諸如前文所列者)構成的稀釋合金與其餘使用大約95+%的鈷所構成。在此一稀釋合金沈積或在沈積後處理之任一期間，非鈷物種會遷移至鈷 的表面或介面。該遷移對於鈷可以提供一擴散障壁及/或被用於增強鈷附著至其他層。在鈷中之微粒邊界亦可藉由非鈷物種來填充。在一實施例中，填充材料122基本上僅由鈷構成。在另一實施例中，填充材料122係至少90%的鈷。在又另一實施例中，填充材料122係由至少50%的鈷構成。
填充材料122可具有不同於晶種層120的組成物。例如，晶種層120可由矽及鈷兩者構成，而填充材料122可僅由鈷構成。在另一實例中，晶種層120可由一第一含鈷合金(諸如上面所述者)構成，而填充材料122係由之一第二、不同的此含鈷合金構成。在一實施例中，填充材料122可具有不同於晶種層120的微粒結構。例如，晶種層120可具有比填充材料122之微粒結構還小的微粒結構。
在本發明之一實施例中，鈷填充材料122可藉由諸如CVD、ALD、PVD、電鍍或無電電鍍之製程而形成，但不以此為限。在一實施例中，用於形成填充材料122之製程方法可不同於用於形成晶種層120之製程。再者，晶種層120可被保形地形成，而填充材料122以一非保形或由下而上的方法所形成。例如，晶種層120可藉由一ALD沈積製程來形成，其在接受基板之曝露表面上形成一保形層，而填充材料122可藉由PVD製程來形成，其在相對於側壁表面之平坦表面上以較大的沈積速率方向性地濺鍍填充材料至晶種層120之表面上。在另一實例中，可藉由一ALD沈積製程來形成晶種層120，其在接受基板之曝露 表面上形成一保形層，且可藉由一電鍍製程來形成填充材料122，其從晶種層120之表面生長填充材料。又在另一實例中，可藉由一CVD沈積製程來形成晶種層120，且可藉由一PVD製程來形成填充材料。
在另一實施例中，可藉由相同製程(例如ALD、CVD或PVD)來沈積晶種層120及填充材料122，但具有不同的沈積參數集，諸如壓力、沈積速率、溫度等等。例如，晶種層120及填充材料122可藉由一CVD製程被沈積；然而，在CVD處理中對於晶種層使用之參數集(諸如沈積壓力及溫度)可以係不同於在CVD處理中對於填充材料122使用之參數集。在另一實例中，晶種層及填充材料係藉由一PVD製程來形成，但晶種層亦可藉由一PVD製程在靶材及接受基板之間以一大於用於形成填充材料之PVD製程之距離來形成。在另一實施例中，金屬填充材料係藉由一直柱式PVD製程被形成，而晶種層係藉由一非直柱式PVD製程被形成。或替代地，晶種層係藉由一ALD製程以一低於用於形成填充材料122之ALD製程之沈積速率的沈積速率來形成，使得晶種層120比填充材料122被更保形地形成。
請參考圖1D，可選擇性地執行一退火製程以回熔已沈積的互連層。在退火製程之後，圖1C之接縫124可被移除而在介電層102中之開口110及114中形成一固態結構。退火製程有助於在填充材料122中生長較大的微粒結構，降低電阻且從不佳的微粒結構排出雜質。在一實施例 中，退火製程使用形成氣體，諸如包含氮氣、氫氣及氬氣之氣體，但不以此為限。再者，該退火製程可以一小於後端結構之熱預算的溫度來執行。例如，在一實施例中，退火製程係在300℃至400℃的溫度下來執行。在另一實施例中，退火製程係在高於填充材料122之熔點但低於後端結構之熱預算的溫度下來執行。
在又另一實施例中，可選擇性地採用一循環技術以在開口114及110中沈積互連層122而沒有接縫124。一個循環可包含填充材料122之一沈積及一個退火製程。一個循環的退火操作可被設定在一溫度及持續時間以短暫地回熔填充材料來改良步階覆蓋。一個循環的沈積操作可以係一短暫沈積以沈積較少的填充材料，使得需要數次操作來完全地填充通孔及線開口114及110。在一實施例中，在沒有接縫124情況下，係需要少於5個循環來沈積填充材料122。
請參考圖1E，一化學機械平坦化(CMP)製程可被執行以移除被設置高過介電層102之頂部表面108之填充材料122及晶種層120。在一實施例中，該CMP製程可以係一定時CMP製程，其被定時以停止於線介電層之頂部表面108處。在另一實施例中，CMP製程可利用線介電層之頂部表面108作為一中止層。因為沈積高過線介電層之頂部表面之填充材料厚度可能會改變，因此利用頂部表面108作為一中止層可為一更可靠的方法。在一替代實施例中，使用一蝕刻製程來移除設置高過介電層102之頂 部表面108之填充材料122及晶種層120。
圖2繪示依照本發明之一實施例之具有鈷金屬互連之IC結構的一部分之橫截面200。介電層102之一堆疊包含具有晶種層120及金屬填充層124之金屬互連124。在圖2中所示之IC結構之部分可以係後端製程(BEOL)金屬化結構之一部分，如同例如在一微處理器晶粒或記憶體晶粒中所發現的。
圖3係繪示依照本發明之一實施例之形成一鈷金屬互連之方法的流程圖300。在302中，在一介電層中形成一開口以曝露在一基板中之一導電區域。在304中，一鈷晶種層被形成在基板之上與導電區域接觸，以及形成在介電層之上及開口之側壁上。在306中，一填充材料被形成在該晶種層上且填充該開口。該填充材料係由一含鈷材料構成。在308中，在一可選擇實施例中，施加熱能以回熔該填充材料。在310中，移除被設置高過介電層之一上方表面之填充材料及晶種層材料。在一此類實施例中，填充材料及晶種層兩者皆包含鈷，但具有不同的材料組成物。在另一此類實施例中，填充材料及晶種層兩者皆包含鈷，但係藉由不同沈積或生長技術而形成。又在此類另一實施例中，填充材料及晶種層兩者皆包含鈷，但具有不同材料組成物而且係藉由不同沈積或生長技術而形成。
在一第二態樣中，一含鈷插塞被形成在一介電層中之一開口的一下方部分(例如一通孔或槽口)。一含鈷導線接著在開口之一上方部分(例如一金屬線溝槽)中被形成 在含鈷插塞上以形成一鈷互連。
例如，圖4A至4F展示依照本發明之一實施例之形成一鈷金屬互連的另一個方法。如圖4A中所描繪，該方法係以關於圖1A所繪示及描述之相同結構開始。
請參考圖4B，一插塞420被形成在基板106之導電區域150上。在一實施例中，如所描繪的，該插塞420僅形成在介電層102之下方開口114中，使得下方開口114由插塞材料420完全填充。然而，在另一實施例中，插塞420之頂部表面可以不與下方開口114之頂部表面共平面。例如，插塞420之頂部表面可高於或低於下方開口之頂部表面。在另一實施例中，由於插塞420形成期間之生長輪廓，插塞420之頂部表面可形成一蕈狀圓頂。
在一實施例中，插塞420以一由下而上的方法被形成。亦即，插塞420不是藉由在圖4A之結構上方保形沈積而形成。例如，在一實施例中，插塞420的形成係藉由選擇性沈積在導電區域150之表面上且接著從該表面生長來執行。在一特定實施例中，插塞420藉由無電電鍍插塞材料至導電區域150之一曝露及相容表面上而形成。作為一實例，導電區域150具有一上部金屬化或含金屬表面，諸如鈷(Co)、銅(Cu)或鎢(W)，且一含鈷插塞420係藉由包含從導電區域150之金屬化或含金屬表面由下而上生長之無電沈積而形成。在此類製程中，導電區域150之金屬化或含金屬表面被使用作為用於插塞420之材料的一成核部位。在其他實施例中，可使用其它適合於由下而 上填充及生長沈積的方法，諸如電鍍，但不以此為限。一由下而上填充方法係一種在平面或平坦表面上之一沈積速率快於在垂直側壁表面上之沈積速率的方法。
插塞420可以係由至少50%的鈷構成的一含鈷插塞。如在本文中所用之，組成物之百分比係指原子百分比。在一特定實施例中，插塞420係由至少90%的鈷構成。在任何這樣的情況下，插塞420組成物之非鈷餘料，若有，係可包含Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、O、Be、Ca、Zr、Nb、Mo、Ir、Re或Pd之一或多者。在另一實施例中，插塞420係由一含鈷化合物或合金材料構成。例如，在一實施例中，插塞420係由大約0.25至5%的一非鈷元素(諸如上述所列者)所構成之一稀釋合金與其餘使用大約95+%的鈷所構成。在此一稀釋合金沈積或在沈積後處理之任一期間，非鈷物種會遷移至鈷的表面或介面。該遷移對於鈷可以提供一擴散障壁及/或被用於增強鈷附著至其他層。在鈷中之微粒邊界亦可藉由非鈷物種來填充。然而，在其他實施例中，插塞420可包含小於50%的鈷，但仍可被稱為一含鈷材料。含鈷化合物插塞420材料之例示性實施例包含矽化鈷或鍺化鈷插塞材料。在一特別如此的實施例中，導電區域150包含至少一些鍺(例如一曝露的摻雜矽鍺或摻雜鍺區域或一金屬鍺化物區域)，且插塞420材料係一相容性鍺化鈷層。在另一特別如此的實施例中，導電區域150包 含至少一些矽(例如一曝露的摻雜矽區域或一金屬矽化物區域)，且插塞420材料係一相容性矽化鈷層。含鈷合金插塞420材料之例示性實施例包含鈷與下面一或多個元素合金化：Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、O、Be、Ca、Zr、Nb、Mo、Ir、Re或Pd。在上面所述實施例中，鈷插塞420可具有小微粒結構。
請參考圖4C，可選擇性地在插塞420之曝露頂部表面上及介電層102之頂部表面108上執行預處理422。預處理可藉由一電漿製程或離子轟擊來執行以增強後續形成的化合物附著至處理表面。在一實施例中，預處理可在一電漿腔室中利用例如一H2/He電漿或Ar電漿以範圍從室溫直到大約300℃之溫度下執行大約20至60秒。在另一實施例中，預處理可包含氬離子轟擊。應瞭解，這樣的預處理可在製程流之其他階段來執行，例如在形成晶種層及/或插塞材料之前。
請參考圖4D，一填充材料424被形成在插塞420上、上方開口110中及介電層102之頂部表面108上。可在填充材料424沈積後在上方開口110中形成一接縫426。在一實施例中，填充材料424係由包括鈷之一材料構成。例如，填充材料可由上文中針對填充材料122所述之材料及製程來構成及沈積。再者，填充材料424在組成物及/或沈積技術上可不同於插塞420材料，其方式類似 於上文針對晶種層120及填充材料122之間可選擇性的差異所述之方法。
請參考圖4E，一退火製程可選擇性地被執行以回熔該已沈積的填充材料424。圖4D之接縫426在退火製程後被移除，在介電層102中之開口110及114中形成一固態結構。該退火製程可實現在填充材料424中生長較大的微粒結構，降低電阻且從較差的微粒結構排出雜質。在一實施例中，該退火製程包含使用一形成氣體，諸如氮氣、氫氣或氬氣，但不以此為限。再者，該退火製程可在小於後端結構之熱預算之溫度下來執行。例如，在一實施例中，退火製程在300℃至400℃的溫度下來執行。在另一實施例中，退火製程可在高於填充材料424之熔點但低於後端結構之熱預算之溫度下來執行。
在又另一實施例中，可選擇地採用一循環技術以在開口110中沈積填充材料424而沒有接縫426。一個循環可包含填充材料424之單一沈積及單一退火製程。一個循環的退火操作可被設定在一溫度及持續時間，以短暫地回熔填充材料424來改良步階覆蓋。一個循環的沈積操作可以係一短暫沈積以沈積較少的填充材料424，使得需要數次操作來完全地填充上方開口110。在一實施例中，在沒有接縫426情況下，需要小於5個循環來沈積填充材料424。
請參考圖4F，可執行一CMP製程來移除設置高過介電層102之頂部表面108之填充材料424，以提供含鈷結 構428。在一實施例中，該CMP製程可以係一定時CMP製程，其被定時以停止在線介電層之頂部表面108處。在另一實施例中，CMP製程可利用介電層102之頂部表面108作為一中止層。因為沈積高過介電層102之頂部表面108之填充材料厚度可能會改變，因此利用頂部表面108作為一中止層係一更可靠的方法。在一替代實施例中，一蝕刻製程被用於移除設置高過介電層102之頂部表面108之填充材料424。
在一第三態樣中，一含鈷插塞被形成在一介電層中一開口之一下方部分(例如一通孔或槽口)。一含鈷晶種層接著被形成在開口之一上方部分(例如一金屬線溝槽)中的含鈷插塞上方。一含鈷導線接著被形成在含鈷晶種層上以填充開口之上方部分，以形成一鈷互連。
例如，圖5A至5F展示依照本發明之一實施例之形成具有一含鈷晶種層及一含鈷填充層之一鈷互連的方法。如圖5A中所描繪，該方法以關於圖1A所繪示及描述的相同結構開始。接著，請參考圖5B，關於圖4B所述之含鈷插塞420被形成在介電層102之下方開口114中以及基板106之導電區域150上。因此，圖5B之所得結構可以係如上述圖4B之結構。
請參考圖5C，一含鈷晶種層524與圖5B之結構被保形地沈積。例如，在一實施例中，含鈷晶種層524被形成在介電層102之上方開口114中及該曝露的插塞420上。晶種層524之組成物及形成方法可相同於如圖1B所述之 晶種層120。再者，亦如關於圖1B所描述的，在沈積晶種層524前，可形成一障壁層。
請參考圖5D，一填充材料526被形成在晶種層524上、上方開口110中及介電層102之頂部表面108上。在填充材料526沈積後，可在開口110中形成一接縫528。填充材料層526之組成物及形成方法可相同於如圖1C所述之填充材料122。再者，填充材料526可在組成物及/或沈積技術不同於晶種層524材料，此方式係類似於在上文中針對填充材料122及晶種層120之間所述之可選擇性的差異。再者，雖然在一實施例中，插塞420、晶種層524及填充材料526全部含鈷，但其等在組成物及/或沈積技術上可彼此不同，此方式係類似於在上文中針對填充材料122及晶種層120之間及填充材料424及插塞420之間所述之可選擇性的差異。
請參考圖5E，可選擇性地執行一退火製程以回熔已沈積的填充材料526。圖5D之接縫528在退火製程後被移除，在介電層102中之開口110中形成一固態結構。該退火製程可實現在填充材料526中生長較大的微粒結構，降低電阻且可從較差的微粒結構排出雜質。在一實施例中，退火製程包含使用一用途形成氣體，諸如氮氣、氫氣或氬氣，但不以此為限。再者，該退火製程可在小於後端結構之熱預算之溫度下來執行。例如，在一實施例中，退火製程在300℃至400℃的溫度下來執行。在另一實施例中，退火製程可在高於填充材料526之熔點但低於後端結 構之熱預算之溫度下來執行。
在又另一實施例中，可採用一循環技術以在開口110中沈積填充材料526而沒有接縫528。一個循環可包含一個填充材料526沈積及一個退火製程。一個循環的退火操作可被設定在一溫度及持續時間，以短暫地回熔填充材料來改良步階覆蓋。一個循環的沈積操作可以係一短暫沈積以沈積較少的填充材料，使得需要數次操作來完全地填充開口510。在一實施例中，在沒有接縫528情況下，需要小於5個循環來沈積填充材料526。
請參考圖5F，可執行一CMP製程來移除設置在介電層102之頂部表面108上面之晶種層524及填充材料526，以提供含鈷結構530。在一實施例中，該CMP製程可以係一定時CMP製程，其被定時以停止在介電層102之頂部表面108上。在另一實施例中，該CMP製程可利用介電層102之頂部表面108作為一中止層。因為沈積在介電層102之頂部表面108上面之填充材料之厚度可能會改變，因此利用頂部表面108作為一中止層係一更可靠的方法。在一替代實施例中，一蝕刻製程被用於移除設置在介電層102之頂部表面108上之填充材料526及晶種層524。
圖6係繪示依照本發明之一實施例之形成一鈷金屬互連之方法的流程圖600。在602中，一開口被形成在一介電層中以在一基板中曝露一導電區域。在604中，一鈷插塞被形成在開口之一下方部分，與導電區域接觸。在606 中，一填充材料被形成在插塞上並且填充開口。該填充材料係由一含鈷材料構成。在608中，在一可選擇實施例中，施加熱能以回熔該填充材料。在610中，設置在介電層之一上方表面上面之填充材料被移除。在一此類實施例中，填充材料及插塞兩者皆包含鈷，但具有不同的材料組成物。在另一此類實施例中，填充材料及插塞兩者皆包含鈷，但係藉由不同沈積或生長技術而形成。又在此類另一實施例中，填充材料及插塞兩者皆包含鈷，但具有不同材料組成物且係藉由不同沈積或生長技術而形成。在另一實施例中，一晶種層被形成在插塞及填充材料之間。該晶種層亦可以係一含鈷層。
在一第四態樣中，一半導體裝置之一金屬閘極電極係至少部分地由鈷構成。亦即，本發明之實施例不需限於形成含鈷互連。
依照本發明之一實施例，在一實例中，圖7描繪一金屬氧化物半導體場效電晶體(MOS-FET)700被製造在一基板702上。一閘極介電層704被設置在一通道區域706上面，且一閘極電極708被設置在閘極介電層704上面。閘極介電層704及閘極電極708可藉由閘極隔離間隔物710而隔離。可藉由植入摻雜物原子至基板702而形成末端延伸部712。源極及汲極區域(例如應變誘發源極/汲極區域720)可藉由在基板702之蝕除部分中選擇性地生長一磊晶薄膜而形成，且在原處或在磊晶薄膜生長後或兩者並行而被摻雜。在一實施例中，末端延伸部712可與源極 及汲極區域同時地被形成以產生「磊晶」末端延伸部。在典型MOS-FET中，通道區域706係由半導體材料(諸如單晶矽)構成。在一實施例中，閘極電極708係一金屬閘極電極，例如閘極電極700之功函數係基於一金屬或含金屬層。在一此類實施例中，金屬閘極電極至少在一程度上係由鈷構成。例如，在一特定實施例中，金屬閘極電極708包含一含鈷功函數設定層700A及於其上之一額外填充金屬700B，如在圖7中所描繪。在另一特定實施例中，整個電極708係由一單一含鈷材料構成。又在另一特定實施例中，當一功函數設定層700A不包含鈷時，只有閘極電極708之一填充材料770B係含鈷的。在任何這些情況下，含鈷材料或薄膜係藉由上述之方法被形成。例如，含鈷材料或薄膜係由至少90%的鈷構成。在一特別如此的實施例中，含鈷材料或薄膜係由具有大約0.25至5%的非鈷元素構成之一稀釋合金與其餘大約95+%的鈷所構成。
此外，應瞭解，MOS-FET 700可以係一平面裝置或包含三維本體，例如在一雙閘極、鰭式電晶體、三閘極或環繞式閘極電晶體。因此，基板702可以係一平面基板或描繪為三維本體之截面視圖。再者，在一實施例中，閘極電極708(尤其係一金屬閘極電極)可利用一替換閘極製程來製造，其中一虛擬閘極(諸如一多晶矽或介電虛擬閘極)係藉由一平面化製程被曝露，然後被移除以形成一開口。該開口接著以一金屬閘極(例如一含鈷金屬閘極電 極)來填充。在此一填充期間，形成在層間介電層740上面的任何材料可接著藉由化學機械拋光(CMP)來移除。在此一替換閘極製程流中，應瞭解，閘極介電層亦可被替換，導致具有側壁部分之一閘極介電層形成在閘極電極708及間隔物710之間，如圖7中所描繪。最後，應瞭解，只有MOS-FET 700之數個特徵被清楚描繪。應瞭解，亦可包含隔離層(例如層間介電層740)及金屬化繞線層以用於將MOS-FET 700整合至例如一積體電路，如業界熟知的。
圖8展示依照本發明之一實施方案之一運算裝置800。該運算裝置800裝納一板802。該板802可包含許多組件，包含一處理器804及至少一個通信晶片806，但不以此為限。處理器804係實體且電耦合至板802。在一些實施方案中，至少一個通信晶片806亦係實體且電耦合至板802。在另一實施方案中，通信晶片806係處理器804之部分。
取決於其應用，運算裝置800可包含其他組件，其可或可不實體且電耦合至板802。這些其他組件包含揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼機處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝像機及大量儲存裝置(諸如硬碟 機、光碟(CD)、數位多功能光碟(DVD)等等)，但不以此為限。
通信晶片806實現用於傳送資料往返於運算裝置800的無線通信。術語「無線」及其衍生物可用於描述電路、裝置、系統、方法、技術、通信通道等等，其可透過使用調變電磁輻射通過一非固態媒體來傳遞資料。該術語並不意味相關裝置不含有任何導線，雖然在一些實施例中其可能不含有。通信晶片806可實施任何許多無線標準或協定，包含Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、及其衍生物，以及任何其他的無線協定，其被稱之為3G、4G、5G以及更先進的無線協定，但不以此述者為限。運算裝置800可包含複數個通信晶片806。例如，一第一通信晶片806可專用於較短範圍無線通信，諸如Wi-Fi及藍芽；且一第二通信晶片806可專用於較長範圍無線通信，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
運算裝置800之處理器804包含被封裝在處理器804中之一積體電路晶粒。在一些本發明之實施方案中，處理器之積體電路晶粒可包含一或多個依照本發明之實施方案所構成的鈷互連。術語「處理器」可指稱任何裝置或一裝置之部分，其處理來自於暫存器及/或記憶體的電子資料以將該電子資料轉換成其他可儲存在暫存器及/或記憶體 中的電子資料。
通信晶片806亦包含被封裝在通信晶片806中之一積體電路晶粒。依照本發明之另一實施方案，通信晶片之積體電路晶粒可包含一或多個依照本發明之實施方案所構成的鈷互連。
在另一實施方案中，被裝納在運算裝置800中之另一組件可含有一積體電路晶粒，該積體電路晶粒可包含一或多個依照本發明之實施方案所構成的鈷互連。
在各種實施方案中，運算裝置800可以係膝上型電腦、輕省型筆電、筆記型電腦、超輕薄筆電、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝像機、可攜式音樂播放器或數位視訊記錄器。在另一實施方案中，運算裝置800可以係用於處理資料之任何其他的電子裝置。
在利用本發明之各種態樣下，熟悉此項技術者將可瞭解，上述實施例之組合或變化係可用於形成包括鈷之一金屬互連及形成包括鈷之一金屬互連的方法。雖然本發明已經以結構特徵及/或方法行為專門語句來描述，但應瞭解，在隨附申請專利範圍中定義的本發明並不一定限於該等特定特徵或行為描述。所揭示的特定特徵及行為應被理解為係用於繪示說明本發明之申請專利發明的特別可行的實施。
150‧‧‧導電區域
102‧‧‧介電層
104‧‧‧蝕刻中止層
106‧‧‧基板
108‧‧‧頂部表面
110‧‧‧上方開口
112‧‧‧側壁
114‧‧‧下方開口
116‧‧‧側壁
118‧‧‧頂部表面

Claims (27)

  1. 一種金屬互連結構，包括：一介電層，其被設置在一基板上；在該介電層中之一開口，其中該開口具有介電側壁且曝露該基板之一導電區域；一晶種層，其設置於該基板之該導電區域之上且直接位在該開口之該介電側壁上，該晶種層包括至少50原子%的鈷；及一填充材料，其位在該開口中且在該晶種層之一表面上，該填充材料包括至少50原子%的鈷且具有不同於該晶種層之一微粒結構或組成物。
  2. 如申請專利範圍第1項之金屬互連結構，其進一步包括形成在該晶種層與該基板之導電區域以及該開口之該側壁之間之一障壁層，該障壁層包括從由鈦、鉭及氮組成之群組中選擇的至少一元素。
  3. 如申請專利範圍第2項之金屬互連結構，其中該晶種層進一步包括從由矽及鍺組成之群組中選擇的至少一元素。
  4. 如申請專利範圍第2項之金屬互連結構，其中該晶種層及該填充材料具有不同的微粒結構。
  5. 如申請專利範圍第2項之金屬互連結構，其中該晶種層及該填充材料係不同材料。
  6. 如申請專利範圍第3項之金屬互連結構，其中該填充材料主要由鈷組成。
  7. 一種形成金屬互連結構之方法，包括：在設置於一基板上之一介電層中形成一開口，其中該開口曝露該基板之一導電區域；藉由包括第一組參數之第一方法在該基板之該導電區域之上直接於該開口中之該介電層上形成包含至少50原子%的鈷之一晶種層；藉由包括第二組參數之第二方法在該晶種層之一表面上形成包含至少50原子%的鈷之一填充材料，其中該第一組參數係不同於該第二組參數，且其中該填充材料具有不同於該晶種層之一微粒結構或組成物；且移除設置在該介電層之一上方表面上方的該填充材料及該晶種層之部分。
  8. 如申請專利範圍第7之方法，其中該第一及第二方法係相同方法。
  9. 如申請專利範圍第7項之方法，其中該第一及第二方法係不同方法。
  10. 如申請專利範圍第7項之方法，其中該第一方法包括從由化學氣相沈積(CVD)、原子層沈積(ALD)及物理氣相沈積(PVD)組成之群組中所選擇之一方法。
  11. 如申請專利範圍第7項之方法，其中該第二方法包括從由CVD、ALD、PVD、電鍍及無電電鍍組成之群組中所選擇之一方法。
  12. 如申請專利範圍第7項之方法，其中該移除包括化學機械拋光(CMP)。
  13. 如申請專利範圍第7項之方法，其中該晶種層進一步包括從由矽及鍺組成之群組中選擇的至少一元素。
  14. 如申請專利範圍第7項之方法，其中該第一方法係保形且該第二方法係非保形。
  15. 如申請專利範圍第7項之方法，其中該第一方法係緩慢沈積且該第二方法係快速沈積。
  16. 如申請專利範圍第7項之方法，其進一步包括重複回熔該填充材料及形成該填充材料直到該開口被完全填充。
  17. 如申請專利範圍第16項之方法，其中該重複係執行至少三次。
  18. 一種金屬互連結構，包括：一介電層，其被設置在一基板上；一開口，其被設置在該介電層中且曝露該基板中之一導電區域，該開口具有一下方部分及一上方部分；一插塞包含鈷，且被設置在該開口之下方部分中；及一填充材料包含鈷，其被設置在該插塞上且位在該開口之該上方部分中，該填充材料具有不同於該晶種層之一微粒結構或組成物。
  19. 如申請專利範圍第18項之金屬互連結構，其中該插塞進一步包括從由磷及硼組成之群組中選擇的至少一元素。
  20. 如申請專利範圍第18項之金屬互連結構，其中該插塞及填充材料具有不同的微粒結構。
  21. 如申請專利範圍第18項之金屬互連結構，其中該插塞及填充材料具有不同的組成物。
  22. 如申請專利範圍第18項之金屬互連結構，其進一步包括被設置於該插塞之上且位在該開口之至少該上方部分之一表面上的包含鈷之一晶種層。
  23. 如申請專利範圍第22項之金屬互連結構，其中該晶種層、該插塞及該填充材料具有不同的微粒結構或組成物。
  24. 一種形成金屬互連結構之方法，包括：在被設置於一基板上之一介電層中形成一開口，該開口曝露該基板中之一導電區域，該開口具有一上方部分及一下方部分；藉由包括第一組參數之第一方法在該基板之該導電區域之上且於該開口之至少該下方部分中形成包含鈷之一插塞；藉由包括第二組參數之第二方法在該插塞、該介電層之上且在該開口之至少該上方部分中形成包含鈷之一填充材料，其中該第一組參數係不同於該第二組參數，且其中該填充材料具有不同於該插塞之一微粒結構或組成物；且移除設置在該介電層之一上方表面上方的該填充材料之部分。
  25. 如申請專利範圍第24項之方法，其中該第一方法包括從由化學氣相沈積(CVD)、原子層沈積(ALD)及物理氣相沈積(PVD)組成之群組中所選擇之一方法， 且該第二方法包括從由電鍍及無電電鍍組成之群組中選擇之一方法。
  26. 如申請專利範圍第24項之方法，其中該第一及第二方法係相同方法。
  27. 如申請專利範圍第24項之方法，其中該第一及第二方法係不同方法。
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