CN115527991A - 具有石墨烯帽的集成电路互连结构 - Google Patents

具有石墨烯帽的集成电路互连结构 Download PDF

Info

Publication number
CN115527991A
CN115527991A CN202210587438.9A CN202210587438A CN115527991A CN 115527991 A CN115527991 A CN 115527991A CN 202210587438 A CN202210587438 A CN 202210587438A CN 115527991 A CN115527991 A CN 115527991A
Authority
CN
China
Prior art keywords
metal
graphene
interconnect
interface
interconnect structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210587438.9A
Other languages
English (en)
Inventor
C·内勒
J·查瓦拉
M·梅茨
S·金
R·谢比亚姆
M·科布林斯基
S·克伦德宁
S·李
C·杰泽斯基
S·丘
J·比勒费尔德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN115527991A publication Critical patent/CN115527991A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3215Doping the layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53276Conductive materials containing carbon, e.g. fullerenes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公开了集成电路互连结构,其包括第一金属和位于第一金属的顶表面之上的石墨烯帽。在该互连结构内,第二金属、氮或硅的量在接近石墨烯帽的界面处更大。第二金属、氮或硅的存在可以提高石墨烯与第一金属的粘合力,和/或以其他方式提高带石墨烯帽的互连结构的电迁移抗力。可以在第一金属的沉积期间或者在第一金属的沉积后处理期间将第二金属、氮或硅引入到第一金属中。可以在利用石墨烯帽盖第一金属之前或之后引入第二金属、氮或硅。

Description

具有石墨烯帽的集成电路互连结构
背景技术
在电子装置应用中对更高性能集成电路(IC)的需求已经激发出了越来越密集的晶体管架构。由于互连结构的密度紧跟着晶体管密度的步伐,因而互连寄生成为了更大的挑战。例如,与IC的互连相关联的电阻-电容(RC)延迟随着互连的密度的增大而增大。
常规IC互连结构包括位于单独的互连层级内的导电线以及在相邻互连层级之间将各种金属线联接到一起的导电过孔。在双重金属镶嵌结构中,利用一种或多种导电材料填充被蚀刻到电介质材料中的过孔和沟槽,以形成导电过孔和导电线。随着互连线外形尺寸的缩小,互连结构(尤其是所述线)的电阻增大。
石墨烯的引入能够降低互连结构(尤其是所述线)的电阻。例如,石墨烯可以被引入到互连线的侧壁、底表面或顶表面上。
附图说明
在附图中通过举例方式而非通过限制方式对本文描述的素材给出了例示。为了例示的简单和清晰起见,图中所示元件未必是按比例绘制的。例如,为了清晰起见,一些元件的外形尺寸可能相对于其他元件被放大。此外,在认为适当的情况下,在各附图之间重复附图标记以指示对应的或类似的元件。在附图中:
图1是示出根据一些实施例的形成包括石墨烯帽的IC互连结构的方法的流程图;
图2A示出了根据一些实施例的包括石墨烯帽的IC互连结构的截面图;
图2B示出了根据一些减材实施例的包括石墨烯帽的IC互连结构的截面图;
图3是示出了根据一些实施例的将石墨烯帽集成到IC互连结构中的方法的流程图;
图4A、图4B和图4C示出了根据一些实施例的随着图3中例示的方法中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图;
图5是示出了根据一些实施例的将石墨烯帽集成到IC互连结构中的方法的流程图;
图6A、图6B和图6C示出了根据一些实施例的随着图5中例示的方法中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图;
图7A和图7B示出了根据一些替代实施例的随着图5中例示的方法中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图;
图8是示出了根据一些实施例的将石墨烯帽集成到IC互连结构中的方法的流程图;
图9A、图9B和图9C示出了根据一些实施例的随着图8中例示的方法中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图;
图10示出了根据实施例的采用IC的移动计算平台和数据服务器机器,所述IC包括具有源极和漏极停止层的晶体管结构;并且
图11是根据一些实施例的电子计算装置的功能框图。
具体实施方式
将参考附图来描述实施例。虽然描绘并详细论述了具体构造和布置,但应当理解,这只是出于例示目的而做出的。相关领域技术人员将认识到其他构造和布置也是可能的,而不脱离本说明书的实质和范围。对于相关领域技术人员而言,显然可以将本文描述的技术和/或布置用到除了本文详细描述的那些之外的各种各样的其他系统和应用中。
在下文的详细描述中将参考附图,附图构成了该详细描述的部分并且示出了示例性实施例。此外,应当理解,可以利用其他实施例并且可以做出结构和/或逻辑上的改变,而不脱离所要求保护的主题的范围。应当指出,方向和参照(例如,上、下、顶部、底部等)可以仅用于促进对附图中的特征的描述。因此,不应从限定的意义上理解下文的详细说明,并且所要求保护的主题的范围唯独由所附权利要求及其等价方案限定。
在下文的描述中阐述了很多细节。但是,对本领域技术人员将显而易见的是,可以在无需这些具体细节的情况下实践实施例。在一些情况下,公知的方法和装置被以框图的形式而非详尽的方式示出,以避免使实施例难以理解。整个说明书中所提到的“实施例”或“一个实施例”或“一些实施例”意味着结合所述实施例所描述的特定特征、结构、功能或特性被包括在至少一个实施例中。因而,在本说明书中各处出现短语“在实施例中”或“在一个实施例中”或“一些实施例”未必是指相同实施例。此外,可以在一个或多个实施例中按照任何适当方式将所述特定特征、结构、功能或特性相结合。例如,第一实施例可以与第二实施例相结合,只要与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥。
如说明书和所附权利要求中所使用的,单数形式“一”和“所述”也旨在包括复数形式,除非上下文另外做出明确指示。还将理解的是,本文中所使用的术语“和/或”是指并且涵盖相关联地列出的项目中的一个或多个项目的任何和全部可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用于描述部件之间的功能关系或结构关系。应当理解,这些术语并非意在彼此同义。相反,在具体的实施例中,“连接”可以用于指示两个或更多元件相互直接物理接触、光学接触或电接触。“耦合”可以用于指示两个或更多元件相互直接或者间接(其间具有其他居间元件)物理或电接触,和/或两个或更多元件相互协作或交互(例如,就像处于因果关系中)。
文中使用的术语“之上”、“之下”、“之间”和“上”是指一个(种)部件或材料相对于其他部件或材料的相对位置,其中这样的物理关系是值得注意的。例如,在材料语境下,位于另一材料或层之上或者之下的一种材料或层可以直接接触,或者可以具有一种或多种(一个或多个)居间材料或层。此外,位于两种(个)材料或层之间的一种材料可以与所述的两种(个)材料/层直接接触,或者可以具有一种或多种(一个或多个)居间材料/层。作为对照,位于第二材料或层“上”的第一材料或层与该第二材料/层直接物理接触。在部件组件语境中进行类似的区分。
如本申请和权利要求中通篇使用的,通过术语“中的至少一者”或“中的一者或多者”联结的项目的列表可以指所列项目的任何组合。例如,短语“A、B或C中的至少一者”是指A、B、C、A和B、A和C、B和C、以及A、B和C。
除非在特定的使用语境中另行指定,否则术语“主要”是指超过50%或者超过一半。例如,主要是第一组分的成分是指该成分的一半以上是第一组分(例如,<50at.%)。术语“首要”是指最多或最大部分。例如,首要的是第一组分的成分是指该成分所具有的第一组分比任何其他组分都多。首要的是第一和第二组分的成分是指该成分所具有的第一和第二组分比任何其他组分都多。术语“基本上”是指仅存在偶然的变化。例如,基本上是第一组分的成分是指该成分可以进一步包括<1%的任何其他组分。基本上是第一和第二组分的成分是指该组分可以进一步包括<1%的任何组分来替代第一组分或者第二组分。
图1是示出根据一些实施例的形成包括石墨烯帽的IC互连结构的方法100的流程图。方法100在输入105处开始于接收工件。在一些实施例中,该工件包括半导体晶圆,例如大幅面(例如,300-450mm)晶圆。例如,晶圆可以包括IV族半导体材料层(例如,Si、Ge、SiGe、GeSn等)、III-V族半导体材料层、或者II-VI族半导体材料层。该工件可以包括一个或多个包括半导体材料层的装置层,并且还可以具有对装置层的装置(例如,晶体管)进行互连的一个或多个互连层级。
在示例性实施例中,该工件的顶表面包括电介质材料,其往往被称为层间电介质(ILD),因为其可以将相邻层或层级的互连结构隔开。互连结构可以要么是导电过孔,要么是导电线,导电过孔提供穿过互连层级和/或位于层级之间的垂直导电通路,导电线提供处于互连层级内的横向或水平导电通路。(多种)电介质材料可以直接位于半导体装置结构(例如,晶体管的栅极、源极和漏极端子)之上,或者位于任何数量的耦合至半导体装置结构的较低层级互连结构之上。在一些金属镶嵌或双重金属镶嵌实施例中,在输入105处接收的电介质材料已经被图案化为具有沟槽和/或过孔开口。在替代的减材互连实施例中,在输入105处接收的绝缘体是基本上平面的。
方法100在块120处继续进行,其中,在电介质材料上沉积互连金属。在金属镶嵌或双重金属镶嵌实施例中,互连金属至少部分地回填电介质材料内的沟槽和/或过孔开口。在减材互连实施例中,可以以减材方式将在块120处沉积的平面互连金属层图案化成互连结构。对于一些较难以减材方式进行图案化的金属,例如,铜(Cu),可以利用(例如)离子束蚀刻(IBE)源来实践高度物理铣削工艺,其中,使Ar和He离子以高动能加速进入工件表面,从而溅射掉所暴露的金属。对于可以容易地蚀刻的互连金属成分,例如钌(Ru)、钼(Mo)或钨(W),可以利用(例如)等离子体实践化学蚀刻工艺,所述等离子体具有O2、Cl2、Br2、CF4、C2F6、C4F8、H2、CH4、CH3CH3、CH3OH、CH3CH2OH、Ar、He或Xe中的一者或多者。
方法100在块150处继续进行,其中,在互连金属的顶表面之上形成石墨烯帽。如下文进一步所述,集成电路互连结构将因此包括位于下层互连金属之上的石墨烯帽。对于金属镶嵌或双重金属镶嵌实施例而言,可以有利地在平面化工艺已经将互连金属缩减成了局限于电介质材料内的沟槽和/或过孔开口的互连结构之后,在下层金属上形成石墨烯。因此,在块150处形成的石墨烯将成为仅位于互连结构的顶表面上的帽。对于减材图案化实施例,可以在互连金属的减材图案化之前或之后在互连金属上形成石墨烯。对于前者而言,石墨烯帽将仅位于互连结构的顶表面上,这与(双重)金属镶嵌实施例类似。对于后者而言,石墨烯帽可以既位于互连结构的顶表面上,又位于互连结构的侧壁上。
在块150处,在互连线的暴露的表面上生长或者以其他方式形成晶态石墨烯。在块150处可以根据多种技术形成石墨烯帽,这些技术的一个示例是化学气相沉积(CVD)。互连金属的成分有利地适于石墨烯层的成核,从而在CVD工艺期间使碳源(例如,甲烷气体)分解,继而选择性地在金属成核部位上形成石墨烯晶体,而几乎不在相邻电介质材料上形成石墨烯。
至少位于互连特征的顶表面之上的石墨烯帽能够显著降低互连结构的电阻。例如,本发明人已经测量出了相对于没有石墨烯帽的结构的10-15%的电阻下降。该电阻下降可以是减少的载荷子表面散射的结果。尽管石墨烯-金属混合互连结构的下降电阻具有很好的前景,但是本发明人还是确定了具有石墨烯帽的结构可能遭受电迁移(EM)抗力降低。
如图1中进一步所示,在块110处,将掺杂剂引入到互连金属中。本发明人已经确定了能够通过向下层金属中引入一种或多种掺杂剂而提高了包括带石墨烯帽的金属的互连结构的EM抗力。针对较低电迁移抗力(有可能是由于石墨烯帽与下层金属之间的不良粘合性)的某一因素,能够更强地接合至石墨烯的(一种或多种)掺杂剂可能尤为有利。然而,本发明人已经确定,即使成功地提高了EM抗力,在块110处添加某些掺杂剂也可能提高互连结构的电阻,并且因此可能至少部分地抵消掉将石墨烯帽结合到互连结构中的益处。因此,对在块110处引入的(一种或多种)掺杂剂的选择会因该掺杂剂在石墨烯-金属互连结构内的竞争效应而变得复杂。
方法100结束于输出180处,其中完成了IC装置。例如,可以根据任何技术制作任何较高层级的互连结构,以完成IC。在一些实施例中,输出180可以进一步包括块120、110和150的一次或多次额外迭代,连同(例如)额外电介质材料的沉积。要么可以在金属镶嵌互连实施例中对电介质材料图案化,要么可以在减材互连实施例中对互连金属进行图案化。
图2A示出了根据示例性(双重)金属镶嵌实施例的IC装置结构200的截面图。IC装置结构200包括互连层级202和位于互连层级202之上的互连层级203。互连层级202位于衬底201之上。通过虚线示出了衬底201,以强调衬底201可以包括任何数量的包括晶体管(例如,MOSFET)的装置层、任何数量的将晶体管互连到电路系统中的互连层级、以及任何类型的支撑衬底(例如但不限于单晶半导体材料)。在互连层级203之上,IC装置结构200可以包括任何数量的额外互连层级204,还通过虚线将其例示为仅仅为以实线示出的互连层级202和203提供背景。
例示了两个相邻的互连层级202和203以描绘示例性的带石墨烯帽的金属互连结构的横向截面和纵向截面两者。互连层级202的互连结构包括位于电介质材料205之上的沿x轴延伸的线、以及穿过电介质材料205沿z轴延伸的过孔。互连层级203的互连结构包括位于电介质材料205之上的沿y轴(例如,向页面内)延伸的另一条线、以及穿过电介质材料205沿z轴延伸以与互连层级202相交的另一过孔。
电介质材料205的层位于另一种电介质材料210之间,并且电介质材料210与互连结构相邻。电介质材料205和210具有不同的化学成分,例如,以使电介质材料205可以在电介质图案化工艺期间充当蚀刻停止部。电介质材料205和电介质材料210中的每者可以是已知适用于IC互连的任何成分中的任一种。在一些实施例中,电介质材料210是低k电介质材料(例如,SiOC),例如,其具有低于3.5的相对介电常数。在其他示例中,电介质材料210可以是SiO、SiON、含氢的倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯或苯并环丁烯等中的任何材料。电介质材料205也可以是具有小于大约3.5的相对介电常数的低k电介质材料。电介质材料205也可以是具有处于3.5-9的范围内的略微高些的相对介电常数的常规电介质材料,或者可以是具有更高的相对介电常数的高k电介质材料。对于电介质材料205具有比电介质材料210的相对介电常数更高的相对介电常数的一些实施例而言,电介质材料205是基于硅的电介质,例如主要是包括Si,并且还包括O(例如,SiOx)或N(例如,SiNx、SiON)中的至少一者,这些电介质中的任何电介质还可以是掺碳的(例如,掺碳氮化物)。
互连层级202和203中的每者内的互连结构具有位于互连金属220之上的石墨烯帽250。石墨烯帽250包括一个或多个由晶体石墨烯构成的单层。由于最小厚度TG(例如,仅对应于材料的1-2个单层)的原因,石墨烯帽250可以被称为二维(2D)的。石墨烯帽250的微结构可以是多晶的,其具有延伸穿过所述单层(例如,沿z维度)的不连续性,以限定晶粒边界,在晶粒边界处打断了石墨烯帽250的晶粒内的长程有序性。在一些示例性实施例中,石墨烯帽250内的各个晶粒全部具有完全厚度TG,其中,没有任何两个晶粒堆叠在彼此顶上。因而,即使在多晶时,每一晶粒也是2D的。在互连结构内,石墨烯帽250的底表面限定了基本上平面的界面I,该界面在所例示的示例中与电介质材料205的底表面共平面。除了过孔穿过电介质材料205的位置以外,电介质材料205位于石墨烯帽250的顶表面251之上。
在一些示例性实施例中,互连金属220主要是Cu,并且可以基本上是纯Cu或者可以是富Cu合金。对于这样的实施例而言,互连金属220可以在界面I处与石墨烯帽250直接接触,如图所示,因为互连金属顶表面221此时是用于石墨烯的生长的适当成核表面。互连金属220也可以主要是除了Cu以外的一种或多种金属。在一些替代实施例中,互连金属220主要是Ru或Co,它们也已经被发现能够提供适当的石墨烯成核表面,并且因而能够在界面I处与石墨烯帽250直接接触。在又一些实施例中,互连金属220可以主要是另一种金属,例如但不限于W或Mo。对于不太适合与石墨烯帽250直接接触的互连金属成分而言,可以在石墨烯帽250与互连金属220之间存在由适当金属成分构成的居间帽或石墨烯晶种层(未描绘)。
互连层级202和203中的每者内的互连结构进一步包括阻挡层240。在例示的示例中,阻挡层240位于互连金属侧壁222与电介质材料210的侧壁之间。阻挡层240也位于互连金属底表面223与电介质材料205之间。阻挡层240具有与互连金属220截然不同的成分,并且可以是(例如)金属、金属硫族化物、金属氧化物或者金属氮化物。在一些示例性实施例中,阻挡层240包括钽(Ta)、W、Mo、钛(Ti)或钴(Co)。在互连金属主要是Cu的一些实施例中,阻挡层240是TaNx。在例示的实施例中,石墨烯帽250局限于互连金属顶表面221的区域,并且在阻挡层240的与界面I共平面的部分处没有石墨烯帽250。
根据本文中的实施例的互连结构还可以包括要么位于阻挡层240与电介质材料205和/或210之间,要么位于互连金属220与阻挡层240之间的粘合层(未描绘)。粘合材料的成分也可以存在变化,Ti和TiN是其中的两个示例。
如图2A中进一步所示,互连金属220包括掺杂剂225,其提高了石墨烯帽250的粘合性和/或以其他方式提高了互连结构的EM抗力。在有利的实施例中,掺杂剂225集中在接近石墨烯帽界面I的厚度TD内。在厚度TD内,掺杂剂225的量大于互连金属220的沿互连金属厚度T1更远离界面I的任何部分中的量。互连金属厚度T1可以是几十nm,例如,同时TD小于10nm,并且有利地小于5nm。由于集中在接近界面I的位置上,因而在能够使EM抗力的提高最大化的同时,使与掺杂剂225相关联的任何电阻不利因素最小化。
在一些实施例中,掺杂剂225是另一种金属。掺杂剂225可以是(例如)锰(Mn)、锌(Zn)、镁(Mg)、钴(Co)或铝(Al)中的一者或多者。本发明人已经发现Mn和Zn是有利的,因为其易于朝互连金属表面221迁移。这一迁移使金属掺杂剂集中在接近石墨烯帽界面I的位置上,即使它们首先被引入到互连金属220的更远区域中,例如,如下文所进一步描述的。该迁移可以很彻底,使得在相距界面I超过TD的距离处的互连金属220基本上没有掺杂剂225。本发明人还进一步发现了Mn将是尤为有利的,因为其引起的电阻不利因素可忽略不计。尽管Al也被发现提高了EM抗力,但是其引起了更大的电阻不利因素。尽管在理论上不受限制,但是更高的电阻可能表明Al不像Mn那样易于集中在接近界面I的位置上。
在一些替代实施例中,掺杂剂225是硅或氮。为了限制这些掺杂剂对互连结构的电阻的影响,可以通过(例如)仅使互连金属顶表面221暴露至某种表面处理而使硅或氮类似地局限于掺杂剂厚度TD,如下文进一步所述。
图2B示出了根据一些减材实施例的包括石墨烯帽250的IC互连结构299的截面图,其中,已经从平面金属化层以减材方式图案化出了互连层级202和203中的每者中的互连结构。在图2B中保留了在图2A的背景下引入的附图标记,在图2B中,结构特征共享上文描述的属性中的一项或多项属性。例如,互连金属220可以再次主要是Cu。然而,对于减材实施例而言,互连金属220可以替代性地是更易于蚀刻的金属,例如Ru、Co、W或Mo。掺杂剂225可以类似地是上文描述的那些掺杂剂中的任何掺杂剂。
对于减材图案化的互连结构而言,阻挡层240仅位于互连金属220的底表面(例如,底表面223)上。图2B示出了石墨烯帽250位于互连金属220的顶表面(例如,顶表面221)和侧壁(例如,侧壁表面222)两者上的示例。因此,互连金属220是在生长石墨烯帽250之前被图案化的。因此,集中在厚度TD内的掺杂剂225也存在于顶表面221内和侧壁表面222内。可以再次存在电介质材料205(例如,蚀刻停止层)。然而,顶表面221与石墨烯帽250之间的平面界面I在这一示例中位于两层电介质材料210之间的平面界面下方。
如上文所指出的,石墨烯帽250也可以是在对互连结构的减材图案化之前生长在平面金属化层上的,并且石墨烯帽250则将仅存在于互连顶表面221上,其基本上如图2A中所例示的。掺杂剂225则将类似地再次仅集中在顶表面221内。
图3是示出了根据一些实施例的用于将掺杂剂引入到IC互连结构中的方法300的流程图。图4A-4C示出了根据一些实施例的随着方法300中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图。
首先参考图3,方法300再次开始于输入105,其中接收具有ILD的工件。在示例性(双重)金属镶嵌实施例中,ILD已经被图案化为具有过孔开口和/或沟槽。在块320处,任选沉积一个或多个阻挡层和/或粘合层。例如,可以在块320处利用任何适当技术(例如但不限于物理气相沉积(PVD)或原子层沉积(ALD))沉积上文描述的阻挡材料或粘合材料中的任何材料。
方法300在块325处继续进行,其中利用(例如)任何均厚沉积工艺(例如,PVD)沉积包括金属掺杂剂的层。图4A示出了已经将晶种层420直接沉积到阻挡层240上的示例。可以通过溅射由适当合金构成的靶材或者通过共溅射多个靶材而容易地将上文所述的金属掺杂剂中的任何金属掺杂剂沉积到任何预期浓度。在一些实施例中,晶种层420主要是Cu,并且进一步包括Mn、Zn、Mg、Co或Al中的至少一者。可以将晶种层420沉积到任何所需厚度,从而促进后续的电解沉积工艺和/或结合足够的金属掺杂剂。
再转向图3,方法300在块330处继续进行,其中沉积互连金属。对于金属镶嵌实施例而言,可以在块330处利用平面化工艺去除过量部分。在互连金属主要是Cu的示例性实施例中,块330包括电解镀覆工艺。然而,也可以在块330处实践已知适于其他金属的其他沉积技术。在图4B所示的示例中,已经沉积了互连金属220并且将其平面化至厚度T1,从而使顶部互连金属表面221与电介质材料210的表面共平面。如图进一步所示,在形成互连金属220之后,金属掺杂剂425集中在接近晶种层420的位置上。
再转向图3,方法300在块150处继续进行,其中形成石墨烯帽,例如,基本上如上文所述。之后,可以在输出180处完成IC装置。在图4C进一步例示的该示例中,互连金属220的成分有利地适于石墨烯钝化层的成核。例如,在主要包括Cu、Ru或Co的互连表面上有可能进行石墨烯的选择性沉积。在该沉积工艺期间,石墨烯的晶体选择性地在互连金属部位上成核,而几乎没有石墨烯形成在电介质材料210上。在互连金属220的成分不适于使石墨烯成核的实施例中,可以首先在互连金属顶表面221上沉积晶种层或帽层(未示出)。之后,可以在该帽层的表面上生长石墨烯。例如,在互连金属220主要是除Cu之外的成分(例如,W)的实施例中,可以向互连金属顶表面221上沉积主要是Cu或Co的帽层。例如,可以通过无电沉积(ED)、CVD或者原子层沉积(ALD)将这样的金属帽层选择性地沉积到互连金属顶表面221上。替代地,这样的金属帽盖层可以是用任何均厚沉积(例如,PVD)非选择性地形成的。之后,可以以减材方式对均厚金属帽层进行图案化,例如,以使其仅保留在互连金属顶表面221上。
如图4C中所进一步例示的,金属掺杂剂425已经从晶种层迁移走,从而变成了集中在接近石墨烯帽界面I的位置上的掺杂剂225。可以通过升高温度的处理来激发这一掺杂剂迁移。例如,金属掺杂剂可以在石墨烯帽250的(CVD)生长(在至少250℃的温度上执行)期间充分迁移,从而使大部分掺杂剂位于互连金属220的厚度TD内。替代地,大部分的金属掺杂剂可以在BEOL热退火期间被驱动到厚度TD中,BEOL热退火可以是在形成石墨烯帽250之后的任何时点上执行的。例如,这样的退火可以是在200-350℃的温度上执行的。随着互连结构402基本上完成,可以重复方法300(图3),以形成下一更高互连层级上的其他互连结构,例如,从而实现IC装置结构200(图2)。
如上文所指出的,也可以通过表面处理将掺杂剂局部引入到互连金属的顶部中。可以在石墨烯帽形成在互连金属上之前、期间或之后执行表面处理。图5是示出了根据一些实施例的用于将石墨烯帽集成到IC互连结构中的方法500的流程图。图6A-6C示出了根据一些实施例的随着方法500中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图。
首先参考图5,方法500再次开始于输入105。任选地,在块320处沉积阻挡层和/或粘合层。在块330处,沉积互连金属,并且对于金属镶嵌实施例,可以使互连金属与周围的电介质材料平面化。对于块330需要电解镀覆工艺的实施例中,可以沉积晶种层,但是可以省略方法300(图3)的结合到晶种层中的金属掺杂剂。在图6A所示的示例中,已经沉积了互连金属220并且使顶表面221与电介质材料210的表面平面化。如图所示,互连金属220具有基本上均匀的成分。例如,整个互连金属220可以是均匀的富Cu、富Ru、富Mo、富W或富Co合金。
再转向图5,方法500在块540处继续进行,其中通过互连金属的顶表面引入掺杂剂。在图6B所进一步例示的示例中,例如,可以通过化学气相处理、等离子体处理、离子注入、湿法化学处理或者薄膜沉积中的任何工艺进行掺杂625。可以通过掺杂625引入上文描述的掺杂剂中的任何掺杂剂。例如,可以通过从所沉积的薄膜发生的固态扩散向顶表面221中引入掺杂剂225,之后该薄膜可以在热驱动之后被作为牺牲材料而剥离。在一些实施例中,掺杂225包括气相工艺,在该工艺期间,互连金属顶表面221暴露至本文别处描述的金属掺杂剂中的一者或多者。例如,Al可以被沉积到铜互连金属顶表面221上。在其他实施例中,掺杂625包括等离子体和/或化学气相工艺,在该工艺期间互连金属顶表面221被暴露至氮来源气体,例如NH3、N2H4、N2O或N2。在其他实施例中,掺杂625包括等离子体和/或化学气相工艺,在该工艺期间互连金属顶表面221暴露至硅来源气体,例如硅烷(例如,SiH4)。
方法500(图5)在块150处继续进行,其中形成石墨烯帽,例如,基本上如本文别处所述。之后,可以在输出180处完成IC装置结构。在图6C所进一步例示的示例中,直接在存在掺杂剂225的互连顶表面221上生长石墨烯帽250。相应地,掺杂剂225可以改变石墨烯帽250的初始成核。如果这样的改变是不合乎需要的,那么可以按顺序安排块540和150,从而使石墨烯帽250至少部分地在该表面掺杂之前形成。
图7A和图7B示出了根据一些替代实施例的随着方法500中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图。图7A示出了在石墨烯晶粒750成核之后但是在晶粒750聚合之前执行掺杂625的示例。可以使掺杂剂225局部化到仅互连金属220的那些位于晶粒750之间的空间下方的区域。掺杂剂225的这种局部化可以进一步减少该互连结构的可归因于掺杂剂225的电阻率变化。可以在分隔石墨烯晶粒750的空间之上或者所述空间内沉积电介质材料。替代地,在沉积电介质材料之前,可以继续进行石墨烯生长,从而使晶粒750聚合成连续的石墨烯帽,例如,基本上如上文所述。图7B示出了在已经形成石墨烯帽250之后执行掺杂625的另一示例。对于此类实施例而言,石墨烯帽250(作为具有小晶粒尺寸的多晶)不完全遮挡掺杂625。掺杂剂225可以(例如)通过很多晶粒边界进入互连金属220,到达厚度TD的深度。
根据一些替代实施例,石墨烯帽替代性地形成在居间金属帽上,该居间金属帽与互连金属和石墨烯帽两者都具有良好的粘合性。该金属帽还可以促进石墨烯的成核,并且有利地是还提高该互连结构的EM抗力的金属。例如,可以将上文描述的金属掺杂剂中的一种或多种沉积为连续的薄膜层。图8是示出了根据一些实施例的用于将石墨烯帽集成到IC互连结构中的方法800的流程图。图9A-9C示出了根据一些实施例的随着方法800中的操作被实践而演变为包括石墨烯帽的IC互连结构的截面图。
首先参考图8,方法800开始于输入105,并且包括可以基本上如本文别处所述来实践的块320和330。在块840处,在互连金属上形成金属帽。之后,在块130处,在金属帽上形成石墨烯帽,并且方法800在输出180中完成。在图9A所例示的示例中,互连结构包括基本上如本文别处所述的互连金属220。例如,利用相对于互连金属220具有选择性的沉积工艺(例如ED、CVD或ALD)在互连金属顶表面221上形成金属帽650。在互连金属220富含铜的一些示例性实施例中,金属帽650主要是Co。如图9C中所进一步例示的,使石墨烯帽250在金属帽650上成核,并且使其在金属帽顶表面651和金属帽侧壁652两者上生长。
本文描述的互连结构以及形成此类结构的方法可以被集成到很宽范围的各种各样的IC和包括此类IC的计算系统中。图10示出了一种系统,其中,移动计算平台1005和/或数据服务器机器1006采用具有存储器和/或微处理器IC的IC,该存储器和/或微处理器IC具有(例如)根据本文别处所述的一些实施例的一个或多个互连结构。在一些实施例中,晶体管结构耦合至该存储器和/或微处理器IC的I/O。服务器机器1006可以是任何商业服务器,例如,其包括位于机架内并且联网到一起以进行电子数据处理的任何数量的高性能计算平台,所述计算平台在示例性实施例中包括单片式IC1050。移动计算平台1005可以是被配置为用于电子数据显示、电子数据处理或无线电子数据传输等中的每者的任何便携式装置。例如,移动计算平台1005可以是平板电脑、智能电话、膝上型电脑等中的任何一者,并且可以包括显示屏(例如,电容式、电感式、电阻式或者光学触摸屏)、芯片级集成系统1010和电池1015。
一个装置不管是被设置在包括由多个芯片构成的组件的集成系统1010(如放大图1011中所例示的)内,还是被设置成服务器机器1006内的独立封装IC芯片,其都可以包括存储器电路系统(例如,RAM)和/或逻辑电路系统(例如,微处理器、多核心微处理器或图形处理器等)。这些电路系统中的至少一者还包括一个或多个互连结构,例如,根据本文别处描述的一些实施例的互连结构。处理器IC 1001(例如)可以进一步耦合至另一个IC芯片或封装衬底1036,封装衬底1036还托管一个或多个额外IC,例如功率管理IC 1030射频IC 1025。RFIC 1025可以具有耦合至天线(未示出)的输出,以实施很多无线标准或协议中的任何无线标准或协议,包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。
图11示出根据一些实施例的电子计算装置1100的功能框图。装置1100进一步包括托管若干部件的母板1102,这些部件例如但不限于处理器1001(例如,应用处理器)。处理器1001可以物理和/或电耦合至母板1102。在一些示例中,处理器1001是包括一个或多个互连结构(例如,根据本文别处描述的一些实施例的)的IC的部分。一般而言,术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
在各种示例中,一个或多个通信芯片1106也可以物理和/或电耦合至母板1102。在其他实施方式中,通信芯片1106可以是处理器1001的部分。取决于其应用,计算装置1100可以包括其他部件,所述部件可以或可以不物理和电耦合至母板1102。这些其他部件包括但不限于易失性存储器(例如,DRAM 1132)、非易失性存储器(例如,ROM 1135)、闪速存储器(例如,NAND或NOR)、磁存储器(MRAM 1130)、图形处理器1122、数字信号处理器、密码处理器、芯片组1112、天线1125、触摸屏显示器1115、触摸屏控制器1165、电池1116、音频编解码器、视频编解码器、功率放大器1121、全球定位系统(GPS)装置1140、罗盘1145、加速度计、陀螺仪、扬声器1120、相机1141、以及大容量存储装置(例如,硬盘驱动器、固态驱动器(SSD)、紧凑盘(CD)、数字通用盘(DVD)等)等等。
尽管已经参考各种实施方式描述了本文阐述的某些特征,但是不应从限定的意义上来理解这种描述。因而,本文描述的实施方式的各种修改以及对于本公开所属领域的技术人员而言显而易见的其他实施方式均应被视为落在本公开的实质和范围内。
应当认识到,本发明不限于如此描述的实施例,而是可以利用修改和变更予以实践而不脱离所附权利要求的范围。例如,上文的实施例可以包括下文进一步提供的特征的具体组合。
在第一示例中,一种集成电路(IC)结构包括多个晶体管和耦合至所述晶体管中的至少一个的互连结构。互连结构包括第一金属和位于第一金属的顶表面之上的石墨烯。互连结构内的第二金属、氮或硅的量在接近该石墨烯的界面处比在远离该界面处更高。
在第二示例中,对于任何第一示例而言,第二金属的量在接近该界面处更高。第二金属是Mn、Zn、Mg、Co或Al。
在第三示例中,对于第一到第二示例中的任何示例而言,第二金属是Mn或Zn。
在第四示例中,对于第一到第三示例中的任何示例而言,第二金属是Mn。
在第五示例中,对于第二到第四示例中的任何示例而言,第一金属是Cu、Ru、Co、Mo或W。
在第六示例中,对于任何第五示例而言,第一金属是Cu。
在第七示例中,对于第一到第六示例中的任何示例而言,在相距所述界面大于5nm的距离处,所述第一金属中基本上不含有所述第二金属、氮或硅。
在第八示例中,对于第一到第七示例中的任何示例而言,互连结构进一步包括与第一金属的底部接触的第三金属,第三金属与该石墨烯相对并且位于第一金属与下层电介质材料之间。
在第九示例中,对于任何第八示例而言,第三金属是Co、Ta或Ti中的至少一者。
在第十示例中,对于第八到第九示例中的任何示例而言,第三金属与第一金属的侧壁接触,并且位于第一金属与相邻电介质材料之间。
在第十一示例中,对于第一到第十示例中的任何示例而言,石墨烯包括多个晶粒,其中相邻晶粒是间隔开的。第二金属、氮或硅的量在接近所述石墨烯晶粒与第一金属的界面处更高。电介质材料位于石墨烯之上并且位于所述多个晶粒之间的空间内。
在第十二示例中,一种计算机平台包括电源和耦合至该电源的集成电路(IC)。IC包括多个晶体管和耦合至所述晶体管中的至少一个的互连结构。互连结构包括第一金属和位于第一金属的顶表面之上的石墨烯。互连结构内的第二金属、氮或硅的量在接近该石墨烯的界面处比在远离该界面处更高。
在第十三示例中,对于任何第十二示例而言,第一金属为Cu,第二金属的量在接近该界面处更高,并且第二金属是Mn或Zn。
在第十四示例中,对于第十二到第十三示例中的任何示例而言,互连结构进一步包括与第一金属的底部接触的第三金属,第三金属与该石墨烯相对并且位于第一金属的侧壁与相邻电介质材料之间。第三金属是Co、Ta或Ti中的至少一者。
在第十五示例中,对于第十二到第十四示例中的任何示例而言,在相距所述界面大于5nm的距离处,所述第一金属中基本上不含有第二金属。
在第十六示例中,一种形成集成电路(IC)互连结构的方法包括在电介质材料之上沉积第一金属,其中,该沉积进一步包括利用第二金属、氮或硅掺杂第一金属。该方法包括在第一金属的顶表面上形成石墨烯,并且互连结构内的第二金属、氮或硅的浓度在接近该石墨烯与第一金属之间的界面处比在远离该界面处更高。
在第十七示例中,对于任何第十六示例而言,沉积第一金属包括沉积包括Cu和第二金属的晶种层以及在该晶种层上电镀Cu或Cu合金。
在第十八示例中,对于第十六到第十七示例中的任何示例而言,形成该石墨烯包括将第一金属加热到至少200℃并且使第二金属的大部分从该晶种层扩散到该界面的5nm内。
在第十九示例中,对于第十六到第十八示例中的任何示例而言,第二金属包括Mn、Zn、Mg或Co。
在第二十示例中,对于第十六到第十九示例中的任何示例而言,利用第二金属、氮或硅掺杂第一金属包括将Al、N或Si引入到第一金属的至少顶表面处。
在第二十一示例中,对于任何第二十示例而言,在该顶表面上形成石墨烯之前引入Al、N或Si。
然而,上述实施例在这方面不受限制,在各种实施方式中,上述实施例可以包括仅采取这样的特征的子集,采取这样的特征的不同顺序,采取这样的特征的不同组合,和/或采取除了明确列举的那些特征之外的额外特征。因此,应当参考所附权利要求连同为这样的权利要求赋予权利的等价方案的完整范围确定本发明的范围。

Claims (20)

1.一种集成电路(IC)结构,包括:
多个晶体管;以及
耦合至所述晶体管中的至少一个晶体管的互连结构,其中,所述互连结构包括:
第一金属;以及
位于所述第一金属的顶表面之上的石墨烯,其中,所述互连结构内的第二金属、氮或硅的量在接近所述石墨烯的界面处比在远离所述界面处更高。
2.根据权利要求1所述的IC结构,其中,所述第二金属的量在接近所述界面处更高,并且其中,所述第二金属是Mn、Zn、Mg、Co或Al。
3.根据权利要求2所述的IC结构,其中,所述第二金属是Mn或Zn。
4.根据权利要求3所述的IC结构,其中,所述第二金属是Mn。
5.根据权利要求2所述的IC结构,其中,所述第一金属是Cu、Ru、Co、Mo或W。
6.根据权利要求5所述的IC结构,其中,所述第一金属是Cu。
7.根据权利要求1-6中任一项所述的IC结构,其中,在相距所述界面大于5nm的距离处,所述第一金属中基本上不含有所述第二金属、氮或硅。
8.根据权利要求1-6中任一项所述的IC结构,其中,所述互连结构进一步包括与所述第一金属的底部接触的第三金属,所述第三金属与所述石墨烯相对并且位于所述第一金属与下层电介质材料之间。
9.根据权利要求8所述的IC结构,其中,所述第三金属是Co、Ta或Ti中的至少一者。
10.根据权利要求8所述的IC结构,其中,所述第三金属与所述第一金属的侧壁接触,并且位于所述第一金属与相邻电介质材料之间。
11.根据权利要求1-6中任一项所述的IC结构,其中:
所述石墨烯包括多个晶粒,其中相邻晶粒是间隔开的;
所述第二金属、氮或硅的量在接近所述石墨烯的晶粒与所述第一金属的界面处更高;并且
电介质材料位于所述石墨烯之上并且位于所述多个晶粒之间的空间内。
12.一种计算机平台,包括:
电源;以及
耦合至所述电源的集成电路(IC),其中,所述IC包括:
多个晶体管;以及
耦合至所述晶体管中的至少一个晶体管的互连结构,其中,所述互连结构包括:
第一金属;以及
位于所述第一金属的顶表面之上的石墨烯,其中,所述互连结构内的第二金属、氮或硅的量在接近所述石墨烯的界面处比在远离所述界面处更高。
13.根据权利要求12所述的平台,其中:
所述第一金属是Cu;
所述第二金属的量在接近所述界面处更高;并且
所述第二金属是Mn或Zn。
14.根据权利要求12-13中任一项所述的平台,其中
所述互连结构进一步包括与所述第一金属的底部接触的第三金属,所述第三金属与所述石墨烯相对并且位于所述第一金属的侧壁与相邻电介质材料之间;并且
所述第三金属是Co、Ta或Ti中的至少一者。
15.根据权利要求12-13中任一项所述的平台,其中,在相距所述界面大于5nm的距离处,所述第一金属中基本上不含有所述第二金属、氮或硅。
16.一种形成集成电路(IC)的互连结构的方法,所述方法包括:
在电介质材料之上沉积第一金属,其中,所述沉积还包括利用第二金属、氮或硅掺杂所述第一金属;以及
在所述第一金属的顶表面上形成石墨烯,其中,所述互连结构内的所述第二金属、氮或硅的浓度在接近所述石墨烯与所述第一金属之间的界面处比在远离所述界面处更高。
17.根据权利要求16所述的方法,其中:
沉积所述第一金属包括沉积包括Cu和所述第二金属的晶种层以及在所述晶种层上电镀Cu或Cu合金。
18.根据权利要求16-17中任一项所述的方法,其中,形成所述石墨烯包括将所述第一金属加热到至少200℃并且使所述第二金属的大部分从所述晶种层扩散到所述界面的5nm内。
19.根据权利要求16-17中任一项所述的方法,其中,所述第二金属包括Mn、Zn、Mg或Co。
20.根据权利要求16-17中任一项所述的方法,其中,利用所述第二金属、氮或硅掺杂所述第一金属包括将Al、N或Si引入到所述第一金属的至少所述顶表面处。
CN202210587438.9A 2021-06-25 2022-05-25 具有石墨烯帽的集成电路互连结构 Pending CN115527991A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/358,962 US20220415818A1 (en) 2021-06-25 2021-06-25 Integrated circuit interconnect structures with graphene cap
US17/358,962 2021-06-25

Publications (1)

Publication Number Publication Date
CN115527991A true CN115527991A (zh) 2022-12-27

Family

ID=82058207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210587438.9A Pending CN115527991A (zh) 2021-06-25 2022-05-25 具有石墨烯帽的集成电路互连结构

Country Status (3)

Country Link
US (1) US20220415818A1 (zh)
EP (1) EP4109508A3 (zh)
CN (1) CN115527991A (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871929B2 (en) * 2008-07-30 2011-01-18 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
CN102593098A (zh) * 2012-02-27 2012-07-18 北京大学 一种集成电路金属互连结构及其制备方法
US9472450B2 (en) * 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
US9768065B1 (en) * 2016-07-06 2017-09-19 Globalfoundries Inc. Interconnect structures with variable dopant levels
US10269706B2 (en) * 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108573942B (zh) * 2017-03-09 2021-09-14 联华电子股份有限公司 内连线结构及其制作方法
US11081447B2 (en) * 2019-09-17 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Graphene-assisted low-resistance interconnect structures and methods of formation thereof

Also Published As

Publication number Publication date
US20220415818A1 (en) 2022-12-29
EP4109508A2 (en) 2022-12-28
EP4109508A3 (en) 2023-01-25

Similar Documents

Publication Publication Date Title
KR101670620B1 (ko) 코발트 기반 상호접속부 및 그 제조 방법
US10903114B2 (en) Decoupled via fill
US9123706B2 (en) Electroless filled conductive structures
US10483160B2 (en) Ultra thin helmet dielectric layer for maskless air gap and replacement ILD processes
US20140061918A1 (en) METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS
EP3587605A1 (en) Cobalt and nickel alloys for interconnects
EP3993019A1 (en) Interconnect structures with area selective adhesion or barrier materials for low resistance vias in integrated circuits
US9748173B1 (en) Hybrid interconnects and method of forming the same
JP6529992B2 (ja) 半導体デバイスにおけるタングステン合金
EP4109508A2 (en) Integrated circuit interconnect structures with graphene cap
US20230143021A1 (en) Integrated circuit interconnect structures including copper-free vias
US20220102268A1 (en) Damascene interconnect structures with low resistance vias for integrated circuits
US20230187273A1 (en) Etch stop layer for backside processing architecture
US20230102711A1 (en) Interconnect structures with nitrogen-rich dielectric material interfaces for low resistance vias in integrated circuits
WO2018063208A1 (en) Metal aluminum gallium indium carbide thin films as liners and barriers for interconnects
CN110914972A (zh) 金属互连、装置、以及方法
WO2018236331A1 (en) METALLIC STRUCTURES FOR COMPONENTS OF INTEGRATED CIRCUITS

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication