DE112013005829T5 - Kobaltbasierte Verbindungen und Verfahren zu ihrer Herstellung - Google Patents

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Christopher J. Jezewski
James S. Clarke
Tejaswi K. Indukuri
Florian Gstrein
Daniel J. Zierath
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Abstract

Beschrieben werden eine Kobalt umfassende metallische Verbindung und ein Verfahren zum Ausbilden einer kobaltbasierten metallischen Verbindung. In einer Ausführungsform weist eine Kobalt umfassende metallische Verbindung eine dielektrische Schicht, die auf einem Substrat angeordnet ist, und eine Öffnung auf, die so in der dielektrischen Schicht ausgebildet ist, dass das Substrat freiliegt. Weiterhin weist die Ausführungsform eine Keimschicht, die über dem Substrat angeordnet ist, und ein Kobalt umfassendes Füllmaterial auf, das innerhalb der Öffnung und auf einer Oberfläche der Keimschicht ausgebildet ist.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung beziehen sich allgemein auf metallische Verbindungsstrukturen und entsprechende Verfahren zu ihrer Herstellung. Insbesondere beziehen sich Ausführungsformen der vorliegenden Erfindung auf kobaltbasierte Verbindungsstrukturen und entsprechende Verfahren zu ihrer Herstellung.
  • HINTERGRUND DER ERFINDUNG
  • Typischerweise weisen integrierte Schaltungsvorrichtungen (IC) Schaltungselemente wie Transistoren, Kondensatoren und Widerstände auf, die innerhalb eines oder auf einem Halbleitersubstrat(s) ausgebildet sind. Verbindungsstrukturen dienen dazu, die diskreten Schaltungselemente zu funktionalen Schaltungen zusammenzuschalten oder zu verbinden. Typische metallische Verbindungen können einen Leiterbahnanteil und einen Kontaktdurchgangsanteil umfassen.
  • Derzeit werden Verbindungsstrukturen aus Kupfer hergestellt und können eine Sperrschicht wie Titan oder Tantal oder Nitridmaterialien wie Tantalnitrid oder Titannitrid oder eine Kombination aus diesen (z. B. Tantalnitrid/Tantal (TNT)) aufweisen. Ein Problem bei der Verwendung von Verbindungsstrukturen aus Kupfer besteht darin, dass sie sehr anfällig für Elektronenwanderung sind, was zu Hohlraumbildung und Ausfall führen kann.
  • Wolframmetallisierung wurde erfolgreich benutzt, um Vorderseitenkontakte herzustellen, und wurde daher für die Rückseitenmetallisierung für die Verbindungsherstellung vorgeschlagen. Ein wünschenswerter Vorteil bei der Verwendung von Wolframmetallisierung besteht darin, dass sie äußerst widerstandsfähig gegen schädliche Elektronenwanderungseffekte ist. Ein Nachteil bei der Verwendung von Wolframmetallisierung besteht jedoch darin, dass der elektrische Widerstand höher als der von Kupfer ist. Insbesondere sind die Widerstände von Wolframleitungen 4 bis 6 Mal höher als die von Kupferverbindungen, und die Widerstände von Kontaktdurchgängen können um bis zu 20% höher sein. Diese hohen Widerstände verschlechtern in erheblicher Weise die Leistung integrierter Schaltungen und sind daher nicht wünschenswert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • sind seitliche Querschnittansichten eines Verfahrens zur Ausbildung von Kobaltverbindungen mit einer Keimschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • ist eine seitliche Querschnittansicht einer integrierten Schaltung mit mehreren mit Kobaltverbindungen ausgebildeten Metallisierungsschichten mit Keimschichten gemäß einer Ausführungsform der Erfindung.
  • ist ein Flussdiagramm, das ein Verfahren zur Ausbildung von Kobaltverbindungen mit einer Keimschicht gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • sind seitliche Querschnittansichten eines Verfahrens zur Ausbildung von Kobaltverbindungen mit einem Kobaltstecker gemäß einer Ausführungsform der Erfindung.
  • sind seitliche Querschnittansichten eines Verfahrens zur Ausbildung von Kobaltverbindungen mit einem Kobaltstecker und einer Keimschicht gemäß einer Ausführungsform der Erfindung.
  • ist ein Flussdiagramm, das ein Verfahren zur Ausbildung von Kobaltverbindungen mit einem Kobaltstecker gemäß einer Ausführungsform der Erfindung veranschaulicht.
  • zeigt einen Metalloxid-Halbleiter-Feldeffekttransistor (Metal Oxide Semiconductor Field Effect Transistor, MOSFET), einschließlich einer kobaltbasierten metallischen Gateelektrode, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • veranschaulicht eine Rechenvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf Kobaltverbindungen und Verfahren zur Herstellung von Kobaltverbindungen. Zu beachten ist, dass verschiedene Ausführungsformen unter Hinweis auf die Abbildungen beschrieben werden. Bestimmte Ausführungsformen lassen sich jedoch ohne eine oder mehrere dieser speziellen Einzelheiten oder in Kombination mit anderen bekannten Verfahren und Konfigurationen realisieren. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten dargelegt, etwa spezielle Konfigurationen, Abmessungen, Prozesse usw., um ein gründliches Verständnis der vorliegenden Erfindung zu vermitteln. In anderen Fällen wurden bekannte Halbleiterprozesse und Fertigungstechnik nicht mit besonderer Ausführlichkeit beschrieben, um das Verständnis der vorliegenden Erfindung nicht unnötigerweise zu erschweren. Der Hinweis in dieser Beschreibung auf „eine einzige Ausführungsform”, „eine Ausführungsform” oder dergleichen bedeutet, dass ein(e) besondere(s) Merkmal, Struktur, Konfiguration oder Eigenschaft, das/die im Zusammenhang mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform der Erfindung vorkommt. Der Ausdruck „bei einer Ausführungsform” oder „in einer Ausführungsform” an diversen Stellen in der Beschreibung bezieht sich somit nicht notwendigerweise immer auf dieselbe Ausführungsform. Ferner können die Merkmale, Strukturen, Konfigurationen oder Kennzeichen auf jede geeignete Weise in einer oder mehreren Ausführungsform(en) kombiniert werden.
  • Die Begriffe „über”, „zu”, „zwischen” und „auf”, wie sie in diesem Dokument verwendet werden, beziehen sich auf eine relative Position einer Schicht in Bezug auf andere Schichten. Eine Schicht, die „über” oder „auf” einer anderen Schicht ist oder an eine andere Schicht „gebondet” ist, kann in direktem Kontakt mit der anderen Schicht sein oder eine oder mehrere dazwischenliegende Schichten haben. Eine Schicht „zwischen” Schichten kann direkt in Kontakt mit den Schichten sein oder eine oder mehrere dazwischenliegende Schichten haben.
  • Eine Ausführungsform der Erfindung ist eine Kobaltverbindung, die eine Kobaltkeimschicht und ein Kobaltfüllmaterial aufweist. Die Keimschicht ist mit einer anderen Zusammensetzung und/oder durch einen anderen Prozess ausgebildet als die, welche zur Ausbildung des Kobaltfüllmaterials benutzt wird/werden. Eine andere Ausführungsform ist eine Kobaltverbindung, die eine Kobaltsteckerschicht und ein Kobaltfüllmaterial aufweist. Die Steckerschicht ist mit einer anderen Zusammensetzung und/oder durch einen anderen Prozess ausgebildet als die, welche zur Ausbildung des Kobaltfüllmaterials benutzt wird/werden. Derartige Kobaltverbindungen sind vorteilhaft, da sie einen niedrigen Widerstand haben (z. B. weniger als Wolfram) und sehr widerstandsfähig gegen Elektronenwanderung sind (z. B. widerstandsfähiger gegen Elektronenwanderung als Kupfer), was die Herstellung von Hochleistungsverbindungsstrukturen ermöglicht.
  • Ein weiterer Vorteil ist, dass Kobaltverbindungen keine Sperrschichten benötigen, die ansonsten benutzt werden, um Kupfermigration zu verhindern. Da die Abmessungen bei der Herstellung herkömmlicher Verbindungen skaliert werden, kann der hohe Widerstand derartiger Sperrschichten die Leistung herkömmlicher Kupferverbindungen in größerem Maße beeinträchtigen.
  • Gemäß einem ersten Aspekt wird eine konforme kobaltbasierte Keimschicht in einer Öffnung in einer dielektrischen Schicht ausgebildet. Ein kobaltbasiertes Füllmaterial wird dann auf die kobaltbasierte Keimschicht aufgebracht oder auf ihr gezüchtet, um eine Kobaltverbindung auszubilden.
  • Beispielsweise veranschaulichen ein Verfahren zur Ausbildung einer Kobaltverbindung mit einer Kobalt enthaltenden Keimschicht und einer Kobalt enthaltenden Füllschicht gemäß Ausführungsformen der vorliegenden Erfindung. veranschaulicht ein Substrat 106 mit einer Oberseite 118, die als Substrat benutzt werden kann, auf dem eine Kobaltverbindung ausgebildet werden kann. Substrat 106 kann einen beliebigen Anteil einer teilgefertigten integrierten Schaltung (IC) aufweisen, auf der letztlich eine Kobaltverbindung hergestellt wird. Typischerweise weist beispielsweise Substrat 106 aktive und passive Vorrichtungen auf, oder diese sind auf Substrat 106 ausgebildet. Wie in dargestellt, ist eine leitfähige Region 150 in Substrat 106 vorhanden, auf der letztlich eine Kobaltverbindung ausgebildet wird. In einer derartigen Ausführungsform wurde das Substrat 106 im Front-End-Of-Line (FEOL) verarbeitet, und die leitfähige Region 150 ist eine Diffusionsregion, die in einem kristallinen Halbleitersubstrat oder einer kristallinen Halbleiterschicht ausgebildet ist; beispielsweise ist die leitfähige Region eine Source- oder Drainregion eines Transistors. In einer anderen derartigen Ausführungsform ist die leitfähige Region 150 eine zugrunde liegende Metallleiterbahn in einer Back-End-Of-Line-Metallisierungsstruktur (BEOL), wie ausführlicher weiter unten im Zusammenhang mit beschrieben wird. Obwohl Ausführungsformen ideal für die Fertigung von Halbleiter-ICs, u. a. beispielsweise Mikroprozessoren, Speicher, ladungsgekoppelte Bauelemente (Charge-Coupled Devices – CCDs), Ein-Chip-Systeme (System-on-Chip-ICs – SOC ICs) oder Basisbandprozessoren, geeignet sein können, können andere Anwendungen auch mikroelektronische Maschinen, MEMS, Laser, optische Vorrichtungen, Packaging-Schichten usw. aufweisen. Daneben können Ausführungsformen auch benutzt werden, um einzelne Halbleitervorrichtungen zu fertigen, z. B. kann eine in diesem Dokument beschriebene Kobaltstruktur dazu dienen, eine Gateelektrode eines Metalloxid-Halbleiter-Transistors (MOS) zu fertigen.
  • Erneut Bezug nehmend auf wird eine dielektrische Schicht 102 über dem Substrat 106 ausgebildet. Die dielektrische Schicht 102 kann aus jedem geeigneten dielektrischen oder isolierenden Material wie u. a. Siliziumdioxid, SiOF, kohlenstoffdotiertem Oxid, einem Glas- oder einem Polymermaterial bestehen. In der dielektrischen Schicht wird eine Öffnung ausgebildet. Die Öffnung legt die leitfähige Region 150 frei, mit der durch eine Kobaltverbindung letztlich Kontakt hergestellt wird. In einer Ausführungsform, wie sie in dargestellt ist, weist die Öffnung eine untere Öffnung 114 (z. B. eine Kontaktdurchgangsbohrung oder einen Kontaktdurchgangsschlitz) mit Seitenwänden 116 und eine obere Öffnung 110 (z. B. einen metallischen Leiterbahngraben) mit Seitenwänden 112 auf, wie dies bei einem Dual-Damascene-Prozess üblich ist. Obwohl zwei Öffnungen dargestellt sind, ist dies so zu verstehen, dass stattdessen auch eine einzige Öffnung in der dielektrischen Schicht 102 ausgebildet werden kann, wie sie z. B. bei einem Single-Damascene-Ansatz Anwendung findet, bei dem nur eine Leiterbahn oder ein Kontaktdurchgang, jedoch nicht beide, in einem einzigen Vorgang gefertigt wird. Die Öffnung oder Öffnungen können in der dielektrischen Schicht 102 mittels bekannten lithographischen und Ätzungstechniken hergestellt werden, die typischerweise bei der Fertigung mittels Damascene- und Dual-Damascene-Prozess benutzt werden. Obwohl nur eine dielektrische Schicht 102 dargestellt ist, können stattdessen auch mehrere Schichten der gleichen oder anderer dielektrischer Materialien benutzt werden, z. B. eine erste dielektrische Schicht mit einer Öffnung 114 darin und eine zweite dielektrische Schicht mit einer Öffnung 112 darin. Zudem ist in einer Ausführungsform und wie in dargestellt die dielektrische Schicht 102 auf einer Ätzstoppschicht 104 ausgebildet, die auf Substrat 106 angeordnet ist. Die Ätzstoppschicht 104 kann aus einem Material wie Siliziumnitrid oder Siliziumoxynitrid gebildet sein.
  • Bezug nehmend auf wird eine Kobaltkeimschicht 120 aufgebracht. Es lässt sich verstehen, dass vor dem Aufbringen der Keimschicht 120 eine Haft-/Sperrschicht ausgebildet werden kann, z. B. eine Tantalnitrid-/Tantalschicht (TNT) oder eine Titannitrid/Titanschicht. In einer anderen Ausführungsform wird jedoch keine Haft- und/oder Sperrschicht benutzt, und die Keimschicht 120 wird direkt auf der dielektrischen Schicht 102 und direkt auf der leitfähigen Region 150 ausgebildet. Die Keimschicht 120 kann auf einer Oberseite 108 der dielektrischen 102 sowie auf der freiliegenden Oberseite 118 des Substrats 106 (z. B. auf der leitfähigen Region 150) ausgebildet sein. Die Kobaltkeimschicht 120 wird auch an den Seitenwänden 116 der oberen Öffnung 114 und den Seitenwänden 112 der unteren Öffnung 110 ausgebildet. Die Keimschicht 120 kann eine konforme Schicht sein, die sich aus einem Material einschließlich Kobalt zusammensetzt. In einer Ausführungsform ist die Kobaltkeimschicht 120 in einer Dicke von weniger als 3 nm und typischerweise 1 nm bis 3 nm ausgebildet. Die Keimschicht 120 kann als Keimbildungsschicht für das Wachstum der nachfolgenden Füllmaterialien dienen. In einer Ausführungsform setzt sich die Keimschicht 120 im Wesentlichen, wenn nicht sogar vollständig, aus Kobalt zusammen. Beispielsweise setzt sich die Keimschicht in einer speziellen derartigen Ausführungsform aus mindestens 50% Kobalt zusammen. „%” der Zusammensetzung bezieht sich hier auf Atom-%. In einer besonderen Ausführungsform setzt sich die Keimschicht aus mindestens 90% Kobalt zusammen. In jedem dieser Fälle kann der nicht aus Kobalt bestehende Rest der Keimschichtzusammensetzung, falls zutreffend, eines oder mehrere der Elemente Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re oder Pd aufweisen. In einer anderen Ausführungsform setzt sich die Keimschicht 120 aus einem kobaltbasierten Verbund- oder Legierungsmaterial zusammen. Beispielsweise setzt sich in einer Ausbildungsform die Keimschicht 120 aus einer schwachen Legierung zusammen, die sich aus circa 0,25–5% eines anderen Elements als Kobalt, wie etwa den oben aufgeführten, zusammensetzt, wobei für die restlichen circa 95+% Kobalt verwendet wird. Eine derartige schwache Legierung kann entweder während des Aufbringens oder der Verarbeitung nach dem Aufbringen Migration der nicht aus Kobalt bestehenden Spezies auf Kobaltflächen oder -grenzflächen implizieren. Die Migration kann eine Diffusionsbarriere für das Kobalt bieten und/oder benutzt werden, um die Haftung des Kobalts an den anderen Schichten zu verbessern. Korngrenzen innerhalb des Kobalts können ebenfalls mit den nicht aus Kobalt bestehenden Spezies gefüllt werden. In anderen Ausführungsformen kann die Keimschicht 120 jedoch auch weniger als 50% Kobalt aufweisen, wird jedoch immer noch als kobaltbasiertes Material bezeichnet. Zu beispielhaften Ausführungsformen von Keimschichten auf kobaltbasierten Verbindungen zählen Kobaltsilizid- oder Kobaltgermanid-Keimschichten. In einer speziellen derartigen Ausführungsform weist die leitfähige Region 150 mindestens ein wenig Germanium (z. B. eine freiliegende dotierte Silizium-Germanium- oder dotierte Germaniumregion oder Metallgermanidregion) auf, und die Keimschicht 120 ist eine kompatible Kobaltgermanid-Schicht. In einer weiteren speziellen derartigen Ausführungsform weist die leitfähige Region 150 mindestens ein wenig Silizium (z. B. eine freiliegende dotierte Siliziumregion oder eine Metallsilizidregion) auf, und die Keimschicht 120 ist eine kompatible Kobaltsilizid-Schicht. Zu den beispielhaften Ausführungsformen von Keimschichten aus kobaltbasierten Legierungen zählt Kobalt legiert mit einem oder mehreren der folgenden Elemente: Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re oder Pd. In den oben beschriebenen Ausführungsformen kann die Kobaltkeimschicht 120 eine kleinkörnige Struktur haben.
  • Die Keimschicht 120 kann aufgebracht oder gezüchtet werden durch chemisches Aufdampfen (Chemical Vapor Deposition – CVD), Atomlagenabscheidung (Atomic Layer Deposition – ALD), physikalische Gasphasenabscheidung (Physical Vapor Deposition – PVD), Galvanisieren, nichtgalvanische Metallisierung oder einen sonstigen geeigneten Prozess, der konforme Dünnschichten aufbringt. In einer Ausführungsform wird die Kobaltkeimschicht 120 so aufgebracht, dass sie eine hochqualitative konforme Schicht ausbildet, die ausreichend und gleichmäßig alle freiliegenden Flächen innerhalb der Öffnungen und Oberseiten bedeckt. Die hochqualitative Keimschicht kann in einer Ausführungsform ausgebildet werden, indem das Kobaltkeimmaterial mit einer langsamen Aufbringungsrate aufgebracht wird, um die konforme Keimschicht gleichmäßig und konsistent aufzubringen. Durch Ausbilden der Keimschicht 120 in konformer Weise kann die Kompatibilität eines anschließend ausgebildeten Füllmaterials mit der zugrunde liegenden Struktur verbessert werden. Insbesondere kann die Keimschicht 120 einen Aufbringungsprozess unterstützen, indem sie eine geeignete Oberflächenenergetik für die Abscheidung darauf schafft.
  • Die Aufbringungsrezepte für Dünnschichten, die Prozesse wie CVD, ALD und PVD benutzen, können je nach gewünschter Prozesszeit, Dicke und Konformitätsqualität variieren. Wenn beispielsweise CVD für die Abscheidung benutzt wird, kann die Keimschicht 120 eine konforme Dünnschicht schneller schaffen, als ein ALD-Prozess benötigen würde, um die gleiche Schicht aufzubringen; doch die Qualität der durch den CVD-Prozess aufgebrachten Dünnschicht kann geringer sein als die Qualität der durch den ALD-Prozess aufgebrachten Dünnschicht. In einer anderen Ausführungsform wird die Keimschicht 120 durch einen PVD-Prozess aufgebracht. Der PVD-Prozess kann mit einem erhöhten Abstand zwischen dem aufnehmenden Substrat und dem entsprechenden Sputterziel durchgeführt werden, um eine hochkonforme Dünnschicht auszubilden.
  • Bezug nehmend auf kann ein Füllmaterial 122 auf den freiliegenden Oberflächen der Keimschicht 120 ausgebildet werden, so dass das Füllmaterial 122 vollständig die Öffnungen 110 und 114 ausfüllt und auf der Oberseite der Kobaltkeimschicht 120 auf der Oberseite 108 des Dielektrikums 102 ausgebildet wird. Eine Naht 124 kann innerhalb der Öffnungen 110, 114 während des Aufbringens des Füllmaterials 122 ausgebildet werden. In einer Ausführungsform kann Füllmaterial 122 mit einem der vorgenannten Elemente dotiert oder legiert werden, die mit der Keimschicht 120 legierbar sind. Beispielsweise setzt sich in einer Ausbildungsform das Füllmaterial 122 aus einer schwachen Legierung zusammen, die sich aus circa 0,25–5% eines anderen Elements als Kobalt, wie etwa den oben aufgeführten, zusammensetzt, wobei für die restlichen circa 95+% Kobalt verwendet wird. Eine derartige schwache Legierung kann entweder während des Aufbringens oder der Verarbeitung nach dem Aufbringen Migration der nicht aus Kobalt bestehenden Spezies auf Kobaltflächen oder -grenzflächen implizieren. Die Migration kann eine Diffusionsbarriere für das Kobalt bieten und/oder benutzt werden, um die Haftung des Kobalts an den anderen Schichten zu verbessern. Korngrenzen innerhalb des Kobalts können ebenfalls mit den nicht aus Kobalt bestehenden Spezies gefüllt werden. In einer Ausführungsform setzt sich das Füllmaterial 122 im Wesentlichen nur aus Kobalt zusammen. In einer anderen Ausführungsform ist das Füllmaterial 122 zu mindestens 90% Kobalt. In noch einer anderen Ausführungsform setzt sich das Füllmaterial 122 zu mindestens 50% aus Kobalt zusammen.
  • Das Füllmaterial 122 kann anders zusammengesetzt sein als die Keimschicht 120. Beispielsweise kann die Keimschicht 120 sowohl aus Silizium als auch Kobalt zusammengesetzt sein, während sich das Füllmaterial 122 nur aus Kobalt zusammensetzt. In einem anderen Beispiel kann die Keimschicht 120 aus einer ersten kobaltbasierten Legierung (wie die oben beschriebenen) zusammengesetzt sein, während das Füllmaterial 122 aus einer anderen, zweiten Legierung wie etwa einer kobaltbasierten Legierung zusammengesetzt sein kann. In einer Ausführungsform kann das Füllmaterial 122 eine andere Kornstruktur als die Keimschicht 120 haben. Beispielsweise kann die Keimschicht 120 eine kleinere Kornstruktur als die Kornstruktur des Füllmaterials 122 haben.
  • In einer Ausführungsform der Erfindung kann das Kobaltfüllmaterial 122 durch einen Prozess wie u. a. CVD, ALD, PVD, Galvanisieren oder nichtgalvanische Metallisierung ausgebildet werden. In einer Ausführungsform kann sich das zum Ausbilden des Füllmaterials 122 benutzte Prozessverfahren vom Prozess unterscheiden, der zum Ausbilden der Keimschicht 120 benutzt wird. Weiterhin kann die Keimschicht 120 konform ausgebildet werden, während das Füllmaterial 122 gemäß einem nichtkonformen oder Bottom-up-Ansatz ausgebildet wird. Beispielsweise kann die Keimschicht 120 durch einen ALD-Aufbringungsprozess ausgebildet werden, der eine konforme Schicht auf freiliegenden Flächen des aufnehmenden Substrats ausbildet, während das Füllmaterial 122 durch einen PVD-Prozess ausgebildet wird, der das Füllmaterial gerichtet auf die Oberflächen der Keimschicht 120 sputtert, mit höheren Aufbringungsraten auf den ebenen Flächen als auf Seitenflächen. In einem anderen Beispiel kann die Keimschicht 120 durch einen ALD-Aufbringungsprozess ausgebildet werden, der eine konforme Schicht auf freiliegenden Oberflächen des aufnehmenden Substrats ausbildet, während das Füllmaterial 122 durch einen Galvanisierprozess ausgebildet werden kann, der das Füllmaterial aus Flächen der Keimschicht 120 züchtet. In noch einem anderen Beispiel kann die Keimschicht 120 durch einen CVD-Aufbringungsprozess und das Füllmaterial durch einen PVD-Prozess ausgebildet werden.
  • In einer anderen Ausführungsform können die Keimschicht 120 und das Füllmaterial 122 durch denselben Prozess (z. B. ALD, CVD oder PVD), jedoch mit unterschiedlichen Aufbringungsparametern wie Druck, Aufbringungsrate, Temperatur usw., aufgebracht werden. Beispielsweise können die Keimschicht 120 und das Füllmaterial 122 durch einen CVD-Prozess aufgebracht werden; wobei sich jedoch die bei der CVD-Verarbeitung für die Keimschicht benutzte Parametergruppe, wie Aufbringungsdruck und -temperatur, von der bei der CVD-Verarbeitung für das Füllmaterial 122 benutzten Parametergruppe unterscheiden kann. In einem anderen Beispiel werden die Keimschicht und das Füllmaterial durch einen PVD-Prozess ausgebildet, doch kann die Keimschicht durch einen PVD-Prozess mit einem größeren Abstand zwischen dem Ziel und dem aufnehmenden Substrat als beim PVD-Prozess ausgebildet werden, der zum Ausbilden des Füllmaterials benutzt wird. In einer anderen Ausführungsform wird das metallische Füllmaterial durch einen in Kolonnen erfolgenden PVD-Prozess ausgebildet, während die Keimschicht durch einen nicht in Kolonnen erfolgenden PVD-Prozess ausgebildet wird. Oder alternativ wird die Keimschicht durch einen ALD-Prozess mit einer geringeren Aufbringungsrate ausgebildet als der Aufbringungsrate des ALD-Prozesses, die zum Ausbilden des Füllmaterials 122 benutzt wird, so dass die Keimschicht 120 konformer als das Füllmaterial 122 ausgebildet wird.
  • Bezug nehmend auf kann optional ein Glühprozess erfolgen, um die aufgebrachte Verbindungsschicht aufzuschmelzen. Die Naht 124 in kann nach dem Glühprozess entfernt werden, so dass eine feste Struktur innerhalb der Öffnungen 110 und 114 in der dielektrischen Schicht 102 ausgebildet wird. Der Glühprozess kann dazu beitragen, größere Kornstrukturen innerhalb des Füllmaterials 122 zu züchten, was den Widerstand reduziert und Verunreinigungen aus schlechten Kornstrukturen austreibt. In einer Ausführungsform benutzt der Glühprozess Formiergase, etwa u. a. Gase wie Stickstoff, Wasserstoff und Argon. Weiterhin kann der Glühprozess bei einer Temperatur durchgeführt werden, die niedriger als der Wärmehaushalt der Backend-Strukturen ist. Beispielsweise wird der Glühprozess in einer Ausführungsform bei 300°C bis 400°C durchgeführt. In einer anderen Ausführungsform wird der Glühprozess bei einer Temperatur ausgeführt, die höher als der Schmelzpunkt des Füllmaterials 122, jedoch niedriger als der Wärmehaushalt der Backend-Strukturen ist.
  • In noch einer anderen Ausführungsform kann optional ein Zyklusverfahren benutzt werden, um die Verbindungsschicht 122 innerhalb der Öffnungen 114 und 110 ohne die Naht 124 aufzubringen. Ein Zyklus kann eine Aufbringung des Füllmaterials 122 und einen Glühprozess implizieren. Der Glühvorgang eines Zyklus kann auf eine Temperatur und Zeitdauer eingestellt werden, um kurz das Füllmaterial aufzuschmelzen, um die Kantenabdeckung zu optimieren. Der Aufbringungsvorgang eines Zyklus kann ein kurzes Aufbringen sein, um weniger Füllmaterial aufzubringen, so dass mehrere Vorgänge erforderlich sind, um die Kontaktdurchgangs- und Leiterbahnöffnungen 114 und 110 vollständig zu füllen. In einer Ausführungsform sind weniger als 5 Zyklen notwendig, um das Füllmaterial 122 ohne eine Naht 124 aufzubringen.
  • Bezug nehmend auf kann eine chemischmechanische Planarisierung (Chemical Mechanical Planarization – CMP) durchgeführt werden, um das Füllmaterial 122 und die Keimschicht 120 zu entfernen, die oberhalb der Oberseite 108 der dielektrischen Schicht 102 angeordnet sind. In einer Ausführungsform kann der CMP-Prozess ein zeitgesteuerter CMP-Prozess sein, der zeitlich so gesteuert wird, dass er an der Oberseite 108 der dielektrischen Schicht der Leiterbahn stoppt. In einer anderen Ausführungsform kann der CMP-Prozess die Oberseite 108 der dielektrischen Schicht der Leiterbahn als Stoppschicht benutzen. Da die Dicke des oberhalb der Oberseite der dielektrischen Schicht der Leiterbahn aufgebrachten Füllmaterials variieren kann, kann die Benutzung der Oberseite 108 als Stoppschicht ein zuverlässigeres Verfahren sein. In einer alternativen Ausführungsform wird ein Ätzprozess benutzt, um das Füllmaterial 122 und die Keimschicht 120 zu entfernen, die oberhalb der Oberseite 108 der dielektrischen Schicht 102 angeordnet sind.
  • veranschaulicht einen Querschnitt 200 eines Anteils einer IC-Struktur mit kobaltbasierten metallischen Verbindungen gemäß einer Ausführungsform der vorliegenden Erfindung. Ein Stapel dielektrischer Schichten 102 weist metallische Verbindungen 124 auf, die Keimschichten 120 und metallische Füllschichten 124 haben. Der Anteil der in dargestellten IC-Struktur kann ein Anteil einer Back-End-Of-Line-Metallisierungsstruktur (BEOL) sein, wie sie beispielsweise in einem Mikroprozessor-Die oder Speicher-Die zu finden ist.
  • ist ein Ablaufdiagramm 300, das ein Verfahren zur Ausbildung einer kobaltbasierten metallischen Verbindung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei 302 wird eine Öffnung in einer dielektrischen Schicht ausgebildet, um eine leitfähige Region in einem Substrat freizulegen. Bei 304 wird eine Kobaltkeimschicht über dem Substrat in Kontakt mit der leitfähigen Region sowie über der dielektrischen Schicht und an Seitenwänden der Öffnung ausgebildet. Bei 306 wird ein Füllmaterial auf der Keimschicht ausgebildet und füllt die Öffnung. Das Füllmaterial setzt sich aus einem kobaltbasierten Material zusammen. Bei 308 wird in einer optionalen Ausführungsform Wärme beaufschlagt, um das Füllmaterial aufzuschmelzen. Bei 310 werden das Füllmaterial und das Keimschichtmaterial, die oberhalb einer Oberseite der dielektrischen Schicht angeordnet sind, entfernt. In einer derartigen Ausführungsform weisen das Füllmaterial und die Keimschicht beide Kobalt auf, haben jedoch unterschiedliche Zusammensetzungen. In einer anderen derartigen Ausführungsform weisen das Füllmaterial und die Keimschicht beide Kobalt auf, werden jedoch durch unterschiedliche Aufbringungs- oder Zuchtverfahren ausgebildet. In noch einer anderen derartigen Ausführungsform weisen das Füllmaterial und die Keimschicht beide Kobalt auf, haben jedoch unterschiedliche Materialzusammensetzungen und werden durch unterschiedliche Aufbringungs- oder Zuchtverfahren ausgebildet.
  • In einem zweiten Aspekt wird ein kobaltbasierter Stecker in einem unteren Anteil (z. B. einer Kontaktdurchgangsbohrung oder einem Kontaktdurchgangsschlitz) einer Öffnung in einer dielektrischen Schicht ausgebildet. Eine kobaltbasierte leitfähige Leiterbahn wird dann auf dem kobaltbasierten Stecker in einem oberen Anteil (z. B. einem metallischen Leiterbahngraben) der Öffnung ausgebildet, um eine Kobaltverbindung auszubilden.
  • Beispielsweise veranschaulichen ein anderes Verfahren des Ausbildens einer kobaltbasierten metallischen Verbindung gemäß einer Ausführungsform der Erfindung. Wie in dargestellt, beginnt das Verfahren mit der gleichen Struktur wie im Zusammenhang mit veranschaulicht und beschrieben.
  • Bezug nehmend auf wird ein Stecker 420 in der leitfähigen Region 150 des Substrats 106 ausgebildet. In einer Ausführungsform wird der Stecker 420 wie dargestellt innerhalb der unteren Öffnung 114 der dielektrischen Schicht 102 so ausgebildet, dass die untere Öffnung 114 vollständig mit dem Steckermaterial 420 gefüllt wird. In einer anderen Ausführungsform kann die Oberseite des Steckers 420 jedoch nicht planar mit der Oberseite der unteren Öffnung 114 sein. Beispielsweise kann die Oberseite des Steckers 420 höher oder niedriger als die Oberseite der unteren Öffnung sein. In einer anderen Ausführungsform kann die Oberseite des Steckers 420 eine pilzförmige Wölbung infolge des Wachstumsprofils während der Ausbildung des Steckers 420 ausbilden.
  • In einer Ausführungsform ist der Stecker 420 gemäß einem Bottom-up-Ansatz ausgebildet. Dies bedeutet, dass der Stecker 420 nicht durch konformes Aufbringen über der Struktur in ausgebildet ist. Beispielsweise erfolgt in einer Ausführungsform das Ausbilden des Steckers 420 durch selektives Aufbringen auf die oder Züchten aus der Fläche der leitfähigen Region 150. In einer speziellen Ausführungsform wird der Stecker 420 durch nichtgalvanische Metallisierung des Steckermaterials auf eine freiliegende und kompatible Fläche der leitfähigen Region 150 ausgebildet. Beispielsweise hat die leitfähige Region 150 eine obere metallisierte Fläche oder eine Fläche, die Metall wie Kobalt (Co), Kupfer (Cu) oder Wolfram (W) enthält, und ein kobaltbasierter Stecker 420 wird durch nichtgalvanisches Aufbringen ausgebildet, das Bottom-up-Züchten aus der metallisierten oder Metall enthaltenden Fläche der leitfähigen Region 150 impliziert. Bei einem derartigen Prozess wird die metallisierte oder Metall enthaltende Fläche der leitfähigen Region 150 als Keimbildungsort für das Material des Steckers 420 benutzt. In anderen Ausführungsformen können andere Bottom-up-Füll- und -Wachstumsaufbringungsansätze wie u. a. Galvanisieren benutzt werden. Ein Bottom-up-Füllansatz ist ein Ansatz, bei dem eine Aufbringungsrate schneller auf planaren oder flachen Flächen als an senkrechten Seitenwänden ist.
  • Der Stecker 420 kann ein kobaltbasierter Stecker sein, der sich aus mindestens 50% Kobalt zusammensetzt. „%” der Zusammensetzung bezieht sich hier auf Atom-%. In einer besonderen Ausführungsform setzt sich der Stecker 420 aus mindestens 90% Kobalt zusammen. In jedem dieser Fälle kann der nicht aus Kobalt bestehende Rest der Zusammensetzung des Steckers 420, falls zutreffend, eines oder mehrere der Elemente Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re oder Pd aufweisen. In einer anderen Ausführungsform setzt sich der Stecker 420 aus einem kobaltbasierten Verbund- oder Legierungsmaterial zusammen. Beispielsweise setzt sich in einer Ausbildungsform der Stecker 420 aus einer schwachen Legierung zusammen, die sich aus circa 0,25–5% eines anderen Elements als Kobalt, wie etwa den oben aufgeführten, zusammensetzt, wobei für die restlichen circa 95+% Kobalt verwendet wird. Eine derartige schwache Legierung kann entweder während des Aufbringens oder der Verarbeitung nach dem Aufbringen Migration der nicht aus Kobalt bestehenden Spezies auf Kobaltflächen oder -grenzflächen implizieren. Die Migration kann eine Diffusionsbarriere für das Kobalt bieten und/oder benutzt werden, um die Haftung des Kobalts an den anderen Schichten zu verbessern. Korngrenzen innerhalb des Kobalts können ebenfalls mit den nicht aus Kobalt bestehenden Spezies gefüllt werden. In anderen Ausführungsformen kann der Stecker 420 jedoch auch weniger als 50% Kobalt aufweisen, wird jedoch immer noch als kobaltbasiertes Material bezeichnet. Zu beispielhaften Ausführungsformen von kobaltbasierten Verbundmaterialien für den Stecker 420 zählen Kobaltsilizid- oder Kobaltgermanid-Steckermaterialien. In einer speziellen derartigen Ausführungsform weist die leitfähige Region 150 mindestens ein wenig Germanium (z. B. eine freiliegende dotierte Silizium-Germanium- oder dotierte Germaniumregion oder Metallgermanidregion) auf, und das Material des Steckers 420 ist eine kompatible Kobaltgermanid-Schicht. In einer weiteren speziellen derartigen Ausführungsform weist die leitfähige Region 150 mindestens ein wenig Silizium (z. B. eine freiliegende dotierte Siliziumregion oder eine Metallsilizidregion) auf, und das Material des Steckers 420 ist eine kompatible Kobaltsilizid-Schicht. Zu den beispielhaften Ausführungsformen kobaltbasierter Legierungsmaterialien für den Stecker 420 zählt Kobalt legiert mit einem oder mehreren der folgenden Elemente: Al, Ni, Cu, Ag, Au, Mn, Ti, V, Cr, Fe, Ta, W, Ru, P, B, C, N, Si, Ge, Mg, Zn, Rh, Pt, Cd, Hf, In, Sn, C, O, Be, Ca, Zr, Nb, Mo, Ir, Re oder Pd. In den oben beschriebenen Ausführungsformen kann der Kobaltstecker 420 eine kleinkörnige Struktur haben.
  • Bezug nehmend auf kann die Vorbehandlung 422 optional auf der freiliegenden Fläche des Steckers 420 und der Oberseite 108 der dielektrischen Schicht 102 durchgeführt werden. Die Vorbehandlung erfolgt durch einen Plasmaprozess oder Ionenbeschussprozess, um die Haftung einer später ausgebildeten Verbindung an der behandelten Fläche zu verbessern. In einer Ausführungsform kann die Vorbehandlung in einer Plasmakammer bei einer Temperatur, die sich in einem Bereich von Zimmertemperatur bis ca. 300°C bewegt, für ca. 20 bis 60 Sekunden mit Hilfe von beispielsweise H2/He-Plasma oder Ar-Plasma erfolgen. In einer anderen Ausführungsform kann die Vorbehandlung den Beschuss mit Argonionen aufweisen. Es ist einzusehen, dass eine derartige Vorbehandlung in anderen Phasen des Prozessflusses, z. B. vor dem Ausbilden von Keimschichten und/oder Steckermaterialien erfolgen kann.
  • Bezug nehmend auf wird ein Füllmaterial 424 auf dem Stecker 420 innerhalb der oberen Öffnung 110 und auf der Oberseite 108 der dielektrischen Schicht 102 ausgebildet. Eine Naht 426 kann innerhalb der oberen Öffnung 110 während des Aufbringens des Füllmaterials 424 ausgebildet werden. In einer Ausführungsform setzt sich das Füllmaterial 424 aus einem Material zusammen, das Kobalt enthält. Beispielsweise kann das Füllmaterial aus Materialien zusammengesetzt und durch Prozesse aufgebracht werden, die oben für das Füllmaterial 122 beschrieben werden. Weiterhin kann das Füllmaterial 424 vom Material für den Stecker 420 in seiner Zusammensetzung und/oder Aufbringungstechnik in einer Art und Weise abweichen, die ähnlich der oben für optionale Unterschiede zwischen Keimschicht 120 und Füllmaterial 122 beschriebenen Art ist.
  • Bezug nehmend auf kann optional ein Glühprozess durchgeführt werden, um das aufgebrachte Füllmaterial 424 aufzuschmelzen. Die Naht 426 in kann nach dem Glühprozess entfernt werden, so dass eine feste Struktur innerhalb der Öffnungen 110 und 114 innerhalb der dielektrischen Schicht 102 ausgebildet wird. Der Glühprozess kann das Züchten größerer Kornstrukturen innerhalb des Füllmaterials 424 ermöglichen, was den Widerstand reduziert und Verunreinigungen aus andernfalls schlechten Kornstrukturen austreibt. In einer Ausführungsform impliziert der Glühprozess die Benutzung von Formiergasen, etwa u. a. Gase wie Stickstoff, Wasserstoff und Argon. Weiterhin kann der Glühprozess bei einer Temperatur durchgeführt werden, die niedriger als der Wärmehaushalt der Backend-Strukturen ist. Beispielsweise wird der Glühprozess in einer Ausführungsform bei 300°C bis 400°C durchgeführt. In einer anderen Ausführungsform wird der Glühprozess bei einer Temperatur ausgeführt, die höher als der Schmelzpunkt des Füllmaterials 424, jedoch niedriger als der Wärmehaushalt der Backend-Strukturen ist.
  • In noch einer anderen Ausführungsform kann optional ein Zyklusverfahren benutzt werden, um das Füllmaterial 424 innerhalb der Öffnung 110 ohne die Naht 426 aufzubringen. Ein Zyklus kann eine einzelne Aufbringung des Füllmaterials 424 und einen einzelnen Glühprozess implizieren. Der Glühvorgang eines Zyklus kann auf eine Temperatur und Zeitdauer eingestellt werden, um kurz das Füllmaterial 424 aufzuschmelzen, um die Kantenabdeckung zu optimieren. Der Aufbringungsvorgang eines Zyklus kann ein kurzes Aufbringen sein, um weniger Füllmaterial 424 aufzubringen, so dass mehrere Vorgänge erforderlich sind, um die obere Öffnung 110 vollständig zu füllen. In einer Ausführungsform sind weniger als 5 Zyklen notwendig, um das Füllmaterial 424 ohne eine Naht 426 aufzubringen.
  • Bezug nehmend auf kann ein CMP-Prozess durchgeführt werden, um das Füllmaterial 424 oberhalb der Oberseite 108 der dielektrischen Schicht 102 zu entfernen, um die kobaltbasierte Struktur 428 bereitzustellen. In einer Ausführungsform kann der CMP-Prozess ein zeitgesteuerter CMP-Prozess sein, der zeitlich so gesteuert wird, dass er an der Oberseite 108 der dielektrischen Schicht der Leiterbahn stoppt. In einer anderen Ausführungsform kann der CMP-Prozess die Oberseite 108 der dielektrischen Schicht 102 als Stoppschicht benutzen. Da die Dicke des oberhalb der Oberseite 108 der dielektrischen Schicht 102 aufgebrachten Füllmaterials variieren kann, kann die Benutzung der Oberseite 108 als Stoppschicht ein zuverlässigeres Verfahren sein. In einer alternativen Ausführungsform wird ein Ätzprozess benutzt, um das Füllmaterial 424 oberhalb der Oberseite 108 der dielektrischen Schicht 102 zu entfernen.
  • In einem dritten Aspekt wird ein kobaltbasierter Stecker in einem unteren Anteil (z. B. einer Kontaktdurchgangsbohrung oder einem Kontaktdurchgangsschlitz) einer Öffnung in einer dielektrischen Schicht ausgebildet. Als nächstes wird eine kobaltbasierte Keimschicht in einem oberen Anteil (z. B. einem metallischen Leiterbahngraben) der Öffnung über dem kobaltbasierten Stecker ausgebildet. Eine kobaltbasierte leitfähige Leiterbahn wird dann auf der kobaltbasierten Keimschicht ausgebildet, um den oberen Anteil der Öffnung zu füllen, um eine Kobaltverbindung auszubilden.
  • Beispielsweise veranschaulichen ein Verfahren zur Ausbildung einer Kobaltverbindung mit einer Kobalt enthaltenden Keimschicht und einer Kobalt enthaltenden Füllschicht gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in dargestellt, beginnt das Verfahren mit der gleichen Struktur wie im Zusammenhang mit veranschaulicht und beschrieben. Dann wird unter Bezugnahme auf der im Zusammenhang mit beschriebene kobaltbasierte Stecker 420 in der unteren Öffnung 114 der dielektrischen Schicht 102 auf der leitfähigen Region 150 des Substrats 106 ausgebildet. Auf diese Weise kann die daraus resultierende Struktur der wie oben für die Struktur der beschrieben sein.
  • Bezug nehmend auf wird eine kobaltbasierte Keimschicht 524 konform mit der Struktur der aufgebracht. Beispielsweise wird die kobaltbasierte Keimschicht 524 in einer Ausführungsform in der oberen Öffnung 114 der dielektrischen Schicht 102 und auf dem freiliegenden Stecker 420 ausgebildet. Die Zusammensetzung und das Verfahren zum Ausbilden der Keimschicht 524 können wie für die Keimschicht 120 der beschrieben sein. Wie im Zusammenhang mit beschrieben, kann weiterhin vor dem Aufbringen der Keimschicht 524 eine Sperrschicht ausgebildet werden.
  • Bezug nehmend auf wird ein Füllmaterial 526 auf der Keimschicht 524 innerhalb der oberen Öffnung 110 und auf der Oberseite 108 der dielektrischen Schicht 102 ausgebildet. Eine Naht 528 kann innerhalb der Öffnung 110 nach dem Aufbringen des Füllmaterials 526 ausgebildet werden. Die Zusammensetzung und das Verfahren zum Ausbilden der Füllmaterialschicht 526 kann wie für das Füllmaterial 122 der beschrieben sein. Weiterhin kann das Füllmaterial 526 von dem Material der Keimschicht 524 in seiner Zusammensetzung und/oder Aufbringungstechnik in einer Art und Weise abweichen, die ähnlich der oben für optionale Unterschiede zwischen Füllmaterial 122 und Keimschicht 120 beschriebenen Art ist. Obwohl der Stecker 420, die Keimschicht 524 und das Füllmaterial 526 zudem alle kobaltbasiert sind, können sie alle voneinander in Zusammensetzung und/oder Aufbringungstechnik abweichen, wie dies oben für optionale Unterschiede zwischen Füllmaterial 122 und Keimschicht 120 sowie zwischen Füllmaterial 424 und Stecker 420 beschrieben wird.
  • Bezug nehmend auf kann optional ein Glühprozess erfolgen, um das aufgebrachte Füllmaterial 526 aufzuschmelzen. Die Naht 528 in kann nach dem Glühprozess entfernt werden, so dass eine feste Struktur innerhalb der Öffnung 110 der dielektrischen Schicht 102 ausgebildet wird. Der Glühprozess kann das Züchten größerer Kornstrukturen innerhalb des Füllmaterials 526 ermöglichen, was den Widerstand reduziert und Verunreinigungen aus schlechten Kornstrukturen austreibt. In einer Ausführungsform impliziert der Glühprozess die Benutzung von Formiergasen, etwa u. a. Gase wie Stickstoff, Wasserstoff und Argon. Weiterhin kann der Glühprozess bei einer Temperatur durchgeführt werden, die niedriger als der Wärmehaushalt der Backend-Strukturen ist. Beispielsweise wird der Glühprozess in einer Ausführungsform bei 300°C bis 400°C durchgeführt. In einer anderen Ausführungsform wird der Glühprozess bei einer Temperatur ausgeführt, die höher als der Schmelzpunkt des Füllmaterials 526, jedoch niedriger als der Wärmehaushalt der Backend-Strukturen ist.
  • In noch einer anderen Ausführungsform kann optional ein Zyklusverfahren benutzt werden, um das Füllmaterial 526 innerhalb der Öffnung 110 ohne die Naht 528 aufzubringen. Ein Zyklus kann eine Aufbringung des Füllmaterials 526 und einen Glühprozess implizieren. Der Glühvorgang eines Zyklus kann auf eine Temperatur und Zeitdauer eingestellt werden, um kurz das Füllmaterial aufzuschmelzen, um die Kantenabdeckung zu optimieren. Der Aufbringungsvorgang eines Zyklus kann ein kurzes Aufbringen sein, um weniger Füllmaterial aufzubringen, so dass mehrere Vorgänge erforderlich sind, um die Öffnung 510 vollständig zu füllen. In einer Ausführungsform sind weniger als 5 Zyklen notwendig, um das Füllmaterial 526 ohne eine Naht 528 aufzubringen.
  • Bezug nehmend auf kann ein CMP-Prozess durchgeführt werden, um das Füllmaterial 526 und die Keimschicht 524, die oberhalb der Oberseite 108 der dielektrischen Schicht 102 angebracht sind, zu entfernen, um die kobaltbasierte Struktur 530 bereitzustellen. In einer Ausführungsform kann der CMP-Prozess ein zeitgesteuerter CMP-Prozess sein, der zeitlich so gesteuert wird, dass er an der Oberseite 108 der dielektrischen Schicht 102 stoppt. In einer anderen Ausführungsform kann der CMP-Prozess die Oberseite 108 der dielektrischen Schicht 102 als Stoppschicht benutzen. Da die Dicke des oberhalb der Oberseite 108 der dielektrischen Schicht 102 aufgebrachten Füllmaterials variieren kann, kann die Benutzung der Oberseite 108 als Stoppschicht ein zuverlässigeres Verfahren sein. In einer anderen Ausführungsform wird ein Ätzprozess benutzt, um das Füllmaterial 526 und die Keimschicht 524 zu entfernen, die oberhalb der Oberseite 108 der dielektrischen Schicht 102 angeordnet sind.
  • ist ein Ablaufdiagramm 600, das ein Verfahren zur Ausbildung einer kobaltbasierten metallischen Verbindung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei 602 wird eine Öffnung in einer dielektrischen Schicht ausgebildet, um eine leitfähige Region in einem Substrat freizulegen. Bei 604 wird ein Kobaltstecker in einem unteren Anteil der Öffnung in Kontakt mit der leitfähigen Region ausgebildet. Bei 606 wird ein Füllmaterial auf dem Stecker ausgebildet und füllt die Öffnung. Das Füllmaterial setzt sich aus einem kobaltbasierten Material zusammen. Bei 608 wird in einer optionalen Ausführungsform Wärme beaufschlagt, um das Füllmaterial aufzuschmelzen. Bei 610 wird das oberhalb einer Oberseite der dielektrischen Schicht angeordnete Füllmaterial entfernt. In einer derartigen Ausführungsform weisen das Füllmaterial und der Stecker beide Kobalt auf, haben jedoch unterschiedliche Zusammensetzungen. In einer anderen derartigen Ausführungsform weisen das Füllmaterial und der Stecker beide Kobalt auf, werden jedoch durch unterschiedliche Aufbringungs- oder Zuchtverfahren ausgebildet. In noch einer anderen derartigen Ausführungsform weisen das Füllmaterial und der Stecker beide Kobalt auf, haben jedoch unterschiedliche Materialzusammensetzungen und werden durch unterschiedliche Aufbringungs- oder Zuchtverfahren ausgebildet. In einer anderen Ausführungsform wird eine Keimschicht zwischen dem Stecker und dem Füllmaterial ausgebildet. Die Keimschicht kann eine kobaltbasierte Schicht sein.
  • In einem vierten Aspekt ist eine metallische Gateelektrode einer Halbleitervorrichtung zumindest teilweise aus Kobalt zusammengesetzt. Das bedeutet, dass Ausführungsformen der vorliegenden Erfindung nicht darauf beschränkt sein müssen, kobaltbasierte Verbindungen auszubilden.
  • In einem Bespiel stellt einen auf einem Substrat 702 angefertigten Metalloxid-Halbleiter-Feldeffekttransistor (Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 700 gemäß einer Ausführungsform der vorliegenden Erfindung dar. Eine Gatedielektrikumschicht 704 ist oberhalb einer Kanalregion 706 angeordnet, und eine Gateelektrode 708 ist oberhalb der Gatedielektrikumschicht 704 angeordnet. Die Gatedielektrikumschicht 704 und die Gateelektrode 708 können durch die Gate-Isolierabstandshalter 710 isoliert sein. Spitzenverlängerungen 712 können durch Implantieren von Dotierungsstoffatomen in das Substrat 702 ausgebildet werden. Source- und Drainregionen, z. B. spannungsinduzierende Source-/Drainregionen 720, können ausgebildet werden, indem selektiv eine Epitaxiefolie in ausgeätzten Anteilen des Substrats 702 gezüchtet wird, und werden entweder in Situ oder nach der Epitaxiefolienzüchtung oder beidem dotiert. In einer Ausführungsform können Spitzenverlängerungen 712 gleichzeitig mit den Source- und Drainregionen ausgebildet werden, um „Epi”-Spitzenverlängerungen zu schaffen. In typischen MOS-FETs setzt sich die Kanalregion 706 aus einem Halbleitermaterial wie etwa monokristallinem Silizium zusammen. In einer Ausführungsform ist die Gateelektrode 708 eine metallische Gateelektrode, z. B. basiert die Austrittsarbeit der Gateelektrode 700 auf einer metallischen oder metallhaltigen Schicht. In einer derartigen Ausführungsform setzt sich die metallische Gateelektrode zumindest in gewissem Umfang aus Kobalt zusammen. Beispielsweise weist die metallische Gateelektrode 708 in einer speziellen Ausführungsform eine kobaltbasierte Austrittsarbeit-Einstellschicht 700A und ein darauf angeordnetes zusätzliches Füllmetall 700B auf wie in dargestellt. In einer anderen speziellen Ausführungsform setzt sich die gesamte Gateelektrode 708 aus einem einzigen kobaltbasierten Material zusammen. In noch einer anderen speziellen Ausführungsform ist nur das Füllmaterial 770B der Gateelektrode 708 kobaltbasiert, während die Austrittsarbeit-Einstellschicht 700A kein Kobalt aufweist. In jedem dieser Fälle wird das kobaltbasierte Material oder die kobaltbasierte Schicht durch ein oben beschriebenes Verfahren ausgebildet. Beispielsweise setzt sich das kobaltbasierte Material oder die kobaltbasierte Schicht aus mindestens 90% Kobalt zusammen. In einer speziellen derartigen Ausführungsform setzt sich das kobaltbasierte Material oder die kobaltbasierte Schicht aus einer schwachen Legierung zusammen, die rund 0,25–5% eines anderen Elements als Kobalt hat, wobei der Rest rund 95+% Kobalt ist.
  • Zudem ist zu beachten, dass der MOS-FET 700 eine planare Vorrichtung sein oder einen dreidimensionalen Körper aufweisen kann, wie z. B. in einem Doppel-Gate-, Fin-FET-, Tri-Gate- oder Gate-all-around-Transistor. Als solches kann das Substrat 702 ein planares Substrat sein oder eine Querschnittansicht eines dreidimensionalen Körpers darstellen. Weiterhin können in einer Ausführungsform die Gateelektrode 708 und speziell eine metallische Gateelektrode mit Hilfe eines Ersatz-Gateprozesses gefertigt werden, bei dem ein Blind-Gate (wie ein polykristallines Silizium- oder Dielektrikum-Blind-Gate) durch einen Planarisierungsprozess freigelegt und dann entfernt wird, um eine Öffnung auszubilden. Die Öffnung wird dann mit einem metallischen Gate (z. B. einer metallischen Gateelektrode, einschließlich Kobalt) gefüllt. Alles Material, das während eines derartigen Füllvorgangs oberhalb der Dielektrikum-Zwischenschicht 740 ausgebildet wurde, kann danach durch chemischmechanisches Polieren (CMP) entfernt werden. Bei einem derartigen Ersatz-Gateprozessablauf ist zu beachten, dass die Gatedielektrikumschicht auch ersetzt werden kann, was dann eine Gatedielektrikumschicht ergibt, die Seitenwandanteile hat, die zwischen der Gateelektrode 708 und den Abstandshaltern 710 ausgebildet werden wie in dargestellt. Schließlich ist zu beachten, dass aus Gründen der Übersichtlichkeit nur einige Merkmale des MOS-FET 700 dargestellt werden. Zu beachten ist, dass Isolierschichten, z. B. Dielektrikum-Zwischenschicht 740, und Metallisierungszuleitungsschichten, die benutzt werden, um den MOS-FET 700 zu integrieren, z. B. in eine integrierte Schaltung, ebenfalls mit einbezogen werden können wie in der Technik ausreichend bekannt.
  • veranschaulicht eine Rechenvorrichtung 800 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Rechenvorrichtung 800 beherbergt eine Leiterplatte 802. Die Leiterplatte 802 kann eine Reihe von Komponenten aufweisen, u. a. einschließlich eines Prozessors 804 und mindestens eines Kommunikationschips 806. Der Prozessor 804 ist physisch und elektrisch an die Leiterplatte 802 angeschlossen. In einigen Implementierungen ist der mindestens eine Kommunikationschip 806 auch physisch und elektrisch an die Leiterplatte 802 angeschlossen. In weiteren Implementierungen ist der Kommunikationschip 806 Teil des Prozessors 804.
  • Je nach ihren Anwendungen kann die Rechenvorrichtung 800 andere Komponenten aufweisen, die physisch und elektrisch an die Leiterplatte 802 angeschlossen sein können oder nicht. Zu diesen anderen Komponenten können unter anderem ein flüchtiger Speicher (z. B. DRAM), ein nichtflüchtiger Speicher (z. B. ROM), ein Flash-Speicher, ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine Global-Positioning-System-Vorrichtung (GPS), ein Kompass, ein Beschleunigungsmessgerät, ein Gyroskop, ein Lautsprecher, eine Kamera und ein Massenspeichergerät (z. B. ein Festplattenlaufwerk, eine Kompakt-Disk (CD), eine Digital Versatile Disk (DVD) usw.) zählen.
  • Der Kommunikationschip 806 ermöglicht die drahtlose Kommunikation für die Datenübertragung von und zu der Rechenvorrichtung 800. Der Begriff „drahtlos” und davon abgeleitete Begriffe können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch Benutzung modulierter elektromagnetischer Strahlung über ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die damit verbundenen Vorrichtungen keine Drähte enthalten, obwohl dies in einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 806 kann jede(s) einer Anzahl drahtloser Normen oder Protokolle implementieren, u. a. einschließlich Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen von diesen sowie alle sonstigen Protokolle für drahtlose Übertragung, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 800 kann eine Mehrzahl von Kommunikationschips 806 aufweisen. Beispielsweise kann ein erster Kommunikationschip 806 drahtloser Kommunikation kürzerer Reichweite wie Wi-Fi und Bluetooth gewidmet sein, und ein zweiter Kommunikationschip 806 kann drahtloser Kommunikation größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen gewidmet sein.
  • Der Prozessor 804 der Rechenvorrichtung 800 weist einen IC-Die auf, der innerhalb des Prozessors 804 gepackt ist. In einigen Implementierungen der Erfindung weist der IC-Die des Prozessors eine oder mehrere Kobaltverbindungen auf, die gemäß Implementierungen der Erfindung aufgebaut sind. Der Begriff „Prozessor” kann sich auf jede Vorrichtung oder jeden Anteil einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 806 weist außerdem einen IC-Die auf, der innerhalb des Kommunikationschips 806 gepackt ist. Gemäß einer anderen Implementierung der Erfindung weist der IC-Die des Kommunikationschips eine oder mehrere Kobaltverbindungen auf, die gemäß Implementierungen der Erfindung aufgebaut sind.
  • In weiteren Implementierungen kann eine andere Komponente, die von der Rechenvorrichtung 800 beherbergt wird, einen IC-Die aufweisen, der eine oder mehrere Kobaltverbindungen enthält, die gemäß Implementierungen der Erfindung aufgebaut sind.
  • In verschiedenen Ausführungsformen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Entertainment-Control-Center, eine digitale Kamera, ein tragbares Musikabspielgerät oder ein digitaler Videorekorder sein. In weiteren Ausführungsformen kann die Rechenvorrichtung 800 jede andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Wenn die verschiedenen Aspekte dieser Erfindung verwendet werden, wird für Fachleute auf diesem Gebiet der Technik deutlich, dass Kombinationen oder Variationen der oben genannten Ausführungsformen möglich sind, um eine metallische Verbindung auszubilden, die Kobalt umfasst, sowie ein Verfahren zum Ausbilden einer metallischen Verbindung, die Kobalt umfasst. Obwohl die vorliegende Erfindung in einer Sprache beschrieben wurde, die spezifisch für die strukturellen Merkmale und/oder verfahrenstechnischen Handlungen ist, ist zu beachten, dass die in den beigefügten Patentansprüchen definierte Erfindung nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Die offenbarten spezifischen Merkmale und Handlungen sind vielmehr so zu verstehen, dass sie besonders günstige Implementierungen der beanspruchten Erfindung sind, die nützlich für die Veranschaulichung der vorliegenden Erfindung sind.

Claims (30)

  1. Metallische Verbindungsstruktur, umfassend: eine dielektrische Schicht, die auf einem Substrat angeordnet ist; eine Öffnung in der dielektrischen Schicht, wobei die Öffnung Seitenwände hat und eine leitfähige Region des Substrats freilegt; eine Keimschicht, die über der leitfähigen Region des Substrats und an den Seitenwänden der Öffnung angeordnet ist, wobei die Keimschicht Kobalt umfasst; und ein Füllmaterial innerhalb der Öffnung und auf einer Fläche der Keimschicht, wobei das Füllmaterial Kobalt umfasst und eine Kornstruktur oder Zusammensetzung hat, die anders als die der Keimschicht ist.
  2. Metallische Verbindungsstruktur nach Anspruch 1, wobei sich das Füllmaterial zu mindestens 50 Atom-% aus Kobalt zusammensetzt.
  3. Metallische Verbindungsstruktur nach Anspruch 1, die weiterhin eine Sperrschicht umfasst, die mindestens ein Element umfasst, das aus einer Gruppe ausgewählt wurde, die aus Titan, Tantal und Stickstoff besteht, wobei diese Sperrschicht zwischen der Keimschicht und der leitfähigen Region des Substrats und den Seitenwänden der Öffnung ausgebildet wird.
  4. Metallische Verbindungsstruktur nach Anspruch 3, wobei die Keimschicht weiterhin mindestens ein Element umfasst, das aus einer Gruppe ausgewählt wurde, die aus Silizium und Germanium besteht.
  5. Metallische Verbindungsstruktur nach Anspruch 3, wobei die Keimschicht und das Füllmaterial verschiedene Kornstrukturen haben.
  6. Metallische Verbindungsstruktur nach Anspruch 3, wobei die Keimschicht und das Füllmaterial verschiedene Materialien sind.
  7. Metallische Verbindungsstruktur nach Anspruch 2, wobei die Keimschicht eine Keimschicht oben auf der Sperrschicht umfasst und wobei die Keimschicht, die Sperrschicht und das Füllmaterial unterschiedliche Materialien sind.
  8. Metallische Verbindungsstruktur nach Anspruch 4, wobei das Füllmaterial im Wesentlichen aus Kobalt besteht.
  9. Verfahren zum Ausbilden einer metallischen Verbindungsstruktur, umfassend: Ausbilden einer Öffnung in einer auf einem Substrat angeordneten dielektrischen Schicht, wobei die Öffnung eine leitfähige Region des Substrats freilegt; Ausbilden einer Kobalt umfassenden Keimschicht in der Öffnung über der leitfähigen Region des Substrats durch ein erstes Verfahren, das eine erste Reihe von Parametern umfasst; Ausbilden eines Kobalt umfassenden Füllmaterials auf einer Fläche der Keimschicht durch ein zweites Verfahren, das eine zweite Reihe von Parametern umfasst, wobei die erste Reihe von Parametern anders als die zweite Reihe von Parametern ist, und wobei das Füllmaterial eine Kornstruktur oder Zusammensetzung hat, die anders als die der Keimschicht ist; und Entfernen von Anteilen des Füllmaterials und der Keimschicht, die oberhalb einer Oberseite der dielektrischen Schicht angeordnet sind.
  10. Verfahren nach Anspruch 9, wobei das erste und das zweite Verfahren identische Verfahren sind.
  11. Verfahren nach Anspruch 9, wobei das erste und das zweite Verfahren unterschiedliche Verfahren sind.
  12. Verfahren nach Anspruch 9, wobei das erste Verfahren ein Verfahren umfasst, das aus einer Gruppe ausgewählt wurde, die aus chemischem Aufdampfen (Chemical Vapor Deposition – CVD), Atomlagenabscheidung (Atomic Layer Deposition – ALD) und physikalischer Gasphasenabscheidung (Physical Vapor Deposition – PVD) besteht.
  13. Verfahren nach Anspruch 9, wobei das zweite Verfahren ein Verfahren umfasst, das aus einer Gruppe ausgewählt wurde, die aus CVD, ALD, PVD, Galvanisieren und nichtgalvanischer Metallisierung besteht.
  14. Verfahren nach Anspruch 9, wobei das Entfernen chemischmechanisches Polieren (CMP) umfasst.
  15. Verfahren nach Anspruch 9, das weiterhin das Ausbilden einer Sperrschicht, die mindestens ein Element umfasst, das aus einer Gruppe ausgewählt wurde, die aus Titan, Tantal und Stickstoff besteht, zwischen der Keimschicht und der leitfähigen Region des Substrats und den Seitenwänden der Öffnung umfasst.
  16. Verfahren nach Anspruch 9, wobei die Keimschicht weiterhin mindestens ein Element umfasst, das aus einer Gruppe ausgewählt wurde, die aus Silizium und Germanium besteht.
  17. Verfahren nach Anspruch 9, wobei das erste Verfahren ein konformes und das zweite Verfahren ein nichtkonformes Verfahren ist.
  18. Verfahren nach Anspruch 9, wobei das erste Verfahren ein langsames Aufbringen und das zweite Verfahren ein schnelles Aufbringen ist.
  19. Verfahren nach Anspruch 9, das weiterhin das Wiederholen eines Aufschmelzens des Füllmaterials und das Ausbilden des Füllmaterials umfasst, bis die Öffnung vollständig gefüllt ist.
  20. Verfahren nach Anspruch 19, wobei die Wiederholung mindestens drei Mal erfolgt.
  21. Metallische Verbindungsstruktur, umfassend: eine dielektrische Schicht, die auf einem Substrat angeordnet ist; eine Öffnung, die in der dielektrischen Schicht angeordnet ist und eine leitfähige Region im Substrat freilegt, wobei die Öffnung einen unteren und einen oberen Anteil hat; einen Kobalt umfassenden Stecker, der im unteren Anteil der Öffnung angeordnet ist; und ein Kobalt umfassendes Füllmaterial, das auf dem Stecker und im oberen Anteil der Öffnung angeordnet ist, wobei das Füllmaterial eine Kornstruktur oder Zusammensetzung hat, die anders als die der Keimschicht ist.
  22. Metallische Verbindungsstruktur nach Anspruch 21, wobei der Stecker weiterhin mindestens ein Element umfasst, das aus einer Gruppe ausgewählt wurde, die aus Phosphor und Bor besteht.
  23. Metallische Verbindungsstruktur nach Anspruch 21, wobei der Stecker und das Füllmaterial verschiedene Kornstrukturen haben.
  24. Metallische Verbindungsstruktur nach Anspruch 21, wobei der Stecker und das Füllmaterial verschiedene Zusammensetzungen haben.
  25. Metallische Verbindungsstruktur nach Anspruch 21, die weiterhin eine Kobalt umfassende Keimschicht umfasst, die über dem Stecker und auf einer Fläche von mindestens dem oberen Anteil der Öffnung angeordnet ist.
  26. Metallische Verbindungsstruktur nach Anspruch 25, wobei die Keimschicht und das Füllmaterial verschiedene Kornstrukturen oder Zusammensetzungen haben.
  27. Verfahren zum Ausbilden einer metallischen Verbindungsstruktur, umfassend: Ausbilden einer Öffnung in einer dielektrischen Schicht, die auf einem Substrat angeordnet ist, wobei die Öffnung eine leitfähige Region im Substrat freilegt, wobei die Öffnung einen oberen Anteil und einen unteren Anteil hat; Ausbilden eines Kobalt umfassenden Steckers über der leitfähigen Region des Substrat und innerhalb von mindestens dem unteren Anteil der Öffnung durch ein erstes Verfahren, das eine erste Reihe von Parametern umfasst; Ausbilden eines Kobalt umfassenden Füllmaterials über dem Stecker, der dielektrischen Schicht und innerhalb mindestens des unteren Anteils der Öffnung durch ein zweites Verfahren, das eine zweite Reihe von Parametern umfasst, wobei die erste Reihe von Parametern anders als die zweite Reihe von Parametern ist und wobei das Füllmaterial eine Kornstruktur oder Zusammensetzung hat, die anders als der Stecker ist; und Entfernen von Anteilen des Füllmaterials, das oberhalb einer Oberseite der dielektrischen Schicht angeordnet ist.
  28. Verfahren nach Anspruch 27, wobei das erste Verfahren ein Verfahren umfasst, das aus einer Gruppe ausgewählt wurde, die aus chemischem Aufdampfen (Chemical Vapor Deposition – CVD), Atomlagenabscheidung (Atomic Layer Deposition – ALD) und physikalischer Gasphasenabscheidung (Physical Vapor Deposition – PVD) besteht, und das zweite Verfahren ein Verfahren umfasst, das aus einer Gruppe ausgewählt wurde, die aus Galvanisieren und nichtgalvanischer Metallisierung besteht.
  29. Verfahren nach Anspruch 27, wobei das erste und das zweite Verfahren identische Verfahren sind.
  30. Verfahren nach Anspruch 27, wobei das erste und das zweite Verfahren unterschiedliche Verfahren sind.
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TW (1) TWI538144B (de)
WO (1) WO2014105477A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340183B1 (en) 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
CN113862634A (zh) 2012-03-27 2021-12-31 诺发系统公司 钨特征填充
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9633861B2 (en) * 2013-03-12 2017-04-25 Applied Materials, Inc. Cu/barrier interface enhancement
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9287170B2 (en) * 2013-11-27 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Contact structure and formation thereof
US9997457B2 (en) 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9275894B2 (en) * 2014-01-22 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9601430B2 (en) * 2014-10-02 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9397045B2 (en) 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
US9659856B2 (en) 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9758896B2 (en) * 2015-02-12 2017-09-12 Applied Materials, Inc. Forming cobalt interconnections on a substrate
KR102533093B1 (ko) * 2015-02-25 2023-05-15 인텔 코포레이션 마이크로전자 구조체, 그 제조 방법 및 그를 포함하는 전자 시스템
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
KR20180015124A (ko) 2015-06-03 2018-02-12 인텔 코포레이션 전도성 커넥터들의 형성에서의 귀금속들의 이용
US9786550B2 (en) * 2015-06-25 2017-10-10 International Business Machines Corporation Low resistance metal contacts to interconnects
US10995417B2 (en) * 2015-06-30 2021-05-04 Macdermid Enthone Inc. Cobalt filling of interconnects in microelectronics
KR102392685B1 (ko) * 2015-07-06 2022-04-29 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
US9722038B2 (en) * 2015-09-11 2017-08-01 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
KR102310404B1 (ko) 2015-11-05 2021-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9805976B2 (en) * 2016-01-08 2017-10-31 Applied Materials, Inc. Co or Ni and Cu integration for small and large features in integrated circuits
US10446496B2 (en) 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US9576901B1 (en) 2016-02-25 2017-02-21 International Business Machines Corporation Contact area structure and method for manufacturing the same
US10438847B2 (en) 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US9780035B1 (en) 2016-06-30 2017-10-03 International Business Machines Corporation Structure and method for improved stabilization of cobalt cap and/or cobalt liner in interconnects
US9768063B1 (en) * 2016-06-30 2017-09-19 Lam Research Corporation Dual damascene fill
KR102566586B1 (ko) 2016-07-18 2023-08-16 바스프 에스이 보이드 없는 서브미크론 피쳐 충전을 위한 첨가제를 포함하는 코발트 도금용 조성물
KR20180034311A (ko) * 2016-08-14 2018-04-04 엔테그리스, 아이엔씨. 응력을 감소시키기 위한 Co 합금
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10115670B2 (en) 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer
US9859215B1 (en) 2016-08-17 2018-01-02 International Business Machines Corporation Formation of advanced interconnects
US9716063B1 (en) * 2016-08-17 2017-07-25 International Business Machines Corporation Cobalt top layer advanced metallization for interconnects
US9941212B2 (en) 2016-08-17 2018-04-10 International Business Machines Corporation Nitridized ruthenium layer for formation of cobalt interconnects
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
US9831124B1 (en) * 2016-10-28 2017-11-28 Globalfoundries Inc. Interconnect structures
US9741609B1 (en) 2016-11-01 2017-08-22 International Business Machines Corporation Middle of line cobalt interconnection
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
US10043708B2 (en) * 2016-11-09 2018-08-07 Globalfoundries Inc. Structure and method for capping cobalt contacts
US20180138123A1 (en) 2016-11-15 2018-05-17 Globalfoundries Inc. Interconnect structure and method of forming the same
TW201840903A (zh) * 2016-11-20 2018-11-16 美商應用材料股份有限公司 選擇性沉積無腐蝕金屬觸點之方法
KR20180068595A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
US10128151B2 (en) * 2016-12-16 2018-11-13 Globalfoundries Inc. Devices and methods of cobalt fill metallization
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
TWI758398B (zh) * 2017-01-24 2022-03-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
US10546785B2 (en) 2017-03-09 2020-01-28 International Business Machines Corporation Method to recess cobalt for gate metal application
US10242879B2 (en) 2017-04-20 2019-03-26 Lam Research Corporation Methods and apparatus for forming smooth and conformal cobalt film by atomic layer deposition
US10186456B2 (en) 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10141225B2 (en) * 2017-04-28 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates of transistors having reduced resistivity
US10304735B2 (en) 2017-06-22 2019-05-28 Globalfoundries Inc. Mechanically stable cobalt contacts
US10453740B2 (en) * 2017-06-29 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure without barrier layer on bottom surface of via
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
US10553481B2 (en) * 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
CN110914972A (zh) * 2017-09-01 2020-03-24 英特尔公司 金属互连、装置、以及方法
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
US10347529B2 (en) 2017-10-04 2019-07-09 Globalfoundries Inc. Interconnect structures
KR102376508B1 (ko) 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
EP3714085B1 (de) 2017-11-20 2023-08-09 Basf Se Zusammensetzung zur elektroplattierung von kobalt oder kobaltlegierung mit verlaufsmittel
US10541199B2 (en) 2017-11-29 2020-01-21 International Business Machines Corporation BEOL integration with advanced interconnects
US10796995B2 (en) * 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10204828B1 (en) 2018-02-09 2019-02-12 International Business Machines Corporation Enabling low resistance gates and contacts integrated with bilayer dielectrics
US10741497B2 (en) * 2018-02-15 2020-08-11 Globalfoundries Inc. Contact and interconnect structures
US10651292B2 (en) * 2018-02-19 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal via for contact resistance reduction
KR20200126011A (ko) * 2018-03-26 2020-11-05 램 리써치 코포레이션 금속 상호접속 층을 위한 중간 층
US10431500B1 (en) 2018-03-27 2019-10-01 Globalfoundries Inc. Multi-step insulator formation in trenches to avoid seams in insulators
KR20210003796A (ko) 2018-04-19 2021-01-12 바스프 에스이 코발트 또는 코발트 합금 전기 도금용 조성물
US11004794B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US11133247B2 (en) 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Vias with metal caps for underlying conductive lines
US10971398B2 (en) 2018-10-26 2021-04-06 International Business Machines Corporation Cobalt interconnect structure including noble metal layer
US11424132B2 (en) * 2018-11-03 2022-08-23 Applied Materials, Inc. Methods and apparatus for controlling contact resistance in cobalt-titanium structures
US11380581B2 (en) * 2018-11-09 2022-07-05 Globalfoundries U.S. Inc. Interconnect structures of semiconductor devices having a via structure through an upper conductive line
SG11202106002VA (en) 2018-12-05 2021-07-29 Lam Res Corp Void free low stress fill
KR20210107044A (ko) 2018-12-21 2021-08-31 바스프 에스이 보이드-프리 서브마이크론 피처 충전용 첨가제를 포함하는 코발트 도금용 조성물
US10818589B2 (en) 2019-03-13 2020-10-27 International Business Machines Corporation Metal interconnect structures with self-forming sidewall barrier layer
US11532550B2 (en) * 2019-07-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a multi-layer conductive feature and method making the same
US11177162B2 (en) 2019-09-17 2021-11-16 International Business Machines Corporation Trapezoidal interconnect at tight BEOL pitch
US20210090991A1 (en) 2019-09-24 2021-03-25 Intel Corporation Integrated circuit structures having linerless self-forming barriers
US11462471B2 (en) * 2019-09-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Middle-of-line interconnect structure and manufacturing method
US11158539B2 (en) * 2019-10-01 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for barrier-less plug
KR20210047405A (ko) * 2019-10-21 2021-04-30 삼성전자주식회사 반도체 소자
CN111211110A (zh) * 2020-01-14 2020-05-29 中国科学院微电子研究所 一种电子器件及其制作方法、集成电路和电子设备
US11929327B2 (en) 2020-01-29 2024-03-12 Taiwan Semiconductor Manufacturing Co., Inc. Liner-free conductive structures with anchor points
CN113299598A (zh) * 2020-02-24 2021-08-24 长鑫存储技术有限公司 一种半导体结构制造方法
US11615985B2 (en) * 2021-01-04 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with low-galvanic corrosion structures, and method of making same
US11944013B2 (en) 2021-09-17 2024-03-26 International Business Machines Corporation Magnetic tunnel junction device with minimum stray field
WO2023126259A1 (en) 2021-12-29 2023-07-06 Basf Se Alkaline composition for copper electroplating comprising a defect reduction agent
US20230223341A1 (en) * 2022-01-11 2023-07-13 Qualcomm Incorporated Low via resistance interconnect structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
KR20000041873A (ko) * 1998-12-23 2000-07-15 김영환 금속배선 형성방법
EP1087432A1 (de) * 1999-09-24 2001-03-28 Interuniversitair Micro-Elektronica Centrum Vzw Verbesserung der Qualität einer in einem Metallisierungsbad abgeschiedenen Schicht
US6440867B1 (en) * 2000-10-19 2002-08-27 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process
US6977224B2 (en) * 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
US7071086B2 (en) * 2003-04-23 2006-07-04 Advanced Micro Devices, Inc. Method of forming a metal gate structure with tuning of work function by silicon incorporation
JP4445213B2 (ja) * 2003-05-12 2010-04-07 株式会社日立製作所 半導体装置
US7304388B2 (en) 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US7192495B1 (en) * 2003-08-29 2007-03-20 Micron Technology, Inc. Intermediate anneal for metal deposition
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
US7972970B2 (en) * 2003-10-20 2011-07-05 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US6967131B2 (en) * 2003-10-29 2005-11-22 International Business Machines Corp. Field effect transistor with electroplated metal gate
US7432200B2 (en) * 2005-12-15 2008-10-07 Intel Corporation Filling narrow and high aspect ratio openings using electroless deposition
US8193641B2 (en) * 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
KR20080049163A (ko) * 2006-11-30 2008-06-04 삼성전자주식회사 도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법
JP5571547B2 (ja) 2007-04-09 2014-08-13 プレジデント アンド フェローズ オブ ハーバード カレッジ 銅の相互接続体のための窒化コバルト層及びそれらを形成する方法
US7843063B2 (en) 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US8039381B2 (en) * 2008-09-12 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist etch back method for gate last process
US7867891B2 (en) 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
JP5326558B2 (ja) * 2008-12-26 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5432621B2 (ja) * 2009-07-23 2014-03-05 富士通セミコンダクター株式会社 半導体装置の製造方法
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US8691687B2 (en) * 2010-01-07 2014-04-08 International Business Machines Corporation Superfilled metal contact vias for semiconductor devices
US8637390B2 (en) * 2010-06-04 2014-01-28 Applied Materials, Inc. Metal gate structures and methods for forming thereof
US20120070981A1 (en) 2010-09-17 2012-03-22 Clendenning Scott B Atomic layer deposition of a copper-containing seed layer
US20120153483A1 (en) 2010-12-20 2012-06-21 Akolkar Rohan N Barrierless single-phase interconnect

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340183B1 (en) 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme
DE102018206436A1 (de) * 2018-01-02 2019-07-04 Globalfoundries Inc. Integrationsschema für eine mit Kobalt plattierte Via
DE102018206436B4 (de) * 2018-01-02 2020-10-01 Globalfoundries Inc. Mit Kobalt und Barrierenlinern beschichtete Verdrahtungsgräben über Kobalt-gefüllten Via-Strukturen sowie entsprechendes Herstellungsverfahren

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